(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2022-09-05
(45)【発行日】2022-09-13
(54)【発明の名称】半導体増幅器
(51)【国際特許分類】
H03F 3/195 20060101AFI20220906BHJP
【ＦＩ】
H03F3/195
【請求項の数】
8
(21)【出願番号】P 2018131324
(22)【出願日】2018-07-11
(65)【公開番号】P2020010242
(43)【公開日】2020-01-16
【審査請求日】2021-03-22
(73)【特許権者】
【識別番号】000154325
【氏名又は名称】住友電工デバイス・イノベーション株式会社
(74)【代理人】
【識別番号】100088155
【弁理士】
【氏名又は名称】長谷川 芳樹
(74)【代理人】
【識別番号】100113435
【弁理士】
【氏名又は名称】黒木 義樹
(74)【代理人】
【識別番号】100136722
【弁理士】
【氏名又は名称】▲高▼木 邦夫
(74)【代理人】
【識別番号】100174399
【弁理士】
【氏名又は名称】寺澤 正太郎
(74)【代理人】
【識別番号】100124800
【弁理士】
【氏名又は名称】諏澤 勇司
(72)【発明者】
【氏名】宮澤 直行
【審査官】工藤 一光
(56)【参考文献】
【文献】特開２０１８－８５６１３（ＪＰ，Ａ）
【文献】特開２０１６－１９０６８（ＪＰ，Ａ）
【文献】国際公開第２００５／０１５６３６（ＷＯ，Ａ１）
【文献】特開２０００－２０９０３８（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０３Ｆ３／１８９－３／２４
(57)【特許請求の範囲】
【請求項1】
金属製の底板と、前記底板上に載置された矩形の第１の開口を有する絶縁性の矩形の回路基板と、前記回路基板上の周縁部に載置され、前記第１の開口より大きく前記第１の開口全体を内部に囲む矩形の第２の開口を有する絶縁性の側壁部と、前記側壁部上に載置された蓋部とを有し、前記第１の開口及び前記第２の開口によって形成された空間を封止するパッケージと、前記空間内の前記底板上に並んで搭載された第１のトランジスタ、第２のトランジスタと、
前記空間内の前記底板上の前記第１のトランジスタと前記第２のトランジスタとの間に搭載され、第１のトランジスタのドレインと第２のトランジスタのゲートとの間に接続された第１の整合回路と、
前記空間内の前記底板上の前記第２のトランジスタに対して前記第１のトランジスタの反対側に隣り合って搭載され、第２のトランジスタのドレインに接続された第２の整合回路と、
前記回路基板の一方の辺の中央に設けられ、前記第１のトランジスタのゲートに接続された入力端子と、
前記回路基板の前記一方の辺に対向する他方の辺の中央に設けられ、前記第２のトランジスタのドレインに前記第２の整合回路を介して接続された出力端子と、
前記回路基板の前記入力端子あるいは前記出力端子の一方を挟んだ位置に設けられ、前記第１のトランジスタのゲート及び前記第２のトランジスタのゲートにそれぞれ接続された第１のゲートバイアス端子及び第２のゲートバイアス端子と、
前記回路基板の前記入力端子あるいは前記出力端子の他方を挟んだ位置に設けられ、前記第１のトランジスタのドレイン及び前記第２のトランジスタのドレインにそれぞれ接続された第１のドレインバイアス端子及び第２のドレインバイアス端子と、を備え、
前記第１のトランジスタ、前記第１の整合回路、前記第２のトランジスタ、及び前記第２の整合回路は、前記入力端子と前記出力端子との間に直線的に配置されている、
半導体増幅器。
【請求項2】
前記入力端子及び前記出力端子は、それぞれ、前記第１のトランジスタのゲート及び前記第２の整合回路にそれぞれ接続された前記回路基板上の入力配線及び出力配線と、前記回路基板を貫通するビアホールによって接続されている、請求項１記載の半導体増幅器。
【請求項3】
前記第１のゲートバイアス端子、前記第２のゲートバイアス端子、前記第１のドレインバイアス端子、及び前記第２のドレインバイアス端子は、それぞれ、前記回路基板上に設けられた配線部と、前記回路基板の側面に埋め込まれた金属を介して接続されている、請求項１又は２に記載の半導体増幅器。
【請求項4】
前記回路基板上には、前記回路基板の側面及び前記第１の開口を形成する内壁において前記底板と接続されたグラウンド配線が形成され、前記グラウンド配線は、前記入力端子あるいは前記出力端子と、前記第１のゲートバイアス端子、前記第２のゲートバイアス端子、前記第１のドレインバイアス端子、及び前記第２のドレインバイアス端子との間のそれぞれにおいて、前記底板と接続されている、
請求項１～３のいずれか１項に記載の半導体増幅器。
【請求項5】
前記回路基板は、前記一方の辺及び前記他方の辺を接続する二辺に第１の開口を形成する切込み部をそれぞれ有する、請求項１～４のいずれか１項に記載の半導体増幅器。
【請求項6】
前記グラウンド配線は、前記空間において、前記入力端子に接続される入力配線、及び前記出力端子に接続される出力配線をそれぞれ挟み、前記第１のゲートバイアス端子及び前記第２のゲートバイアス端子に接続される配線部、あるいは前記第１のドレインバイアス端子及び前記第２のドレインバイアス端子に接続される配線部によって挟まれており、前記グラウンド配線上には、前記第１のゲートバイアス端子及び前記第２のゲートバイアス端子に接続される配線部をバイパスする２つのキャパシタと、前記第１のドレインバイアス端子及び前記第２のドレインバイアス端子に接続される配線部をバイパスする２つのキャパシタと、が搭載されている、
請求項４に記載の半導体増幅器。
【請求項7】
前記第２の整合回路は、前記第２のトランジスタのドレインに接続され、前記入力端子と前記出力端子とを結ぶ仮想線に対して対称に配置された一対の回路要素を含み、前記第２のドレインバイアス端子に接続される前記配線部は、前記一対の回路要素のそれぞれの前記仮想線側に、同一の長さのワイヤを介して接続されている、
請求項３に記載の半導体増幅器。
【請求項8】
前記第２のトランジスタのドレインと前記一対の回路要素とは、複数のワイヤを介して接続されており、前記複数のワイヤの長さは、前記仮想線から離れるにしたがって長く設定されている、請求項７に記載の半導体増幅器。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体増幅器に関するものである。
【背景技術】
【0002】
高周波信号を増幅する装置としては、絶縁基板上に複数のメタライズ面を設け、これらの１つに１つのトランジスタチップを載置し、絶縁基板上の別の接地メタライズ面に入力整合回路を載置したものが知られている（下記特許文献１参照）。この装置においては、絶縁基板の一方の辺に入力端子が設けられ、絶縁基板の他方の辺に出力端子が設けられている。
【0003】
また、２つのトランジスタを多段接続した高周波増幅器の構成として、パッケージ内の回路基板上に２つのトランジスタと整合回路とが載置されたものが知られている（下記特許文献２参照）。この増幅器においては、回路基板の第１の辺に、１段目のトランジスタのゲートに整合回路を介して入力信号を入力するための端子、１段目のトランジスタのゲートに整合回路を介してバイアスを供給するための端子、及び２段目のトランジスタのゲートに整合回路を介してバイアスを供給するための端子がこの順で設けられ、回路基板の第１の辺に対向する第２の辺に、１段目のトランジスタのドレインに整合回路を介してバイアスを供給するための端子、及び２段目のトランジスタのドレインに整合回路を介してバイアスを供給するための端子、及び２段目のトランジスタのドレインから整合回路を介して出力信号を出力するための端子がこの順で設けられる。
【先行技術文献】
【特許文献】
【0004】
【文献】特開平５－２４３８７１号公報
【文献】特開２０１６－１９０６８号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
上記特許文献２に記載の高周波増幅器では、２つのトランジスタに対するバイアス供給用の端子が隣り合っているためにバイアスの干渉が生じてしまう。そのため、出力信号を安定して生成できない場合があった。
【0006】
そこで、本発明は、かかる課題に鑑みてなされたものであり、多段のトランジスタにおけるバイアスの干渉を防止して、安定した出力信号を生成する半導体増幅器を提供することを目的とする。
【課題を解決するための手段】
【0007】
上記課題を解決するために、本発明の一側面に係る半導体増幅器は、金属製の底板と、底板上に載置された第１の開口を有する絶縁性の回路基板と、回路基板上の周縁部に載置され、第１の開口より大きく第１の開口を囲む第２の開口を有する絶縁性の側壁部と、側壁部上に載置された蓋部とを有し、第１の開口及び第２の開口によって形成された空間を封止するパッケージと、空間内の底板上に並んで搭載された第１のトランジスタ、第２のトランジスタと、空間内の底板上の第１のトランジスタと第２のトランジスタとの間に搭載され、第１のトランジスタのドレインと第２のトランジスタのゲートとの間に接続された第１の整合回路と、空間内の底板上の第２のトランジスタに対して第１のトランジスタの反対側に隣り合って搭載され、第２のトランジスタのドレインに接続された第２の整合回路と、回路基板の一方の辺の中央に設けられ、第１のトランジスタのゲートに接続された入力端子と、回路基板の一方の辺に対向する他方の辺の中央に設けられ、第２のトランジスタのドレインに第２の整合回路を介して接続された出力端子と、回路基板の入力端子あるいは出力端子の一方を挟んだ位置に設けられ、第１のトランジスタのゲート及び第２のトランジスタのゲートにそれぞれ接続された第１のゲートバイアス端子及び第２のゲートバイアス端子と、回路基板の入力端子あるいは出力端子の他方を挟んだ位置に設けられ、第１のトランジスタのドレイン及び第２のトランジスタのドレインにそれぞれ接続された第１のドレインバイアス端子及び第２のドレインバイアス端子と、を備え、第１のトランジスタ、第１の整合回路、第２のトランジスタ、及び第２の整合回路は、入力端子と出力端子との間に直線的に配置されている。
【発明の効果】
【0008】
本発明によれば、多段のトランジスタにおけるバイアスの干渉を防止して、安定した出力信号を生成することができる。
【図面の簡単な説明】
【0009】
【図1】実施形態に係る半導体増幅器の斜視図である。
【発明を実施するための形態】
【0010】
本発明の一側面に係る半導体増幅器は、金属製の底板と、底板上に載置された第１の開口を有する絶縁性の回路基板と、回路基板上の周縁部に載置され、第１の開口より大きく第１の開口を囲む第２の開口を有する絶縁性の側壁部と、側壁部上に載置された蓋部とを有し、第１の開口及び第２の開口によって形成された空間を封止するパッケージと、空間内の底板上に並んで搭載された第１のトランジスタ、第２のトランジスタと、空間内の底板上の第１のトランジスタと第２のトランジスタとの間に搭載され、第１のトランジスタのドレインと第２のトランジスタのゲートとの間に接続された第１の整合回路と、空間内の底板上の第２のトランジスタに対して第１のトランジスタの反対側に隣り合って搭載され、第２のトランジスタのドレインに接続された第２の整合回路と、回路基板の一方の辺の中央に設けられ、第１のトランジスタのゲートに接続された入力端子と、回路基板の一方の辺に対向する他方の辺の中央に設けられ、第２のトランジスタのドレインに第２の整合回路を介して接続された出力端子と、回路基板の入力端子あるいは出力端子の一方を挟んだ位置に設けられ、第１のトランジスタのゲート及び第２のトランジスタのゲートにそれぞれ接続された第１のゲートバイアス端子及び第２のゲートバイアス端子と、回路基板の入力端子あるいは出力端子の他方を挟んだ位置に設けられ、第１のトランジスタのドレイン及び第２のトランジスタのドレインにそれぞれ接続された第１のドレインバイアス端子及び第２のドレインバイアス端子と、を備え、第１のトランジスタ、第１の整合回路、第２のトランジスタ、及び第２の整合回路は、入力端子と出力端子との間に直線的に配置されている。
【0011】
このような半導体増幅器によれば、パッケージの空間内の底板上におけるパッケージの一方の辺の中央部に設けられた入力端子と他方の辺の中央部に設けられた出力端子との間には、第１のトランジスタ、第１のトランジスタのドレイン出力を受ける第１の整合回路、第２のトランジスタ、及び第２のトランジスタのドレイン出力を受ける第２の整合回路が、この順で直線的に並んで搭載されている。また、第１及び第２のトランジスタのゲートにバイアスを供給するための２つのゲートバイアス端子が、パッケージの端部において入力端子あるいは出力端子を挟んだ位置に設けられ、第１及び第２のトランジスタのドレインにバイアスを供給するための２つのドレインバイアス端子が、パッケージの端部において入力端子あるいは出力端子を挟んだ位置に設けられる。このような構成おいては、入力端子から入力された入力信号が２段構成のトランジスタによって増幅されることによって出力信号が生成され、出力信号が出力端子から出力される。この際、第１及び第２のトランジスタが第１及び第２の整合回路とともに入力端子と出力端子との間で直線上に並んでおり、第１及び第２のトランジスタには入力端子あるいは出力端子を挟んだ２つの端子からバイアスが供給されるので、第１及び第２のトランジスタ間でのバイアスの干渉が防止される。その結果、多段のトランジスタにおけるバイアスの干渉を防止して、安定したレベルの出力信号を生成することができる。
【0012】
上述した半導体増幅器においては、入力端子及び出力端子は、それぞれ、第１のトランジスタのゲート及び第２の整合回路にそれぞれ接続された回路基板上の入力配線及び出力配線と、回路基板を貫通するビアホールによって接続されている、ことが好適である。このような構成では、入力端子及び出力端子とパッケージ内の底板上の第１のトランジスタ及び第２の整合回路とを、短い距離の配線によって接続することができる。その結果、出力信号の劣化を防止できる。
【0013】
また、第１のゲートバイアス端子、第２のゲートバイアス端子、第１のドレインバイアス端子、及び第２のドレインバイアス端子は、それぞれ、回路基板上に設けられた配線部と、回路基板の側面に埋め込まれた金属を介して接続されている、ことも好適である。この場合、２つのゲートバイアス端子及び２つのドレインバイアス端子と２つのトランジスタとを、短い距離の配線によって接続することができる。その結果、出力信号のレベルをさらに安定化できる。
【0014】
さらに、回路基板上には、回路基板の側面及び第１の開口を形成する内壁において底板と接続されたグラウンド配線が形成され、グラウンド配線は、入力端子あるいは出力端子と、第１のゲートバイアス端子、第２のゲートバイアス端子、第１のドレインバイアス端子、及び第２のドレインバイアス端子との間のそれぞれにおいて、底板と接続されている、ことが好適である。この場合、回路基板上のグラウンド配線と底板との電気的接続を確保することができ、出力信号の劣化をさらに防止できる。
【0015】
また、回路基板は、一方の辺及び他方の辺を接続する二辺に第１の開口を形成する切込み部をそれぞれ有する、ことも好適である。かかる構成を採れば、２つのドレインバイアス端子が接続される回路基板上の配線部と、２つのゲートバイアス端子が接続される回路基板上の配線部とをアイソレートすることができ、多段のトランジスタにおけるバイアスの干渉を防止して、安定したレベルの出力信号を生成することができる。
【0016】
また、グラウンド配線は、空間において、入力端子に接続される入力配線、及び出力端子に接続される出力配線をそれぞれ挟み、第１のゲートバイアス端子及び第２のゲートバイアス端子に接続される配線部、あるいは第１のドレインバイアス端子及び第２のドレインバイアス端子に接続される配線部によって挟まれており、グラウンド配線上には、第１のゲートバイアス端子及び第２のゲートバイアス端子に接続される配線部をバイパスする２つのキャパシタと、第１のドレインバイアス端子及び第２のドレインバイアス端子に接続される配線部をバイパスする２つのキャパシタと、が搭載されている、ことも好適である。この場合、各バイアス端子に接続されるバイパスキャパシタを同等のインダクタンス成分を含む配線部を介してグラウンドに接続することができ、このインダクタンス成分に起因する共振を防止するための設計条件を各バイアス端子間で共通化することができる。その結果、半導体チップおよび受動部品の実装設計が簡略化される。
【0017】
さらに、第２の整合回路は、第２のトランジスタのドレインに接続され、入力端子と出力端子とを結ぶ仮想線に対して対称に配置された一対の回路要素を含み、第２のドレインバイアス端子に接続される配線部は、一対の回路要素のそれぞれの仮想線側に、同一の長さのワイヤを介して接続されている、ことも好適である。こうすれば、サイズの比較的大きい第２のトランジスタの出力特性を安定化することができるとともに、第２のトランジスタのドレインに供給されるバイアスも安定化することができる。その結果、安定した出力信号を生成することができる。
【0018】
さらに、第２のトランジスタのドレインと一対の回路要素とは、複数のワイヤを介して接続されており、複数のワイヤの長さは、仮想線から離れるにしたがって長く設定されている、ことも好適である。かかる構成を採れば、第２のトランジスタと出力端子間とを接続する複数のワイヤ間で実効的なインダクタンス成分を同等とすることができ、安定した出力信号を生成することができる。
【0019】
以下、本発明の実施形態について、図面を参照しながら説明する。なお、図面の説明において同一要素には同一符号を付し、重複する説明は省略する。
［半導体増幅器の構成］
［半導体増幅器の構成］
【0020】
図１は、実施形態に係る半導体増幅器の斜視図、図２は、半導体増幅器のパッケージを構成する底板及び回線基板の裏面図、図３は、パッケージを構成する底板及び回線基板の平面図、図４は、パッケージを構成する側壁部の平面図、図５は、半導体増幅器から蓋部を取り除いた状態を示す平面図である。実施形態に係る半導体増幅器１は、８．５～１０．１ＧＨｚ等のＸバンドの周波数帯を対象とする増幅器であり、例えばレーダー等の装置に内蔵されて使用される。
【0021】
図１に示すように、半導体増幅器１は、金属製（例えば、銅製）の底板２、配線基板３、側壁部４、及び蓋部５の４層構造を有するパッケージ６内に回路素子が収容されて構成される。図２及び図３に示すように、配線基板３は、アルミナ等の絶縁性材料からなる矩形平板部材であり、中央部が略矩形の開口７を有する。この配線基板３は、開口７が底板２で覆われた状態で底板２と接合されている。この配線基板３の底板２と反対側の面１０の周縁部には、図４に示すような開口７より大きい開口８が形成された矩形リング状の絶縁性材料（アルミナ等）からなる側壁部４が、開口８の内部に開口７全体を囲んで接合される（図５）。この側壁部４の配線基板３と反対側の面には、金属製のシールリングが設けられており、そのシールリングには、絶縁性材料（アルミナ等）からなる矩形平板状の蓋部５が開口８を覆った状態で固定される。このような構造、すなわち、配線基板３、側壁部４、及び蓋部５が、底板２上にこの順で載置された構造によって、開口７及び開口８によって形成される底板２上の空間が封止される。
【0022】
パッケージ６のサイズは特定のサイズには限定されないが、例えば、その水平サイズが８．７ｍｍ×８．３ｍｍであり、底板２の厚さが約０．５ｍｍ、配線基板３及び側壁部４を合わせた厚さが約０．８ｍｍである。
【0023】
また、パッケージ６の底面、すなわち、配線基板３の裏面１１には、第１の辺３ａの中央にその辺３ａに対して垂直に延びる導電性の入力端子ＴＩＮが設けられ、その第１の辺３ａの入力端子ＴＩＮを挟んだ両端部には、２つのゲートバイアス端子Ｔ１Ｇ，Ｔ２Ｇが設けられている。また、裏面１１には、第１の辺３ａに対向する第２の辺３ｂの中央にその辺３ｂに対して垂直に延びる導電性の出力端子ＴＯＵＴが設けられ、その第２の辺３ｂの出力端子ＴＯＵＴを挟んだ両端部には、２つのドレインバイアス端子Ｔ１Ｄ，Ｔ２Ｄが設けられている。入力端子ＴＩＮは、入力信号を外部から入力するための端子であり、出力端子ＴＯＵＴは、外部に増幅された信号を出力するための端子であり、２つのゲートバイアス端子Ｔ１Ｇ，Ｔ２Ｇは、パッケージ６内の２つのトランジスタにゲートバイアスを供給するための端子であり、２つのドレインバイアス端子Ｔ１Ｄ，Ｔ２Ｄは、それらのトランジスタにドレインバイアスを供給するための端子である。
【0024】
さらに、底板２には、配線基板３の２つの辺３ａ，３ｂを接続する第３の辺３ｃ及び第４の辺３ｄのそれぞれの中央部において、それらの辺３ｃ，３ｄに垂直に延びるグラウンド端子ＴＧＮＤが形成されている。加えて、底板２には、第１の辺３ａにおける入力端子ＴＩＮと２つのゲートバイアス端子Ｔ１Ｇ，Ｔ２Ｇのそれぞれとの間に、その辺３ａから垂直に突出する２つの突出部９が形成され、第２の辺３ｂにおける出力端子ＴＯＵＴと２つのドレインバイアス端子Ｔ１Ｄ，Ｔ２Ｄのそれぞれとの間にも、その辺３ｂから垂直に突出する２つの突出部９が形成されている。グラウンド端子ＴＧＮＤは、底板２をグラウンドに接続するための端子であり、突出部９は、底板２と配線基板３上の配線部とを電気的に接続するための接続部材である。
【0025】
ここで、配線基板３の構成についてより詳細に説明する。
【0026】
配線基板３に形成される開口７は、第３の辺３ｃの中央部に向かって突出する凸状の切込み部７ａと、第４の辺３ｄの中央部に向かって突出する凸状の切込み部７ｂとを有している。そして、配線基板３の底板２と反対側の面１０において、切込み部７ａと第１の辺３ａとの間には導電性の配線部Ｌ２Ｇが形成され、切込み部７ａと第２の辺３ｂとの間には導電性の配線部Ｌ２Ｄが形成されている。同様に、面１０において、切込み部７ｂと第１の辺３ａとの間には導電性の配線部Ｌ１Ｇが形成され、切込み部７ｂと第２の辺３ｂとの間には導電性の配線部Ｌ１Ｄが形成されている。これらの配線部Ｌ２Ｇ，Ｌ２Ｄ，Ｌ１Ｇ，Ｌ１Ｄは、それぞれ、配線基板３の側面に設けられた窪み部１２に埋め込まれた金属を介して、ゲートバイアス端子Ｔ２Ｇ、ドレインバイアス端子Ｔ２Ｄ、ゲートバイアス端子Ｔ１Ｇ、及びドレインバイアス端子Ｔ１Ｄと電気的に接続されている。例えば、配線基板３に回路素子をソルダリングした際に、半田フィレットが窪み部１２に形成され、配線部Ｌ２Ｇ，Ｌ２Ｄ，Ｌ１Ｇ，Ｌ１Ｄと、ゲートバイアス端子Ｔ２Ｇ、ドレインバイアス端子Ｔ２Ｄ、ゲートバイアス端子Ｔ１Ｇ、及びドレインバイアス端子Ｔ１Ｄとのそれぞれが接続される。
【0027】
また、面１０上において、開口７と第１の辺３ａの中央部との間には、開口７近傍から辺３ａの手前まで辺３ａに垂直に伸びる直線状の導電性の配線部ＬＩＮが形成され、開口７と第２の辺３ｂの中央部との間には、開口７近傍から辺３ｂの手前まで伸びる直線状の導電性の配線部ＬＯＵＴが形成されている。これらの配線部ＬＩＮ，ＬＯＵＴは、それぞれ、配線基板３を貫通するビアホール１３を介して入力端子ＴＩＮ及び出力端子ＴＯＵＴと電気的に接続されている。
【0028】
さらに、面１０上において、開口７と第１の辺３ａとの間には、開口７から辺３ａに至るまで、２つの配線部ＬＧＮＤが形成され、開口７と第２の辺３ｂとの間にも、開口７から辺３ｂに至るまで、２つの配線部ＬＧＮＤが形成されている。これらの４つの配線部ＬＧＮＤは、それぞれ、配線部Ｌ２Ｇと配線部ＬＩＮとの間、配線部Ｌ１Ｇと配線部ＬＩＮとの間、配線部Ｌ２Ｄと配線部ＬＯＵＴとの間、及び配線部Ｌ１Ｄと配線部ＬＯＵＴとの間において形成されている。それぞれの配線部ＬＧＮＤは、配線基板３の側面に設けられた窪み部１４に埋め込まれた金属及び突出部９を介して、底板２と電気的に接続されると同時に、配線基板３の開口７の内壁に形成された窪み部１５に埋め込まれた金属を介して、底板２と電気的に接続されている。これにより、配線部ＬＧＮＤが接地される。例えば、配線基板３に回路素子をソルダリングした際に、半田フィレットが窪み部１４，１５に形成され、各配線部ＬＧＮＤと底板２とが接続される。
【0029】
上述したように、側壁部４の上面にはシールリングが配置されている。このシールリングは、側壁部４の外側の側面に形成された窪み部１６及び配線基板３の窪み部１４に跨って埋め込まれた金属と突出部９とを介して、底板２に電気的に接続されるとともに、側壁部４の内側の側面に形成された窪み部１７に埋め込まれた金属及び配線部ＬＧＮＤを介して、底板２に電気的に接続される（図５）。これにより、側壁部４のシールリングが接地される。例えば、配線基板３に回路素子をソルダリングした際に、半田フィレットが窪み部１６，１７に形成され、シールリングと底板２とが接続される。
【0030】
上述した構造のパッケージ６内には、開口７と開口８とで形成される空間内に各回路素子が搭載される。以下、図６、及び図７を参照しながら、半導体増幅器１における回路素子の搭載形態及び回路構成について説明する。図６は、半導体増幅器１内部における回路素子の搭載状態を示す平面図、図７は、は半導体増幅器１の回路構成を示す回路図である。 半導体増幅器１のパッケージ６内には、３個のバイアス用の抵抗素子Ｒ１１，Ｒ１２，Ｒ２、８個のキャパシタＣ１，Ｃ３，Ｃ２１，Ｃ２２，Ｃ４１，Ｃ４２，Ｃ６１，Ｃ７１，Ｃ７２、２段のトランジスタ２１ａ，２１ｂ、及び２つの整合回路２２ａ，２２ｂが搭載されている。これらのうち前段のトランジスタ２１ａ、整合回路２２ａ、後段のトランジスタ２１ｂ、整合回路２２ｂは、パッケージ６内の底板２上において、入力端子ＴＩＮと出力端子ＴＯＵＴとの間にこの順で直線的に並ぶように配置される。
【0031】
２段のトランジスタ２１ａ，２１ｂは、例えば、主にＧａＮ系材料で構成されるＨＥＭＴ（High Electron Mobility Transistor）等の電界効果型トランジスタであり、開口７の内側の底板２上に並んで配置されている。トランジスタ２１ｂのサイズはトランジスタ２１ａのサイズより大きく、トランジスタ２１ａとトランジスタ２１ｂとのサイズ比は例えば１：５である。前段のトランジスタ２１ａは、開口７内の縁部の配線基板３上の配線部ＬＩＮの近傍に配置され、そのゲート２３ａが配線部ＬＩＮにボンディングワイヤにより電気的に接続される。後段のトランジスタ２１ｂは、開口７内の中央部において整合回路２２ａを挟んでトランジスタ２１ａから配線部ＬＯＵＴ側に分離して配置されている。
【0032】
キャパシタＣ１，Ｃ３，Ｃ２１，Ｃ４１，Ｃ６１，Ｃ７１は、配線基板３上の配線部ＬＧＮＤ上に裏面が直接接触した状態で搭載されるダイキャパシタである。キャパシタＣ２２，Ｃ４２，Ｃ７２は、開口７内の底板２上に裏面が直接接触した状態で搭載されるダイキャパシタである。
【0033】
抵抗素子Ｒ１１，Ｒ１２は、底板２上においてトランジスタ２１ａに配線基板３の辺３ｄ側に隣接して配置され、抵抗チップ上で互いに直列に接続されて構成される。抵抗素子Ｒ１１，Ｒ１２は、表面に複数の電極を有する抵抗チップ上で直列に接続され、抵抗素子Ｒ１１側の端子が、底板２上に配置されたキャパシタＣ２２の表面を経由してボンディングワイヤによって配線部Ｌ１Ｇに接続され、２つの抵抗素子Ｒ１１，Ｒ１２の中間点の端子が、トランジスタ２１ａのゲート２３ａにボンディングワイヤによって接続され、抵抗素子Ｒ１２側の端子が、配線基板３上のキャパシタＣ３の表面に接続される。さらに、配線部Ｌ１Ｇは、配線基板３上のキャパシタＣ２１の表面にボンディングワイヤにより接続され、配線部ＬＩＮは、配線基板３上のキャパシタＣ１の表面にボンディングワイヤにより接続される。さらに、入力端子ＴＩＮにはパッケージ６外部においてカップリングキャパシタが接続される。
【0034】
このような構成により、トランジスタ２１ａのゲート２３ａには、ゲートバイアス端子Ｔ１Ｇから抵抗素子Ｒ１１を経由してゲートバイアスが供給可能とされると同時に、カップリングキャパシタを経由して入力端子ＴＩＮから入力信号が供給される。また、このゲート２３ａは、抵抗素子Ｒ１２、キャパシタＣ３を経由して接地される。さらに、ゲートバイアス端子Ｔ１Ｇは、キャパシタＣ２１及びキャパシタＣ２２により高周波的にバイパスされる。
【0035】
後段のトランジスタ２１ｂにおいては、ゲート２３ｂが抵抗素子Ｒ２を介してキャパシタＣ４２の表面を経由したボンディングワイヤによって配線部Ｌ２Ｇに接続される。さらに、配線部Ｌ２Ｇは、配線基板３上のキャパシタＣ４１の表面にボンディングワイヤにより接続される。このような接続により、ゲート２３ｂには、ゲートバイアス端子Ｔ２Ｇから抵抗素子Ｒ２を経由してゲートバイアスが供給可能とされる。また、ゲートバイアス端子Ｔ２Ｇは、キャパシタＣ４１及びキャパシタＣ４２により高周波的にバイパスされる。
【0036】
前段のトランジスタ２１ａにおいては、ソースはビアホール（図示せず）によって底板２に接続される。また、トランジスタ２１ａのドレイン２４ａは、底板２上の整合回路２２ａの表面電極及びキャパシタＣ７２の表面を経由したボンディングワイヤによって、配線部Ｌ１Ｄに接続される。また、配線部Ｌ１Ｄは、配線基板３上のキャパシタＣ７１の表面にボンディングワイヤにより接続される。このような接続により、ドレイン２４ａには、ドレインバイアス端子Ｔ１Ｄからドレインバイアスが供給可能とされる。また、ドレインバイアス端子Ｔ１Ｄは、キャパシタＣ７１及びキャパシタＣ７２により高周波的にバイパスされる。
【0037】
整合回路２２ａは、底板２上において２段のトランジスタ２１ａ，２１ｂの間に搭載され、ダイキャパシタであるマッチング回路２５ａ上にダイキャパシタであるキャパシタＣ５が、キャパシタＣ５の裏面がマッチング回路２５ａの表面に接触するように搭載された構成を有する。この整合回路２２ａは、トランジスタ２１ｂのサイズに対応して、入力端子ＴＩＮと出力端子ＴＯＵＴとを結ぶ仮想線Ｌ０に対して対称な一対の回路要素を有し、それぞれの回路要素にマッチング回路２５ａ及びキャパシタＣ５を含む。このような二分された構成により、仮想線Ｌ０に対して垂直な方向に広く配置された後段のトランジスタ２１ｂの各フィンガー電極に対して、初段のトランジスタ２１ａの出力を電気的に均等に出力することができる。この２つのキャパシタＣ５の表面は、ボンディングワイヤによって前段のトランジスタ２１ａのドレイン２４ａが直接接続され、２つのマッチング回路２５ａの表面には、複数のボンディングワイヤによって後段のトランジスタ２１ｂのゲート２３ｂが接続されている。
【0038】
このような整合回路２２ａの構成では、前段のトランジスタ２１ａのドレイン２４ａとキャパシタＣ５との間のボンディングワイヤに含まれるインダクタンス成分、マッチング回路２５ａ、及びマッチング回路２５ａと後段のトランジスタ２１ｂのゲート２３ｂとの間のボンディングワイヤに含まれるインダクタンス成分によってＴ型ＬＣＬ回路が構成される。これにより、インピーダンス変換によって、ドレイン２４ａから見えるインピーダンスを出力インピーダンスに近づけることができ、効率的な信号増幅が可能となる。また、前段のトランジスタ２１ａのドレイン２４ａにキャパシタＣ７１，Ｃ７２が直接接続されているが、キャパシタＣ７２とキャパシタＣ５とを接続するボンディングワイヤのインダクタンス成分によって、ドレイン２４ａとドレインバイアス端子Ｔ１Ｄに接続される電源とは高周波的にアイソレートされる。
【0039】
後段のトランジスタ２１ｂにおいては、ソースはビアホール（図示せず）によって底板２に接続される。また、トランジスタ２１ｂのドレイン２４ｂは、底板２上の整合回路２２ｂの表面電極を経由したボンディングワイヤによって、配線部Ｌ２Ｄに接続される。また、配線部Ｌ２Ｄは、配線基板３上のキャパシタＣ６１の表面にボンディングワイヤにより接続される。さらに、トランジスタ２１ｂのドレイン２４ｂは、整合回路２２ｂの表面電極を経由したボンディングワイヤによって、配線部ＬＯＵＴにも接続される。加えて、出力端子ＴＯＵＴにはパッケージ６外部においてカップリングキャパシタが接続される。このような接続により、ドレイン２４ｂには、ドレインバイアス端子Ｔ２Ｄからドレインバイアスが供給可能とされる。また、ドレインバイアス端子Ｔ２Ｄは、キャパシタＣ６１により高周波的にバイパスされる。さらに、トランジスタ２１ｂによって生成される出力信号は、ドレイン２４ｂから整合回路２２ｂを経由して出力端子ＴＯＵＴに出力される。
【0040】
整合回路２２ｂは、底板２上において後段のトランジスタ２１ｂに隣接して出力端子ＴＯＵＴ側に搭載されたダイキャパシタであるマッチング回路である。この整合回路２２ａは、トランジスタ２１ｂのサイズに対応して、入力端子ＴＩＮと出力端子ＴＯＵＴとを結ぶ仮想線Ｌ０に対して対称な一対の回路要素２６ｘ，２６ｙを有する。一対の回路要素２６ｘ，２６ｙは、それぞれ、後段のトランジスタ２１ｂのドレイン２４ｂに、仮想線Ｌ０に沿った複数（例えば、４本）のボンディングワイヤによって接続され、これらのボンディングワイヤの長さは、仮想線Ｌ０から離れるにしたがって長くなるように設定される。また、２つの回路要素２６ｘ，２６ｙは、それぞれ、回路要素２６ｘ，２６ｙの表面電極上の仮想線Ｌ０寄りに接続点を有する複数（例えば、２本）のボンディングワイヤによって、配線部Ｌ２Ｄに接続され、これらのボンディングワイヤは、同一の長さとなるように設定される。このような二分された構成により、仮想線Ｌ０に対して垂直な方向に広く配置された後段のトランジスタ２１ｂの各フィンガー電極から出力端子ＴＯＵＴまでの距離の差を小さくすることができる。
【0041】
このような整合回路２２ｂの構成では、後段のトランジスタ２１ｂのドレイン２４ｂと整合回路２２ｂとの間のワイヤリングに含まれるインダクタンス成分、整合回路２２ｂ、及び整合回路２２ｂと配線部ＬＯＵＴとの間のボンディングワイヤに含まれるインダクタンス成分によってＴ型ＬＣＬ回路が構成される。これにより、インピーダンス変換によって、ドレイン２４ｂから見えるインピーダンスを出力インピーダンスに近づけることができ、効率的な信号出力が可能となる。また、後段のトランジスタ２１ｂのドレイン２４ｂにキャパシタＣ６１が直接接続されているが、配線部Ｌ２Ｄと整合回路２２ｂとを接続するボンディングワイヤのインダクタンス成分によって、ドレイン２４ｂとドレインバイアス端子Ｔ２Ｄに接続される電源とは高周波的にアイソレートされる。
【0042】
本実施形態の半導体増幅器１においては、パッケージ６の空間内の底板２上における辺３ａの中央部に設けられた入力端子ＴＩＮと辺３ｂの中央部に設けられた出力端子ＴＯＵＴとの間には、トランジスタ２１ａ、整合回路２２ａ、トランジスタ２１ｂ、及び整合回路２２ｂが、この順で直線的に並んで搭載されている。また、２段のトランジスタ２１ａ，２１ｂのゲート２３ａ，２３ｂにバイアスを供給するための２つのゲートバイアス端子Ｔ１Ｇ，Ｔ２Ｇが、パッケージ６の端部において入力端子ＴＩＮを挟んだ位置に設けられ、２段のトランジスタ２１ａ，２１ｂのドレイン２４ａ，２４ｂにバイアスを供給するための２つのドレインバイアス端子Ｔ１Ｄ，Ｔ２Ｄが、パッケージ６の端部において出力端子ＴＯＵＴを挟んだ位置に設けられる。このような構成おいては、入力端子ＴＩＮから入力された入力信号が２段構成のトランジスタ２１ａ，２１ｂによって増幅されることによって出力信号が生成され、出力信号が出力端子ＴＯＵＴから出力される。この際、２段のトランジスタ２１ａ，２１ｂが２つの整合回路２２ａ，２２ｂとともに入力端子ＴＩＮと出力端子ＴＯＵＴとの間で直線上に並んでおり、２段のトランジスタ２１ａ，２１ｂには入力端子ＴＩＮあるいは出力端子ＴＯＵＴを挟んだ２つの端子からバイアスが供給されるので、２段のトランジスタ２１ａ，２１ｂ間でのバイアスの干渉が防止される。その結果、多段のトランジスタにおけるバイアスの干渉を防止して、安定したレベルの出力信号を生成することができる。
【0043】
また、半導体増幅器１においては、入力端子ＴＩＮ及び出力端子ＴＯＵＴは、それぞれ、前段のトランジスタ２１ａのゲート２３ａ及び整合回路２２ｂにそれぞれ接続された配線基板３上の配線部ＬＩＮ及び配線部ＬＯＵＴと、配線基板３を貫通するビアホールによって接続されている。このような構成では、入力端子ＴＩＮ及び出力端子ＴＯＵＴと、パッケージ６内の底板２上のトランジスタ２１ａ及び整合回路２２ｂとを、短い距離の配線によって接続することができる。その結果、出力信号の劣化を防止できる。
【0044】
また、ゲートバイアス端子Ｔ１Ｇ、ゲートバイアス端子Ｔ２Ｇ、ドレインバイアス端子Ｔ１Ｄ、及びドレインバイアス端子Ｔ２Ｄは、それぞれ、配線基板３上に設けられた配線部Ｌ１Ｇ，Ｌ２Ｇ，Ｌ１Ｄ，Ｌ２Ｄと、配線基板３の側面の窪み部に埋め込まれた金属を介して接続されている。この場合、２つのゲートバイアス端子Ｔ１Ｇ，Ｔ２Ｇ及び２つのドレインバイアス端子Ｔ１Ｄ，Ｔ２Ｄと２つのトランジスタ２１ａ，２１ｂとを、短い距離の配線によって接続することができる。その結果、出力信号のレベルをさらに安定化できる。
【0045】
さらに、配線基板３上には、配線基板３の側面及び開口７を形成する内壁において底板２と接続された配線部ＬＧＮＤが形成され、配線部ＬＧＮＤは、入力端子ＴＩＮあるいは出力端子ＴＯＵＴと、ゲートバイアス端子Ｔ１Ｇ、ゲートバイアス端子Ｔ２Ｇ、ドレインバイアス端子Ｔ１Ｄ、及びドレインバイアス端子Ｔ２Ｄとの間のそれぞれにおいて、底板２と接続されている。この場合、配線基板３上の配線部ＬＧＮＤと底板２との電気的接続を確保することができ、出力信号の劣化をさらに防止できる。
【0046】
また、本実施形態では、バイアスを供給するためのゲートバイアス端子Ｔ１Ｇ、ゲートバイアス端子Ｔ２Ｇ、ドレインバイアス端子Ｔ１Ｄ、及びドレインバイアス端子Ｔ２Ｄに接続されるバイパスキャパシタＣ２１，Ｃ４１，Ｃ７１，Ｃ６１が、パッケージ６内の配線基板３上に搭載され、これらのバイパスキャパシタＣ２１，Ｃ４１，Ｃ７１，Ｃ６１にはワイヤを介してバイアス端子が接続されている。この接続構成は、各バイアス端子において共通である。すなわち、キャパシタＣ２１，Ｃ４１，Ｃ７１，Ｃ６１が、直接グラウンドに接続される底板２上ではなく、配線基板３の配線部ＬＧＮＤ上に搭載されている。この配線部ＬＧＮＤは、配線基板３の側面を経由して底板２に接続されていることから、キャパシタＣ２１，Ｃ４１，Ｃ７１，Ｃ６１の搭載位置から底板２までの間には僅かながらインダクタンス成分が存在している。それゆえに、インダクタンス成分が必然的に生じたとしてもその成分は各バイアス端子において同等であるため、このようなインダクタンス成分に起因する共振周波数を、半導体増幅器１の動作帯域外に設定する条件を共通化することができる。あるバイアス端子について高周波信号の影響を回避する条件を見出せば、その条件を他のバイアス端子についても適用することが可能となり、半導体チップおよび受動素子の実装設計が簡略化される。
【0047】
また、ドレインバイアス端子Ｔ２Ｄ以外のバイアス端子Ｔ１Ｇ，Ｔ２Ｇ，Ｔ１Ｄには、追加のキャパシタＣ２２，Ｃ４２，Ｃ７２が、上記のバイパスキャパシタＣ２１，Ｃ４１，Ｃ７１と並列に接続される。そして、このキャパシタＣ２２，Ｃ４２，Ｃ７２は、底板２上に直接搭載され、ボンディングワイヤの影響が低減されている。そして、このキャパシタＣ２２，Ｃ４２，Ｃ７２を、開口７の切込み部７ａの内側に搭載することにより、底板２上の実装尤度を拡大させている。また、この切込み部７ａの存在により、バイアス端子Ｔ１Ｇとバイアス端子Ｔ１Ｄとの間、およびバイアス端子Ｔ２Ｇとバイアス端子Ｔ２Ｄとの間におけるアイソレーション効果も高められている。トランジスタ２１ａ，２１ｂはパッケージ６の中央に搭載されているので、各バイアス端子からの配線がパッケージ６の中央まで伸びている。その結果パッケージ６の中央部では配線部間の距離が狭くなるので、バイアス端子間に切込みを設け、そこに底板２に直接搭載されるキャパシタを配置することにより、バイアス配線の間を電気的に分離することができる。その結果、トランジスタ２１ａ，２１ｂにおけるバイアスの干渉を防止して、安定したレベルの出力信号を生成することができる。
【0048】
さらに、整合回路２２ｂにおいては、一対の回路要素２６ｘ，２６ｙが、同一の長さの複数のボンディングワイヤを介して配線部Ｌ２Ｄに接続されている。こうすれば、チップサイズが大きくゲート幅が大きいトランジスタ２１ｂの出力特性を安定化することができるとともに、トランジスタ２１ｂのドレイン２４ｂに供給されるバイアスも安定化することができる。その結果、安定した出力信号を生成することができる。
【0049】
また、トランジスタ２１ｂのドレイン２４ｂと一対の回路要素２６ｘ，２６ｙとは、複数のボンディングワイヤを介して接続されており、複数のボンディングワイヤの長さは、仮想線Ｌ０から離れるにしたがって長く設定されている。このような構成により、トランジスタ２１ｂと出力端子ＴＯＵＴ間とを接続する複数のボンディングワイヤにおいて実効的な相互インダクタンス成分を同等とすることができ、安定した出力信号を生成することができる。
【0050】
以上、好適な実施の形態において本発明の原理を図示し説明してきたが、本発明は、そのような原理から逸脱することなく配置および詳細において変更され得ることは、当業者によって認識される。本発明は、本実施の形態に開示された特定の構成に限定されるものではない。したがって、特許請求の範囲およびその精神の範囲から来る全ての修正および変更に権利を請求する。
【0051】
例えば、上記実施形態の半導体増幅器１においては、ゲートバイアス端子Ｔ１Ｇ，Ｔ２Ｇが出力端子ＴＯＵＴを挟んだ位置に設けられてもよいし、ドレインバイアス端子Ｔ１Ｄ，Ｔ２Ｄが入力端子ＴＩＮを挟んだ位置に設けられてもよい。
【符号の説明】
【0052】
１…半導体増幅器、２…底板、３…配線基板、３ａ，３ｂ，３ｃ，３ｄ…辺、４…側壁部、５…蓋部、６…パッケージ、７，８…開口、７ａ，７ｂ…切込み部、１３…ビアホール、２１ａ，２１ｂ…トランジスタ、２２ａ，２２ｂ…整合回路、２３ａ，２３ｂ…ゲート、２４ａ，２４ｂ…ドレイン、２６ｘ，２６ｙ…回路要素、Ｃ１，Ｃ３，Ｃ２１，Ｃ２２，Ｃ４１，Ｃ４２，Ｃ６１，Ｃ７１，Ｃ７２…キャパシタ、Ｌ０…仮想線、Ｌ１Ｇ，Ｌ２Ｇ，Ｌ１Ｄ，Ｌ２Ｄ…配線部、ＬＧＮＤ…配線部（グラウンド配線）、ＬＩＮ…配線部（入力配線）、ＬＯＵＴ…配線部（出力配線）、Ｔ１Ｄ，Ｔ２Ｄ…ドレインバイアス端子、Ｔ１Ｇ，Ｔ２Ｇ…ゲートバイアス端子、ＴＩＮ…入力端子、ＴＯＵＴ…出力端子。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】