(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2022-09-06
(45)【発行日】2022-09-14
(54)【発明の名称】多段階メモリセンシング
(51)【国際特許分類】
G11C 11/22 20060101AFI20220907BHJP
【ＦＩ】
G11C11/22 230
【請求項の数】
25
(21)【出願番号】P 2020556844
(86)(22)【出願日】2019-04-01
(65)【公表番号】
(43)【公表日】2021-08-19
(86)【国際出願番号】 US2019025233
(87)【国際公開番号】W WO2019204020
(87)【国際公開日】2019-10-24
【審査請求日】2020-11-17
(31)【優先権主張番号】15/957,742
(32)【優先日】2018-04-19
(33)【優先権主張国・地域又は機関】US
(73)【特許権者】
【識別番号】595168543
【氏名又は名称】マイクロン テクノロジー，インク．
(74)【代理人】
【識別番号】100121083
【弁理士】
【氏名又は名称】青木 宏義
(74)【代理人】
【識別番号】100138391
【弁理士】
【氏名又は名称】天田 昌行
(74)【代理人】
【識別番号】100074099
【弁理士】
【氏名又は名称】大菅 義之
(72)【発明者】
【氏名】ボー フイ ティー．
(72)【発明者】
【氏名】エル マンスーリ アダム エス．
【審査官】堀田 和義
(56)【参考文献】
【文献】特開２００３－７７２７１（ＪＰ，Ａ）
【文献】特開２０００－１９５２６８（ＪＰ，Ａ）
【文献】国際公開第２０１７／１７６４６７（ＷＯ，Ａ２）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｇ１１Ｃ １１／２２
(57)【特許請求の範囲】
【請求項1】
メモリセルの読み取り動作中に前記メモリセルと関連づけられたワード線信号をアサートすることと、前記ワード線信号の前記アサートに少なくとも一部は基づいて、前記メモリセルと関連づけられたディジット線と前記メモリセルを結合することと、
前記読み取り動作中に、増幅器キャパシタを前記ディジット線と結合するために、トランジスタを活性化することと、
前記メモリセルが前記ディジット線と結合されている間、前記増幅器キャパシタを前記ディジット線から絶縁するために、前記読み取り動作の一部分の間、前記トランジスタを非活性化することと、
前記増幅器キャパシタを前記ディジット線と再結合するために、前記読み取り動作の前記一部分の後に前記トランジスタを再活性化することと、
前記トランジスタを再活性化した後、前記メモリセル上に記憶される値を決定することと
を含む方法。
【請求項2】
前記読み取り動作の前記一部分の間、前記トランジスタを非活性化することと同時にまたはその前に、前記ワード線信号をアサートすることをさらに含む、請求項１に記載の方法。
【請求項3】
前記増幅器キャパシタの第１のノードにおける電圧を基準電圧と比較することをさらに含み、前記値を決定することが前記比較に少なくとも一部は基づく、請求項１に記載の方法。
【請求項4】
前記トランジスタを再活性化した後、トリガ条件が満たされていると識別することと、前記トリガ条件が満たされていると識別したことに少なくとも一部は基づいて、前記増幅器キャパシタと結合されたラッチを活性化することと
をさらに含む、請求項１に記載の方法。
【請求項5】
前記トランジスタを再活性化した後で所定の継続時間を有するタイマが満了したと決定することをさらに含み、前記トリガ条件が満たされていると識別することが、前記タイマが満了したと決定したことに少なくとも一部は基づく、請求項４に記載の方法。
【請求項6】
前記トランジスタのゲートに結合された制御信号をアサートすることであって、前記トランジスタを活性化することが、前記制御信号のアサートに少なくとも一部は基づく、前記制御信号をアサートすることと、前記制御信号をデアサートすることであって、前記トランジスタを非活性化することが前記制御信号のデアサートに一部は基づく、前記制御信号をデアサートすることと
をさらに含む、請求項１に記載の方法。
【請求項7】
前記増幅器キャパシタが前記トランジスタのドレインに結合され、前記ディジット線が前記トランジスタのソースに結合される、請求項１に記載の方法。
【請求項8】
前記トランジスタを活性化することによって、電荷が前記メモリセルから前記増幅器キャパシタに移動され、前記値を決定することが、前記移動された電荷に少なくとも一部は基づく、請求項１に記載の方法。
【請求項9】
前記トランジスタを活性化する前に前記増幅器キャパシタを所定の電荷にプリチャージすることをさらに含む、請求項１に記載の方法。
【請求項10】
前記トランジスタがカスコードの一部である、請求項１に記載の方法。
【請求項11】
第１のトランジスタを活性化することによって増幅器キャパシタを第２のトランジスタと結合することであって、前記第２のトランジスタが、メモリセルの読み取り動作中に前記メモリセルと関連づけられたディジット線と前記第１のトランジスタを結合する、結合することと、前記メモリセルを前記ディジット線と結合することと、
前記読み取り動作の一部分の間、前記第１のトランジスタを非活性化することによって、前記メモリセルが前記ディジット線と結合されている間、前記増幅器キャパシタを前記第２のトランジスタから絶縁することと、
前記読み取り動作の前記一部分の後、前記第１のトランジスタを再活性化することによって、前記増幅器キャパシタを前記第２のトランジスタと再結合することと、
前記第１のトランジスタを再活性化した後、前記メモリセル上に記憶される値を決定することと
を含む方法。
【請求項12】
前記第２のトランジスタが、前記読み取り動作の継続時間全体の間、活性化される、請求項１１に記載の方法。
【請求項13】
前記第１のトランジスタを活性化することによって、電荷が前記メモリセルから前記増幅器キャパシタに移動され、前記値を決定することが、前記移動された電荷に少なくとも一部は基づく、請求項１１に記載の方法。
【請求項14】
前記増幅器キャパシタの第１のノードにおける電圧を基準電圧と比較することをさらに含み、前記値を決定することが前記比較に少なくとも一部は基づく、請求項１１に記載の方法。
【請求項15】
前記第１のトランジスタを再活性化した後、トリガ条件が満たされていると識別することと、前記トリガ条件が満たされていると識別したことに少なくとも一部は基づいて、前記増幅器キャパシタと結合されたラッチを活性化することと
をさらに含む、請求項１１に記載の方法。
【請求項16】
前記第１のトランジスタを再活性化した後で所定の継続時間を有するタイマが満了したと決定することをさらに含み、前記トリガ条件が満たされていると識別することが、前記タイマが満了したと決定したことに少なくとも一部は基づく、請求項１５に記載の方法。
【請求項17】
前記増幅器キャパシタの第１のノードが前記第１のトランジスタのドレインに結合され、前記第１のトランジスタのソースが前記第２のトランジスタのドレインに結合される、
請求項１１に記載の方法。
【請求項18】
読み取り動作中にディジット線と結合するように動作可能な強誘電体メモリセルと、増幅器キャパシタと、
前記ディジット線と結合された第１のトランジスタと、
前記第１のトランジスタおよび前記増幅器キャパシタと結合された第２のトランジスタであって、
前記読み取り動作の第１の部分の間に活性化し、
前記メモリセルが前記ディジット線と結合されている間、前記読み取り動作の第２の部分の間に非活性化し、
前記読み取り動作の第３の部分中に再活性化する
ように構成された、前記第２のトランジスタと
を備え、
前記第１のトランジスタおよび前記第２のトランジスタが、前記読み取り動作中に前記増幅器キャパシタと前記ディジット線との間の電気接続を確立するように構成される、
装置。
【請求項19】
前記第１のトランジスタのソースが前記ディジット線と結合され、前記第１のトランジスタのドレインが前記第２のトランジスタのソースと結合され、前記第２のトランジスタのドレインが前記増幅器キャパシタと結合される、
請求項１８に記載の装置。
【請求項20】
前記増幅器キャパシタおよび前記第２のトランジスタと結合された感知増幅器であって、前記強誘電体メモリセル上に記憶される値を決定するように構成された、前記感知増幅器をさらに備える、請求項１８に記載の装置。
【請求項21】
メモリセルと、
ディジット線と、
増幅器キャパシタと、
前記メモリセルの読み取り動作中に、前記メモリセルと関連づけられたワード線信号をアサートし、
前記ワード線信号の前記アサートに少なくとも一部は基づいて、前記メモリセルを前記ディジット線と結合し、
前記読み取り動作中に、前記増幅器キャパシタを前記ディジット線と結合するために、トランジスタを活性化し、
前記メモリセルが前記ディジット線と結合されている間、前記増幅器キャパシタを前記ディジット線から絶縁するために、前記読み取り動作の一部分の間、前記トランジスタを非活性化し、
前記増幅器キャパシタを前記ディジット線と再結合するために、前記読み取り動作の前記一部分の後に前記トランジスタを再活性化し、
前記トランジスタを再活性化した後、前記メモリセル上に記憶される値を決定する
ように構成されたコントローラと
を備えるメモリデバイス。
【請求項22】
前記コントローラが、前記読み取り動作の前記一部分の間、前記コントローラが前記トランジスタを非活性化することと同時にまたはその前に、前記メモリセルと関連づけられた前記ワード線信号をアサートする
ようにさらに構成される、請求項２１に記載のメモリデバイス。
【請求項23】
前記コントローラが、前記増幅器キャパシタの第１のノードにおける電圧を基準電圧と比較するようにさらに構成され、前記値を決定することが前記比較に少なくとも一部は基づく、
請求項２２に記載のメモリデバイス。
【請求項24】
前記コントローラが、前記トランジスタを再活性化した後、トリガ条件が満たされていると識別し、
前記トリガ条件が満たされていると識別したことに少なくとも一部は基づいて、前記増幅器キャパシタと結合されたラッチを活性化する
ようにさらに構成される、請求項２２に記載のメモリデバイス。
【請求項25】
前記コントローラが、前記トランジスタを再活性化した後で所定の継続時間を有するタイマが満了したと決定するようにさらに構成され、前記トリガ条件が満たされていると識別することが、前記タイマが満了したと決定したことに少なくとも一部は基づく、
請求項２４に記載のメモリデバイス。
【発明の詳細な説明】
【技術分野】
【0001】
［クロスリファレンス］
本特許出願は、２０１８年４月１９日に出願されたＶｏらによる「ＭＵＬＴＩ－ＳＴＡＧＥ ＭＥＭＯＲＹ ＳＥＮＳＩＮＧ」という名称の米国特許出願第１５／９５７，７４２号に対する優先権を主張する、２０１９年４月１日に出願されたＶｏらによる「ＭＵＬＴＩ－ＳＴＡＧＥ ＭＥＭＯＲＹ ＳＥＮＳＩＮＧ」という名称のＰＣＴ出願第ＰＣＴ／ＵＳ２０１９/０２５２３３号に対する優先権を主張するものであり、そのそれぞれは本発明の譲受人に譲渡され、そのそれぞれは参照によりその全体が本明細書に明白に組み込まれる。
本特許出願は、２０１８年４月１９日に出願されたＶｏらによる「ＭＵＬＴＩ－ＳＴＡＧＥ ＭＥＭＯＲＹ ＳＥＮＳＩＮＧ」という名称の米国特許出願第１５／９５７，７４２号に対する優先権を主張する、２０１９年４月１日に出願されたＶｏらによる「ＭＵＬＴＩ－ＳＴＡＧＥ ＭＥＭＯＲＹ ＳＥＮＳＩＮＧ」という名称のＰＣＴ出願第ＰＣＴ／ＵＳ２０１９/０２５２３３号に対する優先権を主張するものであり、そのそれぞれは本発明の譲受人に譲渡され、そのそれぞれは参照によりその全体が本明細書に明白に組み込まれる。
【0002】
以下は、一般に、メモリアレイを動作させることに関し、より詳細には、多段階メモリセンシングを使用してメモリセルを読み取るための技法に関する。
【背景技術】
【0003】
メモリデバイスは、コンピュータ、ワイヤレス通信デバイス、カメラ、デジタルディスプレイなどのさまざまな電子デバイス内に情報を記憶するために広く使用されている。情報は、メモリデバイスの異なる状態をプログラムすることによって記憶される。たとえば、２値デバイスは、多くの場合は論理「１」または論理「０」によって示される、２つの状態を有する。他のシステムでは、３つ以上の状態が記憶されることがある。記憶された情報にアクセスするために、電子デバイスのコンポーネントが、メモリデバイス内に記憶された状態を読み取るまたは感知することがある。情報を記憶するために、電子デバイスのコンポーネントは、メモリデバイス内に状態を書き込むまたはプログラムすることがある。
【0004】
磁気ハードディスク、ランダムアクセスメモリ（ＲＡＭ）、読み出し専用メモリ（ＲＯＭ）、ダイナミックＲＡＭ（ＤＲＡＭ）、同期型ダイナミックＲＡＭ（ＳＤＲＡＭ）、強誘電体ＲＡＭ（ＦｅＲＡＭ）、磁気ＲＡＭ（ＭＲＡＭ）、抵抗ＲＡＭ（ＲＲＡＭ）、フラッシュメモリ、相変化メモリ（ＰＣＭ）などを含むさまざまなタイプのメモリデバイスが存在する。メモリデバイスは、揮発性であってもよいし、不揮発性であってもよい。不揮発性メモリ、たとえば、ＦｅＲＡＭは、外部電源の非存在下であっても、長期間にわたって記憶された論理状態を維持し得る。揮発性メモリデバイス、たとえば、ＤＲＡＭは、外部電源によって周期的にリフレッシュされない限り、経時的に記憶された状態を失うことがある。ＦｅＲＡＭは、揮発性メモリと類似のデバイスアーキテクチャを使用することがあるが、記憶デバイスとしての強誘電体キャパシタの使用により、不揮発性の性質を有することがある。したがって、ＦｅＲＡＭデバイスは、他の不揮発性メモリデバイスおよび揮発性メモリデバイスと比較して、改善された性能を有し得る。
【0005】
一般に、メモリデバイスは、さまざまなメトリクスの中でもとりわけ、メモリセル密度を増加させること、読み取り／書き込み速度を増加させること、信頼性を増加させること、データ保持性を増加させること、電力消費量を減少させること、または製造コストを減少させることによって改善され得る。場合によっては、ＦｅＲＡＭメモリセルの読み取り動作は、ディープサブスレッショルド領域（ｄｅｅｐ ｓｕｂ－ｔｈｒｅｓｈｏｌｄ ｒｅｇｉｍｅ）で動作するメモリセルのディジット線に結合されている１つまたは複数のトランジスタによるノイズを受けやすいことがある。
【図面の簡単な説明】
【0006】
【図1】本開示の実施形態による、多段階メモリセンシングを使用してメモリセルを読み取るための技法をサポートするメモリアレイの一実施例を示す図である。
【図2】本開示の実施形態による、多段階メモリセンシングを使用してメモリセルを読み取るための技法をサポートする回路の一実施例を示す図である。
【図3】本開示の実施形態による、多段階メモリセンシングを使用してメモリセルを読み取るための技法をサポートするヒステリシス曲線の一例を示す図である。
【図4】本開示の実施形態による、多段階メモリセンシングを使用してメモリセルを読み取るための技法をサポートする回路の一実施例を示す図である。
【図5】本開示の実施形態による、多段階メモリセンシングを使用してメモリセルを読み取るための技法をサポートするタイミング図の一例を示す図である。
【図6】本開示の実施形態による、多段階メモリセンシングを使用してメモリセルを読み取るための技法をサポートする回路の一実施例を示す図である。
【図7】本開示の実施形態による、多段階メモリセンシングを使用してメモリセルを読み取るための技法をサポートするタイミング図の一例を示す図である。
【図8】本開示の実施形態による、多段階メモリセンシングを使用してメモリセルを読み取るための技法をサポートするデバイスのブロック図である。
【図9】本開示の実施形態による、多段階メモリセンシングを使用してメモリセルを読み取るための方法を示す図である。
【図10】本開示の実施形態による、多段階メモリセンシングを使用してメモリセルを読み取るための方法を示す図である。
【発明を実施するための形態】
【0007】
強誘電体メモリセルは、メモリセルの値を記憶するメモリセルキャパシタを含む。メモリセルの値を読み取ることは、ディジット線をメモリセルに結合することと、メモリセルキャパシタとディジット線との間で電荷を移動させることと、次いで、結果として生じるディジット線の電圧に基づいて感知コンポーネントを使用してメモリセルの値を決定することとを含んでよい。
【0008】
本明細書においてより詳細に説明されるように、いくつかの強誘電体メモリデバイスの感知コンポーネントは、増幅器キャパシタ（ａｍｐｌｉｆｉｅｒ ｃａｐａｃｉｔｏｒ）を含む。電荷は、読み取り動作中にディジット線を介して増幅器キャパシタとメモリセルとの間で移動され得る。増幅器キャパシタとメモリセルとの間で移動される電荷の量は、メモリセル内に記憶される初期値に依存してよい。増幅器キャパシタは、読み取り動作の前に初期既知電圧に充電されることがあり、（移動された電荷による）読み取り動作中の増幅器キャパシタ電圧の変化は、メモリセルの値を検出するために使用されることがある。感知コンポーネントは、メモリセルの値を決定するために、増幅器キャパシタ上の電圧（ディジット線上の電圧の代理として働くことがある）を基準電圧と比較することがある。次いで、メモリデバイスは、値をラッチし、それによって、読み取り動作を完了することがある。
【0009】
いくつかのメモリデバイスは、ＭＯＳトランジスタなどのトランジスタをスイッチング・コンポーネントとして使用して、読み取り動作の開始時に増幅器キャパシタをメモリセルのディジット線と結合する。このスイッチング・トランジスタは、電荷が増幅器キャパシタとメモリセルキャパシタとの間で移動されるとき、および強誘電体メモリセルからの電圧信号がディジット線上で発現するとき、読み取り動作全体の間に活性化されたままであることがある。しかしながら、この手法は、場合によっては、欠点を有することがある。たとえば、トランジスタは、作動されている間、ディープサブスレッショルド領域で動作していることがある。この方式における動作は、トランジスタを、ノイズをより受けやすくすることがあり、これによって、ノイズが増幅器キャパシタにおいて信号に導入されることがあり、したがって、増幅器キャパシタにおける電荷の量は、メモリセルから移動される電荷の量の忠実な表現でないことがある。増幅器キャパシタにおけるノイズは、読み取り動作の精度を減少させることがある。加えて、トランジスタがディープサブスレッショルド領域で動作されるとき、信号がディジット線上で発現するために必要とされる時間は、プロセス変動により変化し得る。その結果、いつ値がラッチされる準備が整うかを決定することが困難であることがある、または、信号がラッチされる準備が整うのに長い時間がかかることがある。
【0010】
上記で説明されたメモリセンシング手法の代替形態は、本明細書においてより詳細に説明されるように、読み取り動作の一部分の間にトランジスタがアクティブから非アクティブに切り換えられてアクティブに戻る、多段階センシング手法である。
【0011】
多段階センシング手法にはいくつかの利点があることがある。場合によっては、トランジスタを切り換えることによって、トランジスタがディープサブスレッショルド領域で動作する時間の量が減少し、それによって、読み取り動作中に増幅器キャパシタへと導入し得るノイズの量が減少し、読み取り動作の精度が改善されることがある。加えて、トランジスタを切り換えることによって、増幅器キャパシタにおける電圧がラッチ可能である定常状態値になるために必要な時間の量が減少し、それによって、読み取り動作の速度が増加し得る。さらに、トランジスタが非活性化される読み取り動作の一部分の間にメモリデバイスが追加の動作を実行することが可能なことがある。
【0012】
上記で紹介された本開示の特徴は、以下で図１～図３の文脈でさらに説明される。次いで、具体的な実施例および利益が、図４～図７を参照しながら説明される。本開示のこれらおよび他の特徴は、多段階メモリセンシングを使用してメモリセルを読み取るための技法に関連する装置図、システム図、およびフローチャートによってさらに示され、これらを参照しながら説明される。
【0013】
図１は、本開示の実施形態による、多段階メモリセンシングを使用してメモリセルを読み取るための技法をサポートするメモリアレイ１００の一実施例を示す。図１は、メモリアレイ１００のさまざまなコンポーネントおよび特徴の例示的な概略図である。したがって、メモリアレイ１００のコンポーネントおよび特徴は、メモリアレイ１００内の実際の物理的位置ではなく、機能的相互関係を示すために示されていることが理解されるべきである。メモリアレイ１００は、電子メモリ装置またはデバイスとも呼ばれることがある。メモリアレイ１００は、異なる状態を記憶するようにプログラム可能であるメモリセル１０５を含む。場合によっては、各メモリセル１０５は、絶縁材料として強誘電体材料をもつキャパシタを含み得る強誘電体メモリセルであってよい。場合によっては、キャパシタは、強誘電体容器と呼ばれることがある。各メモリセル１０５は、論理０および論理１と示される２つの状態を記憶するようにプログラム可能であってよい。各メモリセル１０５は、互いの上に積み重ねられ、メモリセル１４５の２つのデッキをもたらすことがある。したがって、図１における実施例は、メモリアレイの２つのデッキを示す一例であってよい。
【0014】
場合によっては、メモリセル１０５は、３つ以上の論理状態を記憶するように構成される。メモリセル１０５は、キャパシタ内にプログラム可能な状態を表す電荷を蓄え得る。たとえば、充電されたキャパシタと充電されていないキャパシタはそれぞれ、２つの論理状態を表す。ＤＲＡＭアーキテクチャは、通例、そのような設計を使用してよく、用いられるキャパシタは、絶縁体として常誘電性電気分極性または線形電気分極性をもつ誘電材料を含むことがある。対照的に、強誘電体メモリセルは、絶縁材料として強誘電体材料をもつキャパシタを含むことがある。強誘電体キャパシタの電荷の異なるレベルは、異なる論理状態を表し得る。強誘電体材料は、非線形分極性を有する。強誘電体メモリセル１０５のいくつかの詳細および利点は、以下で説明される。
【0015】
アクセス動作と呼ばれることがある読み取りおよび書き込みなどの動作は、ワード線１１０およびディジット線１１５を活性化または選択することによって、メモリセル１０５上で実行され得る。ワード線１１０は、行線（ｒｏｗ ｌｉｎｅ）、感知線、およびアクセス線としても知られることがある。ディジット線１１５は、ビット線、列線（ｃｏｌｕｍｎ ｌｉｎｅ）、およびアクセス線としても知られることがある。ワード線およびディジット線、またはそれらの類似物への言及は、理解または動作の損失なしに交換可能である。ワード線１１０とディジット線１１５は、アレイを作成するために互いと直角をなして（または、ほぼ直角をなして）よい。メモリセルのタイプ（たとえば、ＦｅＲＡＭ、ＲＲＡＭ）に応じて、たとえば、プレート線などの他のアクセス線が存在することがある（図示せず）。メモリデバイスの正確な動作は、メモリセルのタイプおよび／またはメモリデバイス内で使用される特定のアクセス線に基づいて変えられてよいことが理解されるべきである。
【0016】
ワード線１１０またはディジット線１１５をアサート（たとえば、活性化または選択）することは、電圧をそれぞれの線に印加することを含むことがある。ワード線１１０およびディジット線１１５は、金属（たとえば、銅（Ｃｕ）、アルミニウム（Ａｌ）、金（Ａｕ）、タングステン（Ｗ））、金属合金、炭素、導電的にドープされた半導体、または他の導電材料、合金、化合物などの導電材料から作製されてよい。
【0017】
メモリアレイ１００は、２次元（２Ｄ）メモリアレイまたは３次元（３Ｄ）メモリアレイであってよい。３Ｄメモリアレイは、互いの上に形成された２Ｄメモリアレイを含んでよい。これは、２Ｄアレイと比較して単一のダイまたは基板上に置かれ得るまたは作成され得るメモリセルの数を増加させ得、このことによって、生産コストが減少される、またはメモリアレイの性能が増加される、または両方がなされ得る。メモリアレイ１００は、任意の数のレベルを含んでよい。各レベルは、メモリセル１０５が各レベル上で互いとほぼ位置決めされ得るように位置決めまたは配置されてよい。メモリセル１０５の各行は単一のワード線１１０に接続されることがあり、メモリセル１０５の各列は単一のディジット線１１５に接続されることがある。１つのワード線１１０および１つのディジット線１１５を活性化すること（たとえば、ワード線１１０またはディジット線１１５に電圧を印加すること）によって、単一のメモリセル１０５は、それらの交差点においてアクセスされ得る。メモリセル１０５にアクセスすることは、メモリセル１０５を読み取るまたは書き込むことを含むことがある。ワード線１１０とディジット線１１５の交差点は、メモリセルのアドレスと呼ばれることがある。
【0018】
いくつかのアーキテクチャでは、セルの論理記憶デバイス、たとえば、キャパシタは、セレクタデバイスによってディジット線から電気的に絶縁されることがある。ワード線１１０は、セレクタデバイスに接続されることがあり、これを制御し得る。たとえば、セレクタデバイスはトランジスタ（たとえば、薄膜トランジスタ（ＴＦＴ））であってよく、ワード線１１０は、トランジスタのゲートに接続されてよい。ワード線１１０を活性化すると、メモリセル１０５のキャパシタとその対応するディジット線１１５との間の電気接続または閉回路が生じる。次いで、ディジット線が、メモリセル１０５を読み取るまたは書き込むのどちらかのためにアクセスされることがある。加えて、以下で図２において説明されるように、強誘電体メモリセルのアクセス動作は、強誘電体メモリセルのノード、すなわちプレート線を介したセルプレートノードへの追加の接続を必要とすることがある。
【0019】
メモリセル１０５にアクセスすることは、行デコーダ１２０および列デコーダ１３０を通して制御され得る。たとえば、行デコーダ１２０は、メモリ・コントローラ１４０から行アドレスを受け取り、受け取った行アドレスに基づいて、適切なワード線１１０を活性化し得る。同様に、列デコーダ１３０は、メモリ・コントローラ１４０から列アドレスを受け取り、適切なディジット線１１５を活性化する。たとえば、メモリアレイ１００は、ＷＬ＿１～ＷＬ＿Ｍとラベルされた複数のワード線１１０と、ＤＬ＿１～ＤＬ＿Ｎとラベルされた複数のディジット線１１５とを含むことがあり、ここで、ＭおよびＮはアレイサイズに依存する。したがって、ワード線１１０およびディジット線１１５、たとえば、ＷＬ＿２およびＤＬ＿３を活性化することによって、それらの交差点にあるメモリセル１０５がアクセスされ得る。加えて、強誘電体メモリセルのアクセス動作は、プレート線デコーダ（図示せず）と関連づけられた、メモリセル１０５のための対応するプレート線を活性化する必要があることがある。
【0020】
アクセスすると、メモリセル１０５は、メモリセル１０５の記憶された状態を決定するために、感知コンポーネント１２５によって、読み取られることがある、または感知されることがある。たとえば、メモリセル１０５にアクセスした後、メモリセル１０５の強誘電体キャパシタは、その対応するディジット線１１５の上に放電することがある。強誘電体キャパシタを放電することは、強誘電体キャパシタに電圧をバイアスまたは印加することから生じることがある。放電は、ディジット線１１５の電圧の変化を引き起こすことがあり、感知コンポーネント１２５は、メモリセル１０５の記憶された状態を決定するために基準電圧（図示せず）と比較し得る。たとえば、ディジット線１１５が基準電圧よりも高い電圧を有する場合、感知コンポーネント１２５は、メモリセル１０５に記憶された状態が論理１であったと決定することがあり、またその逆の場合もある。感知コンポーネント１２５は、信号の差を検出および増幅するためにさまざまなトランジスタまたは増幅器を含むことがあり、これは、ラッチングと呼ばれることがある。次いで、メモリセル１０５の検出された論理状態は、列デコーダ１３０を通して、出力１３５として出力されることがある。場合によっては、感知コンポーネント１２５は、列デコーダ１３０または行デコーダ１２０の一部であることがある。または、感知コンポーネント１２５は、列デコーダ１３０または行デコーダ１２０に接続されてもよいし、これと電子通信してもよい。
【0021】
いくつかの実施形態では、感知コンポーネント１２５は、既知の電圧レベルにプリチャージされるように構成されたキャパシタを含むことがある。このキャパシタは、増幅器キャパシタと呼ばれることがある。増幅器キャパシタは、増幅器キャパシタとメモリセル１０５との間の電荷の移動を可能にするために、選択されたディジット線１１５と結合されることがある。メモリセル１０５と増幅器キャパシタとの間で移動される電荷の量は、メモリセル１０５の論理状態（たとえば、１または０の論理状態）に対応し得る。したがって、何らかの量の電荷が増幅器キャパシタとメモリセル１０５との間で移動された後に増幅器キャパシタ上に残存する電圧はメモリセル１０５の論理状態を示すので、増幅器キャパシタは、読み取り動作中にメモリセル１０５から信号を検出するために使用されることがある。
【0022】
場合によっては、読み取り動作中に、増幅器キャパシタが、最初は、初期感知電圧にディジット線１１５の電圧を上昇させるために選択されたディジット線１１５に結合され、次いで、メモリセルの強誘電体キャパシタがディジット線１１５の上に放電してディジット線１１５上の信号が発現するとき、読み取り動作の一部分の間ディジット線１１５から結合解除され（絶縁され）、次いで、メモリセル１０５との間で追加の電荷を移動させ、メモリセル１０５の値を検出するために、ディジット線１１５に再結合されることがある。
【0023】
メモリセル１０５は、関連のあるワード線１１０およびディジット線１１５を同様に活性化することによって設定されてもよいし、これによって書き込まれてもよい。たとえば、論理値は、メモリセル１０５内に記憶されてよい。列デコーダ１３０または行デコーダ１２０は、メモリセル１０５に書き込まれることになるデータ、たとえば入力／出力１３５を受け入れることがある。強誘電体メモリセル１０５は、強誘電体キャパシタにわたって電圧を印加することによって書き込まれ得る。このプロセスは、以下でより詳細に説明される。
【0024】
いくつかのメモリ・アーキテクチャでは、メモリセル１０５にアクセスすると、記憶された論理状態が劣化または破壊されることがあり、メモリセル１０５に元の論理状態を戻すために、再書き込み動作またはリフレッシュ動作が実行されることがある。ＤＲＡＭでは、たとえば、キャパシタは、感知動作中に部分的にまたは完全に放電され、記憶された論理状態を損なうことがある。そのため、論理状態は、感知動作後に再度書き込まれることがある。加えて、単一のワード線１１０を活性化すると、行内のすべてのメモリセルの放電という結果になることがある。したがって、行内のいくつかまたはすべてのメモリセル１０５は、再度書き込まれる必要があることがある。
【0025】
ＤＲＡＭを含むいくつかのメモリ・アーキテクチャでは、メモリセルは、外部電源によって周期的にリフレッシュされない限り、経時的に記憶された状態を失うことがある。たとえば、充電されたキャパシタは、漏れ電流を通して経時的に放電され、記憶された情報の消失をもたらすことがある。これらのいわゆる揮発性メモリデバイスのリフレッシュレートは、比較的高いことがあり、たとえば、ＤＲＡＭアレイの場合は毎秒数十のリフレッシュ動作であることがあり、かなりの電力消費量を招くことがある。メモリアレイがますます大きくなると、電力消費量の増加は、特にバッテリなどの有限電源に依拠するモバイルデバイスの場合、メモリアレイの展開または動作を阻害することがある（たとえば、電力供給、熱生成、材料制限）。以下で論じられるように、強誘電体メモリセル１０５は、他のメモリ・アーキテクチャと比較して改善された性能をもたらし得る有益な性質を有することがある。
【0026】
メモリ・コントローラ１４０は、さまざまなコンポーネント、たとえば、行デコーダ１２０、列デコーダ１３０、および感知コンポーネント１２５を通して、メモリセル１０５の動作（たとえば、読み取り、書き込み、再書き込み、リフレッシュ、放電）を制御することがある。場合によっては、行デコーダ１２０、列デコーダ１３０、および感知コンポーネント１２５のうちの１つまたは複数が、メモリ・コントローラ１４０と同じ場所に設置されることがある。メモリ・コントローラ１４０は、所望のワード線１１０およびディジット線１１５を活性化するために、行アドレス信号および列アドレス信号を生成し得る。メモリ・コントローラ１４０はまた、メモリアレイ１００の動作中に使用されるさまざまな電圧または電流を生成および制御し得る。
【0027】
いくつかの実施形態では、メモリ・コントローラ１４０は、読み取り動作のさまざまなフェーズを制御することがある。場合によっては、メモリ・コントローラ１４０は、増幅器キャパシタをプリチャージするために増幅器キャパシタを電圧供給ノードと結合すること、プリチャージされた増幅器キャパシタを選択されたディジット線に結合または結合解除することなど、メモリセル１０５の論理状態を検出するように構成された増幅器キャパシタをプリチャージすることと関連づけられたさまざまなタイミングを制御することがある。場合によっては、メモリ・コントローラ１４０は、増幅器キャパシタをディジット線と結合または分離するように構成されたトランジスタを活性化または非活性化することと関連づけられたさまざまなタイミングを制御することがある。
【0028】
一般に、本明細書において論じられる印加された電圧または電流の振幅、形状、または継続時間は、調整または変化されてよく、メモリアレイ１００を動作させる際に論じられるさまざまな動作に対して異なってよい。さらに、メモリアレイ１００内の１つ、複数、またはすべてのメモリセル１０５は、同時にアクセスされてよい。たとえば、メモリアレイ１００の複数またはすべてのセルは、すべてのメモリセル１０５またはメモリセル１０５のグループが単一の論理状態に設定または再設定され得るアクセス（または書き込みまたはプログラム）動作中に同時にアクセスされることがある。メモリデバイスの正確な動作は、メモリセルのタイプおよび／またはメモリデバイス内で使用される特定のアクセス線に基づいて変えられてよいことが理解されるべきである。他のアクセス線たとえばプレート線が存在し得る（図示せず）いくつかの実施例では、ワード線およびディジット線と接続された対応するプレート線は、メモリアレイのある特定のメモリセル１０５にアクセスするために、活性化される必要があることがある。メモリデバイスの正確な動作は、メモリセルのタイプおよび／またはメモリデバイス内で使用される特定のアクセス線に基づいて変えられてよいことが理解されるべきである。
【0029】
図２は、本開示の実施形態による多段階メモリセンシングを使用してメモリセルを読み取るための技法をサポートする強誘電体メモリセルおよび回路コンポーネントの例示的な図２００を示す。回路２００は、メモリセル１０５－ａと、ワード線１１０－ａと、ディジット線１１５－ａと、感知コンポーネント１２５－ａとを含み、これらはそれぞれ、図１を参照しながら説明される、メモリセル１０５、ワード線１１０、ディジット線１１５、および感知コンポーネント１２５の実施例であり得る。メモリセル１０５－ａは、第１のプレートすなわちセルプレート２３０と第２のプレートすなわちセル底部２１５とを有するキャパシタ２０５などの論理記憶コンポーネントを含むことがある。セルプレート２３０とセル底部２１５は、それらの間に配置された強誘電体材料を通して容量的に結合されることがある。セルプレート２３０およびセル底部２１５の向きは、メモリセル１０５－ａの動作を変更することなく反転され得る。回路２００は、セレクタデバイス２２０と、基準線２２５も含む。セルプレート２３０は、プレート線２１０を介してアクセスされることがあり、セル底部２１５は、ディジット線１１５－ａを介してアクセスされることがある。上記で説明されたように、キャパシタ２０５を充電または放電することによって、さまざまな状態が記憶され得る。
【0030】
キャパシタ２０５の記憶された状態は、回路２００内で表されたさまざまな要素を動作させることによって読み取られ得るまたは感知され得る。キャパシタ２０５は、ディジット線１１５－ａと電子通信し得る。たとえば、キャパシタ２０５は、セレクタデバイス２２０が非活性化されるときは、ディジット線１１５－ａから絶縁可能であり、キャパシタ２０５は、セレクタデバイス２２０が活性化されるときは、ディジット線１１５－ａに接続可能である。セレクタデバイス２２０を活性化することは、メモリセル１０５－ａを選択することと呼ばれることがある。場合によっては、セレクタデバイス２２０はトランジスタ（たとえば、薄膜トランジスタ（ＴＦＴ））であり、その動作は、トランジスタゲートに電圧を印加することによって制御され、この電圧の大きさは、トランジスタの閾値電圧の大きさよりも大きい。ワード線１１０－ａは、セレクタデバイス２２０を活性化し得る。たとえば、ワード線１１０－ａに印加された電圧がトランジスタゲートに印加され、キャパシタ２０５をディジット線１１５－ａと接続する。
【0031】
他の実施例では、セレクタデバイス２２０およびキャパシタ２０５の位置は、セレクタデバイス２２０がプレート線２１０とセルプレート２３０との間に接続されるように、およびキャパシタ２０５がディジット線１１５－ａとセレクタデバイス２２０の他の端子との間にあるように、交換されることがある。この実施形態では、セレクタデバイス２２０は、キャパシタ２０５を通してディジット線１１５－ａと電子通信しているままであることがある。この構成は、読み取り動作および書き込み動作のための代替タイミングおよびバイアスと関連づけられることがある。
【0032】
強誘電体キャパシタ２０５のプレート間の強誘電体材料により、および以下でより詳細に論じられるように、強誘電体キャパシタ２０５は、ディジット線１１５－ａへの接続時に放電しないことがある。１つのスキームでは、強誘電体キャパシタ２０５によって記憶された論理状態を感知するために、ワード線１１０－ａは、メモリセル１０５－ａを選択するようにバイアスされることがあり、電圧は、プレート線２１０に印加されることがある。場合によっては、ディジット線１１５－ａは、プレート線２１０およびワード線１１０－ａをバイアスする前に、仮想的に接地され、次いで、仮想接地から絶縁され、これは「フローティング」と呼ばれることがある。
【0033】
プレート線２１０をバイアスすることは、強誘電体キャパシタ２０５上の電圧差（たとえば、プレート線２１０電圧マイナスディジット線１１５－ａ電圧）を引き起こすことがある。電圧差は、強誘電体キャパシタ２０５上に記憶された電荷の変化をもたらすことがあり、この記憶された電荷の変化の大きさは、強誘電体キャパシタ２０５の初期状態、たとえば記憶された初期状態が論理１であるか論理０であるかに依存することがある。これは、強誘電体キャパシタ２０５上に記憶された電荷に基づいたディジット線１１５－ａの電圧の変化を引き起こすことがある。セルプレート２３０への電圧を変化させることによるメモリセル１０５－ａの動作は、「セルプレートの移行」と呼ばれることがある。
【0034】
ディジット線１１５－ａの電圧の変化は、その固有容量に依存することがある。すなわち、電荷がディジット線１１５－ａを流れると、ある程度の有限電荷は、ディジット線１１５－ａ内に記憶されることがあり、結果として生じる電圧は、固有容量に依存することがある。固有容量は、ディジット線１１５－ａの、寸法を含む物理的特性に依存することがある。ディジット線１１５－ａは、多数のメモリセル１０５を接続することがあり、そのため、ディジット線１１５－ａは、無視できない容量（たとえば、ピコファラド（ｐＦ）程度）が生じる長さを有することがある。次いで、結果として生じるディジット線１１５－ａの電圧は、メモリセル１０５－ａ内の記憶される論理状態を決定するために、感知コンポーネント１２５－ａによって基準（たとえば、基準線２２５の電圧）と比較されることがある。他の感知プロセスも使用されてよい。
【0035】
感知コンポーネント１２５－ａは、信号の差を検出および増幅するためにさまざまなトランジスタまたは増幅器を含むことがあり、これは、ラッチングと呼ばれることがある。感知コンポーネント１２５－ａは、ディジット線１１５－ａおよび基準線２２５の電圧を受け取って比較する感知増幅器を含むことがあり、基準線２２５の電圧は基準電圧に設定されてよい。感知増幅器出力は、比較に基づいて、より高い（たとえば、正）またはより低い（たとえば、負または接地）供給電圧に駆動されることがある。たとえば、ディジット線１１５－ａが、基準線２２５よりも高い電圧を有する場合、感知増幅器出力は、正の供給電圧に駆動されることがある。
【0036】
場合によっては、感知増幅器は、加えて、ディジット線１１５－ａを供給電圧に駆動することがある。次いで、感知コンポーネント１２５－ａが、感知増幅器の出力および／またはディジット線１１５－ａの電圧をラッチすることがあり、これは、メモリセル１０５－ａ内の記憶された状態、たとえば、論理１を決定するために使用されることがある。代替的に、ディジット線１１５－ａが、基準線２２５よりも低い電圧を有する場合、感知増幅器出力は、負の電圧または接地電圧に駆動されることがある。同様に、感知コンポーネント１２５－ａが、メモリセル１０５－ａ内の記憶された状態、たとえば、論理０を決定するために、感知増幅器出力をラッチすることがある。次いで、図１を参照すると、メモリセル１０５－ａのラッチされた論理状態は、列デコーダ１３０を通して、出力１３５として出力されることがある。
【0037】
以前に論じられたように、場合によっては、感知増幅器は、ディジット線１１５－ａの電圧を基準線２２５と比較する代わりに、感知コンポーネント１２５－ａ内の増幅器キャパシタのノードにおける電圧を受け取り、それを基準線２２５と比較することがある。場合によっては、ラッチ回路（たとえば、感知増幅器内の）が、値をラッチするためにラッチ回路を活性化する前に増幅器キャパシタから絶縁される。
【0038】
いくつかの実施形態では、読み取り動作中に、増幅器キャパシタは、（たとえば、メモリセル１０５がディジット線１１５－ａと結合される前に）ディジット線１１５－ａの電圧を初期感知電圧に設定するために、ディジット線１１５－ａと結合されることがある。その後、メモリセル１０５－ａがディジット線１１５－ａに結合されるとき、メモリセル１０５－ａのキャパシタ２０５は、ディジット線１１５－ａの上に放電し始め、それによって、ディジット線１１５－ａ上での信号発現を始めることがある。
【0039】
次いで、増幅器キャパシタは、メモリセル１０５－ａからの信号がディジット線１１５－ａ上に引き続き発現すると、読み取り動作の一部分の間ディジット線１１５－ａから絶縁され、次いで、電荷が増幅器キャパシタとメモリセルの間で移動されることを可能にし、メモリセル１０５－ａの値を検出するために、ディジット線１１５－ａと再結合されることがある。増幅器キャパシタは、増幅器キャパシタをディジット線１１５－ａに結合するトランジスタを活性化および非活性化することによって、ディジット線１１５－ａと結合および分離されることがある。
【0040】
メモリセル１０５－ａに値を書き込むために、電圧が、キャパシタ２０５上に印加されることがある。さまざまな方法が使用されてよい。一実施例では、セレクタデバイス２２０が、キャパシタ２０５をディジット線１１５－ａに電気的に接続するために、ワード線１１０－ａを通して活性化されることがある。電圧は、（プレート線２１０を通じて）セルプレート２３０および（ディジット線１１５－ａを通じて）セル底部２１５の電圧を制御することによって、キャパシタ２０５にわたって印加されることがある。論理０を書き込むために、セルプレート２３０はハイとみなされることがある、すなわち、正の電圧がプレート線２１０に印加されることがあり、セル底部２１５は、ローとみなされることがある、たとえば、ディジット線１１５－ａを仮想的に接地するまたは負の電圧をディジット線１１５－ａに印加することがある。逆のプロセスが論理１を書き込むために実行され、セルプレート２３０はローとみなされ、セル底部２１５はハイとみなされる。
【0041】
図３は、本開示の実施形態による、多段階メモリセンシングを使用してメモリセルを読み取るための技法をサポートする強誘電体メモリセルのためのヒステリシス曲線３００－ａおよび３００－ｂとともに、非線形電気的性質の一例を示す。ヒステリシス曲線３００－ａおよび３００－ｂはそれぞれ、例示的な強誘電体メモリセルの書き込みプロセスおよび読み取りプロセスを示す。ヒステリシス曲線３００は、電圧差Ｖの関数として強誘電体キャパシタ（たとえば、図２のキャパシタ２０５）上に記憶される電荷Ｑを示す。
【0042】
強誘電体材料は、自発電気分極によって特徴づけられる、たとえば、電界の非存在下で非ゼロ電気分極を維持する。例示的な強誘電体材料としては、チタン酸バリウム（ＢａＴｉＯ３）、チタン酸鉛（ＰｂＴｉＯ３）、チタン酸ジルコン酸鉛（ＰＺＴ）、およびタンタル酸ストロンチウムビスマス（ＳＢＴ）がある。本明細書において説明される強誘電体キャパシタは、これらまたは他の強誘電体材料を含んでよい。強誘電体キャパシタ内の電気分極は、強誘電体材料の表面における正味電荷をもたらし、キャパシタ端子を通して反対の電荷を引きつける。したがって、電荷は、強誘電体材料とキャパシタ端子の境界面において記憶される。電気分極は、比較的長い時間にわたって、無期限でさえ、外部から印加された電界の非存在下で維持され得るので、電荷漏洩は、たとえば、ＤＲＡＭアレイ内で用いられるキャパシタと比較して、著しく減少されることがある。これによって、上記でいくつかのＤＲＡＭアーキテクチャに関して説明されたリフレッシュ動作を実行する必要性が減少され得る。
【0043】
ヒステリシス曲線３００－ａおよび３００－ｂは、キャパシタの単一の端子の観点から理解され得る。例として、強誘電体材料が負の分極を有する場合、正の電荷が端子に蓄積する。同様に、強誘電体材料が正の分極を有する場合、負の電荷が端子に蓄積する。加えて、ヒステリシス曲線３００における電圧は、キャパシタ上の電圧差を表し、指向性であることが理解されるべきである。たとえば、正の電圧は、正の電圧を当該の端子（たとえば、セルプレート２３０）に印加し、第２の端子（たとえば、セル底部２１５）を接地（または約ゼロ・ボルト（０Ｖ））に維持することによって、実現され得る。
【0044】
負の電圧は、当該の端子を接地に維持し、正の電圧を第２の端子に印加することによって印加され得る。たとえば、正の電圧は、当該の端子を負に分極させるために印加され得る。同様に、２つの正の電圧、２つの負の電圧、または正の電圧と負の電圧の任意の組み合わせは、ヒステリシス曲線３００－ａおよび３００－ｂに示される電圧差を生成するために適切なキャパシタ端子に印加され得る。
【0045】
ヒステリシス曲線３００－ａにおいて示されるように、強誘電体材料は、電圧差ゼロで正の分極または負の分極を維持し、２つの可能な充電された状態、すなわち、電荷状態３０５および電荷状態３１０という結果になることがある。図３の実施例によれば、電荷状態３０５は論理０を表し、電荷状態３１０は論理１を表す。いくつかの実施例では、それぞれの電荷状態の論理値は、メモリセルを動作させるための他のスキームに対応するために逆転されることがある。
【0046】
論理０または１は、電圧を印加することにより、強誘電体材料の電気分極、したがってキャパシタ端子上の電荷を制御することによって、メモリセルに書き込まれることがある。たとえば、キャパシタ上に正味の正の電圧３１５を印加すると、電荷状態３０５－ａが到達されるまでの電荷蓄積をもたらす。電圧３１５を除去すると、電荷状態３０５－ａは、ゼロ電圧において電荷状態３０５に到達するまで経路３２０をたどる。同様に、電荷状態３１０は、正味の負の電圧３２５を印加することによって書き込まれ、これによって、電荷状態３１０－ａをもたらす。負の電圧３２５を除去した後、電荷状態３１０－ａは、ゼロ電圧において電荷状態３１０に到達するまで経路３３０をたどる。電荷状態３０５－ａおよび３１０－ａは、残留分極（Ｐｒ）値、たとえば、外部バイアス（たとえば、電圧）を除去するときに残留する分極（または電荷）と呼ばれることもある。抗電圧は、電荷（または分極）がゼロである電圧である。
【0047】
強誘電体キャパシタの記憶された状態を読み取る、またはこれを感知するために、電圧がキャパシタ上に印加されることがある。それに応答して、記憶された電荷Ｑは変化し、変化の程度は、初期電荷状態に依存する。たとえば、最終的な記憶された電荷（Ｑ）は、電荷状態３０５－ｂが最初に記憶されたか電荷状態３１０－ｂが最初に記憶されたかに依存する。たとえば、ヒステリシス曲線３００－ｂは、２つの可能な記憶された電荷状態３０５－ｂおよび３１０－ｂを示す。図２を参照して論じられるように、電圧３３５がキャパシタ上に印加されることがある。他の場合では、固定電圧は、セルプレートに印加されることがあり、正の電圧として示されているが、電圧３３５は負であってもよい。電圧３３５に応答して、電荷状態３０５－ｂは、経路３４０をたどることがある。同様に、電荷状態３１０－ｂが最初に記憶された場合、電荷状態３１０－ｂは経路３４５をたどる。電荷状態３０５－ｃおよび電荷状態３１０－ｃの最終的な位置は、具体的な感知スキームおよび回路を含むいくつかの要因に依存する。
【0048】
場合によっては、最終的な電荷は、メモリセルに接続されたディジット線の固有容量に依存することがある。たとえば、キャパシタがディジット線に電気的に接続され、電圧３３５が印加された場合、ディジット線の電圧は、その固有容量により上昇することがある。そのため、感知コンポーネントにおいて測定される電圧は、電圧３３５に等しくないことがあり、その代わりに、ディジット線の電圧に依存することがある。したがって、ヒステリシス曲線３００－ｂ上での最終的な電荷状態３０５－ｃおよび３１０－ｃの位置は、ディジット線の容量に依存することがあり、ロードライン解析を通して決定されることがある。たとえば、電荷状態３０５－ｃおよび３１０－ｃは、ディジット線容量を参照して規定されることがある。その結果、キャパシタの電圧、電圧３５０、または電圧３５５は、異なってよく、キャパシタの初期状態に依存してよい。
【0049】
ディジット線電圧を基準電圧と比較することによって、キャパシタの初期状態が決定されることがある。ディジット線電圧は、電圧３３５と、キャパシタにわたっての最終的な電圧、電圧３５０、または電圧３５５との差、たとえば、（電圧３３５－電圧３５０）または（電圧３３５－電圧３５５）であってよい。基準電圧は、記憶される論理状態を決定するために、たとえば、ディジット線電圧が基準電圧よりも高いまたは低い場合に、その大きさが２つの可能なディジット線電圧の２つの可能な電圧の間の差であるように生成されることがある。たとえば、基準電圧は、２つの量すなわち（電圧３３５－電圧３５０）および（電圧３３５－電圧３５５）の平均であることがある。感知コンポーネントによる比較時、感知されるディジット線電圧は、基準電圧よりも高いまたは低いように決定されることがあり、強誘電体メモリセルの記憶される論理値（たとえば、論理０または１）が決定され得る。
【0050】
いくつかの実施例では、増幅器キャパシタ（図示せず）が、読み取り動作の精度を増加させるためにメモリセル上に記憶された電荷を増幅する様式で読み取り動作中に使用されることがある。いくつかの実施例では、増幅器キャパシタは、初期感知電圧をディジット線に提供するためにディジット線に結合され、次いで、メモリセルキャパシタがディジット線上に放電するときディジット線から絶縁され、次いで、メモリセルの値を検出する助けとなるためにディジット線に再結合されることがある。
【0051】
上記で論じられたように、強誘電体キャパシタを使用しないメモリセルを読み取ることによって、記憶された論理状態が劣化または破壊されることがある。しかしながら、強誘電体メモリセルは、読み取り動作の後で初期論理状態を維持することがある。たとえば、電荷状態３０５－ｂが記憶される場合、電荷状態は、読み取り動作中に電荷状態３０５－ｃへの経路３４０をたどることがあり、電圧３３５を除去した後、電荷状態は、経路３４０を反対方向にたどることによって、初期電荷状態３０５－ｂに戻ることがある。
【0052】
図４は、本開示の実施形態による、多段階メモリセンシングを使用してメモリセルを読み取るための技法をサポートする回路４００の一実施例を示す。回路４００は、高速で信頼性の高い読み取り動作を提供する多段階メモリセンシングを可能にする目的で協働するいくつかの回路コンポーネントを強調する、簡略化された回路構成を示す。
【0053】
回路４００は、ディジット線（ＤＬ）４０５と、メモリセル４１０と、感知コンポーネント４１５とを含む。ＤＬ４０５は、図１および図２を参照して説明されるディジット線１１５の一実施例であってよい。メモリセル４１０は、図１および図２を参照して説明されるメモリセル１０５の一実施例であってよい。感知コンポーネント４１５は、図１および図２を参照して説明される感知コンポーネント１２５の一実施例またはその何らかの部分であってよい。
【0054】
メモリセル４１０は、セレクタデバイス４３５と、キャパシタ４４０とを含むことがある。場合によっては、キャパシタ４４０は、図２を参照して説明されるキャパシタ２０５などの強誘電体キャパシタの一実施例であってよい。セレクタデバイス４３５は、図２を参照して説明されるセレクタデバイス２２０の一実施例であってよい。メモリセル４１０は、ワード線（ＷＬ）４４５と関連づけられ得る。ＷＬ４４５は、図１および図２を参照して説明されるワード線１１０の一実施例であってよく、以下で説明されるようにメモリセル４１０を選択するために使用されることがある。
【0055】
キャパシタ４４０は、論理状態（たとえば、１または０という論理状態）を記憶し得る。アクセス動作（たとえば、読み取り動作または書き込み動作）中に、ＷＬ４４５は、アサートされる（たとえば、選択される）ことがあり、セレクタデバイス４３５は、キャパシタ４４０をＤＬ４０５と結合することがある。
【0056】
感知コンポーネント４１５は、トランジスタＴ１ ４３０とＴ２ ４６０とを含むことがある。感知コンポーネント４１５は、増幅器キャパシタ（ＡＭＰＣＡＰ）４２５と、感知増幅器（ＳＡ）４２０とをさらに含むことがある。いくつかの実施形態では、Ｔ１は、カスコードの一部であることがある（図示せず）。
【0057】
いくつかの実施形態では、Ｔ２は、ＡＭＰＣＡＰ４２５を既知の電圧ＶＨＳＡ（たとえば、感知増幅器のための高電圧）にプリチャージするために、ＡＭＰＣＡＰ４２５を供給電圧ＶＨＳＡに接続するように構成されることがある。たとえば、ＡＭＰＣＡＰ４２５は、読み取り動作の完了時におけるＡＭＰＣＡＰ４２５上の電圧が、キャパシタ４４０に記憶された０の論理状態を示す第１の電圧またはキャパシタ４４０に記憶された１の論理状態を示す第２の電圧のどちらかに対応し得るように、読み取り動作の前またはその間にＶＨＳＡにプリチャージされることがある。このようにして、ＡＭＰＣＡＰ４２５は、メモリセル４１０の値を決定するために使用されることがある。
【0058】
いくつかの実施形態では、Ｔ１ ４３０は、Ｔ１ ４３０のゲートノード４５０における制御信号を（それぞれ）アサートまたはデアサートすることによって、活性化または非活性化されることがある。いくつかの実施形態では、Ｔ１ ４３０を活性化することによって、ＡＭＰＣＡＰ４２５がディジット線ＤＬ４０５と結合され得る。いくつかの実施形態では、読み取り動作中に、Ｔ１ ４３０は、メモリセル４１０がディジット線４０５に結合される前にＤＬ４０５の電圧を初期感知電圧に設定する目的でＡＭＰＣＡＰ４２５をディジット線ＤＬ４０５と結合するために活性化され、次いで、メモリセル４１０がＤＬ４０５に結合されている間に読み取り動作の一部分の間ＡＭＰＣＡＰ４２５をＤＬ４０５から絶縁するために非活性化され、次いで、ＤＬ４０５を介してＡＭＰＣＡＰ４２５とメモリセル４１０との間で追加の電荷を移動させる目的でＡＭＰＣＡＰ４２５をＤＬ４０５と再結合するために再活性化されることがある。
【0059】
いくつかの実施形態では、ＡＭＰＣＡＰ４２５のノード４５５における電圧は、ＡＭＰＣＡＰ４２５とメモリセル４１０との間で移動される電荷の量に基づいて変化する。Ｔ１が再活性化された後、感知コンポーネント４１５は、ＡＭＰＣＡＰ４２５のノード４５５における電圧を基準電圧と比較することによってメモリセル４１０の値を決定することがあり、値をラッチし、それによって、読み取り動作を完了し得る。
【0060】
回路４００の詳細な動作が、さらに示され、図５を参照して説明される。
【0061】
図５は、本開示の実施形態による、多段階メモリセンシングを使用してメモリセルを読み取ることをサポートするタイミング図５００の一例を示す。タイミング図５００は、マルチフェーズ・メモリセンシングを使用した読み取り動作中のさまざまな信号を示す。読み取り動作は、２つの段階すなわち段階１および段階２を含む、ｔ０とｔ４の間の時間期間に対応し得る。タイミング図５００は、多段階メモリセンシングを使用してメモリセルを読み取るための技法がどのようにして高速で信頼性の高い読み取り動作を提供するかを示すために、図４を参照して説明される回路４００のコンポーネントと関連づけられたさまざまな電圧レベルを示す。
【0062】
タイミング図５００は、メモリセル４１０のＷＬ４４５に印加される電圧（たとえば、ＶＷＬ５１０）と、トランジスタＴ１を活性化して増幅器キャパシタＡＭＰＣＡＰ４２５をＤＬ４０５と結合するＴ１のゲートノード４５０に印加される制御信号電圧（たとえば、ＶＣＳ１５１５）と、ＡＭＰＣＡＰ４２５の第１のノード４５５における電圧（たとえば、ＶＡＭＰＣＡＰ５２０）と、ＤＬ４０５の電圧（たとえば、ＶＤＬ５２５）とを含む。
【0063】
ｔ０の前の初期アイドル期間中、ディジット線ＤＬ４０５およびＡＭＰＣＡＰ４２５は、接地（または仮想接地）に保たれ得る。したがって、ＶＤＬ５２５およびＶＡＭＰＣＡＰ５２０はＶｓｓであり得る。ＷＬ４４５は、アイドル期間中にデアサートされることがある。したがって、ＶＷＬ５１０もＶｓｓであることがある。メモリセル４１０は、ＷＬ４４５がデアサートされている間、ＤＬ４０５から絶縁されることがある。
【0064】
時間ｔ０において、段階１が始まり得るが、この段階は、初期感知段階と呼ばれることがある。ＡＭＰＣＡＰ４２５は、時間ｔ０において（たとえば、Ｔ２を通じて）ＶＨＳＡにプリチャージされることがある。ＤＬ４０５は、たとえば、電圧源を使用して、（たとえば、制御信号ＶＣＳ１がアサートされ、Ｔ１が活性化されている間）時間ｔ０～ｔ２においてＴ２およびＴ１を通してＶＩＳにプリチャージされることがある。したがって、電圧ＶＤＬ５２５は、初期感知電圧ＶＩＳに上昇し始め得る。
【0065】
時間ｔ１において、ＶＷＬがアサートされ、メモリセル４１０をＤＬ４０５と結合させる。メモリセル４１０は、ＤＬ４０５の上に放電し始め、したがって、ＤＬ４０５上での信号発現を始める。ＶＤＬ
５２５は、メモリセル４１０がＤＬ４０５の上に放電するにつれて減少することがあり、電荷は、ＤＬ４０５を介してＡＭＰＣＡＰ４２５とメモリセル４１０との間で移動される。
【0066】
時間ｔ２において、制御信号ＶＣＳ１がデアサートされ、これによって、トランジスタＴ１が非活性化され、ＡＭＰＣＡＰ４２５がＤＬ４０５から結合解除される。ＤＬ４０５はメモリセル４１０に結合されたままであり、信号は、メモリセル４１０内の強誘電体キャパシタがＤＬ４０５の上に引き続き放電するので、ＤＬ４０５の上で引き続き発現する。ＶＤＬ
５２５は、この期間中に引き続き減少することがあり、減少の量は、メモリセル４１０の初期値（たとえば、メモリセル４１０が１値を記憶したか０値を記憶したか）に応じる。したがって、この時間期間中、図５は、各々が論理０または論理１と関連づけられた、ＶＤＬの２つの異なるレベルを示す。
【0067】
図５は、ＶＣＳ１が非活性化される前に発生するＶＷＬのアサーションを示しているが、場合によっては、ＶＷＬが、ＶＣＳ１がデアサートされるのと基本的に同時にアサートされることがある。すなわち、ＶＷＬは、Ｔ１が非活性化されるのと同時に、またはその前に、アサートされることがある。
【0068】
時間ｔ３において、段階２が始まり得るが、この段階は、信号検出段階と呼ばれることがある。制御信号ＶＣＳ１は、Ｔ１を再活性化するために再アサートされることがあり、これによって、ＡＭＰＣＡＰ４２５がＤＬ４０５に再結合されることがある。ＡＭＰＣＡＰ４２５の第１のノードにおける電圧ＶＡＭＰＣＡＰ
５２０は、電荷がＡＭＰＣＡＰ４２５とＤＬ４０５との間で移動されると減少し始め得るが、ＶＤＬ
５２５は、移動された電荷により上昇する。ＡＭＰＣＡＰ４２５とＤＬ４０５との間で移動される電荷の量は、キャパシタ４４０の初期値、たとえば、メモリセル４１０が１値を記憶していたか０値を記憶していたかに依存する。したがって、この時間期間中、図５は、各々が論理０または論理１と関連づけられた、ＶＤＬ
５２５およびＶＡＭＰＣＡＰ
５２０の２つの異なるレベルを示す。
【0069】
（キャパシタ４４０と結合された）ＤＬ４０５は以前に、電圧源を使用して（既知の）初期感知電圧ＶＩＳにプリチャージされたので、ＡＭＰＣＡＰ４２５とメモリセル４１０との間で移動される電荷の量は、ＶＤＬ
５２５をＶＩＳ付近に戻すためにキャパシタ４４０によって必要とされる電荷に対応し得る。上記で説明されたように、ＶＤＬ
５２５をＶＩＳ付近にするために必要とされる電荷は、キャパシタ４４０に記憶される論理状態に応じて変化し得る。いくつかの実施形態では、キャパシタ４４０に記憶される０の論理状態は、キャパシタ４４０に記憶される１の論理状態よりもＶＤＬ５２５をＶＩＳ付近にするために、より大量の電荷がＡＭＰＣＡＰ４２５とメモリセル４１０との間で移動されることを必要とすることがある。
【0070】
信号検出段階中に、ＡＭＰＣＡＰ４２５の第１のノードにおける電圧ＶＡＭＰＣＡＰ５２０が減少することがある。ＶＡＭＰＣＡＰ５２０の減少の量は、キャパシタ４４０に記憶される論理状態に依存し得る。したがって、段階２中の（ＶＨＳＡのその初期電圧に対する）電圧ＶＡＭＰＣＡＰ
５２０の変化は、キャパシタ４４０の論理状態を表す。いくつかの実施形態では、キャパシタ４４０で記憶される０の論理状態は、キャパシタ４４０に記憶される１の論理状態と比較したとき、ＶＡＭＰＣＡＰ
５２０の大きな減少をもたらすことがある。
【0071】
時間ｔ４において、ＶＡＭＰＣＡＰ
５２０の電圧は、基準電圧ＶＲＥＦと比較され、感知コンポーネント４１５のＳＡ４２０によって捕捉され（たとえば、ラッチされ）、それによって、読み取り動作を完了することがある。いくつかの実施形態では、値がラッチされる特定の時間ｔ４は、トリガ条件が満たされていることに基づくことがある。たとえば、トリガ条件は、ｔ３においてトランジスタが再活性化された後で所定の継続時間を有するタイマが満了したという決定を含むことがある。代替的に、または加えて、トリガ条件は、ＶＡＭＰＣＡＰ
５２０および／またはＶＤＬ
５２５が実質的に定常状態値になったという決定を含むことがある。
【0072】
上記で図４～図５を参照して説明されたように多段階メモリセンシングを使用することと関連づけられたいくつかの利点があることがある。以前に留意されたように、トランジスタＴ１のための制御信号を切り換えることによって、Ｔ１がディープサブスレッショルド領域で動作する時間の量が減少し、それによって、ディジット線上に導入されたノイズの量が減少し得る。さらに、上記で説明された手法は、増幅器キャパシタ上のノイズの減少による（容量に関して）より小さい増幅器キャパシタの使用を可能にすることがある。すなわち、増幅器キャパシタは、ノイズによる電圧の変動に対する感度を減少させるほど大きい必要はない。
【0073】
より小さい増幅器キャパシタを使用することによって、メモリデバイスにとって必要とされる電力および／または面積の量が減少し得る。さらに、増幅器キャパシタは、ディジット線に再結合された後でその電圧をよりすばやく変更し得るので、より小さい増幅器キャパシタを使用することによって、トランジスタＴ１が（時間ｔ３において）再活性化されたときと値が（時間ｔ４において）ラッチ可能なときとの間の経過時間が減少し得る。たとえば、ＶＡＭＰＣＡＰ
５２０は、特にメモリセル値が０である場合、よりすばやく定まり得る。場合によっては、トランジスタが再活性化されたときと信号がラッチ可能であるときとの間の経過時間は１５ｎｓ未満であってよい。たとえば、タイマの所定の継続時間は１５ｎｓ未満であってよい。これは、トランジスタを切り換えることなく値をラッチするために一般的に必要とされる時間よりもかなり早いことがあり、この時間は、５０～６０ｎｓ程度であってよい。
【0074】
追加の利益は、場合によっては、メモリデバイスは、ＡＭＰＣＡＰ４２５を使用して別のメモリアクセスに備えて別のノードをプリチャージまたは放電するなど、ＶＣＳ１がデアサートされる時間期間（ｔ２～ｔ３）を使用して他の動作を実行することが可能であり得る。そのような動作は、読み取り動作または書き込み動作の速度をさらに増加させ得る。
【0075】
図６は、本開示の実施形態による、多段階メモリセンシングを使用してメモリセルを読み取るための技法をサポートする回路６００の一実施例を示す図である。回路６００は、高速で信頼性の高い読み取り動作を提供する多段階メモリセンシングを可能にする目的で協働するいくつかの回路コンポーネントを強調する、簡略化された回路構成を示す。
【0076】
回路６００は、以下でより詳細に説明されるように、回路４００内に示されるコンポーネントを含むが、トランジスタＴ３ ６０５を追加する。
【0077】
感知コンポーネント６１５は、図１および図２を参照して説明される感知コンポーネント１２５の一実施例またはその何らかの部分であってよい。図４を参照して説明されるコンポーネントに加えて、感知コンポーネント６１５は、トランジスタＴ３ ６０５を含んでよい。トランジスタＴ１およびＴ３は、Ｔ１のノード（たとえば、ソースまたはドレイン）がＴ２のノード（たとえば、ドレインまたはソース）に結合されるように、直列に接続されてよい。Ｔ１および／またはＴ３は、カスコードの一部であってよい（図示せず）。いくつかの実施形態では、ＡＭＰＣＡＰ４２５はトランジスタＴ１のノード６４０と結合され、トランジスタＴ３のノード６３０はディジット線ＤＬ４０５と結合される。
【0078】
いくつかの実施形態では、Ｔ１は、Ｔ１を活性化し、それによって、ＡＭＰＣＡＰ４２５のノード４５５をＴ３のノード６２０と結合するために、Ｔ１のゲートノード４５０において第１の制御信号ＶＣＳ１によって駆動されるように構成されることがある。
【0079】
いくつかの実施形態では、Ｔ３は、Ｔ３を活性化し、Ｔ１のノード６２５をＤＬ４０５と結合するために、Ｔ３のゲートノード６１０における第２の制御信号ＶＣＳ２によって駆動されるように構成されることがある。いくつかの実施形態では、Ｔ３は、読み取り動作の継続時間にわたって活性化されたままであることがある。いくつかの実施例では、Ｔ３は、回路６００がアクティブであるときはいつでもアクティブであることがある。たとえば、ＶＣＳ２は、固定電位バイアスに設定されることがある。
【0080】
Ｔ３とＴ１の両方が活性化することによって、ＡＭＰＣＡＰ４２５とＤＬ４０５との間の電気接続が確立されることがある。トランジスタＴ３ ６０５は、Ｔ１がサブスレッショルド領域で動作している間、Ｔ１を切り換えることによって回路に導入され得るあらゆるノイズを減少させるために、トランジスタＴ１ ４３０とＤＬ４０５との間のソースフォロアデバイスとして機能することがある。
【0081】
いくつかの実施形態では、先に図４を参照して説明されたように、（たとえば、電圧ＶＨＳＡと関連づけられた）電圧源とＤＬ４０５との間の電気接続を確立することによって、電圧源は、メモリセル４１０がＤＬ４０５に結合される前にＤＬ４０５の電圧を初期感知電圧（たとえば、ＶＩＳ）に上昇させることがある。いくつかの実施形態では、メモリセル４１０がＤＬ４０５に結合された後でＡＭＰＣＡＰ４２５とＤＬ４０５との間の電気接続を確立することによって、電荷がＡＭＰＣＡＰ４２５とメモリセル４１０との間で移動されることがあり、これは、メモリセル４１０の値を検出するために使用されることがある。
【0082】
回路６００の詳細な動作が、さらに示され、図７を参照して説明される。
【0083】
図７は、本開示の実施形態による、多段階メモリセンシングを使用してメモリセルを読み取ることをサポートするタイミング図７００の一例を示す。タイミング図７００は、マルチフェーズ・メモリセンシングを使用した読み取り動作中のさまざまな信号を示す。タイミング図７００は、多段階メモリセンシングを使用してメモリセルを読み取るための技法がどのようにして高速で信頼性の高い読み取り動作を提供するかを示すために、図６を参照して説明される回路６００のコンポーネントと関連づけられたさまざまな電圧レベルを示す。
【0084】
タイミング図７００は、タイミング図５００に類似しているが、追加のトランジスタＴ３と関連づけられた追加の制御信号ＶＣＳ２
７３０を含む。この実施例では、トランジスタＴ３のための制御信号ＶＣＳ２
７３０は、読み取り動作の継続時間にわたってアサートされたままであるが、トランジスタＴ１のための制御信号ＶＣＳ１
７１５は、以前に図５を参照して説明されたのと同じ様式で切り換えられる。したがって、回路の動作は、図４～図５を参照して説明される動作に概念的に類似しており、追加のトランジスタＴ３は、トランジスタＴ１がサブスレッショルド領域で動作している間、Ｔ１を切り換えることと関連づけられたあらゆるノイズを減少させるために、Ｔ１とＤＬ４０５との間のソースフォロアデバイスとして機能する。
【0085】
この実施例では、ＶＣＳ２７３０は、トランジスタＴ３を活性化し、ディジット線４０５をトランジスタＴ１のノード（たとえば、ドレインノードまたはソースノード）と結合するためにアサートされることがある。いくつかの実施例では、ＶＣＳ２７３０は、回路６００がアクティブであるときはいつでもアサートされる。たとえば、ＶＣＳ２
７３０は、トランジスタＴ３を常に活性化されたままにさせる固定電圧に設定されることがある。
【0086】
ＶＣＳ１７１５は、Ｔ３のノード（たとえば、ソースノードまたはドレインノード）をＡＭＰＣＡＰ４２５と結合するようにトランジスタＴ１を活性化するためにアサートされることがある。したがって、ＶＣＳ１
７１５とＶＣＳ２
７３０の両方がアサートされ、Ｔ１とＴ３の両方が活性化されるとき、ｔ０～ｔ１とｔ３～ｔ４との間に示される読み取り動作の一部分の間に、ＡＭＰＣＡＰ４２５は、（Ｔ１およびＴ３によって）ＤＬ４０５と結合される。ｔ２～ｔ３の間に示される読み取り動作の一部分の間、ＶＣＳ２
７３０がアサートされ、ＶＣＳ１
７１５がデアサートされるとき、ＡＭＰＣＡＰ４２５は、ＤＬ４０５から結合解除される（絶縁される）。ＡＭＰＣＡＰ４２５のＤＬ４０５との結合および結合解除の期間は、図５を参照して以前に説明されたものと本質的に同じであり、したがって、回路挙動、タイミング、ならびにＶＷＬ
７１０、ＶＡＭＰＣＡＰ
７２０、およびＶＤＬ
７２５のための電圧は、図５に示されるのと本質的に同じである（ソースフォロアトランジスタＴ３の導入によるＶＡＭＰＣＡＰ
７２０の一切の潜在的ノイズ減少を無視する）。図６～図７を参照して説明される多段階メモリセンシング手法の利点も、図４～図５を参照して説明された利点に類似している。
【0087】
図８は、本開示の実施形態による、多段階メモリセンシングを使用してメモリセルを読み取るための技法をサポートするメモリデバイスのブロック図８００を示す。メモリアレイ１００－ａは、電子的メモリ装置と呼ばれることがあり、メモリ・コントローラ１４０－ａと、メモリセル１０５－ｂとを含み、メモリ・コントローラ１４０－ａおよびメモリセル１０５－ｂは、図１を参照して説明されるメモリ・コントローラ１４０およびメモリセル１０５の実施例であってよい。メモリ・コントローラ１４０－ａは、バイアス・コンポーネント８０５と、タイミング・コンポーネント８１０とを含んでよく、図１を参照して説明されるメモリアレイ１００－ａを動作させ得る。メモリ・コントローラ１４０－ａは、ワード線１１０－ｂ、ディジット線１１５－ｂ、プレート線２１０－ａ、および感知コンポーネント１２５－ｂと電子通信し、ワード線１１０－ｂ、ディジット線１１５－ｂ、プレート線２１０－ａ、および感知コンポーネント１２５－ｂは、図１および図２を参照して説明される、ワード線１１０、ディジット線１１５、プレート線２１０、および感知コンポーネント１２５の実施例であってよい。メモリアレイ１００－ａは、基準コンポーネント８１５と、ラッチ８２０も含んでよい。メモリアレイ１００－ａのコンポーネントは、互いと電子通信することがあり、図１～図３を参照して説明される機能を実行し得る。場合によっては、基準コンポーネント８１５、感知コンポーネント１２５－ｂ、およびラッチ８２０は、メモリ・コントローラ１４０－ａのコンポーネントであってよい。
【0088】
メモリ・コントローラ１４０－ａは、それらのさまざまなノードに電圧を印加することによって、ワード線１１０－ｂ、プレート線２１０－ａ、またはディジット線１１５－ｂのうち１つまたは複数の上の信号をアサートするように構成されることがある。たとえば、バイアス・コンポーネント８０５は、上記で説明されるように、メモリセル１０５－ｂを読み出すまたは書き込むようにメモリセル１０５－ｂを動作させるために電圧を印加するように構成されることがある。場合によっては、メモリ・コントローラ１４０－ａは、図１を参照して説明されるように、行デコーダ、列デコーダ、または両方を含んでよい。これによって、メモリ・コントローラ１４０－ａは、１つまたは複数のメモリセル１０５にアクセスすることが可能になり得る。バイアス・コンポーネント８０５は、感知コンポーネント１２５－ｂのための基準信号を生成するために、電位を基準コンポーネント８１５に提供することもある。加えて、バイアス・コンポーネント８０５は、感知コンポーネント１２５－ｂの動作のための電位を提供することがある。いくつかの実施形態では、メモリ・コントローラ１４０－ａは、読み取り動作のさまざまなフェーズを制御することがある。場合によっては、メモリ・コントローラ１４０－ａは、増幅器キャパシタをディジット線１１５－ｂと結合するようにトランジスタを活性化するために制御信号をアサートすることがある。メモリ・コントローラ１４０－ａは、メモリセル１０５－ｂをディジット線１１５－ｂに結合するために、ある時間の期間にわたってワード線１１０－ｂ上の信号もアサートすることがある。
【0089】
場合によっては、メモリ・コントローラ１４０－ａは、その動作を、タイミング・コンポーネント８１０を使用して実行することがある。たとえば、タイミング・コンポーネント８１０は、本明細書において論じられる、読み取りおよび書き込みなどのメモリ機能を実行するために、スイッチングおよび電圧印加のためのタイミングを含む、さまざまなワード線選択、ディジット線選択、またはプレート線バイアスのタイミングを制御する。場合によっては、タイミング・コンポーネント８１０は、バイアス・コンポーネント８０５の動作を制御し得る。場合によっては、タイミング・コンポーネント８１０は、１つまたは複数のトランジスタ（たとえば、トランジスタＴ１および／またはトランジスタＴ３）を活性化または非活性化するように制御信号をアサートまたはデアサートするタイミングを制御することがある。
【0090】
場合によっては、メモリアレイ１００－ａは、基準コンポーネント８１５を含んでよい。基準コンポーネント８１５は、感知コンポーネント１２５－ｂのための基準信号を生成するためにさまざまなコンポーネントを含んでよい。基準コンポーネント８１５は、基準信号を生み出すように構成された回路を含むことがある。場合によっては、基準コンポーネント８１５は、他の強誘電体メモリセル１０５を含むことがある。いくつかの実施例では、基準コンポーネント８１５は、図３を参照して説明されるように、２つの感知電圧の間の値をもつ電圧を出力するように構成されることがある。または、基準コンポーネント８１５は、仮想接地電圧（たとえば、約０Ｖ）を出力するように設計されることがある。
【0091】
感知コンポーネント１２５－ｂは、メモリセル１０５－ｂからの（ディジット線１１５－ｂを通しての）信号を基準信号（たとえば、基準コンポーネント８１５からの基準信号）と比較することがある。論理状態を決定すると、次いで、感知コンポーネントは、ラッチ８２０内に出力を記憶することがあり、それが、メモリアレイ１００－ａが一部である電子デバイスの動作に従って使用されることがある。
【0092】
いくつかの実施形態では、上記で説明されたメモリデバイスは、読み取り動作中にディジット線の電圧を上昇させ強誘電体メモリセルからの信号を増幅するように構成された増幅器キャパシタを含むことがある。いくつかの実施形態では、感知コンポーネントは、増幅器キャパシタのノードにおける電圧を基準電圧と比較することによって、基準電圧を使用して、強誘電体メモリセル上に記憶された電荷が第１の論理状態に対応するのか第２の論理状態に対応するのかを区別するように構成されることがある。いくつかの実施形態では、上記で説明されたメモリデバイスは、それぞれトランジスタが活性化、非活性化、および再活性化されたとき、増幅器キャパシタをディジット線と結合、結合解除、および再結合するように構成されたトランジスタを含むことがある。いくつかの実施形態では、上記で説明されたメモリデバイスは、トランジスタを再活性化した後にトリガ条件が満たされていると識別し、トリガが満たされたと識別したことに基づいて増幅器キャパシタと結合されたラッチを活性化するように構成される。
【0093】
図９は、本開示の実施形態による、多段階メモリセンシングを使用してメモリセルを読み取るための技法のための方法９００を示すフローチャートを示す。方法９００の動作は、本明細書において説明されるメモリアレイ１００またはそのコンポーネントによって実施されてよい。たとえば、方法９００の動作は、図１および図８を参照して説明されるメモリ・コントローラによって実行されることがある。いくつかの例では、メモリアレイ１００は、以下で説明される機能を実行するようにデバイスの機能要素を制御するためにコードのセットを実行することがある。加えて、または代替的に、メモリアレイ１００は、特殊目的ハードウェアを使用して、以下で説明される機能の態様を実行することがある。
【0094】
９０５では、メモリアレイ１００は、メモリセル（たとえば、メモリセル４１０）の読み取り動作中に、増幅器キャパシタ（たとえば、ＡＭＰＣＡＰ４２５）を、メモリセルと関連づけられたディジット線（たとえば、ＤＬ４０５）と結合するために、トランジスタ（たとえば、Ｔ１ ４３０）を活性化し得る。いくつかの実施例では、トランジスタは、トランジスタのゲート（たとえば、ノード４５０における）に結合された制御信号（たとえば、ＶＣＳ１）をアサートすることによって、活性化される。いくつかの実施例では、増幅器キャパシタはトランジスタのソースに結合され、ディジット線はトランジスタのドレインに結合される。いくつかの実施例では、増幅器キャパシタは、トランジスタを活性化する前に所定の電圧（たとえば、ＶＨＳＡ）にプリチャージされる。いくつかの実施例では、トランジスタを活性化することによって、電荷が増幅器キャパシタとメモリセルとの間で移動される。いくつかの実施例では、トランジスタは、カスコードの一部である。
【0095】
９１０では、メモリアレイ１００は、読み取り動作中にメモリセルと関連づけられたワード線信号（たとえば、ＶＷＬ）をアサートし得る。
【0096】
９１５では、メモリアレイ１００は、ワード線信号のアサートに少なくとも一部は基づいてメモリセルをディジット線と結合し得る。
【0097】
９２０では、メモリアレイ１００は、メモリセルがディジット線と結合されている間、増幅器キャパシタをディジット線から絶縁するために、読み取り動作の一部分の間、トランジスタを非活性化し得る。いくつかの実施例では、トランジスタは、制御信号をデアサートすることによって非活性化される。いくつかの実施例では、メモリアレイ１００は、読み取り動作の一部分の間、トランジスタを非活性化するのと同時に、またはその前に、９０５においてワード線信号をアサートし得る。
【0098】
９２５では、メモリアレイ１００は、増幅器キャパシタをディジット線と再結合するために、読み取り動作の一部分の後にトランジスタを再活性化し得る。
【0099】
９３０では、メモリアレイ１００は、トランジスタを再活性化した後、メモリセル上に記憶される値を決定し得る。いくつかの実施例では、値を決定することは、増幅器キャパシタとメモリセルとの間で移動される電荷に少なくとも一部は基づく。いくつかの実施例では、メモリアレイ１００は、増幅器キャパシタのノード（たとえば、ノード４５５）における電圧を基準電圧（たとえば、基準線２２５）と比較することによって値を決定することがある。いくつかの実施例では、メモリアレイは、トランジスタを再活性化した後にトリガ条件が満たされていると識別し、トリガ条件が満たされていると識別したことに少なくとも一部は基づいて増幅器キャパシタと結合されたラッチ（たとえば、ラッチ８２０）を活性化することがある。いくつかの実施例では、トリガ条件は、トランジスタを再活性化した後に所定の継続時間を有するタイマが満了したとき、満たされる。いくつかの実施例では、トリガ条件は、増幅器キャパシタのノードにおける電圧レベルが実質的に定常状態値になったとき、満たされる。いくつかの実施例では、ラッチを活性化することは、以前に決定された値を保存することを含むことがある。
【0100】
いくつかの実施例では、方法９００の動作が、図９を参照して説明されたのとは異なる順序で実行されることがある。いくつかの実施例では、方法９００のいくつかの動作は、同時に、またはほぼ同時に、実行されてよい。
【0101】
いくつかの実施例では、本明細書において説明される装置は、方法９００などの１つまたは複数の方法を実行することがある。この装置は、メモリセルの読み取り動作中に、メモリセルと関連づけられたディジット線と増幅器キャパシタを結合するためにトランジスタを活性化し、メモリセルの読み取り動作中にメモリセルと関連づけられたワード線信号をアサートし、ワード線信号のアサートに少なくとも一部は基づいて、メモリセルをディジット線と結合し、メモリセルがディジット線と結合されている間、増幅器キャパシタをディジット線から絶縁するために、読み取り動作の一部分の間、トランジスタを非活性化し、増幅器キャパシタをディジット線と再結合するために、読み取り動作の一部分の後にトランジスタを再活性化し、トランジスタを再活性化した後、メモリセル上に記憶される値を決定するための特徴（ｆｅａｔｕｒｅ）、回路、手段、または命令（たとえば、プロセッサによって実行可能な命令を記憶する非一時的なコンピュータ可読媒体）を含んでよい。
【0102】
本明細書において説明される方法９００および装置のいくつかの実施例は、読み取り動作の一部分の間トランジスタを活性化すると同時にまたはその前にワード線信号をアサートするための動作、特徴、回路、手段、または命令を含んでよい。
【0103】
本明細書において説明される方法９００および装置のいくつかの実施例は、増幅器キャパシタの第１のノードにおける電圧を基準電圧と比較することであって、値を決定することは比較に少なくとも一部は基づく、比較することのための動作、特徴、回路、手段、または命令を含んでよい。
【0104】
本明細書において説明される方法９００および装置のいくつかの実施例は、トランジスタを再活性化した後にトリガ条件が満たされていると識別し、トリガ条件が満たされていると識別したことに少なくとも一部は基づいて増幅器キャパシタと結合されたラッチを活性化するための動作、特徴、回路、手段、または命令を含んでよい。
【0105】
本明細書において説明される方法９００および装置のいくつかの実施例は、トランジスタを再活性化した後で所定の継続時間を有するタイマが満了したと決定することであって、トリガ条件が満たされていると識別することは、タイマが満了したと決定したことに少なくとも一部は基づく、決定することのための動作、特徴、回路、手段、または命令を含んでよい。
【0106】
本明細書において説明される方法９００および装置のいくつかの実施例は、トランジスタのゲートに結合された制御信号をアサートすることであって、トランジスタを活性化することは制御信号のアサートに少なくとも一部は基づく、制御信号をアサートすることと、制御信号をデアサートすることであって、トランジスタを非活性化することは制御信号のデアサートに一部は基づく、制御信号をデアサートすることのための動作、特徴、回路、手段、または命令を含んでよい。
【0107】
本明細書において説明される方法９００および装置のいくつかの実施例では、増幅器キャパシタはトランジスタのドレインに結合され、ディジット線はトランジスタのソースに結合される。
【0108】
本明細書において説明される方法９００および装置のいくつかの実施例では、トランジスタを活性化することによって、電荷がメモリセルから増幅器キャパシタに移動され、値を決定することは、移動された電荷に少なくとも一部は基づく。
【0109】
本明細書において説明される方法９００および装置のいくつかの実施例は、トランジスタを活性化する前に増幅器キャパシタを所定の電荷にプリチャージするための動作、特徴、回路、手段、または命令を含んでよい。
【0110】
本明細書において説明される方法９００および装置のいくつかの実施例では、トランジスタは、カスコードの一部である。
【0111】
図１０は、本開示の実施形態による、多段階メモリセンシングを使用してメモリセルを読み取るための技法のための方法１０００を示すフローチャートを示す。方法１０００の動作は、本明細書において説明されるメモリアレイ１００またはそのコンポーネントによって実施されてよい。たとえば、方法１０００の動作は、図１および図８を参照して説明されるメモリ・コントローラによって実行されることがある。いくつかの例では、メモリアレイ１００は、以下で説明される機能を実行するようにデバイスの機能要素を制御するためにコードのセットを実行することがある。加えて、または代替的に、メモリアレイ１００は、特殊目的ハードウェアを使用して、以下で説明される機能の態様を実行することがある。
【0112】
１００５では、メモリアレイ１００は、メモリセル（たとえば、メモリセル４１０）の読み取り動作中に、第１のトランジスタ（たとえば、Ｔ１）を活性化することによって増幅器キャパシタ（たとえば、ＡＭＰＣＡＰ４２５）を第２のトランジスタ（たとえば、Ｔ３）と結合し得る。いくつかの実施例では、第１のトランジスタは、第１のトランジスタのゲートに結合された第１の制御信号（たとえば、ＶＣＳ１）をアサートすることによって活性化される。いくつかの実施例では、第１のトランジスタを活性化することによって、電荷がメモリセルから増幅器キャパシタに移動される。いくつかの実施例では、第１のトランジスタは、カスコードの一部である。いくつかの実施例では、増幅器キャパシタの第１のノード（たとえば、４５５）は第１のトランジスタのドレインに結合され、第１のトランジスタのソースは第２のトランジスタのドレインに結合される。いくつかの実施例では、第２のトランジスタは、メモリセルの読み取り動作中にメモリセルと関連づけられたディジット線と第１のトランジスタを結合する。
【0113】
１０１０では、メモリアレイ１００は、メモリセルをディジット線と結合し得る。いくつかの実施例では、メモリアレイ１００は、メモリセルがアサートされることと関連づけられたワード線信号に少なくとも一部は基づいて、メモリセルをディジット線と結合することがある。
【0114】
１０１５では、メモリアレイ１００は、読み取り動作の一部分の間、第１のトランジスタを非活性化することによって、メモリセルがディジット線と結合されている間、増幅器キャパシタを第２のトランジスタから絶縁し得る。
【0115】
１０２０では、メモリアレイ１００は、読み取り動作の一部分の後、第１のトランジスタを再活性化することによって、増幅器キャパシタを第２のトランジスタと再結合し得る。
【0116】
１０２５では、メモリアレイ１００は、第１のトランジスタを再活性化した後にメモリセル上に記憶される値を決定し得る。いくつかの実施例では、値を決定することは、メモリセルから増幅器キャパシタに移動される電荷に少なくとも一部は基づく。いくつかの実施例では、メモリアレイ１００は、増幅器キャパシタのノードにおける電圧を基準電圧（たとえば、基準線２２５）と比較することによって値を決定することがある。いくつかの実施例では、メモリアレイは、第１のトランジスタを再活性化した後にトリガ条件が満たされていると識別し、トリガ条件が満たされていると識別したことに少なくとも一部は基づいて増幅器キャパシタと結合されたラッチを活性化することがある。いくつかの実施例では、トリガ条件は、トランジスタを再活性化した後に所定の継続時間を有するタイマが満了したとき、満たされる。いくつかの実施例では、トリガ条件は、増幅器キャパシタのノードにおける電圧レベルが実質的に定常状態値になったとき、満たされる。いくつかの実施例では、ラッチを活性化することは、以前に決定された値を保存することを含むことがある。
【0117】
いくつかの実施例では、方法１０００の動作が、図１０を参照して説明されたのとは異なる順序で実行されることがある。いくつかの実施例では、方法１０００のいくつかの動作は、同時にまたはほぼ同時に実行されてよい。
【0118】
いくつかの実施例では、本明細書において説明される装置は、方法１０００などの１つまたは複数の方法を実行することがある。この装置は、第１のトランジスタを活性化することによって増幅器キャパシタを第２のトランジスタと結合することであって、第２のトランジスタは、メモリセルの読み取り動作中にメモリセルと関連づけられたディジット線と第１のトランジスタを結合する、結合することと、メモリセルをディジット線と結合することと、読み取り動作の一部分の間、第１のトランジスタを非活性化することによって、メモリセルがディジット線と結合されている間、増幅器キャパシタを第２のトランジスタから絶縁することと、読み取り動作の一部分の後、第１のトランジスタを再活性化することによって、増幅器キャパシタを第２のトランジスタと再結合することと、第１のトランジスタを再活性化した後、メモリセル上に記憶される値を決定することのための特徴、回路、手段、または命令（たとえば、プロセッサによって実行可能な命令を記憶する非一時的なコンピュータ可読媒体）を含んでよい。
【0119】
本明細書において説明される方法１０００および装置のいくつかの実施例では、第２のトランジスタは、読み取り動作の継続時間全体の間、活性化される。
【0120】
本明細書において説明される方法１０００および装置のいくつかの実施例では、第１のトランジスタを活性化することによって、電荷がメモリセルから増幅器キャパシタに移動され、値を決定することは、移動された電荷に少なくとも一部は基づく。
【0121】
本明細書において説明される方法１０００および装置のいくつかの実施例は、増幅器キャパシタの第１のノードにおける電圧を基準電圧と比較することであって、値を決定することがこの比較に少なくとも一部は基づく、比較することのための動作、特徴、回路、手段、または命令を含んでよい。
【0122】
本明細書において説明される方法１０００および装置のいくつかの実施例は、第１のトランジスタを再活性化した後、トリガ条件が満たされていると識別することと、トリガ条件が満たされていると識別したことに少なくとも一部は基づいて、増幅器キャパシタと結合されたラッチを活性化することのための動作、特徴、回路、手段、または命令を含んでよい。
【0123】
本明細書において説明される方法１０００および装置のいくつかの実施例は、第１のトランジスタを再活性化した後で所定の継続時間を有するタイマが満了したと決定することであって、トリガ条件が満たされていると識別することは、タイマが満了したと決定したことに少なくとも一部は基づく、決定することのための動作、特徴、回路、手段、または命令を含んでよい。
【0124】
上記で説明された方法は可能な実施例について説明するものであり、動作およびステップは、並べ替えられてもよいし、他の方法で修正されてもよく、他の実施例も可能であることが留意されるべきである。さらに、方法のうちの２つ以上からの特徴が組み合わされてよい。
【0125】
本明細書において説明される情報および信号は、さまざまな異なる技術および技法のいずれかを使用して表されてよい。たとえば、上記の説明全体を通じて参照され得るデータ、命令、コマンド、情報、信号、ビット、シンボル、およびチップは、電圧、電流、電磁波、磁場もしくは磁性粒子、光場もしくは光学粒子、またはこれらの任意の組み合わせによって表されてよい。いくつかの図面は、信号を単一の信号として示すことがある。しかしながら、信号は信号のバスを表すことがあり、バスはさまざまなビット幅を有することがあることは、当業者によって理解されよう。
【0126】
本明細書で使用されるとき、「仮想接地」という用語は、約ゼロ・ボルト（０Ｖ）の電圧に保たれるが接地と直接的に接続されていない電気回路のノードを指す。したがって、仮想接地の電圧は、一時的に変動し、定常状態で約０Ｖに戻ることがある。仮想接地は、演算増幅器および抵抗器からなる電圧分割器などのさまざまな電子回路要素を使用して実施され得る。他の実施例も可能である。「仮想接地すること」または「仮想的に接地される」は、約０Ｖに接続されることを意味する。
【0127】
「電子通信」および「結合される」という用語は、コンポーネント間の電子流をサポートするコンポーネント間の関係を指す。これは、コンポーネント間の直接接続を含んでもよいし、中間コンポーネントを含んでもよい。互いと電子通信するまたは互いに結合されたコンポーネントは、電子もしくは信号を（たとえば、通電された回路内で）能動的に交換することがあり、または、電子もしくは信号を（たとえば、遮断された回路内で）能動的に交換しないことがあるが、回路が通電されると電子もしく信号を交換するように構成され、そのように動作可能であることがある。
【0128】
本明細書で使用されるとき、「実質的に」という用語は、修飾された特性（たとえば、実質的にという用語によって修飾された動詞または形容詞）は、絶対的である必要はないが、特性の利点を達成するために十分に近いことを意味する。
【0129】
本明細書で使用されるとき、信号を「アサートする」という用語は、信号の電圧を、関連づけられたコンポーネントの活性化または選択を引き起こすレベルに設定することを指す。たとえば、ワード線をアサートすることは、メモリセルの選択を引き起こし得る。制御信号をアサートすることは、トランジスタの活性化を引き起こすことがある。場合によっては、信号は、低い値から高い値に電圧を上昇させることによってアサートされる。他の場合には、信号は、高い値から低い値に電圧を低下させることによってアサートされる。すなわち、信号をアサートすることは、信号の特定の極性を暗示しない。
【0130】
本明細書で使用されるとき、「電極」という用語は、電気導体を指すことがあり、場合によっては、メモリセルまたはメモリアレイの他のコンポーネントへの電気接点として用いられることがある。電極は、メモリアレイ１００の要素またはコンポーネント間の導電性経路を提供する、トレース、ワイヤ、導電ライン、導電層などを含んでよい。
【0131】
「絶縁された」という用語は、電子がそれらの間を流れることが現在不可能であるコンポーネント間の関係を指す。コンポーネントは、それらの間に開回路がある場合、互いから絶縁される。たとえば、スイッチによって物理的に接続された２つのコンポーネントは、スイッチが開いているとき、互いから絶縁されることがある。
【0132】
メモリアレイ１００を含む、本明細書において論じられるデバイスは、シリコン、ゲルマニウム、シリコン－ゲルマニウム合金、ガリウム砒素、窒化ガリウムなどの半導体基板上に形成されてよい。場合によっては、基板は、半導体ウェハである。他の場合には、基板は、シリコン・オン・グラス（ＳＯＧ）またはシリコン・オン・サファイア（ＳＯＳ）などのシリコン・オン・インシュレータ（ＳＯＩ）基板であってもよいし、別の基板上の半導体材料のエピタキシャル層であってもよい。基板または基板の副領域の導電性は、限定するものではないが、リン、ホウ素、またはヒ素を含むさまざまな化学種を使用したドーピングを通して制御されることがある。ドーピングは、基板の初期形成または成長中に、イオン注入によって、または他の任意のドーピング手段によって、実行されてよい。
【0133】
本明細書において論じられる１つまたは複数のトランジスタは、電界効果トランジスタ（ＦＥＴ）を表し、ソースとドレインとゲートとを含む３端子デバイスを備えることがある。端子は、導電材料、たとえば金属を通して、他の電子要素に接続されることがある。ソースおよびドレインは、導電性であってよく、高濃度にドーピングされた、たとえば縮退した、半導体領域を備えることがある。ソースとドレインは、低濃度にドーピングされた半導体領域またはチャネルによって分離されることがある。チャネルがｎ型（たとえば、多数キャリアが電子である）場合、ＦＥＴは、ｎ型ＦＥＴと呼ばれることがある。チャネルがｐ型（たとえば、多数キャリアが正孔である）場合、ＦＥＴは、ｐ型ＦＥＴと呼ばれることがある。チャネルは、絶縁性ゲート酸化物によってキャップされることがある。チャネル導電性は、ゲートに電圧を印加することによって制御されることがある。たとえば、ｎ型ＦＥＴまたはｐ型ＦＥＴに正の電圧または負の電圧をそれぞれ印加すると、チャネルが導電性になることをもたらすことがある。トランジスタは、トランジスタの閾値電圧よりも大きいまたはこれに等しい電圧がトランジスタゲートに印加されるとき、「オン」であるまたは「活性化される」ことがある。トランジスタは、トランジスタの閾値電圧よりも小さい電圧がトランジスタゲートに印加されるとき、「オフ」であるまたは「非活性化される」ことがある。場合によっては、トランジスタは、トランジスタゲートにおいて印加される電圧が閾値電圧未満であるとき、サブスレッショルド領域で動作することがある。サブスレッショルド領域で動作するトランジスタは、サブスレッショルド伝導を経験することがある。場合によっては、回路は、サブスレッショルド領域でトランジスタを使用するように設計されることがある。たとえば、回路は、サブスレッショルド領域で動作するときトランジスタが「活性化される」と考えられるように設計されることがある。
【0134】
本明細書において、添付の図面に関連して記載される説明は、例示的な構成について説明し、実施され得るまたは特許請求の範囲内にあるすべての例を表すとは限らない。本明細書において使用される「例示的な」という用語は、「好ましい」または「他の例よりも有利である」ではなく、「実施例、事例、または例示として役立つ」を意味する。詳細な説明は、説明される技法の理解を提供する目的で具体的な詳細を含む。しかしながら、これらの技法は、これらの具体的な詳細なしに実施され得る。いくつかの事例では、よく知られている構造およびデバイスは、説明される例の概念を不明瞭にすることを避けるためにブロック図形式で示される。
【0135】
添付の図では、類似のコンポーネントまたは特徴は、同じ参照ラベルを有することがある。さらに、同じタイプのさまざまなコンポーネントは、ダッシュおよび類似のコンポーネントを区別する第２のラベルによって参照ラベルを追跡することによって、区別され得る。ただ第１の参照ラベルが本明細書において使用される場合、説明は、第２の参照ラベルには関係なく、同じ第１の参照ラベルを有する類似のコンポーネントのいずれか１つに適用可能である。
【0136】
本明細書において説明される情報および信号は、さまざまな異なる技術および技法のいずれかを使用して表されてよい。たとえば、上記の説明全体を通じて参照され得るデータ、命令、コマンド、情報、信号、ビット、シンボル、およびチップは、電圧、電流、電磁波、磁場もしくは磁性粒子、光場もしくは光学粒子、またはこれらの任意の組み合わせによって表されてよい。
【0137】
本明細書における開示に関連して説明されるさまざまな例示的なブロックおよびモジュールは、汎用プロセッサ、ＤＳＰ、ＡＳＩＣ、ＦＰＧＡもしくは他のプログラム可能論理デバイス、個別のゲートもしくはトランジスタ論理、個別のハードウェアコンポーネント、または本明細書において説明される機能を実行するように設計されたそれらの任意の組み合わせを用いて、実施または実行され得る。汎用プロセッサはマイクロプロセッサであってよいが、代替形態では、プロセッサは、任意の従来のプロセッサ、コントローラ、マイクロコントローラ、または状態機械であってよい。プロセッサは、コンピューティングデバイスの組み合わせ（たとえば、デジタル信号プロセッサ（ＤＳＰ）とマイクロプロセッサの組み合わせ、複数のマイクロプロセッサ、ＤＳＰコアに関連した１つもしくは複数のマイクロプロセッサ、または他の任意のそのような構成）として実施されてもよい。
【0138】
本明細書において説明される機能は、ハードウェア、プロセッサによって実行されるソフトウェア、ファームウェア、またはそれらの任意の組み合わせにおいて実施されてよい。プロセッサによって実行されるソフトウェアにおいて実施される場合、機能は、１つまたは複数の命令またはコードとしてコンピュータ可読媒体上に記憶されてもよいし、送信されてもよい。他の例および実施例は、本開示および添付の特許請求の範囲内である。たとえば、ソフトウェアの性質により、上記で説明された機能は、プロセッサによって実行されるソフトウェア、ハードウェア、ファームウェア、ハードワイヤリング、またはこれらのいずれかの組み合わせを使用して実施可能である。機能を実施する特徴はまた、機能の部分が異なる物理的な場所において実施されるように分散されることを含めて、さまざまな位置に物理的に設置されてよい。また、特許請求の範囲内を含めて本明細書で使用されるとき、項目のリスト（たとえば、「のうちの少なくとも１つ」または「のうちの１つまたは複数」などの句が前に置かれる項目のリスト）内で使用される「または」は包括的なリストを示し、したがって、たとえば、Ａ、Ｂ、またはＣのうちの少なくとも１つというリストは、ＡまたはＢまたはＣまたはＡＢまたはＡＣまたはＢＣまたはＡＢＣ（たとえば、ＡおよびＢおよびＣ）を意味する。また、本明細書で使用されるとき、「に基づく」という句は、条件の閉集合への言及として解釈されるべきでない。たとえば、「条件Ａに基づく」と説明される例示的なステップは、本開示の範囲から逸脱することなく、条件Ａと条件Ｂの両方に基づいてよい。言い換えれば、本明細書で使用されるとき、「に基づく」という句は、「に少なくとも一部は基づく」という句と同じ様式で解釈されるべきである。
【0139】
コンピュータ可読媒体は、ある場所から別の場所へのコンピュータプログラムの転送を容易にする任意の媒体を含む、非一時的なコンピュータ記憶媒体と通信媒体の両方を含む。非一時的な記憶媒体は、汎用コンピュータまたは特殊目的コンピュータによってアクセス可能である任意の利用可能な媒体であってよい。限定ではなく、例として、非一時的なコンピュータ可読媒体は、ＲＡＭ、ＲＯＭ、電気的に消去可能なプログラマブル読み出し専用メモリ（ＥＥＰＲＯＭ）、コンパクトディスク（ＣＤ）ＲＯＭもしくは他の光ディスク記憶装置、磁気ディスク記憶装置もしくは他の磁気記憶デバイス、または命令もしくはデータ構造の形で所望のプログラムコード手段を搬送もしくは記憶するために使用可能であり、汎用コンピュータもしくは特殊目的コンピュータ、または汎用プロセッサもしくは特殊目的プロセッサによってアクセス可能である他の任意の非一時的な媒体を含むことができる。また、あらゆる接続は、コンピュータ可読媒体と呼ばれるのが適切である。たとえば、ソフトウェアが、同軸ケーブル、光ファイバケーブル、ツイストペア、デジタル加入者線（ＤＳＬ）、または赤外線、無線、およびマイクロ波などのワイヤレス技術を使用してウェブサイト、サーバ、または他のリモートソースから送信される場合、同軸ケーブル、光ファイバケーブル、ツイストペア、デジタル加入者線（ＤＳＬ）、または赤外線、無線、およびマイクロ波などのワイヤレス技術は、媒体の定義に含まれる。ディスク（ｄｉｓｋ）およびディスク（ｄｉｓｃ）は、本明細書で使用されるとき、ＣＤ、レーザディスク、光ディスク、デジタル多用途ディスク（ＤＶＤ）、フロッピーディスク、およびＢｌｕ－ｒａｙディスクを含み、ディスク（ｄｉｓｋ）は、通常、データを磁気的に再生し、ディスク（ｄｉｓｃ）は、レーザを用いて光学的にデータを再生する。上記の組み合わせも、コンピュータ可読媒体の範囲内に含まれる。
【0140】
本明細書における説明は、当業者が開示を作製または使用することを可能にするために提供される。本開示のさまざまな修正形態は、当業者には容易に明らかであろう。本明細書において定義される一般的原理は、本開示の範囲から逸脱することなく、他の変形形態に適用され得る。したがって、本開示は、本明細書において説明される例および設計に限定されず、本明細書で開示される原理および新規な特徴に合致する最も幅広い範囲が与えられるべきである。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】