特許 7137636 時間－デジタル変換回路および関連する方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2022-09-06

(45)【発行日】2022-09-14

(54)【発明の名称】時間－デジタル変換回路および関連する方法

(51)【国際特許分類】

   H03M 1/50 20060101AFI20220907BHJP

   H03K 5/26 20060101ALI20220907BHJP

【ＦＩ】

H03M1/50

H03K5/26 C

【請求項の数】 7

(21)【出願番号】P 2020561796

(86)(22)【出願日】2019-03-18

(65)【公表番号】

(43)【公表日】2021-08-19

(86)【国際出願番号】 CN2019078448

(87)【国際公開番号】W WO2020186414

(87)【国際公開日】2020-09-24

【審査請求日】2020-11-02

(73)【特許権者】

【識別番号】518295185

【氏名又は名称】シェンチェン グディックス テクノロジー カンパニー，リミテッド

(74)【代理人】

【識別番号】100120891

【弁理士】

【氏名又は名称】林 一好

(74)【代理人】

【識別番号】100165157

【弁理士】

【氏名又は名称】芝 哲央

(74)【代理人】

【識別番号】100205659

【弁理士】

【氏名又は名称】齋藤 拓也

(74)【代理人】

【識別番号】100126000

【弁理士】

【氏名又は名称】岩池 満

(74)【代理人】

【識別番号】100185269

【弁理士】

【氏名又は名称】小菅 一弘

(72)【発明者】

【氏名】ファン イェン－イン

【審査官】及川 尚人

(56)【参考文献】

【文献】中国特許出願公開第１０９１０４１９０（ＣＮ，Ａ）

【文献】特開平１０－００４３５３（ＪＰ，Ａ）

【文献】特開２０１２－１７５５９８（ＪＰ，Ａ）

【文献】特開２０１０－２７３１１８（ＪＰ，Ａ）

【文献】特開２０１２－０７００８７（ＪＰ，Ａ）

【文献】特開２００３－０３２１１３（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０３Ｍ １／５０

Ｈ０３Ｋ ５／２６

(57)【特許請求の範囲】

【請求項1】

時間－デジタル変換回路であって、
第一の信号によって起動される第一の発振器であって、前記第一の発振器は、第一の遅延量を有する複数の発振ユニットを備え、前記第一の発振器内の発振ユニットの数はＮであり、前記第一の発振器内の前記複数の発振ユニットの第一の始端発振ユニットは、前記第一の信号および第一の尾端出力信号を受信し、前記第一の発振器に内の前記複数の発振ユニットの第一の尾端発振ユニットは、前記第一の尾端出力信号を生成するように構成される、第一の発振器と、
前記第一の発振器に結合され、前記第一の尾端出力信号が変化する回数をカウントし、前記カウントした回数を第一のカウント結果として記憶するように構成された第一のカウント回路と、
前記第一の発振器に結合され、前記第一の始端発振ユニットの出力が変化するたびに、前記第一の尾端発振ユニット以外の、出力変化を伴う発振ユニットの数をカウントし、前記発振ユニットの前記数を第二のカウント結果として記憶するように構成された第二のカウント回路であって、前記第二のカウント回路は、前記第一の尾端出力信号が変化するたびに前記第二のカウント結果をリセットする、第二のカウント回路と、
第二の発振器であって、第二の信号によって起動され、前記第二の発振器は、複数の第二の遅延量を有する複数の発振ユニットを備え、前記第二の発振器内の発振ユニットの数はＮであり、前記第二の発振器内の前記複数の発振ユニットの第二の始端発振ユニットは、前記第二の信号および第二の尾端出力信号を受信し、前記複数の発振ユニットの第二の尾端発振ユニットは、前記第二の尾端出力信号を生成する、第二の発振器と、
前記第二の発振器に結合され、前記第二の尾端出力信号が変化する回数をカウントし、前記カウントした回数を第三のカウント結果として記憶するように構成された第三のカウント回路と、
前記第二の発振器に結合され、前記第二の尾端発振ユニット以外の、前記第二の発振器内の出力変化を伴う発振ユニットの数をカウントし、前記第二の尾端発振ユニット以外の前記出力変化を伴う前記発振ユニットの前記数を第四のカウント結果として記憶するように構成された第四のカウント回路と、
前記第一のカウント回路および前記第二のカウント回路に結合され、前記第一の遅延量と、前記第二の発振器を起動したときに記憶された前記第一のカウント結果および前記第二のカウント結果とに応じて、第一の変換信号を生成するように構成された第一の変換回路であって、前記第一の変換信号は、第一の遅延量×（第一のカウント結果×Ｎ＋第二のカウント結果）としての第一の推定時間差を示す、第一の変換回路と、
前記第一の遅延量、前記第二の遅延量、前記第二の発振器を起動した後の前記第三のカウント結果および前記第四のカウント結果に応じて、第二の変換信号を生成するように構成された第二の変換回路であって、前記第二の変換信号は、第一の遅延量×（第三のカウント結果×Ｎ＋第四のカウント結果＋１）－第二の遅延量×（第三のカウント結果×Ｎ＋第四のカウント結果）としての第二の推定時間差を示し、前記第二の推定時間差は前記第一の遅延量よりも小さい、第二の変換回路と、
前記第一の変換回路および前記第二の変換回路に結合され、前記第一の変換信号および前記第二の変換信号に応じて出力信号を生成するように構成された処理回路であって、前記出力信号は、前記第一の推定時間差＋前記第二の推定時間差としての、前記第一の信号の起動時間と前記第二の信号の起動時間との間の測定された時間差を表す、処理回路と、
を備えることを特徴とする、時間－デジタル変換回路。

【請求項2】

前記第二の発振器を起動した後、前記第二の発振器内の任意の発振ユニットの前記出力が変化したとき、前記第一の発振器内の前記複数の発振ユニットの出力を受信し、少なくとも前記第一の発振器内の前記複数の発振ユニットの前記出力と、前記第二の発振器内の前記出力変化を伴う前記発振ユニットの前記出力とに応じて、論理演算を行って論理結果を生成するように構成された論理回路、
を備え、
前記第二の変換回路は、前記第一の遅延量、前記第二の遅延量と、前記論理結果が変化したときに得られた前記第三のカウント結果および前記第四のカウント結果とに応じて、前記第二の変換信号を生成することを特徴とする、請求項１に記載の時間－デジタル変換回路。

【請求項3】

前記論理結果に応じて、前記第二の発振器の発振周波数を選択的に調整するように構成された検出回路、
をさらに備えることを特徴とする、請求項２に記載の時間－デジタル変換回路。

【請求項4】

前記第二の変換回路は、前記第一の遅延量、前記第二の遅延量と、前記第二の発振器の前記発振周波数が変化した後に、前記論理結果が変化したときに得られた前記第三のカウント結果および前記第四のカウント結果とに応じて、前記第二の変換信号を生成することを特徴とする、請求項３に記載の時間－デジタル変換回路。

【請求項5】

第一の信号を送信して、第一の発振器を起動するステップであって、前記第一の発振器は、第一の遅延量を有する複数の発振ユニットを備え、前記第一の発振器内の発振ユニットの数はＮであり、前記第一の発振器内の前記複数の発振ユニットの第一の始端発振ユニットは、第一の信号および第一の尾端出力信号を受信し、前記複数の発振ユニットの第一の尾端発振ユニットは、前記第一の尾端出力信号を生成するように構成される、ステップと、
第二の信号を送信して、第二の発振器を起動するステップであって、前記第二の発振器は、複数の第二の遅延量を有する複数の発振ユニットを備え、前記第二の発振器内の発振ユニットの数はＮであり、前記第二の発振器内の前記複数の発振ユニットの第二の始端発振ユニットは、前記第二の信号および第二の尾端出力信号を受信し、前記複数の発振ユニットの第二の尾端発振ユニットは、前記第二の尾端出力信号を生成する、ステップと、
前記第一の尾端出力信号が変化する回数をカウントし、前記カウントした回数を第一のカウント結果として記憶するステップと、
前記第一の始端発振ユニットの出力が変化するたびに、前記第一の尾端発振ユニット以外の、出力変化を伴う発振ユニットの数をカウントし、第二のカウント結果として前記発振ユニットの前記数を記憶し、前記第二のカウント結果は、前記第一の尾端出力信号が変化するたびにリセットされる、ステップと、
前記第二の尾端出力信号が変化する回数をカウントし、前記カウントした回数を第三のカウント結果として記憶するステップと、
前記第二の尾端発振ユニット以外の、前記第二の発振器内の出力変化を伴う発振ユニットの数をカウントし、前記第二の尾端発振ユニット以外の、前記出力変化を伴う前記発振ユニットの前記数を第四のカウント結果として記憶するステップと、
前記第一の遅延量と、前記第二の発振器を起動したときに記憶された前記第一のカウント結果および前記第二のカウント結果に応じて、第一の変換信号を生成するステップであって、前記第一の変換信号は、第一の遅延量×（第一のカウント結果×Ｎ＋第二のカウント結果）としての第一の推定時間差を示す、ステップと、
前記第一の遅延量、前記第二の遅延量、前記第二の発振器を起動した後の前記第三のカウント結果および前記第四のカウント結果に応じて、第二の変換信号を生成するステップであって、前記第二の変換信号は、第一の遅延量×（第三のカウント結果×Ｎ＋第四のカウント結果＋１）－第二の遅延量×（第三のカウント結果×Ｎ＋第四のカウント結果）としての第二の推定時間差を示し、前記第二の推定時間差は前記第一の遅延量よりも小さい、ステップと、
前記第一の変換信号および前記第二の変換信号に応じて、出力信号を生成するステップであって、前記出力信号は、前記第一の推定時間差＋前記第二の推定時間差としての、前記第一の信号の起動時間と前記第二の信号の起動時間との間の測定された時間差を表す、ステップと、
を含むことを特徴とする、時間－デジタル変換方法。

【請求項6】

前記第一の遅延量、前記第二の遅延量、前記第三のカウント結果および前記第四のカウント結果に応じて、前記第二の変換信号を生成するステップは、
前記第二の発振器を起動した後、前記第二の発振器内の任意の発振ユニットの前記出力が変化したとき、前記第一の発振器内の前記複数の発振ユニットの出力を受信するステップと、
少なくとも前記第一の発振器内の前記複数の発振ユニットの前記出力と、前記第二の発振器内の前記出力の変化を伴う前記発振ユニットの前記出力とに応じて、論理演算を行って論理結果を生成するステップと、
を含み、
前記第一の遅延量、前記第二の遅延量、前記第三のカウント結果および前記第四のカウント結果に応じて、前記第二の変換信号を生成するステップは、
前記第一の遅延量、前記第二の遅延量と、前記論理結果が変化したときに得られた前記第三のカウント結果および前記第四のカウント結果とに応じて、前記第二の変換信号を生成するステップ
を含むことを特徴とする、請求項５に記載の時間－デジタル変換方法。

【請求項7】

前記論理結果に応じて、前記第二の発振器の発振周波数を選択的に調整するステップ、をさらに含み、
前記第一の遅延量、前記第二の遅延量、前記第三のカウント結果および前記第四のカウント結果に応じて、前記第二の変換信号を生成するステップは、
前記第一の遅延量、前記第二の遅延量と、前記第二の発振器の前記発振周波数が変化した後に、前記論理結果が変化したときに得られた前記第三のカウント結果および前記第四のカウント結果に応じて、前記第二の変換信号を生成するステップ
を含むことを特徴とする、請求項６に記載の時間－デジタル変換方法。

【発明の詳細な説明】

【技術分野】

【0001】

本出願は、デジタル変換回路および関連する方法に関する。

【背景技術】

【0002】

近年、測距技術の進歩に伴い、測距は、全体像からの３Ｄ測距などの複雑な事例にも適用できるようになってきた。測距は、液体レベル、流速、および流量を測定するための使用でも、材料検出、医療用超音波などのための使用でも、測定システムにおいて、さらに一般的である。

【0003】

この文脈において、使用される最も一般的な方法は、光学的方法および超音波方法のいずれかである。しかしながら、最終的な選択が光学ベースの技術であるか超音波ベースの技術であるかにかかわらず、時間信号を検出するためには回路が必要とされ、この回路の分解能およびコストは、設計において考慮されるべき要因である。

【発明の概要】

【発明が解決しようとする課題】

【0004】

本出願の１つの目的は、上述の問題に対処するための時間－デジタル変換および関連する方法を開示することである。

【課題を解決するための手段】

【0005】

本出願の一実施形態は、時間－デジタル変換回路を開示し、この時間－デジタル変換回路は、第一の発振器と、第二の発振器と、第一のカウント回路と、第二のカウント回路と、第一の変換回路と、処理回路とを備える。第一の発振器は、第一の信号によって起動され、第一の遅延量を有する複数の発振ユニットを備え、第一の発振器内の複数の発振ユニットの第一の始端発振ユニットは、第一の信号および第一の尾端出力信号を受信し、第一の発振器内の複数の発振ユニットの第一の尾端発振ユニットは、第一の尾端出力信号を生成するように構成される。第一のカウント回路は、第一の発振器に結合され、第一の尾端出力信号が変化する回数をカウントし、そのカウントした回数を第一のカウント結果として記憶するように構成される。第二のカウント回路は、第一の発振器に結合され、第一の始端発振ユニットの出力が変化するたびに、第一の尾端発振ユニット以外の、出力変化を伴う発振ユニットの数をカウントし、発振ユニットの数を第二のカウント結果として記憶するように構成されている。第二の発振器は、第一のカウント回路および第二のカウント回路を介して第一の発振器に結合され、第二の発振器は、第二の信号によって起動される。第一の変換回路は、第一のカウント回路および第二のカウント回路に結合され、第一の遅延量と、第二の発振器を起動したときに記憶された第一のカウント結果および第二のカウント結果とに応じて、第一の変換信号を生成するように構成され、第一の変換信号は、第一の推定時間差を示す。処理回路は、少なくとも第一の変換信号に応じて出力信号を生成するように構成され、出力信号は、第一の信号の起動時間と第二の信号の起動時間との間の測定された時間差を示す。本出願が開示する時間－デジタル変換回路を用いれば、第一の発振器で構成される発振ユニットが限られているにもかかわらず、第一の発振器と第二のカウント回路は、発振ユニットが連続して発振している限り、第一の発振器の発振ユニットが発振する回数を連続してカウントすることができる。このようにして、本出願において提案される時間－デジタル変換回路は、発振器を実装するために大きな面積を消費することなく、同じ目的を達成することができ、これは、生産コストと電力消費を大幅に削減することになる。

【0006】

本出願の一実施形態は、時間－デジタル変換方法を開示し、この方法は、第一の信号を送信して、第一の発振器を起動するステップであって、第一の発振器は、第一の遅延量を有する複数の発振ユニットを備え、第一の発振器内の複数の発振ユニットの第一の始端発振ユニットは、第一の信号および第一の尾端出力信号を受信し、第一の発振器内の複数の発振ユニットの第一の尾端発振ユニットは、第一の尾端出力信号を生成するように構成される、ステップと、第二の信号を送信して、第二の発振器を起動するステップと、第一の尾端出力信号が変化する回数をカウントし、そのカウントした回数を第一のカウント結果として記憶するステップと、第一の始端発振ユニットの出力が変化するたびに、第一の尾端発振ユニット以外の出力変化を伴う発振ユニットの数をカウントし、第二のカウント結果として発振ユニットの数を記憶するステップと、第一の遅延量と、第二の発振器を起動したときに記憶された第一のカウント結果および第二のカウント結果に応じて、第一の変換信号を生成するステップであって、第一の変換信号は第一の推定時間差を示す、ステップと、少なくとも第一の変換信号に応じて出力信号を生成するステップであって、出力信号は第一の信号の起動時間と第二の信号の起動時間との間に測定された時間差を示す、ステップと、を含む。

【図面の簡単な説明】

【0007】

【図1】本出願の第一の実施形態による時間－デジタル変換回路を示す模式図である。

【図2】本出願の一実施形態による第一の発振器および発振ユニット出力を示す模式図である。

【図3】本出願の第二の実施形態による時間－デジタル変換回路を示す模式図である。

【図4】本出願の一実施形態による第一の発振器および第二の発振器によって出力される波形を示す模式図である。

【図5】本出願の第三の実施形態による時間－デジタル変換回路を示す模式図である。

【図6】本発明の一実施形態による検出回路の動作を示す模式図である。

【図7】本出願の一実施形態による時間－デジタル変換方法を示すフローチャートである。

【発明を実施するための形態】

【0008】

以下の開示は、本発明の異なる特徴を実施するために、多くの異なる実施形態または例を提供する。本開示を簡略化するために、構成要素および配置の具体例を以下で説明する。理解できるように、当然、これらは単なる例であり、限定を意図するものではない。例えば、以下の説明において、第二の特徴の全体に、またはその上に第一の特徴を形成することは、第一および第二の特徴が直接接触して形成される実施形態を含むことができ、また第一および第二の特徴が直接接触しないように、第一および第二の特徴の間に追加の特徴を形成し得る実施形態を含むこともできる。また、本開示では、様々な例において、参照番号および／または文字を繰り返すこともある。この繰り返しは、単純化および明確化のためであり、それ自体では、議論される様々な実施形態および／または構成の間の関係を指示するものではない。

【0009】

さらに、「下方に」、「下に」、「下部」、「上に」、「上部」などの空間的に相対的な用語は、本明細書では、説明を容易にするために、１つの要素または特徴について、図面に示すような別の要素または特徴に対する関係を説明するために使用することもある。空間的に相対的な用語は、図に描かれている向きに加えて、使用または動作中のデバイスの異なる向きを包含することが意図されている。装置は、別の向きを向いていてもよく（例えば、９０°回転されてもよいし、他の向きに回転されてもよい）、本明細書で使用される空間的に相対的な記述子は、同様に、それに応じて解釈されてもよい。

【0010】

本発明の広い範囲を示す数値範囲およびパラメータは近似値であるにもかかわらず、特定の具体例に概説される数値は、可能な限り正確に報告される。しかしながら、任意の数値は、それぞれの試験測定において見出される標準偏差から必然的に生じる特定の誤差を本質的に含む。また、本明細書で使用される場合、「約」という用語は、一般に、所与の値または範囲の１０％、５％、１％、または０．５％以内を意味する。あるいは、用語「約」は、当業者によって考慮される場合、平均の許容可能な標準誤差内を意味する。理解されるように、動作／動作例以外では、または特に明記されない限り、本明細書で開示される材料の量、持続時間、温度、動作条件、量の比率などの数値範囲、量、値、およびパーセンテージのすべては、すべての場合において、「約」という用語によって修正されるものと理解されるべきである。したがって、反対に示されない限り、本開示および添付の特許請求の範囲に概説される数値パラメータは、所望に応じて変化し得る近似である。少なく見積もっても、各数値パラメータは、少なくとも報告された有効数字の数を考慮し、通常の丸め技術を適用することによって解釈されるべきである。範囲は、本明細書では、１つのエンドポイントから別のエンドポイントまで、または２つのエンドポイントの間として表すことができる。本明細書に開示される全ての範囲は、特に明記しない限り、エンドポイントを含む。

【0011】

図１は、本出願の第一の実施形態による時間－デジタル変換回路１００を示す模式図である。図１に示すように、時間－デジタル変換回路１００は、第一の発振器１１０と、第二の発振器１２０と、第一のカウント回路１３０と、第二のカウント回路１４０と、第一の変換回路１５０と、処理回路１６０とを含む。図１に示すように、第一の発振器１１０は、リング発振器であってもよい。第一の発振器１１０は、Ｎ個の発振ユニットを含み、ここで、Ｎは、本実施形態では、１より大きい整数であり、Ｎは、奇数である。第一の発振器１１０内のＮ個の発振ユニットは、それぞれ第一の遅延量Ｄ１を有しており、Ｎ個の発振ユニットは、第一の始端発振ユニット１１と、第一の尾端発振ユニット１３と、第一の始端発振ユニット１１と第一の尾端発振ユニット１３との間に結合された複数（すなわちＮ－２個）の発振ユニット１２とを有している。第一のリング発振ユニット１１０は、第一の信号Ｓ１によって起動され、具体的には、始端発振ユニットは、第一の信号Ｓ１を受信するように構成された発振ユニット（すなわち、第一の始端発振ユニット１１）と定義され、尾端発振ユニットは、その出力を始端発振ユニットが受信する発振ユニット（すなわち、第一の尾端発振ユニット１３）と定義される。第一の始端発振ユニット１１は、第一の尾端発振ユニットで生成された第一の信号Ｓ１および第一の尾端出力信号ＳｏＮを受信して、発振ユニット１２への出力信号Ｓｏ１を生成する。発振ユニット１２は、出力信号Ｓｏ１を受信し、その出力信号Ｓｏ１に基づいて出力信号Ｓｏ２を生成し、以下、同様に続く。

【0012】

本実施形態において、第二の発振器１２０は、リング発振器であってもよい。しかしながら、本実施形態は、これに限定されるものではない。第一の発振器１１０とは対照的に、第二の発振器１２０は、第二の信号Ｓ２によって起動される。

【0013】

第一のカウント回路１３０は、第一の尾端出力信号ＳｏＮが変化する回数をカウントし、カウントした回数を第一のカウント結果ＣＮ１として記憶する。具体的には、第一の尾端出力信号ＳｏＮが論理値「０」から論理値「１」に遷移すると、第一のカウント回路１３０で生成された第一のカウント結果ＣＮ１に１が加算され、同様に、第一の尾端出力信号ＳｏＮが論理値「１」から論理値「０」に遷移すると、第一のカウント回路１３０で生成された第一のカウント結果ＣＮ１に１が加算される。第二のカウント回路１４０は、第一の始端発振ユニット１１の出力が変化するたびに、第一の尾端発振ユニット１３以外の、出力変化を伴う残りの発振ユニット（すなわち、第一の始端発振ユニット１１および複数の発振ユニット１２）の数をカウントし、その発振ユニットの数を第二のカウント結果ＣＮ２として記憶するように構成されている。具体的には、第一の発振器１１０が発振を続ける場合、第一の発振器１１０の複数の発振ユニットの出力は変化を続け、第一の尾端出力信号ＳｏＮが変化したとき、これは、信号変化が１サイクルを終えたことを意味し、このとき、第一のカウント回路１３０で生成された第一のカウント結果ＣＮ１に１が加算され、第二のカウント結果ＣＮ２がリセットされる。その後、第一の尾端出力信号ＳｏＮが変化するので、出力信号Ｓｏ１もそれに応じて変化することになり、このとき、第二のカウント回路１４０で生成された第二のカウント結果ＣＮ２は、１と示され、次いで、出力信号Ｓｏ１が変化するので、出力信号Ｓｏ２もそれに応じて変化することになり、このとき、第二のカウント回路１４０で生成された第二のカウント結果ＣＮ２は、２と示され、第一の尾端出力信号ＳｏＮが再び変化するまで、以下同様に続き、このとき、第一のカウント回路１３０で生成された第一のカウント結果ＣＮ１に１が加算され、第二のカウント結果ＣＮ２がリセットされる。これに対応して、出力信号Ｓｏ１は再び変化し、このとき、第二のカウント回路１４０で生成された第二のカウント結果ＣＮ２は、再び１として示されることになる。なお、第一のカウント回路１３０および第二のカウント回路１４０のそれぞれは、第一のカウント結果ＣＮ１および第二のカウント結果ＣＮ２をそれぞれ記憶するように構成された記憶回路を含んでもよい。しかしながら、他の実施形態では、記憶回路は、第一のカウント回路１３０および第二のカウント回路１４０の外側に配置することもできる。換言すれば、記憶回路と、第一のカウント回路１３０と、第二のカウント回路１４０とは、独立して配置することができる。

【0014】

第二の信号Ｓ２によって第二の発振器１２０を起動すると、第一のカウント回路１３０および第二のカウント回路１４０が同時にトリガされて、記憶された第一のカウント結果ＣＮ１および第二のカウント結果ＣＮ２を第一の変換回路１５０に送信する。第一の変換回路１５０は、第一の遅延量Ｄ１と、このように受信した第一のカウント結果ＣＮ１および第二のカウント結果ＣＮ２とに応じて、第一の変換信号ＴＳ１を生成し、第一の変換信号ＴＳ１は、第一の信号Ｓ１の起動時間と第二の信号Ｓ２の起動時間との第一の推定時間差を示すように構成されている。処理回路１６０は、少なくとも第一の変換信号ＴＳ１に応じて、出力信号ＯＵＴを生成するように構成され、出力信号ＯＵＴは、第一の信号Ｓ１の起動時間と第二の信号Ｓ２の起動時間との間の測定された時間差を示す。

【0015】

２つの信号の間の時間差を検出するために、最も一般的な従来技術の時間－デジタル変換器は、２つの発振器の遅延量の間の差を累積することによって所望の時間差を近似しなければならず、遷移時に得られる最終値は所望の結果である。それにもかかわらず、従来の技術的手段において、２つの信号の間の時間差の検出範囲が十分に大きく、同時に高分解能を達成することが望まれるとき、設計スキームは、２つの発振器の間の遅延量の差がより小さいことを必要とし、積分器は、回路アーキテクチャのステージをより多く必要とするので、所望の回路を実装するには、積分器が占める面積が比較的大きくなる。しかしながら、この設計アプローチでは、全体的なハードウェアコストがあまりにも高くなり、その一方で、高分解能が要求される場合には、２つの発振器間の遅延量の差も大きな偏差率を有することになる。本出願による時間－デジタル変換回路１００は、第一の発振器１１０、第一のカウント回路１３０、および第二のカウント回路１４０を適切に設計するので、第一の発振器１１０内の発振信号を連続的にサイクルし、第一の発振器１１０内の発振ユニットの出力が変化する回数を第一のカウント回路１３０および第二のカウント回路１４０を用いて取得する。このようにして、第一の信号Ｓ１の起動時間と第二の信号Ｓ２の起動時間との間の時間差の計算は、過剰な回路アーキテクチャを必要としないので、設計コストも消費電力も節約することができる。

【0016】

図２は、本出願の一実施形態による第一の発振器２００を示す模式図であり、本実施形態の第一の発振器２００は、第一の発振器１１０を実装するように構成されている。第一の発振器２００はリング発振器であってもよく、第一の発振器２００は、ＮＡＮＤゲート２１と複数のインバータ２２、２３、２４、２５とを含み、ここで、ＮＡＮＤゲート２１は、第一の発振器１１０内に第一の始端発振ユニット１１を実装するように構成され、インバータ２２、２３、２４は、第一の発振器１１０内に複数の発振ユニット１２を実装するように構成され、インバータ２５は、第一の発振器１１０の第一の尾端発振ユニット１３を実装するように構成される。ＮＡＮＤゲート２１は、インバータ２５により生成された第一の信号Ｓ１および第一の尾端出力信号Ｓｏ５を受信し、これに応じて出力信号Ｓｏ１を生成し、インバータ２２は、出力信号Ｓｏ１を受信し、これに応じて出力信号Ｓｏ２を生成し、インバータ２３は、出力信号Ｓｏ２を受信し、これに応じて出力信号Ｓｏ３を生成し、インバータ２４は、出力信号Ｓｏ３を受信し、これに応じて出力信号Ｓｏ４を生成し、インバータ２５は、出力信号Ｓｏ４を受信し、これに応じて第一の尾端出力信号Ｓｏ５を生成する。

【0017】

図２の下部に示す波形を参照すると、時点ｔ１に第一の信号Ｓ１がアクティブになると、１つの第一の遅延量Ｄ１の後に、出力信号Ｓｏ１が遷移し、１つの第一の遅延量Ｄ１の後に、出力信号Ｓｏ２が遷移し、以下同様に続く。図２に示すように、時点ｔ２に第二の信号Ｓ２がアクティブになると、第一の尾端出力信号Ｓｏ５が１回遷移するので、図１の第一のカウント回路１３０で生成された第一のカウント結果ＣＮ１が１として示され、第一の尾端出力信号Ｓｏ５の第一の遷移後は、全ての出力信号Ｓｏ１、出力信号Ｓｏ２、出力信号Ｓｏ３および出力信号Ｓｏ４が変化（遷移）するので、第二のカウント回路１４０によって生成された第二のカウント結果ＣＮ２は、４として示される。第一の発振器２００は５つの発振ユニットを含んでいるので、図１の第一の変換回路１５０は、第一の遅延量Ｄ１、第一のカウント結果ＣＮ１および第二のカウント結果ＣＮ２に応じて第一の変換信号ＴＳ１を生成し、第一の変換信号ＴＳ１が示す第一の推定時間差を（１＊５＋４）＊Ｄ１と表すことができる。

【0018】

図３は、本出願の第二の実施形態による時間－デジタル変換回路３００を示す模式図である。時間－デジタル変換回路３００は、時間－デジタル変換回路１００と同様であり、両方とも、第一の発振器１１０、第一のカウント回路１３０、第二のカウント回路１４０、および第一の変換回路１５０を含み、これらの回路の動作は、図１および図２の実施形態に関連して説明したので、それらの詳細な説明は、簡潔にするために本明細書では省略される。上記の回路に加えて、時間－デジタル変換回路３００は、第二の発振器３２０、第三のカウント回路３５０、第四のカウント回路３６０、第二の変換回路３８０、および処理回路３９０をさらに含む。第二の発振器は、Ｎ個の発振ユニットを含むリング発振器であってもよく、Ｎは、１より大きい整数である。Ｎ個の発振ユニットのそれぞれは、第二の遅延量Ｄ２を有し、第二の始端発振ユニット３１と、第二の尾端発振ユニット３３と、第二の始端発振ユニット３１と第二の尾端発振ユニット３３との間に結合された複数の発振ユニット３２とを有する。第二のリング発振ユニット３２０は、第二の信号Ｓ２によって起動され、具体的には、第二の始端発振ユニット３１は、第二の信号Ｓ２および第二の尾端発振ユニット３３により生成された第二尾端出力信号ＳｏＮ’を受信し、発振ユニット３２への出力信号Ｓｏ１’を生成する。発振ユニット３２は、出力信号Ｓｏ１’を受信し、これに応じて出力信号Ｓｏ２’を生成し、以下、同様に続く。当業者は、発振信号を生成するために第二の発振器３２０に奇数個の発振ユニットがあるべきであることを容易に理解することができる。

【0019】

第一のカウント回路１３０と同様に、第三のカウント回路３５０は、第二の尾端出力信号ＳｏＮ’が変化した回数をカウントし、そのカウントした回数を第三のカウント結果ＣＮ３として記憶するように構成されている。具体的には、第二の尾端出力信号ＳｏＮ’が論理値「０」から論理値「１」に遷移すると、第三のカウント回路３５０によって生成された第三のカウント結果ＣＮ３に１が加算される。同様に、第二の尾端出力信号ＳｏＮ’が論理値「１」から論理値「０」に遷移すると、第三のカウント回路３５０によって生成された第三のカウント結果ＣＮ３に１が加算される。第四のカウント回路３６０は、第二の始端発振ユニット３１の出力が変化するたびに、第二の尾端発振ユニット３３以外の、出力変化を伴う発振ユニット（すなわち、第二の始端発振ユニット３１および複数の発振ユニット３２）の数をカウントし、その発振ユニットの数を第四のカウント結果ＣＮ４として記憶するように構成されている。

【0020】

具体的には、第二の発振器３２０が発振を続ける場合、第二の発振器３２０内の複数の発振ユニットの出力は、変化を続け、第二の尾端出力信号ＳｏＮ’が変化したとき、これは、信号変化が１サイクルを終えたことを意味し、このとき、このとき、第三のカウント回路３５０で生成された第三のカウント結果ＣＮ３には、１が加算される。その後、第二の尾端出力信号ＳｏＮ’が変化するので、出力信号Ｓｏ１’もそれに応じて変化することになり、このとき、第四のカウント回路３６０で生成された第四のカウント結果ＣＮ４は、２と示され、第二の尾端出力信号ＳｏＮ’が再び変化するまで、以下同様に続き、このとき、第三のカウント回路３５０で生成された第三のカウント結果ＣＮ３には、１が加算される。これに対応して、出力信号Ｓｏ１’は再び変化し、このとき、第四のカウント回路３６０で生成された第四のカウント結果ＣＮ４は、再び１として示される。

【0021】

なお、第三のカウント回路３５０および第四のカウント回路３６０のそれぞれは、第三のカウント結果ＣＮ３および第四のカウント結果ＣＮ４をそれぞれ記憶するように構成された記憶回路を含んでもよい。しかしながら、他の実施形態では、記憶回路は、第三のカウント回路３５０および第四のカウント回路の外側に配置することもできる。換言すれば、記憶回路と、第三のカウント回路３５０と、第四カウント回路３６０とは、独立して配置することができる。

【0022】

他の実施形態では、第三のカウント回路３５０は、第一のカウント回路１３０によって実装されてもよく、第四のカウント回路３６０は、第二のカウント回路１４０によって実装されてもよい。このようにして、第二の信号Ｓ２によって第二の発振器３２０を起動すると、第一のカウント回路１３０は、第二の尾端出力信号ＳｏＮ’が変化する回数をカウントし、そのカウントした回数を第三のカウント結果ＣＮ３として記憶するように構成されている。第二のカウント回路１４０は、第二の始端発振ユニット３１の出力が変化するたびに、第二の尾端発振ユニット３３以外の、出力変化を伴う発振ユニット（すなわち、第二の始端発振ユニット３１および複数の発振ユニット３２）の数をカウントし、その発振ユニットの数を第四のカウント結果ＣＮ４として記憶するように構成されている。

【0023】

第二のリング発振器３２０を起動した後、第二の変換回路３８０は、第一の遅延量Ｄ１、第二の遅延量Ｄ２、第三のカウント結果ＣＮ３および第四のカウント結果ＣＮ４に応じて、第二の変換信号ＴＳ２を生成するように構成され、第二の変換信号ＴＳ２は第二の推定時間差を示し、第二の推定時間差は第一の遅延量Ｄ１よりも小さい。本実施形態では、第二の変換回路３８０は、論理回路３８１を含み、第二の発振器３２０を起動した後、第二の発振器３２０内の任意の発振ユニット（すなわち、第二の始端発振ユニット３１、複数の発振ユニット３２および第二の尾端発振ユニット３３）の出力が変化した場合、論理回路３８１は、第一の発振器１１０の複数の発振ユニット（すなわち、第一の始端発振ユニット１１、複数の発振ユニット１２および第一の尾端発振ユニット１３）のいずれかからの出力を受信し、第一の発振器１１０の複数の発振ユニットの出力と、出力変化が生じた第二の発振器３２０の発振ユニットの出力に応じて論理演算を行い、論理結果を生成するように構成されている。以下の段落で、第二の変換回路３８０および論理回路３８１の詳細な動作について説明する。図面を単純に保つために、論理回路３８１と他の回路との間の接続は、図３では完全には図示されていないことに留意されたい。

【0024】

また、処理回路３９０は、第一の変換信号ＴＳ１および第二の変換信号ＴＳ２に応じて、出力信号ＯＵＴを生成するように構成されており、この出力信号は、第一の信号Ｓ１の起動時間と第二の信号Ｓ２の起動時間との間の測定された時間差を表す。図２に示す第一の発振器２００は、第二の発振器３２０を実装するためにも適用可能であることに留意されたい。

【0025】

図２の実施形態に続いて、図４は、本出願の一実施形態による第一の発振器１１０および第二の発振器３２０によって出力される波形を示す模式図である。本実施形態では、第二の遅延量Ｄ２は、第一の遅延量Ｄ１よりも若干大きい。図４に示すように、時点ｔ１に第一の信号Ｓ１がアクティブになると、時点ｔ２に第二の信号Ｓ２がアクティブになる。時点ｔ２に第二の信号Ｓ２がアクティブになると、出力信号Ｓｏ１’は、１つの第二の遅延量Ｄ２が通過した後に遷移し、出力信号Ｓｏ２’は、１つの第二の遅延量Ｄ２が通過した後に遷移し、以下同様に続く。出力信号Ｓｏ１’が初めて遷移するとき、すなわち、立ち下がりエッジｄｎ１’が発生するとき、立ち下がりエッジｄｎ１’は、第一の尾端出力信号Ｓｏ５の立ち上がりエッジｕｐ１よりも後方で、出力信号Ｓｏ１の立ち下がりエッジｄｎ１よりも前方に位置する。その後、１つの第二の遅延量Ｄ２の後に、出力信号Ｓｏ２’が初めて遷移し、すなわち、立ち上がりエッジｕｐ１’が発生するとき、立ち上がりエッジｕｐ１’は、出力信号Ｓｏ１の立ち下がりエッジｄｎ１よりも後方で、出力信号Ｓｏ２の立ち上がりエッジｕｐ２よりも前方に位置する。しかしながら、第二の遅延量Ｄ２は、第一の遅延量Ｄ１よりも若干大きいので、立ち上がりエッジｕｐ１’と立ち上がりエッジｕｐ２の間の距離は、立ち下がりエッジｄｎ１と立ち下がりエッジｄｎ１’の間の距離よりも小さい。この状況は、出力信号Ｓｏ１’の立ち上がりエッジｕｐ３’が出力信号Ｓｏ１の立ち上がりエッジｕｐ３の後方に位置する時点ｔ４まで続く。第一の遅延量Ｄ１と第二の遅延量Ｄ２が同じ場合、出力信号Ｓｏ１’の立ち上がりエッジｕｐ３’は立ち下がりエッジｄｎ２の後方で、立ち上がりエッジｕｐ３の前方に位置するはずであるが、第二の遅延量Ｄ２は第一の遅延量Ｄ１よりも若干大きいので、立ち上がりエッジｕｐ３’は、時点ｔ４で立ち上がりエッジｕｐ３の後方にある。これが生じると、第三のカウント結果ＣＮ３および第四のカウント結果ＣＮ４は、第二の変換回路３８０に送信される。

【0026】

また、時点ｔ４では、信号が１サイクルの遷移を完了するので、第三のカウント結果ＣＮ３は１として示され、出力信号Ｓｏ１’が遷移を完了するので、第四のカウント結果ＣＮ４は１として示される。上述したように、第二の変換回路３８０は、１＊５＋１＝６の遅延が、時点ｔ２からｔ４までに経過したことを見出すことができ、したがって、第二の遅延量Ｄ２に応じて、時点ｔ２からｔ４までに、６＊Ｄ２の期間が経過している。第一の発振器１１０が受ける第一の遅延量Ｄ１は、第二の発振器３２０が受ける第二の遅延量Ｄ２よりも１つ多いので、第二の変換回路３８０は、第一の遅延量Ｄ１、第二の遅延量Ｄ２、第三のカウント結果ＣＮ３および第四のカウント結果ＣＮ４に応じて、第二の変換信号ＴＳ２を生成し、第二の変換信号ＴＳ２が示す第二の推定時間差は、（６＋１）＊Ｄ１－６＊Ｄ２で表すことができ、第二の推定時間差は、時点ｔ３と時点ｔ２との間の時間差である。

【0027】

第一のカウント結果ＣＮ１および第二のカウント結果ＣＮ２に応じて第一の変換信号ＴＳ１が生成されるので、第一の変換信号ＴＳ１が示す第一の推定時間差は、時点ｔ１と時点ｔ３との時間差であり、第二の変換信号ＴＳ２が示す第二の推定時間差は、時点ｔ２と時点ｔ３との時間差である。処理回路３９０は、第一の変換信号ＴＳ１および第二の変換信号ＴＳ２に応じて、出力信号ＯＵＴを生成する。

【0028】

次に、第二の変換回路３８０が、どのようにして、出力信号Ｓｏ１’の立ち上がりエッジｕｐ３’が出力信号Ｓｏ１の立ち上がりエッジｕｐ３の後方に位置すると判断するかについて議論を進める。出力信号Ｓｏ１’の立ち下がりエッジｄｎ１’が発生すると、第一の発振器１１０内の複数の対応する発振ユニットの出力の論理値（すなわち、出力信号Ｓｏ１、Ｓｏ２、Ｓｏ３、Ｓｏ４、第一の尾端出力信号Ｓｏ５）は「１０１０１」となる。論理回路３８１は、論理値「１０１０１」を受け取り、論理値「１０１０１」と出力信号Ｓｏ１の論理値「０」とを論理演算した後、このとき、出力信号Ｓｏ１は遷移を完了していないのに対し、第一の尾端出力信号Ｓｏ５は遷移したばかりであることを確認する。例えば、このとき、論理値「１０１０１」と論理値「０」には、０と１の同数が存在し、したがって、出力信号Ｓｏ１の立ち下がりエッジｄｎ１’は、第一の尾端出力信号Ｓｏ５の立ち上がりエッジｕｐ１よりも後方で、出力信号Ｓｏ１の立ち下がりエッジｄｎ１よりも前方にあると判断される。したがって、第二の変換回路３８０は、論理値「０」のような特定の論理値を示す論理結果を生成する。

【0029】

出力信号Ｓｏ２’の立ち上がりエッジｕｐ１’が発生すると、第一の発振器１１０内の複数の対応する発振ユニットの出力の論理値が「００１０１」となる。論理回路３８１が論理値「００１０１」のを受け取り、出力信号Ｓｏ２の論理値「００１０１」と論理値「１」とで論理演算を行った後、このとき、出力信号Ｓｏ１は遷移したばかりであるのに対し、出力信号Ｓｏ２は遷移を完了していないことを確認する。例えば、このとき、論理値「００１０１」と論理値「１」には同じ数の０と１があるので、出力信号Ｓｏ２’の立ち上がりエッジｕｐ１は立ち下がりエッジｄｎ１よりも後方で、立ち上がりエッジｕｐ２よりも前方に位置すると判定される。したがって、第二の変換回路３８０は、論理値「０」を示す論理結果を生成する。立ち上がりエッジｕｐ３’が発生すると、本来、立ち上がりエッジｕｐ３’は、立ち下がりエッジｄｎ２と立ち上がりエッジｕｐ３との間に位置し、それによって、第一の発振器１１０内の複数の対応する発振ユニットの出力の論理値を「０１０１０」として得るべきである。しかしながら、第二の遅延量Ｄ２は、第一の遅延量Ｄ１よりもわずかに大きいので、立ち上がりエッジｕｐ３’は、立ち上がりエッジｕｐ３の後方に位置し、その結果、得られる第一の発振器１１０内の複数の対応する発振ユニットの出力の論理値は、「１１０１０」である。したがって、論理回路３８１は、出力信号Ｓｏ１の論理値「１１０１０」と論理値「１」に対して論理演算を行った後、出力信号Ｓｏ１’の立ち上がりエッジｕｐ３’が出力信号Ｓｏ１の立ち上がりエッジｕｐ３の位置にあることを確かめる。例えば、このとき、論理値「１１０１０」と論理値「１」の０と１の数が異なるので、第二の変換回路３８０は、異なる論理値「１」を示す論理結果を生成する。

【0030】

なお、図４の実施形態では、第二の遅延量Ｄ２は第一の遅延量Ｄ１よりも若干大きいが、本出願はこれに限定されるものではない。他の実施形態では、第二の遅延量Ｄ２は第一の遅延量Ｄ１よりも若干小さく、第二の変換回路３８０および論理回路３８１の動作は、図４の実施形態に関連して説明したものと同様であるので、簡潔にするために、ここでは詳細な説明を省略する。

【0031】

図５は、本出願の第三の実施形態による時間－デジタル変換回路５００を示す模式図である。時間－デジタル変換回路５００および時間－デジタル変換回路は、実質的に同じである。ただし、時間－デジタル変換回路５００は、検出回路５１０を含み、検出回路５１０は、論理回路３８１に結合され、論理回路３８１によって生成された論理結果が変化するとき、第二の発振器３２０の発振周波数を調整するように構成されている。検出回路５１０の詳細な機能は、後続の実施形態で論じられる。本実施形態では、検出回路５１０は、複数セットのコンデンサを含んでもよく、コンデンサを第二の発振器３２０に結合することによって、第二の発振器３２０の発振周波数を調整する。

【0032】

図６は、本発明の一実施形態による検出回路５１０の動作を示す模式図である。図４の実施形態に続いて、時点ｔ４において、出力信号Ｓｏ１’が遷移し、論理結果は、立ち上がりエッジｕｐ３’が立ち上がりエッジｕｐ３の後方に位置すると判断し、したがって、検出回路５１０は、第二の発振器３２０の発振周波数を増加させ、その結果、ある期間の後に、出力信号Ｓｏ１’の立ち上がりエッジｕｐ４’が、出力信号Ｓｏ１の立ち上がりエッジｕｐ４の前に位置する。検出回路５１０は、第二の発振器３２０の発振周波数を調整して、立ち上がりエッジ４’が一定の時間差ｔＸだけ前に押し上げられるようにしてもよく、第二の遅延量Ｄ２と第一の遅延量Ｄ１とが不変のままであるので、第二の発振器３２０の発振周波数を調整した後、図４の実施形態で説明した論理回路３８１を使用して、第二の発振器３２０の出力が再び第一の発振器１１０の出力の後に位置するタイミングを決定する。また、第二の変換回路３８０は、このときの第一の遅延量Ｄ１、第二の遅延量Ｄ２、および第三のカウント結果ＣＮ３と第四のカウント結果ＣＮ４に応じて、時点ｔ５と時点ｔ４との間の時間差ｔＹを決定してもよい。このようにして、このように生成された第二の変換信号ＴＳ２は、さらに高い分解能を有することになる。

【0033】

具体的には、ｔＸが４５ピコ秒であり、第二の遅延量Ｄ２が第一の遅延量Ｄ１よりも５ピコ秒大きいと仮定し、時点ｔ６の後に、３つの第二の遅延量Ｄ２が経過し、出力信号Ｓｏ４’の立ち下がりが出力信号Ｓｏ４の立ち下がりと、ちょうど一致すると仮定すると、時点ｔ５とｔ４との時間差ｔＹが４５－３＊５＝３０ピコ秒であることが確かめられる。図４および図６の両方の実施形態を参照すると、第二の変換回路３８０は、第一の遅延量Ｄ１、第二の遅延量Ｄ２、第三のカウント結果ＣＮ３および第四のカウント結果ＣＮ４に応じて、第二の変換信号ＴＳ２を生成し、第二の変換信号ＴＳ２が示す第二の推定時間差は、（６＋１）＊Ｄ１－６＊Ｄ２＋ｔＹで表すことができ、第二の推定時間差は、時点ｔ３とｔ２との時間差である。

【0034】

図７は、本出願の一実施形態による時間－デジタル変換方法７００を示すフローチャートである。時間－デジタル変換方法７００を実行する場合、実質的に同じ結果が得られる限り、本出願は図７に示すプロセスのステップに限定されない。時間－デジタル変換方法７００は、以下のように要約される。

【0035】

ステップ７０２：第一の信号を送信して、第一の発振器を起動する。

【0036】

ステップ７０４：第二の信号を送信して、第二の発振器を起動する。

【0037】

ステップ７０６：第一の尾端出力信号が変化する回数をカウントし、そのカウントした回数を第一のカウント結果として記憶する。

【0038】

ステップ７０８：第一の始端発振ユニットの出力が変化するたびに、第一の尾端発振ユニット以外の、出力変化を伴う発振ユニットの数をカウントし、その発振ユニットの数を第二のカウント結果として記憶する。

【0039】

ステップ７１０：第一の遅延量と、第二の発振器を起動したときに記憶された第一のカウント結果および第二のカウント結果とに応じて、第一の変換信号を生成する。

【0040】

ステップ７１２：少なくとも第一の変換信号に応じて出力信号を生成する。

【0041】

当業者は、図１～図６の実施形態を読むと、時間－デジタル変換方法７００の詳細を容易に理解することができ、したがって、その詳細な説明は、簡潔にするために本明細書では省略している。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】