特許 7140775 シフトレジスタユニット及びその制御方法、ゲート駆動回路、表示装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2022-09-12

(45)【発行日】2022-09-21

(54)【発明の名称】シフトレジスタユニット及びその制御方法、ゲート駆動回路、表示装置

(51)【国際特許分類】

   G11C 19/28 20060101AFI20220913BHJP

   G09G 3/20 20060101ALI20220913BHJP

   G09G 3/36 20060101ALI20220913BHJP

【ＦＩ】

G11C19/28 230

G09G3/20 622E

G09G3/20 622G

G09G3/36

【請求項の数】 12

(21)【出願番号】P 2019554721

(86)(22)【出願日】2018-01-05

(65)【公表番号】

(43)【公表日】2020-07-02

(86)【国際出願番号】 CN2018071524

(87)【国際公開番号】W WO2018201750

(87)【国際公開日】2018-11-08

【審査請求日】2020-12-22

(31)【優先権主張番号】201710310290.3

(32)【優先日】2017-05-04

(33)【優先権主張国・地域又は機関】CN

(73)【特許権者】

【識別番号】510280589

【氏名又は名称】京東方科技集團股▲ふん▼有限公司

【氏名又は名称原語表記】ＢＯＥ ＴＥＣＨＮＯＬＯＧＹ ＧＲＯＵＰ ＣＯ．，ＬＴＤ．

【住所又は居所原語表記】Ｎｏ．１０ Ｊｉｕｘｉａｎｑｉａｏ Ｒｄ．，Ｃｈａｏｙａｎｇ Ｄｉｓｔｒｉｃｔ，Ｂｅｉｊｉｎｇ １０００１５，ＣＨＩＮＡ

(73)【特許権者】

【識別番号】512282165

【氏名又は名称】合肥▲シン▼晟光▲電▼科技有限公司

【氏名又は名称原語表記】ＨＥＦＥＩ ＸＩＮＳＨＥＮＧ ＯＰＴＯＥＬＥＣＴＲＯＮＩＣＳ ＴＥＣＨＮＯＬＯＧＹ ＣＯ．，ＬＴＤ．

【住所又は居所原語表記】Ｘｉｎｚｈａｎ Ｉｎｄｕｓｔｒｉａｌ Ｐａｒｋ，Ｈｅｆｅｉ，Ａｎｈｕｉ，２３００１２，Ｐ．Ｒ．ＣＨＩＮＡ

(74)【代理人】

【識別番号】100103894

【弁理士】

【氏名又は名称】家入 健

(72)【発明者】

【氏名】リー モン

(72)【発明者】

【氏名】ワン イン

【審査官】堀田 和義

(56)【参考文献】

【文献】中国特許出願公開第１０６４８６０４９（ＣＮ，Ａ）

【文献】中国特許出願公開第１０４００８７１７（ＣＮ，Ａ）

【文献】特開２０００－２７５６６９（ＪＰ，Ａ）

【文献】特表２０１７－５０９９１０（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｇ１１Ｃ １９／２８

Ｇ０９Ｇ ３／２０

Ｇ０９Ｇ ３／３６

(57)【特許請求の範囲】

【請求項1】

シフト駆動サブ回路と、プルダウンサブ回路と、出力サブ回路と、修復サブ回路とを備えるシフトレジスタユニットであって、
前記シフト駆動サブ回路は、信号入力端、第１クロック信号端、第２クロック信号端及び第１信号出力端に接続され；前記シフト駆動サブ回路は、前記第１クロック信号端の制御下で、前記信号入力端の電圧を保存するように構成されるか、又は前記信号入力端、前記第１クロック信号端及び前記第２クロック信号端の制御下で、前記第２クロック信号端の電圧を前記第１信号出力端に出力するように構成され、
前記出力サブ回路は、前記第１信号出力端、第１電圧端及び第２信号出力端に接続され；前記出力サブ回路は、前記第１信号出力端の制御下で、前記第１電圧端の電圧を前記第２信号出力端に出力するように構成され、
前記プルダウンサブ回路は、前記第１クロック信号端、第２電圧端、第３電圧端、前記第１信号出力端及び前記第２信号出力端に接続され；前記プルダウンサブ回路は、前記第１クロック信号端の制御下で、前記第１信号出力端と前記第２信号出力端の電圧を、それぞれ前記第２電圧端、前記第３電圧端にプルダウンし；
前記修復サブ回路は、前記信号入力端、前記第１クロック信号端、前記第２クロック信号端及び前記第１信号出力端に接続され、前記修復サブ回路は、前記信号入力端、前記第１クロック信号端及び前記第２クロック信号端の制御下で、前記第２クロック信号端の電圧を前記第１信号出力端に出力するように構成され、
前記シフトレジスタユニットは、前記第１信号出力端を介して次段のシフトレジスタユニットに信号を出力すると共に、前記第２信号出力端を介してゲート走査信号を出力するように構成され、
前記修復サブ回路は、第５トランジスタと第６トランジスタとを有し、前記第５トランジスタのゲートは、前記第１クロック信号端に接続され、前記第５トランジスタの第１極は、前記信号入力端に接続され、及び前記第５トランジスタの第２極は、前記第６トランジスタのゲートに接続され；前記第６トランジスタの第１極は前記第２クロック信号端に接続され、前記第６トランジスタの第２極は、前記第１信号出力端に接続される、
シフトレジスタユニット。

【請求項2】

前記シフト駆動サブ回路は、第１トランジスタと、第２トランジスタと、第３トランジスタと、第４トランジスタと、キャパシタとを備え、
前記第１トランジスタのゲートは前記第１クロック信号端に接続され、前記第１トランジスタの第１極は前記信号入力端に接続され、そして前記第１トランジスタの第２極は前記第２トランジスタの第２極に接続され、
前記第２トランジスタのゲートは前記第１クロック信号端に接続され、そして前記第２トランジスタの第１極は前記第４トランジスタのゲートに接続され、
前記第３トランジスタのゲートは前記第４トランジスタのゲートに接続され、前記第３トランジスタの第１極は前記第２クロック信号端に接続され、そして前記第３トランジスタの第２極は前記第１トランジスタの第２極に接続され、
前記第４トランジスタの第１極は前記第２クロック信号端に接続され、そして前記第４トランジスタの第２極は前記第１信号出力端に接続され、
前記キャパシタの一端は前記第４トランジスタのゲートに接続され、前記キャパシタの他端は、前記第４トランジスタの第２極に接続される、
請求項１に記載のシフトレジスタユニット。

【請求項3】

前記第５トランジスタと前記第６トランジスタのそれぞれのアスペクト比は、前記第４トランジスタのアスペクト比の１８％～２２％である、
請求項２に記載のシフトレジスタユニット。

【請求項4】

前記第５トランジスタと前記第６トランジスタのそれぞれのアスペクト比は、前記第４トランジスタのアスペクト比の約１８％～２２％である、
請求項２に記載のシフトレジスタユニット。

【請求項5】

前記プルダウンサブ回路は、第７トランジスタと、第８トランジスタとを備え、
前記第７トランジスタのゲートは前記第１クロック信号端に接続され、前記第７トランジスタの第１極は前記第１信号出力端に接続され、そして前記第７トランジスタの第２極は前記第２電圧端に接続され、
前記第８トランジスタのゲートは前記第１クロック信号端に接続され、前記第８トランジスタの第１極は前記第２信号出力端に接続され、そして前記第８トランジスタの第２極は前記第３電圧端に接続される、
請求項１に記載のシフトレジスタユニット。

【請求項6】

前記出力サブ回路は第９トランジスタを備え、前記第９トランジスタのゲートは前記第１信号出力端に接続され、前記第９トランジスタの第１極は前記第１電圧端に接続され、そして前記第９トランジスタの第２極は前記第２信号出力端に接続される、
請求項１に記載のシフトレジスタユニット。

【請求項7】

前記第２電圧端の出力電圧の振幅値は、前記第３電圧端の出力電圧の振幅値より大きくされる、請求項１に記載のシフトレジスタユニット。

【請求項8】

複数のカスケード接続された、請求項１－７のいずれかに記載のシフトレジスタユニットを備える、ゲート駆動回路。

【請求項9】

第１段のシフトレジスタユニットの信号入力端は、開始信号端に接続され、
前記第１段のシフトレジスタユニット以外、前段のシフトレジスタユニットの第１信号出力端は次段のシフトレジスタユニットの信号入力端に接続される、
請求項８に記載のゲート駆動回路。

【請求項10】

請求項８又は９に記載のゲート駆動回路を備える表示装置。

【請求項11】

さらに複数のゲート線を備え、
前記複数のゲート線のうちの少なくとも１本は、それぞれ前記ゲート駆動回路中の対応するシフトレジスタユニットの第２信号出力端に接続される、
請求項１０に記載の表示装置。

【請求項12】

請求項１－７のいずれかに記載のシフトレジスタユニットを駆動するための方法であって、一つの画像フレーム内において、前記方法は、
第１段階において、前記シフト駆動サブ回路は、前記第１クロック信号端の制御下で、前記信号入力端の電圧を保存し、
第５トランジスタは、前記第１クロック信号端の制御下で導通され、前記信号入力端の電圧が前記第５トランジスタを介して第６トランジスタに伝送され、前記第６トランジスタが導通されるように制御し、
前記プルダウンサブ回路は、前記第１クロック信号端の制御下で、前記第１信号出力端と前記第２信号出力端の電圧をそれぞれ前記第２電圧端、前記第３電圧端にプルダウンし、前記第２電圧端の出力電圧の振幅値は、前記第３電圧端の出力電圧の振幅値より大きくされ、
第２段階において、前記シフト駆動サブ回路は、前記信号入力端、前記第１クロック信号端及び前記第２クロック信号端の制御下で、前記第２クロック信号端の電圧を前記第１信号出力端に出力し、
前記出力サブ回路は、前記第１信号出力端の制御下で、前記第１電圧端の電圧を前記第２信号出力端に出力し、
修復サブ回路が、前記信号入力端、前記第１クロック信号端及び前記第２クロック信号端の制御下で、前記第２クロック信号端の電圧を前記第１信号出力端に出力し、ここで、前記修復サブ回路が、前記信号入力端、前記第１クロック信号端及び前記第２クロック信号端の制御下で、前記第２クロック信号端の電圧を前記第１信号出力端に出力することは、前記第６トランジスタが導通を維持し、前記第２クロック信号端の電圧を、前記第６トランジスタを介して前記第１信号出力端に出力することを含み、
第３段階において、前記プルダウンサブ回路は、前記第１クロック信号端の制御下で、前記第１信号出力端と前記第２信号出力端の電圧をそれぞれ前記第２電圧端、前記第３電圧端にプルダウンするステップを含む、
方法。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、表示技術分野に関し、特にシフトレジスタユニット及びその制御方法、ゲート駆動回路、表示装置に関するものである。

【背景技術】

【0002】

表示装置、例えばＴＦＴ－ＬＣＤ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ－Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ、薄膜トランジスタ-液晶ディスプレイ）には、表示領域と表示領域の周辺に位置する領域とに区画されるアレイ基板が設けられる。周辺の領域には、ゲート線を順次走査するためのゲートドライバが設けられている。既存のゲートドライバは、ＧＯＡ回路を構成するように、通常、ＧＯＡ（Ｇａｔｅ Ｄｒｉｖｅｒ ｏｎ Ａｒｒａｙ、ゲートドライバオンアレイ）設計を用いてＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ、薄膜トランジスタ）ゲートスイッチング回路を上述した周辺の領域に集積させ、これによって狭いフレームの設計を実現する。

【0003】

従来の技術において、ＧＯＡ回路は複数のカスケード接続されたシフトレジスタユニットを備え、各シフトレジスタユニットの出力端は、ゲート駆動信号をゲート線に入力するため、一行のゲート線に接続されている。前段のシフトレジスタユニットの出力端の信号は、次段のシフトレジスタユニットの入力信号とされている。この場合、次段のシフトレジスタユニットは、前段のシフトレジスタユニットから出力されるゲート走査信号に対して損失をもたらすが故に、ゲート走査信号の安定性が低下し、表示効果が低下する恐れがある。

【発明の概要】

【課題を解決するための手段】

【0004】

本開示の実施例は、以下のような技術案を採用する。

【0005】

本開示の実施例の第１態様に係わるシフトレジスタユニットは、シフト駆動サブ回路と、プルダウンサブ回路と、出力サブ回路とを備え、前記シフト駆動サブ回路は、信号入力端、第１クロック信号端、第２クロック信号端及び第１信号出力端に接続され、前記シフト駆動サブ回路は、前記第１クロック信号端の制御下で、前記信号入力端の電圧を保存したり、及び前記信号入力端、前記第１クロック信号端及び前記第２クロック信号端の制御下で前記第２クロック信号端の電圧を前記第１信号出力端に出力したりするように構成され；前記出力サブ回路は、前記第１信号出力端、前記第１電圧端及び前記第２信号出力端に接続され；前記出力サブ回路は、前記第１信号出力端の制御下で、前記第１電圧端の電圧を前記第２信号出力端に出力するように構成され；前記プルダウンサブ回路は、前記第１クロック信号端、第２電圧端、第３電圧端、前記第１信号出力端及び前記第２信号出力端に接続され；前記プルダウンサブ回路は、前記第１クロック信号端の制御下で、前記第１信号出力端と前記第２信号出力端の電圧をそれぞれ前記第２電圧端、前記第３電圧端にプルダウンするように構成され；前記シフトレジスタユニットは、前記第１信号出力端を介して次段のシフトレジスタユニットに信号を出力すると共に、前記第２信号出力端を介してゲート走査信号を出力するように構成される。

【0006】

選択的には、前記シフト駆動サブ回路は、第１トランジスタと、第２トランジスタと、第３トランジスタと、第４トランジスタと、キャパシタとを有し、前記第１トランジスタのゲートは、前記第１クロック信号端に接続され、前記第１トランジスタの第１極は、前記信号入力端に接続され、及び前記第１トランジスタの第２極は、前記第２トランジスタの第２極に接続され、前記第２トランジスタのゲートは前記第１クロック信号端に接続され、及び前記第２トランジスタの第１極は前記第４トランジスタのゲートに接続され、前記第３トランジスタのゲートは前記第４トランジスタのゲートに接続され、前記第３トランジスタの第１極は前記第２クロック信号端に接続され、及び前記第３トランジスタの第２極は前記第１トランジスタの第２極に接続され、前記第４トランジスタの第１極は前記第２クロック信号端に接続され、及び前記第４トランジスタの第２極は前記第１クロック信号端に接続され、前記キャパシタの一端は前記第４トランジスタのゲートに接続され、及び前記キャパシタの他端は前記第４トランジスタの第２極に接続される。

【0007】

選択的には、前記シフトレジスタユニットは、さらに修復サブ回路を備え、前記修復サブ回路は、前記信号入力端、前記第１クロック信号端、前記第２クロック信号端及び前記第１信号出力端に接続され、前記修復サブ回路は、前記信号入力端、前記第１クロック信号端及び前記第２クロック信号端の制御下で、前記第２クロック信号端の電圧を前記第１信号出力端に出力するように構成される。

【0008】

選択的には、前記修復サブ回路は、第５トランジスタと第６トランジスタとを有し；前記第５トランジスタのゲートは、第１クロック信号端に接続され、前記第５トランジスタの第１極は、信号入力端に接続され、及び前記第５トランジスタの第２極は、前記第６トランジスタのゲートに接続され；前記第６トランジスタの第１極は前記第２クロック信号端に接続され、及び前記第６トランジスタの第２極は、前記第１信号出力端に接続され；前記シフト駆動サブ回路が前記第４トランジスタを備える場合、前記第５トランジスタと前記第６トランジスタのそれぞれのアスペクト比は、前記第４トランジスタのアスペクト比の１８％～２２％、又は約１８％～２２％である。

【0009】

選択的には、前記プルダウンサブ回路は、第７トランジスタと第８トランジスタとを有し；前記第７トランジスタのゲートは、前記第１クロック信号端に接続され、前記第７トランジスタの第１極は、前記第１信号出力端に接続され、及び第７トランジスタの第２極は、前記第２電圧端に接続され；前記第８トランジスタのゲートは、前記第１クロック信号端に接続され、前記第８トランジスタの第１極は、前記第２信号出力端に接続され、及び前記第８トランジスタの第２極は、前記第３電圧端に接続される。

【0010】

選択的には、前記出力サブ回路は、第９トランジスタを有し、前記第９トランジスタのゲートは、前記第１信号出力端に接続され、第１極は前記第１電圧端に接続され、第２極は前記第２信号出力端に接続される。
選択的には、前記第２電圧端の出力電圧の振幅値は、前記第３電圧端の出力電圧の振幅値より大きくされる。
選択的には、前記修復サブ回路は、第５トランジスタと第６トランジスタとを有する。前記第５トランジスタのゲートは、第１クロック信号端に接続され、前記第５トランジスタの第１極は、信号入力端に接続され、及び前記第５トランジスタの第２極は、前記第６トランジスタのゲートに接続され。前記第６トランジスタの第１極は前記第２クロック信号端に接続され、前記第６トランジスタの第２極は、前記第１信号出力端に接続される。

【0011】

本開示の実施例の第２態様に係わるゲート駆動回路は、複数のカスケード接続された、第１態様に記載のいずれかのシフトレジスタユニットを備える。
選択的には、第１段のシフトレジスタユニットの信号入力端は開始信号端に接続され、前記第１段のシフトレジスタユニット以外の前段のシフトレジスタユニットの第１信号出力端は、次段のシフトレジスタユニットの信号入力端に接続される。

【0012】

本開示の実施例の第３態様に係る表示装置は、第２態様に記載のゲート駆動回路を備える。
選択的には、表示装置はさらに複数のゲート線を備える。前記複数のゲート線のうちの少なくとも１本は、それぞれ前記ゲート駆動回路中の対応するシフトレジスタユニットの第２信号出力端に接続される。

【0013】

本開示の実施例の第４態様は、第１態様に記載のいずれかのシフトレジスタユニットを駆動するための方法であって、１つの画像フレーム内において、前記方法は、第１段階において、前記シフト駆動サブ回路は、前記第１クロック信号端の制御下で、前記信号入力端の電圧を保存し、前記プルダウンサブ回路は、前記第１クロック信号端の制御下で、前記第１信号出力端と前記第２信号出力端の電圧をそれぞれ前記第２電圧端、前記第３電圧端にプルダウンサブし、前記第２電圧端の出力電圧の振幅値は、前記第３電圧端の出力電圧の振幅値より大きくされ；第２段階において、前記シフト駆動サブ回路は、前記信号入力端、前記第１クロック信号端及び前記第２クロック信号端の制御下で、前記第２クロック信号端の電圧を前記第１信号出力端に出力し、前記出力サブ回路は、前記第１信号出力端の制御下で、前記第１電圧端の電圧を前記第２信号出力端に出力し；第３段階において、前記プルダウンサブ回路は、前記第１クロック信号端の制御下で、前記第１信号出力端と前記第２信号出力端の電圧をそれぞれ前記第２電圧端、前記第３電圧端にプルダウンするステップを含む方法を提供する。

【0014】

選択的には、前記シフトレジスタユニットがさらに前記修復サブ回路を備え、前記方法は、前記第２段階において、前記修復サブ回路が、前記信号入力端、前記第１クロック信号端及び前記第２クロック信号端の制御下で、前記第２クロック信号端の電圧を前記第１信号出力端に出力するステップをさらに含む。

【図面の簡単な説明】

【0015】

本開示の実施例における技術案、又は従来技術における技術案をより明確的に説明するため、以下、実施例又は従来技術の説明に用いる必要な図面を簡単に説明する。言うまでもなく、以下の説明における図面は、本開示の幾つかの例示であり、当業者であれば、格別創意を要することなく、これらの図面に基づく他の図面を得られる。

【0016】

【図1】本開示の実施例に係るシフトレジスタユニットの概略構成図である。

【図2】図１における各サブ回路の具体的な概略構成図である。

【図3】本開示の実施例に係るもう１つのシフトレジスタユニットの概略構成図である。

【図4】図３における各サブ回路の具体的な概略構成図である。

【図5】図４に示すシフトレジスタユニットを駆動するための各制御信号のタイミング図である。

【図6】図４におけるシフト駆動サブ回路を分離した後のシフトレジスタユニットの概略構造図である。

【図7】複数の図４に示すシフトレジスタユニットを用いてカスケード接続されたゲート駆動回路の概略構成図である。

【発明を実施するための形態】

【0017】

本開示の実施例における図面を参照し、本開示の実施例における技術案を明確かつ完全に説明する。無論、ここに記載された実施例はあくまで本開示の実施例の一部のみであり、全ての実施例ではないと理解されるべきである。本開示における実施例に基づき、当業者が格別の創意がなく容易に想到できる他のすべての実施例は、本開示の権利範囲に含まれるものとする。

【0018】

本開示の実施例は、ＧＯＡ回路における次段のシフトレジスタユニットが前段のシフトレジスタユニットから出力されるゲート走査信号を影響する確率を低減可能なシフトレジスタユニット及びその制御方法、ゲート駆動回路、表示装置を提供する。

【0019】

上述した問題を解決するため、本開示の実施例は、シフトレジスタユニット及びその制御方法、ゲート駆動回路、表示装置を提供する。このシフトレジスタユニットは、シフト駆動サブ回路と、プルダウンサブ回路と、出力サブ回路とを備える。シフト駆動サブ回路は、信号入力端、第１クロック信号端、第２クロック信号端及び第１信号出力端に接続されている。シフト駆動サブ回路は、第１クロック信号端の制御下で、信号入力端の電圧を保存したり、及び信号入力端、第１クロック信号端及び第２クロック信号端の制御下で、第２クロック信号端の電圧を第１信号出力端に出力したりするように構成される。出力サブ回路は、第１信号出力端、第１電圧端及び第２信号出力端に接続されている。出力サブ回路は、第１信号出力端の制御下で、第１電圧端の電圧を第２信号出力端に出力するように構成される。プルダウンサブ回路は、第１クロック信号端、第２電圧端、第３電圧端、第１信号出力端及び第２信号出力端に接続されている。プルダウンサブ回路は、第１クロック信号端の制御下で、第１信号出力端と第２信号出力端の電圧をそれぞれ第２電圧端、第３電圧端にプルダウンするように構成される。ここでは、第２電圧端の出力電圧の振幅値は、第３電圧端の出力電圧の振幅値より大きくされる。

【0020】

上述から明らかなように、本開示の実施例に係るシフトレジスタユニットは、第１信号出力端と第２信号出力端とを備える。このように、上記複数のシフトレジスタユニットのカスケード接続を採用してゲート駆動回路を構成する場合には、前段のシフトレジスタユニットの第１信号出力端と次段のシフトレジスタユニットの信号入力端とが接続されている。また、各段のシフトレジスタユニットの第２信号出力端は、ゲート線にゲート走査信号を出力するように、ゲート線と接続するように構成される。こうして、一方では、各シフトレジスタユニットの第２信号出力端は、次段のシフトレジスタユニットに接続する必要がないため、該第２信号出力端から出力されるゲート走査信号は、次段のシフトレジスタユニットの影響を受けないことになる。これにより、シフトレジスタユニットから出力されるゲート走査信号を安定させ、損失を減少することができる。他方では、上記シフトレジスタユニットにおけるプルダウンサブ回路は、それぞれ第２電圧端と第３電圧端である二種の電圧に接続されている。第２電圧端の出力電圧の振幅値が第３電圧端の出力電圧の振幅値より大きくされるため、第２電圧端により第１信号出力端の電圧を十分にプルダウンすることができ、これによって該シフトレジスタユニットが非出力段階、即ちゲート駆動信号を出力しない段階にある時、第１信号出力端及び該第１信号出力端によって制御される第２信号出力端の誤り出力を回避でき、シフトレジスタユニットから出力されるゲート走査信号の安定性をさらに向上させることができる。

【0021】

これに基づき、本願の実施例は、図１に示すように、シフト駆動サブ回路１０と、プルダウンサブ回路２０と、出力サブ回路３０とを備えるシフトレジスタユニットを提供する。

【0022】

シフト駆動サブ回路１０は、信号入力端ＩＮＰＵＴ、第１クロック信号端ＣＬＫ１、第２クロック信号端ＣＬＫ２及び第１信号出力端ＣＲに接続されている。該シフト駆動サブ回路１０は、第１クロック信号端ＣＬＫ１の制御下で、信号入力端ＩＮＰＵＴの電圧を保存したり、及び信号入力端ＩＮＰＵＴ、第１クロック信号端ＣＬＫ１及び第２クロック信号端ＣＬＫ２の制御下で、第２クロック信号端ＣＬＫ２の電圧を第１信号出力端ＣＲに出力したりするように構成される。

【0023】

出力サブ回路３０は、第１信号出力端ＣＲ、第１電圧端ＶＤＤ及び第２信号出力端ＯＵＴに接続されている。出力サブ回路３０は、第１信号出力端ＣＲの制御下で、第１電圧端ＶＤＤの電圧を第２信号出力端ＯＵＴに出力するように構成される。

【0024】

プルダウンサブ回路２０は、第１クロック信号端ＣＬＫ１、第２電圧端ＶＳＳＬ、第３電圧端ＶＳＳ、第１信号出力端ＣＲ及び第２信号出力端ＯＵＴに接続されている。プルダウンサブ回路２０は、第１クロック信号端ＣＬＫ１の制御下で、第１信号出力端ＣＲと第２信号出力端ＯＵＴの電圧をそれぞれ第２電圧端ＶＳＳＬ、第３電圧端ＶＳＳにプルダウンするように構成される。

【0025】

なお、第２電圧端ＶＳＳＬの出力電圧の振幅値は、第３電圧端ＶＳＳの出力電圧の振幅値より大きくされる。例えば、第２電圧端ＶＳＳＬが出力する電圧の振幅値は、１０であってもよいし、第３電圧端ＶＳＳが出力する電圧の振幅値は５であってもよい。

【0026】

上述から明らかなように、本開示の実施例に係るシフトレジスタユニットは、第１信号出力端ＣＲと第２信号出力端ＯＵＴとを備える。このように、上記複数のシフトレジスタユニットのカスケード接続を採用してゲート駆動回路を構成する場合、前段のシフトレジスタユニットの第１信号出力端ＣＲと次段のシフトレジスタユニットの信号入力端ＩＮＰＵＴとが接続される。また、各段のシフトレジスタユニットの第２信号出力端ＯＵＴは、ゲート線にゲート走査信号を出力するように、ゲート線と接続するように構成される。その結果、一方では、各シフトレジスタユニットの第２信号出力端ＯＵＴは、次段のシフトレジスタユニットに接続する必要がないため、該第２信号出力端ＯＵＴから出力されるゲート走査信号は、次段のシフトレジスタユニットから影響を受けることがない。こうして、シフトレジスタユニットから出力されるゲート走査信号を安定させ、損失を減少することができる。他方では、上記シフトレジスタユニットにおけるプルダウンサブ回路２０は、それぞれ第２電圧端ＶＳＳＬと第３電圧端ＶＳＳである２種の電圧に接続される。第２電圧端ＶＳＳＬの出力電圧の振幅値が第３電圧端ＶＳＳの出力電圧の振幅値より大きくされるため、第２電圧端ＶＳＳＬにより第１信号出力端ＣＲの電圧を十分プルダウンすることができる。こうして、該シフトレジスタユニットが非出力段階、即ちゲート駆動信号を出力しない段階にある時、第１信号出力端ＣＲ及び該第１信号出力端ＣＲによって制御される第２信号出力端ＯＵＴの誤り出力を回避でき、シフトレジスタユニットから出力されるゲート走査信号の安定性をさらに向上させることができる。

【0027】

選択的には、上記シフト駆動サブ回路１０の構造は、図２に示すように、第１トランジスタＴ１と、第２トランジスタＴ２と、第３トランジスタＴ３と、第４トランジスタＴ４と、キャパシタＣとを備えることができる。

【0028】

なお、第１トランジスタＴ１のゲートは、第１クロック信号端ＣＬＫ１に接続され、第１トランジスタＴ１の第１極は、信号入力端ＩＮＰＵＴに接続され、及び第１トランジスタＴ１の第２極は、第２トランジスタＴ２の第２極に接続される。

【0029】

第２トランジスタＴ２のゲートは、第１クロック信号端ＣＬＫ１に接続され、及び第２トランジスタＴ２の第１極は、第４トランジスタＴ４のゲートに接続される。

【0030】

第３トランジスタＴ３のゲートは、第４トランジスタＴ４のゲートに接続され、第３トランジスタＴ３の第１極は、第２クロック信号端ＣＬＫ２に接続され、及び第３トランジスタＴ３の第２極は、第１トランジスタＴ１の第２極に接続される。

【0031】

第４トランジスタＴ４の第１極は、第２クロック信号端ＣＬＫ２に接続され、及び第４トランジスタＴ４の第２極は、第１信号出力端ＣＲに接続される。

【0032】

キャパシタＣの一端は、第４トランジスタＴ４のゲートに接続され、及びキャパシタＣの他端は、第４トランジスタＴ４の第２極に接続されている。

【0033】

これに基づき、上記シフト駆動サブ回路１０におけるトランジスタの異常発生による該シフトレジスタユニットの動作不能を回避するため、選択的には、図３に示すように、本開示の実施例に係るシフトレジスタユニットは、修復サブ回路４０をさらに備える。

【0034】

なお、該修復サブ回路４０は、信号入力端ＩＮＰＵＴ、第１クロック信号端ＣＬＫ１、第２クロック信号端ＣＬＫ２及び第１信号出力端ＣＲに接続される。該修復サブ回路４０は、信号入力端ＩＮＰＵＴ、第１クロック信号端ＣＬＫ１及び第２クロック信号端ＣＬＫ２の制御下で、第２クロック信号端ＣＬＫ２の電圧を第１信号出力端ＣＲに出力するように構成される。

【0035】

こうして、シフト駆動サブ回路１０におけるトランジスタに異常が発生することにより、シフト駆動サブ回路１０が正常に動作しなくても、該修復サブ回路４０は、シフト駆動サブ回路１０を置き換えることができる。信号入力端ＩＮＰＵＴ、第１クロック信号端ＣＬＫ１及び第２クロック信号端ＣＬＫ２の制御下で、出力サブ回路３０は、第１信号出力端ＣＲから出力された信号を正常に受信することができるように、第２クロック信号端ＣＬＫ２の電圧を第１信号出力端ＣＲに出力する。該第１信号出力端ＣＲの制御下で、第２信号出力端ＯＵＴに接続されるゲート線にゲート走査信号を出力するように、第１電圧端ＶＤＤの電圧を該第２信号出力端ＯＵＴに出力する。

【0036】

具体的には、上記修復サブ回路は、図４に示すように、第５トランジスタＴ５と第６トランジスタＴ６とを備える。

【0037】

なお、第５トランジスタＴ５のゲートは、第１クロック信号端ＣＬＫ１に接続され、第５トランジスタＴ５の第１極は、信号入力端ＩＮＰＵＴに接続され、及び第５トランジスタＴ５の第２極は、第６トランジスタＴ６のゲートに接続される。

【0038】

第６トランジスタＴ６の第１極は、第２クロック信号端ＣＬＫ２に接続され、及び第６トランジスタＴ６の第２極は、第１信号出力端ＣＲに接続される。

【0039】

更に、上記シフト駆動サブ回路１０が第４トランジスタＴ４を備えた場合、該第５トランジスタＴ５と第６トランジスタＴ６のそれぞれのアスペクト比は、第４トランジスタＴ４のアスペクト比の１８％～２２％、又は約１８％～２２％である。こうして、第５トランジスタＴ５と第６トランジスタＴ６のアスペクト比は比較的大きいので、それら自体は、ある程度の寄生容量を有する。該シフトレジスタユニットがゲート走査信号を出力する必要がある場合、上記の寄生容量は第６トランジスタＴ６を導通状態に維持することができ、これにより、該第６トランジスタＴ６を介して第１信号出力端ＣＲに出力される信号を安定に維持することができる。本願の発明者は、該第５トランジスタＴ５と第６トランジスタＴ６のそれぞれのアスペクト比が第４トランジスタＴ４のアスペクト比の１８％、２０％及び２２％である場合について、それぞれ実験を行った。実験結果によれば、上記の寄生容量は第６トランジスタＴ６を導通状態に維持することができ、これにより、該第６トランジスタＴ６を介して第１信号出力端ＣＲに出力される信号を安定に維持することができる。

【0040】

また、図２又は図４に示すように、上記の該プルダウンサブ回路２０は、第７トランジスタＴ７と第８トランジスタＴ８とを備える。

【0041】

第７トランジスタＴ７のゲートは、第１クロック信号端ＣＬＫ１に接続され、第７トランジスタＴ７の第１極は、第１信号出力端ＣＲに接続され、及び第７トランジスタＴ７の第２極は、第２電圧端ＶＳＳＬに接続される。

【0042】

第８トランジスタＴ８のゲートは第１クロック信号端ＣＬＫ１に接続され、第８トランジスタＴ８の第１極は第２信号出力端ＯＵＴに接続され、及び第８トランジスタＴ８の第２極は、第３電圧端ＶＳＳに接続される。

【0043】

出力サブ回路３０は、第９トランジスタＴ９を備え、該第９トランジスタＴ９のゲートは第１信号出力端ＣＲに接続され、第９トランジスタＴ９の第１極は第１電圧端ＶＤＤに接続され、及び第９トランジスタＴ９の第２極は第２信号出力端ＯＵＴに接続される。ここでは、上記した第９トランジスタＴ９と第４トランジスタＴ４のアスペクト比は略等しく、いずれも駆動トランジスタとして用いることができる。

【0044】

ここで、説明すべきなのは、上記トランジスタは、Ｎ型トランジスタ又はＰ型トランジスタであってもよい。上記トランジスタが全てＮ型トランジスタである場合、上記トランジスタの第１極はドレインであり、その第２極はソースである。上記トランジスタが全てＰ型トランジスタである場合、上記トランジスタの第１極はソースであり、その第２極はドレインである。

【0045】

これに基づき、該シフトレジスタユニットに接続された表示領域内のトランジスタがＮ型トランジスタである場合、上記第１電圧端ＶＤＤは、正電圧、例えば１０Ｖを出力する。該シフトレジスタユニットに接続された表示領域内のトランジスタがＰ型トランジスタである場合、上記第１電圧端ＶＤＤは、負電圧、例えば－１０Ｖを出力する。
なお、第１クロック信号端ＣＬＫ１と第２クロック信号端ＣＬＫ２から出力される信号の電圧の振幅値は同じであるが、方向は逆である。例えば、第１クロック信号端ＣＬＫ１と第２クロック信号端ＣＬＫ２は、ピーク位置での電圧の振幅値が１５であってもよく、ボトム位置での電圧の振幅値が－１５であってもよい。

【0046】

以下、図５に示す信号タイミング図を参照しながら、図４に示すシフトレジスタユニットの駆動方法を詳しく説明する。以下の記述は、該シフトレジスタユニットにおけるトランジスタと、表示領域内の該シフトレジスタユニットに接続されるトランジスタとが、いずれもＮ型トランジスタである場合を例とする。ここでは、第１電圧端ＶＤＤは正電圧、例えば１０Ｖを出力し、第２電圧端ＶＳＳＬは負電圧、例えば－１０Ｖを出力し、第３電圧端ＶＳＳは負電圧、例えば－５Ｖを出力するとした。

【0047】

図５に示すように、一つの画像フレームにおいて、第１段階Ｐ１と、第２段階Ｐ２と、第３段階Ｐ３とを有する。上記一つの画像フレーム内において、図４に示す各トランジスタの導通遮断状態は以下のようである。

【0048】

第１段階Ｐ１では、ＣＬＫ１＝１、ＣＬＫ２＝０、ＩＮＴＰＵＴ＝１、ＣＲ＝０、そしてＯＵＴ＝０であり、ここで、「１」はハイレベル、「０」はローレベルを表す。
この場合、第１クロック信号端ＣＬＫ１がハイレベルを出力し、第１トランジスタＴ１、第２トランジスタＴ２、第７トランジスタＴ７及び第８トランジスタＴ８が導通になる。信号入力端ＩＮＰＵＴが出力するハイレベルは、第１トランジスタＴ１及び第２トランジスタＴ２を介してキャパシタＣに出力され、さらに該キャパシタＣにより上記のハイレベルを保存する。

【0049】

また、第５トランジスタＴ５は導通され、信号入力端ＩＮＰＵＴから出力されたハイレベルは、第６トランジスタＴ６のゲートに伝送され、該第６トランジスタＴ６が導通され、第２クロック信号端ＣＬＫ２から出力されたローレベルは、第６トランジスタＴ６を介して第１信号出力端ＣＲに出力される。

【0050】

これに基づき、第１信号出力端ＣＲの電圧をリセットするように、第７トランジスタＴ７を介して第１信号出力端ＣＲの電圧を第２電圧端ＶＳＳＬにプルダウンし、これにより、第９トランジスタＴ９は遮断状態になる。第２信号出力端ＯＵＴの電圧をリセットするように、第８トランジスタＴ８を介して第２信号出力端ＯＵＴの電圧を第３電圧端ＶＳＳにプルダウンする。

【0051】

なお、第３トランジスタＴ３と第４トランジスタＴ４が導通可能であるが、この段階では第２クロック信号端ＣＬＫ２がローレベルを出力するので、第１信号出力端ＣＲの電位に影響を与えることがない。

【0052】

以上により、第１段階Ｐ１は、該シフトレジスタユニットの第１信号出力端ＣＲ及び第２信号出力端ＯＵＴの電圧をリセットするためのリセット段階であり、前の画像フレームの上述した２つの出力端の残留電圧による現画像フレームの表示への影響の回避を図る。

【0053】

第２段階Ｐ２では、ＣＬＫ１＝０、ＣＬＫ２＝１、ＩＮＴＰＵＴ＝０、ＣＲ＝１、そしてＯＵＴ＝１である。

【0054】

この場合、第１クロック信号端ＣＬＫ１がローレベルを出力し、第１トランジスタＴ１、第２トランジスタＴ２、第７トランジスタＴ７及び第８トランジスタＴ８が遮断される。キャパシタＣが第１段階Ｐ１で保存されたハイレベルをリリースする作用により、第４トランジスタＴ４が導通され、第２クロック信号端ＣＬＫ２から出力されるハイレベルは、第１信号出力端ＣＲに出力される。この時、該第２信号出力端ＯＵＴに接続されるゲート線にゲート走査信号を受信させるように、第９トランジスタＴ９が導通され、第１電圧端ＶＤＤのハイレベルは、第９トランジスタＴ９を介して第２信号出力端ＯＵＴに出力される。

【0055】

さらに、第６トランジスタＴ６は、自体の寄生容量の作用により、ノードＮ＿１の電位をさらに上昇させることで、第６トランジスタＴ６を導通状態に維持することができ、第２クロック信号端ＣＬＫ２から出力されるハイレベルを、該第６トランジスタＴ６を介して第１信号出力端ＣＲに出力させる。この場合、キャパシタＣのカップリング作用により、ノードＱの電位をさらに上昇させる。

【0056】

これに基づき、第３トランジスタＴ３が導通状態に維持され、第２クロック信号端ＣＬＫ２から出力されるハイレベルを、該第３トランジスタＴ３を介してノードＮ＿２（即ち第２トランジスタＴ２のソース）に出力させ、これにより該第２トランジスタＴ２のソースがフローティング（Ｆｌｏａｔｉｎｇ）状態にあるのを回避することができる。この場合、第２トランジスタＴ２のゲート・ソース間電圧Ｖｇｓは、Ｖｇｓ＝ＣＬＫ１－ＣＬＫ２である。この時、ＣＬＫ１はローレベル、例えば－１５Ｖを入力し、ＣＬＫ２はハイレベル、例えば１５Ｖを入力するため、上記のＶｇｓ＝－３０Ｖ＜０Ｖである。これにより、第２トランジスタＴ２は、良好な遮断状態にあることを確保することができ、第２トランジスタＴ２のこの段階でのリーク電流を減少し、ひいてはリーク電流を減少してノードＱの電位のリスクを低下させることができる。この時、ノードＱは安定にハイレベルに維持されることができ、ひいては第４トランジスタＴ４は安定な導通状態に維持されることができ、これにより、第１信号出力端ＣＲに安定したハイレベルを出力させ得る。この場合、第２信号出力端ＯＵＴは、第１電圧端ＶＤＤの電圧のフルスイング出力が可能となり、ひいては消費電力を低減し、該シフトレジスタユニットの安定性を向上させることができる。

【0057】

以上により、この段階において、第１信号出力端ＣＲと第２信号出力端ＯＵＴは、いずれもハイレベルを出力するため、上記段階は、該シフトレジスタユニットに接続されるゲート線にゲート走査信号を提供するための、該シフトレジスタユニットの出力段階である。

【0058】

第３段階Ｐ３では、ＣＬＫ１＝１、ＣＬＫ２＝０、ＩＮＴＰＵＴ＝０、ＣＲ＝０、そしてＯＵＴ＝０である。

【0059】

この場合、第７トランジスタＴ７と第８トランジスタＴ８を導通させるように、第１クロック信号端ＣＬＫ１はハイレベルを出力し、これにより、該第７トランジスタＴ７を介して第１信号出力端ＣＲの電圧を第２電圧端ＶＳＳＬにプルダウンさせ、さらに第８トランジスタＴ８を介して第２信号出力端ＯＵＴの電圧を第３電圧端ＶＳＳにプルダウンさせる。これにより、第１信号出力端ＣＲと第２信号出力端ＯＵＴをリセットすることができる。

【0060】

以上により、第３段階Ｐ３は、該シフトレジスタユニットのリセット段階である。また、次の画像フレームが到来する前に、第１クロック信号端ＣＬＫ１がハイレベルを出力する状況下、該シフトレジスタユニットは、上記の第３段階Ｐ３を繰り返して実行する。

【0061】

以上により、該シフトレジスタユニットは、第２段階Ｐ２のみでゲート走査信号を出力するため、上記の第２段階Ｐ２の以外、一つの画像フレーム内の他の時間は、すべて該シフトレジスタユニットの非出力段階である。

【0062】

また、上記の第２電圧端ＶＳＳＬの出力電圧の振幅値は、第３電圧端ＶＳＳの出力電圧の振幅値より大きくされるため、第７トランジスタＴ７の作用下で、第２電圧端ＶＳＳＬによって第１信号出力端ＣＲの電圧を十分プルダウンさせることができ、これによって該シフトレジスタユニットが上記非出力段階にある時、第１信号出力端ＣＲ及び該第１信号出力端ＣＲによって制御される第２信号出力端ＯＵＴの誤り出力を回避でき、ひいてはシフトレジスタユニットから出力されるゲート走査信号の安定性をさらに向上させることができる。

【0063】

説明すべきなのは、本開示の実施例において、シフト駆動サブ回路１０のいずれか１つの素子に異常が発生した場合、該シフトレジスタユニットは、上述シフト駆動サブ回路１０を分離することができる。この場合、図６に示すように、上記シフト駆動サブ回路１０に代えて、第５トランジスタＴ５と第６トランジスタＴ６からなる修復サブ回路４０を利用することができる。ここでは、該修復サブ回路４０の、図５に示す３つの段階での導通遮断状態は、上記と同様であり、その説明を省略する。

【0064】

なお、本開示の実施例においてシフト駆動サブ回路１０は、修復サブ回路４０と同時に該シフトレジスタユニットに存在することができ、シフト駆動サブ回路１０に異常が発生した後、修復サブ回路４０は、自動的にシフト駆動サブ回路１０に代えて作動する。又は、製品の製造過程において、初期に修復サブ回路４０とシフト駆動サブ回路１０とを分離させて、この２つのサブ回路間の干渉を回避する。シフト駆動サブ回路１０に異常が発生した後、金属ワイヤに塗布することにより修復サブ回路４０を信号入力端ＩＮＰＵＴ、第１クロック信号端ＣＬＫ１、第２クロック信号端ＣＬＫ２及び第１信号出力端ＣＲと電気的に接続させ、シフト駆動サブ回路１０に代えて修復サブ回路４０を動作させる。

【0065】

なお、該修復サブ回路４０における第６トランジスタＴ６のアスペクト比は、第４トランジスタＴ４のアスペクト比の１８％～２２％、又は約１８％～２２％であるため、上記の第２段階Ｐ２において、該第６トランジスタＴ６は、自体の寄生容量により、図５に示すように、ノードＮ＿１の電位をさらに上昇させることができ、ひいては第６トランジスタＴ６の安定した導通状態を維持可能に確保することができる。

【0066】

もちろん、上述した説明は、シフトレジスタユニットにおけるトランジスタと、表示領域内の該シフトレジスタユニットに接続されるトランジスタとが、いずれもＮ型トランジスタである場合を例とする。シフトレジスタユニットにおけるトランジスタと、表示領域内の該シフトレジスタユニットに接続されるトランジスタとが、いずれもＰ型トランジスタである場合、該シフトレジスタユニットの制御方法は、図５における一部の制御信号を反転させる以外、上述した制御方法と同様である。

【0067】

本願の実施例は、図７に示すように、多段の、上記いずれか１つのシフトレジスタユニット（ＲＳ１、ＲＳ２、…、ＲＳｎ）を備えるゲート駆動回路を提供する。上記の多段シフトレジスタユニット（ＲＳ１、ＲＳ２、…、ＲＳｎ）は、それぞれの第２信号出力端ＯＵＴによって、ゲート線（Ｇ１、Ｇ２、…、Ｇｎ）を順次に走査する。なお、図５には、第１行から第９行のゲート線（Ｇ１、Ｇ２、…、Ｇ９）が順次受信したゲート走査信号（ＯＵＴ１、ＯＵＴ２、…、ＯＵＴ９）が示される。

【0068】

なお、第１段シフトレジスタユニットＲＳ１の信号入力端は、開始信号端ＳＴＶに接続される。

【0069】

説明すべきなのは、該シフトレジスタユニットにおけるトランジスタが全てＮ型トランジスタの場合、該開始信号端ＳＴＶはハイレベル、例えば１５Ｖを出力し；該シフトレジスタユニットにおけるトランジスタが全てＰ型トランジスタの場合、該開始信号端ＳＴＶはハイレベル、例えば－１５Ｖを出力する。

【0070】

これに基づき、第１段のシフトレジスタユニットＲＳ１以外、前段のシフトレジスタユニットの第１信号出力端ＣＲは、次段のシフトレジスタユニットの信号入力端ＩＮＰＵＴと接続される。最終段のシフトレジスタユニットＲＳｎの第１信号出力端ＣＲは、アイドル状態であってもよい。

【0071】

説明すべきなのは、各段のシフトレジスタユニットの第１クロック信号入力端ＣＬＫ１と第２クロック信号入力端ＣＬＫ２から出力される信号が、図５に示す波形の周波数、振幅と同様だが、位相を逆にさせるため、図７に示すように、隣接する２段のシフトレジスタユニットの第１クロック信号入力端ＣＬＫ１と第２クロック信号入力端ＣＬＫ２を、それぞれ第１システムクロック信号入力端ｃｌｋと第２システムクロック信号入力端ｃｌｋｂに交互に接続させることができる。例えば、第１段のシフトレジスタユニットＲＳ１の第１クロック信号入力端ＣＬＫ１は、第１システムクロック信号入力端ｃｌｋに接続され、第２クロック信号入力端ＣＬＫ２は、第２システムクロック信号入力端ｃｌｋｂに接続され；第２段のシフトレジスタユニットＲＳ２の第１クロック信号入力端ＣＬＫ１は、第２システムクロック信号入力端ｃｌｋｂに接続され、第２クロック信号入力端ＣＬＫ２は、第１システムクロック信号入力端ｃｌｋに接続される。以下のシフトレジスタユニットの接続方法は、上記と同様であり、ここでその説明を省略する。

【0072】

本願の実施例は、上述したゲート駆動回路を備える表示装置を提供する。この表示装置は、上記ゲート駆動回路と同様の有益な効果を奏するため、ここでその説明を省略する。

【0073】

本発明の実施例において、表示装置は、具体的に、液晶表示装置を含んでもよく、例えば、該表示装置は、液晶ディスプレイ、液晶テレビ、デジタルフォトフレーム、携帯電話、又はタブレット型コンピュータ等の、表示機能を有するいかなる製品又は部品であり得る。

【0074】

本願の実施例は、上述したいずれか一つのシフトレジスタユニットを駆動するための方法を提供する。一つの画像フレーム内において、該方法は、以下の段階を含む。

【0075】

図５に示す第１段階Ｐ１において、図１のシフト駆動サブ回路１０は、第１クロック信号端ＣＬＫ１の制御下で、信号入力端ＩＮＴＰＵＴの電圧を保存する。ここでは、シフト駆動サブ回路１０の構成が図２又は図４に示すようになっている場合、キャパシタＣによって上記信号入力端ＩＮＴＰＵＴの電圧を保存することができる。

【0076】

これに基づき、プルダウンサブ回路２０は、第１クロック信号端ＣＬＫ１の制御下で、第１信号出力端ＣＲと第２信号出力端ＯＵＴの電圧をそれぞれ第２電圧端ＶＳＳＬ、第３電圧端ＶＳＳにプルダウンする。なお、第２電圧端ＶＳＳＬの出力電圧の振幅値は、第３電圧端ＶＳＳの出力電圧の振幅値より大きくされる。

【0077】

プルダウンサブ回路２０の構造が図２又は図４に示すようになっている場合、該プルダウンサブ回路２０における第７トランジスタＴ７及び第８トランジスタＴ８の該段階での導通遮断状態及び機能は、上記と同様であり、ここでその説明を省略する。

【0078】

図５に示す第２段階Ｐ２において、シフト駆動サブ回路１０は、信号入力端ＩＮＰＵＴ、第１クロック信号端ＣＬＫ１及び第２クロック信号端ＣＬＫ２の制御下で、第２クロック信号端ＣＬＫ２の電圧を第１信号出力端ＣＲに出力する。
出力サブ回路３０は、第１信号出力端ＣＲの制御下で、第１電圧端ＶＤＤの電圧を第２信号出力端ＯＵＴに出力する。

【0079】

ここでは、シフト駆動サブ回路１０及び出力サブ回路３０の構成が図２又は図４に示すようになっている場合、シフト駆動サブ回路１０及び出力サブ回路３０における各トランジスタの導通遮断状態及び機能は、上記と同様であり、ここで説明を省略する。
図５に示す第３段階Ｐ３において、プルダウンサブ回路２０は、第１クロック信号端ＣＬＫ１の制御下で、第１信号出力端ＣＲと第２信号出力端ＯＵＴの電圧をそれぞれ第２電圧端ＶＳＳＬ、第３電圧端ＶＳＳにプルダウンする。

【0080】

プルダウンサブ回路２０の構造が図２又は図４に示すようになっている場合、該プルダウンサブ回路２０における各トランジスタの導通遮断状態及び機能は、上記と同様であり、ここでその説明を省略する。

【0081】

説明すべきなのは、上記シフトレジスタユニットの駆動方法は、上述した実施例に係るシフトレジスタユニットと同様の有益な効果を奏するため、ここでその説明を省略する。

【0082】

また、該シフトレジスタユニットは、図３に示すように、修復サブ回路４０をさらに備える場合、上記の第２段階において、該駆動方法は、修復サブ回路４０が信号入力端ＩＮＰＵＴ、第１クロック信号端ＣＬＫ１及び第２クロック信号端ＣＬＫ２の制御下で、第２クロック信号端ＣＬＫ２の電圧を第１信号出力端ＣＲに出力する、ステップをさらに含む。なお、修復サブ回路４０の構成が図４に示すようになっている場合、該修復サブ回路４０における各トランジスタの導通遮断状態および機能は、上記と同様であり、ここでその説明を省略する。

【0083】

こうして、シフト駆動サブ回路１０におけるトランジスタに異常が発生し、シフト駆動サブ回路１０を正常に動作しなくても、該修復サブ回路４０は、シフト駆動サブ回路１０に代えて、第２クロック信号端ＣＬＫ２の電圧を第１信号出力端ＣＲに出力することができ、出力サブ回路３０が第１信号出力端ＣＲから出力された信号を正常に受信させるようにし、且つ、該第１信号出力端ＣＲの制御下で、第１電圧端ＶＤＤの電圧を第２信号出力端ＯＵＴに出力して、該第２信号出力端ＯＵＴに接続されるゲート線にゲート走査信号を出力する。

【0084】

以上に説明したのは、本開示の具体的な実施形態のみであり、本開示の保護範囲は、これらに限定されない。当業者が本開示の技術的範囲内に容易に想到できる変更や置換は、いずれも本開示の保護範囲内に含まれるものとする。従って、本開示の保護範囲は、前記特許請求の範囲に記載された権利範囲を準拠するものとする。

【0085】

本発明はさらに追加実施例を提供してもよく、これらの追加実施例は上記のいずれか１つの実施例を含むことができ、且つ該追加実施例の構成要素、機能又は構造のうちの1つ又は複数は、上記実施例の構成要素、機能又は構造のうちの1つ又は複数により置き換えられても、又はそれらに追加されてもよい。

【0086】

この出願は、２０１７年５月４日に出願された出願番号が２０１７１０３１０２９０．３で、発明の名称が「シフトレジスタユニット及びその制御方法、ゲート駆動回路、表示装置」である中国特許出願を基礎出願とする優先権を主張し、その内容の全てが参照によって本出願に取り込まれる。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】