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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2022-09-13
(45)【発行日】2022-09-22
(54)【発明の名称】半導体装置
(51)【国際特許分類】
H01L 21/329 20060101AFI20220914BHJP
H01L 29/866 20060101ALI20220914BHJP
H01L 21/822 20060101ALI20220914BHJP
H01L 27/04 20060101ALI20220914BHJP
H01L 27/06 20060101ALI20220914BHJP
H01L 21/8234 20060101ALI20220914BHJP
H01L 21/8238 20060101ALI20220914BHJP
H01L 27/092 20060101ALI20220914BHJP
H01L 27/088 20060101ALI20220914BHJP
H01L 21/3205 20060101ALI20220914BHJP
H01L 21/768 20060101ALI20220914BHJP
H01L 23/532 20060101ALI20220914BHJP
H01L 21/28 20060101ALI20220914BHJP
【ＦＩ】
H01L29/90 D
H01L27/04 H
H01L27/06 311B
H01L27/04 R
H01L27/06 102A
H01L27/092 G
H01L27/088 E
H01L21/88 M
H01L21/28 301R
【請求項の数】
14
(21)【出願番号】P 2020501961
(86)(22)【出願日】2018-02-23
(86)【国際出願番号】 JP2018006748
(87)【国際公開番号】W WO2019163102
(87)【国際公開日】2019-08-29
【審査請求日】2021-01-13
(73)【特許権者】
【識別番号】514315159
【氏名又は名称】株式会社ソシオネクスト
(74)【代理人】
【識別番号】100090273
【弁理士】
【氏名又は名称】國分 孝悦
(72)【発明者】
【氏名】田中 英俊
【審査官】岩本 勉
(56)【参考文献】
【文献】特開昭６１－１１１５７４（ＪＰ，Ａ）
【文献】米国特許出願公開第２０１３／０２０７０７５（ＵＳ，Ａ１）
【文献】特表２０１０－５２５５５７（ＪＰ，Ａ）
【文献】特表２００８－５０５４７６（ＪＰ，Ａ）
【文献】特公昭４８－０４３０７７（ＪＰ，Ｂ１）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０１Ｌ ２１／３２９
Ｈ０１Ｌ ２１／８２２
Ｈ０１Ｌ ２７／０４
Ｈ０１Ｌ ２７／０６
Ｈ０１Ｌ ２７／０８８
Ｈ０１Ｌ ２７／０９２
Ｈ０１Ｌ ２１／８２３４
Ｈ０１Ｌ ２１／８２３８
Ｈ０１Ｌ ２１／３２０５
Ｈ０１Ｌ ２１／２８
Ｈ０１Ｌ ２１／７６８
Ｈ０１Ｌ ２３／５３２
Ｈ０１Ｌ ２９／８６６
(57)【特許請求の範囲】
【請求項1】
半導体基板と、前記半導体基板上に前記半導体基板に対して垂直に形成され、半導体材料を有し、それぞれ半導体基板に接続する第１下端と、前記第１下端とは反対側の第１上端を持つ複数の第１突起と、
前記複数の第１突起に形成され、それぞれ前記第１下端に第１導電型の部分を有し、それぞれ前記第１上端に前記第１導電型とは異なる第２導電型の部分を有する複数のダイオードを有する第１ダイオード群と、
前記第１ダイオード群の上方に形成され、前記複数の第１突起の上端に共通して電気的に接続される第１導電層と、
前記半導体基板上に形成され、前記複数の第１突起の前記第１下端に共通して電気的に接続された複数の第１接続部と、を備え、
前記第１ダイオード群は、前記複数の第１突起がマトリクス状に配置され、
前記マトリクス状は、平面視で第１の方向に延在する第１の辺と、平面視で前記第１の方向とは異なる方向に延在する第２の辺と、
を有し、
複数の前記第１接続部は、前記第１の辺及び前記第１の辺と対向する前記マトリクス状の辺に沿って配置され、前記第２の辺及び前記第２の辺と対向する前記マトリクス状の辺に沿って配置されないことを特徴とする半導体装置。
【請求項2】
半導体基板と、
前記半導体基板上に前記半導体基板に対して垂直に形成され、半導体材料を有し、それぞれ半導体基板に接続する第１下端と、前記第１下端とは反対側の第１上端を持つ複数の第１突起と、
前記複数の第１突起に形成され、それぞれ前記第１下端に第１導電型の部分を有し、それぞれ前記第１上端に前記第１導電型とは異なる第２導電型の部分を有する複数のダイオードを有する第１ダイオード群と、
前記第１ダイオード群の上方に形成され、前記複数の第１突起の上端に共通して電気的に接続される第１導電層と、
前記半導体基板上に形成され、前記複数の第１突起の前記第１下端に共通して電気的に接続された複数の第１接続部と、を備え、
前記第１ダイオード群は、前記複数の第１突起がマトリクス状に配置され、
前記マトリクス状は、平面視で第１の方向に延在する第１の辺と、平面視で前記第１の方向とは異なる方向に延在する第２の辺と、
を有し、
複数の前記第１接続部は、少なくとも前記第１の辺及び第２の辺に沿って並んで配置され、
前記第１ダイオード群は、少なくとも、前記第１の辺と前記第２の辺とが交わる前記マトリクス状の隅部に、前記第１突起が配置されないことを特徴とする半導体装置。
【請求項3】
半導体基板と、
前記半導体基板上に前記半導体基板に対して垂直に形成され、半導体材料を有し、それぞれ半導体基板に接続する第１下端と、前記第１下端とは反対側の第１上端を持つ複数の第１突起と、
前記複数の第１突起に形成され、それぞれ前記第１下端に第１導電型の部分を有し、それぞれ前記第１上端に前記第１導電型とは異なる第２導電型の部分を有する複数のダイオードを有する第１ダイオード群と、
前記第１ダイオード群の上方に形成され、前記複数の第１突起の上端に共通して電気的に接続される第１導電層と、
前記半導体基板上に形成され、前記複数の第１突起の前記第１下端に共通して電気的に接続された複数の第１接続部と、を備え、
前記第１ダイオード群は、前記複数の第１突起がマトリクス状に配置され、
前記マトリクス状は、平面視で第１の方向に延在する第１の辺と、平面視で前記第１の方向とは異なる方向に延在する第２の辺と、
を有し、
複数の前記第１接続部は、少なくとも前記第１の辺及び第２の辺に沿って並んで配置され、
前記第２の辺に配置される前記第１接続部に最も近い、前記第１の辺に配置される前記第１接続部は、前記第２の辺に配置される前記第１接続部に最も近い前記第１突起よりも、前記第１の方向の距離が離れて配置されることを特徴とする半導体装置。
【請求項4】
半導体基板と、
前記半導体基板上に前記半導体基板に対して垂直に形成され、半導体材料を有し、それぞれ半導体基板に接続する第１下端と、前記第１下端とは反対側の第１上端を持つ複数の第１突起と、
前記複数の第１突起に形成され、それぞれ前記第１下端に第１導電型の部分を有し、それぞれ前記第１上端に前記第１導電型とは異なる第２導電型の部分を有する複数のダイオードを有する第１ダイオード群と、
前記第１ダイオード群の上方に形成され、前記複数の第１突起の上端に共通して電気的に接続される第１導電層と、
前記半導体基板上に形成され、前記複数の第１突起の前記第１下端に共通して電気的に接続された第１接続部と、
前記第１導電層の上方に形成され、前記第１導電層と電気的に接続された第２接続部と、を備え、
前記第１ダイオード群は、前記複数の第１突起がマトリクス状に配置され、
前記マトリクス状は、平面視で第１の方向に延在する第１の辺と、平面視で前記第１の方向とは異なる方向に延在する第２の辺と、を有し、
前記複数の第１突起は、隣接して配置される２つの第１突起を有し、
前記２つの第１突起の一方と、前記第１突起の一方に最も近い前記第２接続部との平面視による距離が、前記２つの第１突起の他方と、前記最も近い前記第２接続部との平面視による距離と均一であることを特徴とする半導体装置。
【請求項5】
前記第１導電層の上方に形成され、前記第１導電層と電気的に接続された第２接続部を備えており、前記第２接続部は、平面視で１つの前記第１突起と重なった位置に設けられていることを特徴とする請求項１～３のいずれか１項に記載の半導体装置。
【請求項6】
前記第１導電層の上方に形成され、前記第１導電層と電気的に接続された第２接続部を備えており、前記第２接続部は、平面視で１つの前記第１突起とずれた位置に設けられていることを特徴とする請求項１～３のいずれか１項に記載の半導体装置。
【請求項7】
前記複数の第１突起は、隣接して配置される２つの第１突起を有し、前記２つの第１突起の一方と、前記第１突起の一方に最も近い前記第２接続部との平面視による距離が、前記２つの第１突起の他方と、前記最も近い前記第２接続部との平面視による距離と均一であることを特徴とする請求項６に記載の半導体装置。
【請求項8】
半導体基板と、
前記半導体基板上に前記半導体基板に対して垂直に形成され、半導体材料を有し、それぞれ半導体基板に接続する第１下端と、前記第１下端とは反対側の第１上端を持つ複数の第１突起と、
前記複数の第１突起に形成され、それぞれ前記第１下端に第１導電型の部分を有し、それぞれ前記第１上端に前記第１導電型とは異なる第２導電型の部分を有する複数のダイオードを有する第１ダイオード群と、
前記第１ダイオード群の上方に形成され、前記複数の第１突起の上端に共通して電気的に接続される第１導電層と、
前記半導体基板上に形成され、前記複数の第１突起の前記第１下端に共通して電気的に接続された第１接続部と、
前記第１導電層の上方に形成され、前記第１導電層と電気的に接続された第２接続部と、
前記第２接続部上に形成され、前記第２接続部と電気的に接続され、平面視で第１の方向に延在する第１配線と、
前記第１接続部上に形成され、前記第１接続部と電気的に接続され、平面視で前記第１の方向に延在する第２配線と
を備え、
前記第１ダイオード群は、前記複数の第１突起がマトリクス状に配置され、
前記マトリクス状は、平面視で第１の方向に延在する第１の辺と、平面視で前記第１の方向とは異なる方向に延在する第２の辺と、を有し、
前記複数の第１突起は、平面視で前記第１の方向に沿って配置され、
複数の前記第２接続部は、平面視で前記第１の方向に沿って配置され、
複数の前記第１接続部は、平面視で前記第１の方向に沿って配置されていることを特徴とする半導体装置。
【請求項9】
複数の前記第１接続部と、複数の前記第２接続部と、前記複数の第１突起と、前記第１配線と、前記第２配線と、を有する一単位が、平面視で前記第１の方向とは異なる第２の方向に複数並んで配置されていることを特徴とする請求項８に記載の半導体装置。
【請求項10】
前記半導体基板上に前記半導体基板に対して垂直に形成され、半導体材料を有し、前記半導体基板に接続する第２下端と、前記第２下端と反対側の第２上端とを持つ複数の第２突起と、前記複数の第２突起に形成され、それぞれ前記第２下端に前記第２導電型の部分を有し、前記第２上端に前記第１導電型の部分を有する複数のダイオードを有する第２ダイオード群と、を有し、
前記第１上端は、前記第１配線を介して前記第２上端と電気的に接続することを特徴とする請求項９に記載の半導体装置。
【請求項11】
電源配線及び接地配線を有し、前記第１下端は前記電源配線に電気的に接続し、
前記第２下端は前記接地配線に電気的に接続することを特徴とする請求項１０に記載の半導体装置。
【請求項12】
前記電源配線及び前記接地配線は、前記第１配線及び前記第２配線上で、平面視で前記第２の方向に延在することを特徴とする請求項１１に記載の半導体装置。
【請求項13】
前記半導体基板に形成され、前記第１導電型を有する第１不純物領域と、前記半導体基板に形成され、前記第２導電型を有する第２不純物領域と、を有し、
前記第１ダイオード群は前記第１不純物領域上に位置し、
前記第２接続部は前記第１不純物領域に接続し、
前記第２ダイオード群は前記第２不純物領域上に位置し、
前記第１不純物領域と前記第２不純物領域との間であって前記半導体基板に寄生ダイオードが形成されることを特徴とする請求項１０に記載の半導体装置。
【請求項14】
複数の第１ダイオード群及び複数の第２ダイオード群を有し、前記第１ダイオード群及び前記第２ダイオード群が平面視で交互にマトリクス状に配置されていることを特徴とする請求項１３に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置に関するものである。
【背景技術】
【0002】
半導体デバイスでは、その半導体パッケージへの組み立て時やハンドリング時に大きなサージ電流が発生し、トランジスタ等に静電破壊（ＥＳＤ）が生じることがある。このＥＳＤを防止すべく、回路構成にＥＳＤ保護ダイオードを有する保護回路が付加される場合がある。発生したサージ電流は、ＥＳＤ保護ダイオードに流れ、トランジスタ等に流れることが抑制され、トランジスタ等のＥＳＤが抑止される。
【先行技術文献】
【特許文献】
【0003】
【文献】米国特許第９６５３５８５号明細書
【文献】米国特許第９６４６９７３号明細書
【文献】米国特許第９１７７９２４号明細書
【発明の概要】
【発明が解決しようとする課題】
【0004】
近時では、半導体基板上に縦方向に立設された半導体材料からなる突起状のナノワイヤ（Vertical Nano Wire：ＶＮＷ）を用いたダイオードが案出されている。ＶＮＷは、微細で占有面積が小さいものがある。そのため、ＶＮＷをＥＳＤ保護ダイオードに適用し、回路構成におけるＥＳＤ保護ダイオードの占有面積の低減を図ることが考えられる。
【0005】
ＥＳＤ保護ダイオードは、大きなサージ電流が流れることを考慮することが必要である。ＥＳＤ保護ダイオードとしてＶＮＷを用いた場合、ＶＮＷにサージ電流が集中してＶＮＷが破壊されることが懸念される。現在のところ、ＥＳＤ保護ダイオードであるＶＮＷへの電流集中を抑制する手法は検討されていない現況にある。
【0006】
本発明は、上記の課題に鑑みてなされたものであり、ＥＳＤ保護ダイオードに大電流が流れても電流集中を抑制してＥＳＤ保護ダイオードの破壊を抑制することができる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【0007】
半導体装置の一態様は、半導体基板と、前記半導体基板上に前記半導体基板に対して垂直に形成され、半導体材料を有し、それぞれ半導体基板に接続する第１下端と、前記第１下端とは反対側の第１上端を持つ複数の第１突起と、前記複数の第１突起に形成され、それぞれ前記第１下端に第１導電型の部分を有し、それぞれ前記第１上端に前記第１導電型とは異なる第２導電型の部分を有する複数のダイオードを有する第１ダイオード群と、前記第１ダイオード群の上方に形成され、前記複数の第１突起の上端に共通して電気的に接続される第１導電層と、前記半導体基板上に形成され、前記複数の第１突起の前記第１下端に共通して電気的に接続された複数の第１接続部と、を備え、前記第１ダイオード群は、前記複数の第１突起がマトリクス状に配置され、前記マトリクス状は、平面視で第１の方向に延在する第１の辺と、平面視で前記第１の方向とは異なる方向に延在する第２の辺と、を有し、複数の前記第１接続部は、前記第１の辺及び前記第１の辺と対向する前記マトリクス状の辺に沿って配置され、前記第２の辺及び前記第２の辺と対向する前記マトリクス状の辺に沿って配置されない。
半導体装置の一態様は、半導体基板と、前記半導体基板上に前記半導体基板に対して垂直に形成され、半導体材料を有し、それぞれ半導体基板に接続する第１下端と、前記第１下端とは反対側の第１上端を持つ複数の第１突起と、前記複数の第１突起に形成され、それぞれ前記第１下端に第１導電型の部分を有し、それぞれ前記第１上端に前記第１導電型とは異なる第２導電型の部分を有する複数のダイオードを有する第１ダイオード群と、
前記第１ダイオード群の上方に形成され、前記複数の第１突起の上端に共通して電気的に接続される第１導電層と、前記半導体基板上に形成され、前記複数の第１突起の前記第１下端に共通して電気的に接続された複数の第１接続部と、を備え、前記第１ダイオード群は、前記複数の第１突起がマトリクス状に配置され、前記マトリクス状は、平面視で第１の方向に延在する第１の辺と、平面視で前記第１の方向とは異なる方向に延在する第２の辺と、を有し、複数の前記第１接続部は、少なくとも前記第１の辺及び第２の辺に沿って並んで配置され、前記第１ダイオード群は、少なくとも、前記第１の辺と前記第２の辺とが交わる前記マトリクス状の隅部に、前記第１突起が配置されない。
半導体装置の一態様は、半導体基板と、前記半導体基板上に前記半導体基板に対して垂直に形成され、半導体材料を有し、それぞれ半導体基板に接続する第１下端と、前記第１下端とは反対側の第１上端を持つ複数の第１突起と、前記複数の第１突起に形成され、それぞれ前記第１下端に第１導電型の部分を有し、それぞれ前記第１上端に前記第１導電型とは異なる第２導電型の部分を有する複数のダイオードを有する第１ダイオード群と、
前記第１ダイオード群の上方に形成され、前記複数の第１突起の上端に共通して電気的に接続される第１導電層と、前記半導体基板上に形成され、前記複数の第１突起の前記第１下端に共通して電気的に接続された複数の第１接続部と、を備え、前記第１ダイオード群は、前記複数の第１突起がマトリクス状に配置され、前記マトリクス状は、平面視で第１の方向に延在する第１の辺と、平面視で前記第１の方向とは異なる方向に延在する第２の辺と、を有し、複数の前記第１接続部は、少なくとも前記第１の辺及び第２の辺に沿って並んで配置され、前記第２の辺に配置される前記第１接続部に最も近い、前記第１の辺に配置される前記第１接続部は、前記第２の辺に配置される前記第１接続部に最も近い前記第１突起よりも、前記第１の方向の距離が離れて配置される。
半導体装置の一態様は、半導体基板と、前記半導体基板上に前記半導体基板に対して垂直に形成され、半導体材料を有し、それぞれ半導体基板に接続する第１下端と、前記第１下端とは反対側の第１上端を持つ複数の第１突起と、前記複数の第１突起に形成され、それぞれ前記第１下端に第１導電型の部分を有し、それぞれ前記第１上端に前記第１導電型とは異なる第２導電型の部分を有する複数のダイオードを有する第１ダイオード群と、
前記第１ダイオード群の上方に形成され、前記複数の第１突起の上端に共通して電気的に接続される第１導電層と、前記半導体基板上に形成され、前記複数の第１突起の前記第１下端に共通して電気的に接続された第１接続部と、前記第１導電層の上方に形成され、前記第１導電層と電気的に接続された第２接続部と、を備え、前記第１ダイオード群は、前記複数の第１突起がマトリクス状に配置され、前記マトリクス状は、平面視で第１の方向に延在する第１の辺と、平面視で前記第１の方向とは異なる方向に延在する第２の辺と、を有し、前記複数の第１突起は、隣接して配置される２つの第１突起を有し、前記２つの第１突起の一方と、前記第１突起の一方に最も近い前記第２接続部との平面視による距離が、前記２つの第１突起の他方と、前記最も近い前記第２接続部との平面視による距離と均一である。
半導体装置の一態様は、半導体基板と、前記半導体基板上に前記半導体基板に対して垂直に形成され、半導体材料を有し、それぞれ半導体基板に接続する第１下端と、前記第１下端とは反対側の第１上端を持つ複数の第１突起と、前記複数の第１突起に形成され、それぞれ前記第１下端に第１導電型の部分を有し、それぞれ前記第１上端に前記第１導電型とは異なる第２導電型の部分を有する複数のダイオードを有する第１ダイオード群と、前記第１ダイオード群の上方に形成され、前記複数の第１突起の上端に共通して電気的に接続される第１導電層と、前記半導体基板上に形成され、前記複数の第１突起の前記第１下端に共通して電気的に接続された第１接続部と、前記第１導電層の上方に形成され、前記第１導電層と電気的に接続された第２接続部と、前記第２接続部上に形成され、前記第２接続部と電気的に接続され、平面視で第１の方向に延在する第１配線と、前記第１接続部上に形成され、前記第１接続部と電気的に接続され、平面視で前記第１の方向に延在する第２配線とを備え、前記第１ダイオード群は、前記複数の第１突起がマトリクス状に配置され、前記マトリクス状は、平面視で第１の方向に延在する第１の辺と、平面視で前記第１の方向とは異なる方向に延在する第２の辺と、を有し、前記複数の第１突起は、平面視で前記第１の方向に沿って配置され、複数の前記第２接続部は、平面視で前記第１の方向に沿って配置され、複数の前記第１接続部は、平面視で前記第１の方向に沿って配置されている。
半導体装置の一態様は、半導体基板と、前記半導体基板上に前記半導体基板に対して垂直に形成され、半導体材料を有し、それぞれ半導体基板に接続する第１下端と、前記第１下端とは反対側の第１上端を持つ複数の第１突起と、前記複数の第１突起に形成され、それぞれ前記第１下端に第１導電型の部分を有し、それぞれ前記第１上端に前記第１導電型とは異なる第２導電型の部分を有する複数のダイオードを有する第１ダイオード群と、
前記第１ダイオード群の上方に形成され、前記複数の第１突起の上端に共通して電気的に接続される第１導電層と、前記半導体基板上に形成され、前記複数の第１突起の前記第１下端に共通して電気的に接続された複数の第１接続部と、を備え、前記第１ダイオード群は、前記複数の第１突起がマトリクス状に配置され、前記マトリクス状は、平面視で第１の方向に延在する第１の辺と、平面視で前記第１の方向とは異なる方向に延在する第２の辺と、を有し、複数の前記第１接続部は、少なくとも前記第１の辺及び第２の辺に沿って並んで配置され、前記第１ダイオード群は、少なくとも、前記第１の辺と前記第２の辺とが交わる前記マトリクス状の隅部に、前記第１突起が配置されない。
半導体装置の一態様は、半導体基板と、前記半導体基板上に前記半導体基板に対して垂直に形成され、半導体材料を有し、それぞれ半導体基板に接続する第１下端と、前記第１下端とは反対側の第１上端を持つ複数の第１突起と、前記複数の第１突起に形成され、それぞれ前記第１下端に第１導電型の部分を有し、それぞれ前記第１上端に前記第１導電型とは異なる第２導電型の部分を有する複数のダイオードを有する第１ダイオード群と、
前記第１ダイオード群の上方に形成され、前記複数の第１突起の上端に共通して電気的に接続される第１導電層と、前記半導体基板上に形成され、前記複数の第１突起の前記第１下端に共通して電気的に接続された複数の第１接続部と、を備え、前記第１ダイオード群は、前記複数の第１突起がマトリクス状に配置され、前記マトリクス状は、平面視で第１の方向に延在する第１の辺と、平面視で前記第１の方向とは異なる方向に延在する第２の辺と、を有し、複数の前記第１接続部は、少なくとも前記第１の辺及び第２の辺に沿って並んで配置され、前記第２の辺に配置される前記第１接続部に最も近い、前記第１の辺に配置される前記第１接続部は、前記第２の辺に配置される前記第１接続部に最も近い前記第１突起よりも、前記第１の方向の距離が離れて配置される。
半導体装置の一態様は、半導体基板と、前記半導体基板上に前記半導体基板に対して垂直に形成され、半導体材料を有し、それぞれ半導体基板に接続する第１下端と、前記第１下端とは反対側の第１上端を持つ複数の第１突起と、前記複数の第１突起に形成され、それぞれ前記第１下端に第１導電型の部分を有し、それぞれ前記第１上端に前記第１導電型とは異なる第２導電型の部分を有する複数のダイオードを有する第１ダイオード群と、
前記第１ダイオード群の上方に形成され、前記複数の第１突起の上端に共通して電気的に接続される第１導電層と、前記半導体基板上に形成され、前記複数の第１突起の前記第１下端に共通して電気的に接続された第１接続部と、前記第１導電層の上方に形成され、前記第１導電層と電気的に接続された第２接続部と、を備え、前記第１ダイオード群は、前記複数の第１突起がマトリクス状に配置され、前記マトリクス状は、平面視で第１の方向に延在する第１の辺と、平面視で前記第１の方向とは異なる方向に延在する第２の辺と、を有し、前記複数の第１突起は、隣接して配置される２つの第１突起を有し、前記２つの第１突起の一方と、前記第１突起の一方に最も近い前記第２接続部との平面視による距離が、前記２つの第１突起の他方と、前記最も近い前記第２接続部との平面視による距離と均一である。
半導体装置の一態様は、半導体基板と、前記半導体基板上に前記半導体基板に対して垂直に形成され、半導体材料を有し、それぞれ半導体基板に接続する第１下端と、前記第１下端とは反対側の第１上端を持つ複数の第１突起と、前記複数の第１突起に形成され、それぞれ前記第１下端に第１導電型の部分を有し、それぞれ前記第１上端に前記第１導電型とは異なる第２導電型の部分を有する複数のダイオードを有する第１ダイオード群と、前記第１ダイオード群の上方に形成され、前記複数の第１突起の上端に共通して電気的に接続される第１導電層と、前記半導体基板上に形成され、前記複数の第１突起の前記第１下端に共通して電気的に接続された第１接続部と、前記第１導電層の上方に形成され、前記第１導電層と電気的に接続された第２接続部と、前記第２接続部上に形成され、前記第２接続部と電気的に接続され、平面視で第１の方向に延在する第１配線と、前記第１接続部上に形成され、前記第１接続部と電気的に接続され、平面視で前記第１の方向に延在する第２配線とを備え、前記第１ダイオード群は、前記複数の第１突起がマトリクス状に配置され、前記マトリクス状は、平面視で第１の方向に延在する第１の辺と、平面視で前記第１の方向とは異なる方向に延在する第２の辺と、を有し、前記複数の第１突起は、平面視で前記第１の方向に沿って配置され、複数の前記第２接続部は、平面視で前記第１の方向に沿って配置され、複数の前記第１接続部は、平面視で前記第１の方向に沿って配置されている。
【発明の効果】
【0008】
上記の態様によれば、ＥＳＤ保護ダイオードに大電流が流れても電流集中を抑制してＥＳＤ保護ダイオードの破壊を抑制することができる半導体装置が実現する。
【図面の簡単な説明】
【0009】
【発明を実施するための形態】
【0010】
以下、ＥＳＤ保護ダイオードを備えた半導体装置の諸実施形態について、図面を参照しながら詳細に説明する。
【0011】
［第１の実施形態］
以下、第１の実施形態について説明する。図１は、本実施形態によるＥＳＤ保護ダイオードを備えた半導体装置の概略構成を示す回路図の例である。図２は、本実施形態による半導体装置のＥＳＤ保護ダイオードについて、コンタクトプラグ上の配線構造を除いた概略構成を示す平面図である。図３は、本実施形態による半導体装置のＥＳＤ保護ダイオードについて、コンタクトプラグ上の配線構造を含む概略構成を示す平面図である。図４Ａは、図３の破線Ｉ－Ｉに沿った断面を示す断面図である。図４Ｂは、図３の破線ＩＩ－ＩＩに沿った断面を示す断面図である。図４Ｃは、図３の破線ＩＩＩ－ＩＩＩに沿った断面を示す断面図である。
以下、第１の実施形態について説明する。図１は、本実施形態によるＥＳＤ保護ダイオードを備えた半導体装置の概略構成を示す回路図の例である。図２は、本実施形態による半導体装置のＥＳＤ保護ダイオードについて、コンタクトプラグ上の配線構造を除いた概略構成を示す平面図である。図３は、本実施形態による半導体装置のＥＳＤ保護ダイオードについて、コンタクトプラグ上の配線構造を含む概略構成を示す平面図である。図４Ａは、図３の破線Ｉ－Ｉに沿った断面を示す断面図である。図４Ｂは、図３の破線ＩＩ－ＩＩに沿った断面を示す断面図である。図４Ｃは、図３の破線ＩＩＩ－ＩＩＩに沿った断面を示す断面図である。
【0012】
本実施形態による半導体装置は、図１に示すように、ロジック回路１及び保護回路２を備えている。ロジック回路１は、サージ電流からの保護対象である半導体回路であり、例えばトランジスタや抵抗素子等の機能素子を備えている。保護回路２は、信号パッド３に電気的に接続するＰａｄ配線６のノードとＶｄｄ電源線５のノードとの間に接続されるダイオード２ａを有する。また、保護回路２は、信号パッド３のノードとＶｓｓ電源線４のノードとの間に接続されたダイオード２ｂを有する。ダイオード２ａ及びダイオード２ｂはそれぞれ、複数のＶＮＷダイオード（ＶＮＷダイオード群）を有している。信号パッド３からサージ電流が入力された場合、保護回路２により、ロジック回路１がサージ電流によって破壊されることを抑制できる。なお、図１では、ＥＳＤ保護回路２はダイオード２ａ及びダイオード２ｂを有しているが、いずれか一方のみを有するものでも良い。
【0013】
ダイオード２ａの構成を図２～図４Ｃに例示する。ダイオード２ａは、複数のＶＮＷダイオード１１が例えば平面視でマトリクス状に集合して配置されたＶＮＷダイオード群１０を有する。マトリクス状に配置されたＶＮＷダイオード群１０は、例えば、Ｘ方向に延在する辺と、Ｙ方向に延在する辺とを有する。なお、ダイオード２ｂについては、以下でＶＮＷダイオード群の構成部材として説明する「Ｖｄｄ電源線」の代わりに「パッド配線」とし、「パッド配線」の代わりに「Ｖｓｓ電源線」としても良い。また、ＶＮＷダイオード群１０において、複数のＶＮＷダイオード１１は、平面視でマトリクス状以外に配置されても良い。
【0014】
図４Ａ、図４Ｂに示すように、ＳＴＩ素子分離領域１４に画定された半導体基板１２の領域に、例えばＰ型の導電型を有するＰウェル１３が形成されている。Ｐウェル１３の上部には、Ｎ型の導電型を有するボトム領域１６が形成されている。ボトム領域１６の上部であって半導体基板１２の表面には、シリサイド層１７が形成されている。半導体基板１２上には、複数の突起状の半導体ナノワイヤ１９が、半導体基板１２の表面から垂直に形成されている。図２，３に示すように、複数の半導体ナノワイヤ１９は、平面視でマトリクス状に配置されている。複数の半導体ナノワイヤ１９のそれぞれに、下端部分１９ａ、上端部分１９ｂ及び、下端部分１９ａと上端部分１９ｂとの間の中央部分１９ｃを持つＶＮＷダイオード１１が形成されている。下端部分１９ａはＮ型の導電型を有し、ボトム領域１６と電気的に接続されている。上端部分１９ｂはＰ型の導電型を有する。中央部分１９ｃはＰ型の導電型を有し、下端部１９ａとＰＮ接合を形成する。上端部分１９ｂの側面には、絶縁膜のサイドウォール２１が形成されている。複数の半導体ナノワイヤ１９の下端部分１９ａは、ボトム領域１６により互いに電気的に接続されている。なお、中央部分１９ｃのＰ型の不純物濃度は、上端部分１９ｂの不純物濃度よりも低くても良いし、同濃度でも良い。また、中央部分１９ｃはＰ型の代わりにＮ型の導電型を有し、上端部分１９ｂとＰＮ接合を形成しても良い。また、半導体基板１２がＰ型基板である場合、Ｐウェル１３の形成を省略しても良い。
【0015】
半導体ナノワイヤ１９の側面には、ゲート絶縁膜２２を介してゲート電極２３が形成されている。複数の半導体ナノワイヤ１９のゲート電極２３は、それぞれ分離されて形成されても良く、全体または一部で１層の導電膜として形成されても良い。なお、ゲート絶縁膜２２及びゲート電極２３は、後述するようにロジック回路１のトランジスタのゲート絶縁膜及びゲート電極と同時形成されるものであり、ＶＮＷダイオード１１には形成を省略しても良い。
【0016】
複数の半導体ナノワイヤ１９には、シリサイドや金属等の導電膜である１枚のトッププレート２４が形成されている。各ＶＮＷダイオード１１の半導体ナノワイヤ１９の上端部分１９ｂは、トッププレート２４を介して互いに電気的に接続されている。トッププレート２４は、例えば、全体で１枚の導電膜として各ＶＮＷダイオード１１と導通している。
【0017】
トッププレート２４上には、複数のコンタクトプラグ２５が平面視でマトリクス状に配置されており、各コンタクトプラグ２５がトッププレート２４と電気的に接続されている。各コンタクトプラグ２５は、平面視で下方の各半導体ナノワイヤ１９と位置がずれて配置されている。なお、各コンタクトプラグ２５を、平面視で下方の各半導体ナノワイヤ１９と重なって配置する場合もある。なお、重なって配置とは、製造上のばらつきや位置ずれ等によって配置が変動したものを含む。これは、他の実施形態や諸変形例においても同様である。
【0018】
このように、複数のＶＮＷダイオード１１の上端部分１９ｂをそれぞれ接続し、下端部分１９ａをそれぞれ接続することで、サージ電流は各ＶＮＷダイオード１１に分散される。そのため、各ＶＮＷダイオード１１を流れるサージ電流は小さくなり、電流集中によるＶＮＷダイオード１１の破壊を抑制することが出来る。また、コンタクトプラグ２５を複数配置した場合、サージ電流が各コンタクトプラグ２５に分散される。そのため、コンタクトプラグ２５の下方のＶＮＷダイオード１１を流れるサージ電流の分散効果を高めることが出来る。
【0019】
ＶＮＷダイオード群１０の周囲には、ＶＮＷダイオード群１０の各辺に沿って複数のコンタクトプラグ２６が平面視で一列に並んで配置されている。各コンタクトプラグ２６は、シリサイド層１７と接触しており、シリサイド層１７及びボトム領域１６を介して下端部分１９ａと電気的に接続されている。図４Ｃに示すように、コンタクトプラグ２６の４辺のうち、図３中でＹ方向（縦方向）の２辺については、当該２辺の各辺に並ぶ複数のコンタクトプラグ２６上にローカルインターコネクト２７が形成されている。当該２辺の各辺に並ぶ複数のコンタクトプラグ２６は、ローカルインターコネクト２７と一体に形成されても良い。
【0020】
コンタクトプラグ２５，２６及びローカルインターコネクト２７上には、Ｖｄｄ電源線５と、信号パッド３と電気的に接続されたパッド配線６とが形成されている。Ｖｄｄ電源線５とパッド配線６とは、例えば平面視で平行に並ぶ（例えば図３中でＸ方向に平行する）直線状（帯状）に配置されても良い。なお、Ｖｄｄ電源線５及びパッド配線６は、互いに平行する直線状ではなく、例えば曲折したり、絶縁膜を介して一部で交差したりするように配置しても良い。また、図３の例ではＶｄｄ電源線５とパッド配線６とが平面視で２本配置されているが、それぞれ１本でも良く、３本以上でも良い。
【0021】
Ｖｄｄ電源線５は、各コンタクトプラグ２６と電気的に接続されている。Ｖｄｄ電源線５は、配線部５ａ及びビア部５ｂが一体形成され、デュアルダマシン構造となっている。ビア部５ｂは、コンタクトプラグ２６の上面またはローカルインターコネクト２７と接触している。パッド配線６は、各コンタクトプラグ２５と電気的に接続されている。パッド配線６は、配線部６ａ及びビア部６ｂが一体形成され、デュアルダマシン構造となっている。ビア部６ｂは、コンタクトプラグ２５と接触している。なお、配線部５ａ及びビア部５ｂは、それぞれ別々に形成され、シングルダマシン構造となっていても良い。この場合、配線部５ａ及びビア部５ｂは、それぞれ異なる材料で形成されても良い。また、配線部６ａ及びビア部６ｂについても同様にそれぞれシングルダマシン構造としても良く、異なる材料で形成されても良い。これらは本実施形態だけに限られず、他の実施形態や変形例においても、配線をシングルダマシン構造で形成しても良い。
【0022】
ＶＮＷダイオード１１及びコンタクトプラグ２６の一部は、絶縁膜２８及び層間絶縁膜２９，３１中に形成されている。トッププレート２４、コンタクトプラグ２５，コンタクトプラブ２６の別の一部、及びローカルインターコネクト２７は、層間絶縁膜３２中に形成されている。Ｖｄｄ電源線５、及びパッド配線６は、層間絶縁膜３３中に形成されている。
【0023】
以上説明したように、本実施形態によれば、ＥＳＤ保護ダイオードにおいて複数のＶＮＷダイオードがトッププレートを介して電気的に接続されている。これにより、ＶＮＷダイオードに大電流が流れても電流集中を抑制してＶＮＷダイオードの破壊を抑制することができる。なお、本実施形態では、ボトム領域１６及び下端部分１９ａの導電型をＮ型とし、上端部分１９ｂの導電型をＰ型としたが、それぞれ反対の導電型にしても良い。その場合、上端部分１９ｂにパッド配線６が電気的に接続し、下端部分１９ａにＶｄｄ電源線５が電気的に接続する。また、本実施形態のＥＳＤ保護ダイオードを、ダイオード２ａに適用しても良い。この場合、下端部分１９ａと上端部分１９ｂのうち、導電型がＮ型の方にパッド配線６が電気的に接続し、導電型がＰ型の方にＶｓｓ電源線４が電気的に接続する。例えば、上端部分１９ｂの導電型がＰ型であり、下端部分１９ａの導電型がＮ型の場合、図３及び図４Ａ，Ｂ，Ｃのパッド配線６に代わってＶｓｓ電源線４が配置され、Ｖｄｄ電源線５に代わってパッド配線６が配置される。このように、本実施形態に限られず、別の実施形態や諸変形例においても、同様に各ダイオードの一部である部分の導電型や、電気的に接続される配線の種類を変更し得る。また、トッププレート２４の形成を省略して、または、トッププレート２４上に、複数のＶＮＷダイオード１１の上端部分１９ｂに共通して電気的に接続するローカルインターコネクトを形成しても良い。また、第１の実施形態のＶＮＷダイオードはＥＳＤ保護ダイオードとして説明したが、これに限られず、別の用途のダイオードに適用しても良い。また、本実施形態に限られず、別の実施形態や諸変形例においても同様である。
【0024】
［変形例］
以下、第１の実施形態の半導体装置の諸変形例について説明する。
以下、第１の実施形態の半導体装置の諸変形例について説明する。
【0025】
（変形例１）
図５は、第１の実施形態の変形例１による半導体装置のＥＳＤ保護ダイオードについて、コンタクトプラグ上の配線構造を除いた概略構成を示す平面図である。図６は、第１の実施形態の変形例１による半導体装置のＥＳＤ保護ダイオードについて、コンタクトプラグ上の配線構造を含む概略構成を示す平面図である。なお、第１の実施形態の図２～図４Ｃで示した構成部材と同じものについては、同一の符号を付して詳しい説明を省略する。
図５は、第１の実施形態の変形例１による半導体装置のＥＳＤ保護ダイオードについて、コンタクトプラグ上の配線構造を除いた概略構成を示す平面図である。図６は、第１の実施形態の変形例１による半導体装置のＥＳＤ保護ダイオードについて、コンタクトプラグ上の配線構造を含む概略構成を示す平面図である。なお、第１の実施形態の図２～図４Ｃで示した構成部材と同じものについては、同一の符号を付して詳しい説明を省略する。
【0026】
本例では、Ｖｄｄ電源線５と電気的に接続された複数のコンタクトプラグ２６は、ＶＮＷダイオード群１０の周囲の４辺のうちＶＮＷダイオード１１の数が多い辺のみに沿って並んで設けられている。ここでは、複数のコンタクトプラグ２６は、図５中でＸ方向（横方向）とされた２辺に並んで設けられている。図５では、ＶＮＷダイオード群１０において、Ｘ方向に６個、Ｙ方向（縦方向）に４個のＶＮＷダイオード１１を例示している。
【0027】
本例では、複数のコンタクトプラグ２６は、ＶＮＷダイオード群１０の周囲の４辺のうちＶＮＷダイオード１１の数が多いＸ方向に延在する２辺のみに並んで設けられている。この場合、図６のように、矢印Ａで示すＹ方向の電流パスが存在することとなる。なお、仮にＶＮＷダイオード群１０を囲むようにＶＮＷダイオード群１０の周囲の４辺にコンタクトプラグ２６を配置した場合、Ｙ方向の電流パスに加えて、Ｘ方向にも電流パスが存在することになる。その結果、ＶＮＷダイオード群１０の４隅のＶＮＷダイオード１１にサージ電流が集中し、４隅のＶＮＷダイオード１１が破壊され易くなる。そこで本例では、Ｘ方向に延在する２辺のみにコンタクトプラグ２６を配置ことにより、当該４隅のＶＮＷダイオード１１へのサージ電流の集中が緩和され、破壊が抑制される。
【0028】
（変形例２）
図７は、第１の実施形態の変形例２による半導体装置のＥＳＤ保護ダイオードについて、コンタクトプラグ上の配線構造を含む概略構成を示す平面図である。図８Ａは、図７の破線Ｉ－Ｉに沿った断面を示す断面図である。図８Ｂは、図７の破線ＩＩ－ＩＩに沿った断面を示す断面図である。なお、第１の実施形態の図２～図４Ｃで示した構成部材と同じものについては、同一の符号を付して詳しい説明を省略する。
図７は、第１の実施形態の変形例２による半導体装置のＥＳＤ保護ダイオードについて、コンタクトプラグ上の配線構造を含む概略構成を示す平面図である。図８Ａは、図７の破線Ｉ－Ｉに沿った断面を示す断面図である。図８Ｂは、図７の破線ＩＩ－ＩＩに沿った断面を示す断面図である。なお、第１の実施形態の図２～図４Ｃで示した構成部材と同じものについては、同一の符号を付して詳しい説明を省略する。
【0029】
本例では、ＶＮＷダイオード群１０は、複数のＶＮＷダイオード１１がＹ方向（縦方向）に並んで配置されてなる。図示の例では、ＶＮＷダイオード群１０は１×４個のＶＮＷダイオード１１で構成される。ＶＮＷダイオード群１０上にはトッププレート２４が形成されている。トッププレート２４は、各ＶＮＷダイオード１１の半導体ナノワイヤ１９の上端部分１９ｂと電気的に接続されており、全体で１枚の導電層として各ＶＮＷダイオード１１と導通している。なお、ＶＮＷダイオード１１のＹ方向に配置される数は４個に限らず、例えば２個または３個でも良く、４個よりも多い数でも良い。
【0030】
トッププレート２４上には、複数のコンタクトプラグ２５が電気的に接続されている。任意のＶＮＷダイオード１１と当該ＶＮＷダイオード１１に最も近いコンタクトプラグ２５との平面視による距離が、各々のＶＮＷダイオード１１について均一とされている。本例では、複数（図示の例では２個）のコンタクトプラグ２５は、平面視で隣り合う２個のＶＮＷダイオード１１間の箇所に配置され、当該隣り合う２個のＶＮＷダイオード１１との距離が平面視で均一である。コンタクトプラグ２５をこのように配置することにより、各ＶＮＷダイオード１１と、当該ＶＮＷダイオード１１に最も近いコンタクトプラグ２５との距離が均一となり、特定のＶＮＷダイオード１１への電流集中によるＶＮＷダイオード１１の破壊を抑制することができる。なお、距離が均一とは、例えば、製造上のばらつき等により、ＶＮＷダイオード１１とコンタクトプラグ２５との間の距離が変動したものも含む。
【0031】
なお、ＶＮＷダイオード１１及びコンタクトプラグ２５の個数に応じて配置を適宜変更しても良く、例えば各ＶＮＷダイオード１１と、当該ＶＮＷダイオード１１に最も近いコンタクトプラグ２５との距離が均一とならなくても良い。図９に示すように、コンタクトプラグ２５をその下方のＶＮＷダイオード１１と平面視で重なるように配置しても良い。
【0032】
【0033】
複数（図示の例では２個）のコンタクトプラグ２６は、コンタクトプラグ２５の列に沿って並んで配置されている。パッド配線６は、一列に並ぶコンタクトプラグ２５と電気的に接続されており、Ｖｄｄ電源線５は、一列に並ぶコンタクトプラグ２６と電気的に接続されている。本例では、隣り合うパッド配線６（１枚のトッププレート２４と電気的に接続されている）及びＶｄｄ電源線５を一単位として、当該一単位が複数平行に並んで繰り返し配置されている。図７等では、当該一単位の繰り返し数が２である場合を例示するが、繰り返し数を３以上としても良い。また、当該一単位が１つだけ配置され、繰り返しがないものであっても良い。
【0034】
なお、例えば図１１に示すように、コンタクトプラグ２５を、ＶＮＷダイオード１１と平面視でＸ方向（横方向）に位置がずれるように配置しても良い。この場合でも、任意のＶＮＷダイオード１１と当該ＶＮＷダイオード１１に最も近いコンタクトプラグ２５との平面視による距離が、各々のＶＮＷダイオード１１について均一であることが望ましい。
【0035】
また、例えば図１２に示すように、ＶＮＷダイオード群１０が、ＶＮＷダイオード１１がＸ方向（横方向）に２個、Ｙ方向に複数個並んで配置されるようにしても良い。図示の例では、ＶＮＷダイオード群１０は２×４個のＶＮＷダイオード１１で構成される。更に複数のＶＮＷダイオード１１を３列以上に配置してＶＮＷダイオード群１０を構成しても良い。ＶＮＷダイオード１１を複数列に配置してＶＮＷダイオード群１０を構成することにより、各ＶＮＷダイオード１１に流れるサージ電流が緩和され、ＶＮＷダイオード１１の破壊が抑制される。但し、サージ電流の流れ易さを考慮して、ＶＮＷダイオード１１の配列の個数は、Ｘ方向（横方向）よりもＹ方向（縦方向）の方が多いことが望ましく、例えばＹ方向に５個以上のＶＮＷダイオード１１が配列されても良い。
【0036】
半導体ナノワイヤの他の例を示す。図１３Ａは、第１の実施形態の変形例２による半導体装置のＥＳＤ保護ダイオードについて、コンタクトプラグ上の配線構造を含む概略構成を示す平面図である。図１３Ｂは、図１３Ａの破線Ｉ－Ｉに沿った断面を示す断面図である。図１３Ａでは、コンタクトプラグ２５の図示を省略している。
【0037】
突起状の半導体ナノワイヤ１９を有するＶＮＷダイオード１１の代わりに、半導体基板１２上にＶＮＷ（Vertical Nano Wall）ダイオード３７を形成するようにしても良い。図示の例では、ＶＮＷダイオード３７は長手方向がＹ方向（縦方向）となるように配置される。ＶＮＷダイオード３７は、半導体基板１２上に立設され、下端部分３６ａ及び上端部分３６ｂを持つ板状の半導体ナノウォール３６を有している。下端部分３６ａはＮ型の不純物を有しボトム領域１６と一体形成され、上端部分３６ｂはＰ型の不純物を有する。半導体ナノウォール３６の下端部分３６ａと上端部分３６ｂとの間の中央部分３６ｃの不純物はＰ型とされ、上端部分３６ｂよりも不純物濃度が低い。上端部分３６ｂの側面には、絶縁膜のサイドウォール２１が形成されている。複数の半導体ナノウォール３６は、ボトム領域１６により下端部分３６ａで電気的に接続されている。なお、ＶＮＷダイオード３７は第１の実施形態の変形例２の一態様として例示するが、第１の実施形態及び変形例１、並びに後述する第２～第５の実施形態及び諸変形例においても、ＶＮＷダイオード１１に代わって適用することができる。また、各実施形態及び諸変形例において、ＶＮＷダイオード１１とＶＮＷダイオード３７とを併用しても良い。なお、図１３Ａでは半導体ナノウォール３６が、Ｙ方向に２つ並んで配置されているが、配置数は１つでも良く、３以上の数でも良い。
【0038】
（変形例３）
図１４は、第１の実施形態の変形例３による半導体装置のＥＳＤ保護ダイオードについて、コンタクトプラグ上の配線構造を含む概略構成を示す平面図である。なお、第１の実施形態の図２～図４Ｃで示した構成部材と同じものについては、同一の符号を付して詳しい説明を省略する。
図１４は、第１の実施形態の変形例３による半導体装置のＥＳＤ保護ダイオードについて、コンタクトプラグ上の配線構造を含む概略構成を示す平面図である。なお、第１の実施形態の図２～図４Ｃで示した構成部材と同じものについては、同一の符号を付して詳しい説明を省略する。
【0039】
本例では、ＶＮＷダイオード群１０は、複数のＶＮＷダイオード１１がＸ方向及びＹ方向にマトリクス状に配置されている。ＶＮＷダイオード群１０上にはトッププレート２４が形成されている。トッププレート２４は、各ＶＮＷダイオード１１の半導体ナノワイヤ１９の上端部分１９ｂと電気的に接続されている。
【0040】
トッププレート２４上には、Ｘ方向に並ぶ複数（図示の例では４個）のコンタクトプラグ２５の列が、所定間隔を置いて複数並んで電気的に接続されている。コンタクトプラグ２５の隣り合う列間には、当該一列と平行に並ぶコンタクトプラグ２６の列が設けられている。但し、当該列を構成するコンタクトプラグ２６は、平面視でトッププレート２４の外側に配置されている。コンタクトプラグ２６の列は、トッププレート２４の両側にも設けられている。
【0041】
パッド配線６は、トッププレート２４上で一列に並ぶコンタクトプラグ２５と電気的に接続されている。Ｖｄｄ電源線５は、一列に並ぶコンタクトプラグ２６と電気的に接続され、平面視でトッププレート２４の上方を横切るように配置されている。本例では、隣り合うパッド配線６及びＶｄｄ電源線５を一単位として、当該一単位が複数平行に並んで繰り返し配置されている。但し図１４では、トッププレート２４の両側に設けられたコンタクトプラグ２６の列と接続されたＶｄｄ電源線５が両端に配置され、当該両端のＶｄｄ電源線５の隣にそれぞれパッド配線６が位置する場合を例示する。コンタクトプラグ２５，２６と接続されるローカルインターコネクトを、ＶＮＷダイオード群１０を囲むように４辺に配置しても良い。
【0042】
［第２の実施形態］
次いで、第２の実施形態について説明する。図１５は、第２の実施形態による半導体装置のＥＳＤ保護ダイオードについて、コンタクトプラグ上の配線構造を除いた概略構成を示す平面図である。なお、第１の実施形態の図２～図４Ｃで示した構成部材と同じものについては、同一の符号を付して詳しい説明を省略する。
次いで、第２の実施形態について説明する。図１５は、第２の実施形態による半導体装置のＥＳＤ保護ダイオードについて、コンタクトプラグ上の配線構造を除いた概略構成を示す平面図である。なお、第１の実施形態の図２～図４Ｃで示した構成部材と同じものについては、同一の符号を付して詳しい説明を省略する。
【0043】
本実施形態では、ＶＮＷダイオード群１０は、複数のＶＮＷダイオード１１がＸ方向及びＹ方向にマトリクス状に配置される。Ｖｄｄ電源線５と電気的に接続された複数のコンタクトプラグ２６は、ＶＮＷダイオード群１０の周囲の辺に沿って並んで設けられている。なお、図１５では、ＶＮＷダイオード群１０の周囲の辺のうち、上辺の図示は省略している。ここで、ＶＮＷダイオード群１０では、マトリクス状に配置されたＶＮＷダイオード１１のうち、コンタクトプラグ２６の辺のうち非対向の２辺の交わる部位に近い隅部のＶＮＷダイオード１１（図１５中において破線の円で示す）が欠落している。
【0044】
上記の隅部にＶＮＷダイオード１１が存在する場合、当該隅部のＶＮＷダイオード１１からは、非対向の２列の各端に位置する２つのコンタクトプラグ２６にサージ電流が流れるパスが存在する。そのため、当該隅部のＶＮＷダイオード１１にサージ電流が集中しやすく、他のＶＮＷダイオード１１に比べて破壊され易い。本実施形態では、上記の隅部にＶＮＷダイオード１１を設けないことにより、マトリクスを構成する複数のＶＮＷダイオード１１に流れるサージ電流の集中を抑制し、ＶＮＷダイオード１１の破壊を抑制することができる。なお、図１５では左下隅及び右下隅のＶＮＷダイオード１１を設けないものとしているが、例えば、図示が省略された左上隅または右上隅のＶＮＷダイオード１１を設けないものとしても良い。すなわち、四隅のＶＮＷダイオード１１を設けないものとしても良い。
【0045】
［変形例］
以下、第２の実施形態の半導体装置の諸変形例について説明する。
以下、第２の実施形態の半導体装置の諸変形例について説明する。
【0046】
（変形例１）
図１６は、第２の実施形態の変形例１による半導体装置のＥＳＤ保護ダイオードについて、コンタクトプラグ上の配線構造を除いた概略構成を示す平面図である。なお、第１の実施形態の図２～図４Ｃで示した構成部材と同じものについては、同一の符号を付して詳しい説明を省略する。
図１６は、第２の実施形態の変形例１による半導体装置のＥＳＤ保護ダイオードについて、コンタクトプラグ上の配線構造を除いた概略構成を示す平面図である。なお、第１の実施形態の図２～図４Ｃで示した構成部材と同じものについては、同一の符号を付して詳しい説明を省略する。
【0047】
本例では、ＶＮＷダイオード群１０は、複数のＶＮＷダイオード１１がＸ方向及びＹ方向にマトリクス状に配置されている。Ｖｄｄ電源線５と電気的に接続された複数のコンタクトプラグ２６は、ＶＮＷダイオード群１０の周囲の辺に沿って並んで設けられている。なお、図１６では、ＶＮＷダイオード群１０の周囲の辺のうち、上辺の図示は省略している。ここで、コンタクトプラグ２６の非対向の２辺に着目する。本例では、当該２辺のコンタクトプラグ２６のうち、マトリクス状における隅部のＶＮＷダイオード１１に近い２つのコンタクトプラグ２６のうちの一方が欠落している。ここでは、Ｙ方向に並ぶコンタクトプラグ２６の列において、隅部のＶＮＷダイオード１１に近い一端のコンタクトプラグ２６（図１６中において破線の矩形で示す）が欠落している。
【0048】
上記した隅部のＶＮＷダイオード１１に近い一端のコンタクトプラグ２６が存在する場合、非対向の２辺の各端に位置する２つのコンタクトプラグ２６にサージ電流が流れるため、隅部のＶＮＷダイオード１１にサージ電流が集中しやすい。そのため、当該隅部のＶＮＷダイオード１１が他のＶＮＷダイオード１１に比べて破壊され易い。本実施形態では、当該隅部のＶＮＷダイオード１１に近い２辺の各一端のコンタクトプラグ２６の一方を設けないことにより、マトリクスを構成する複数のＶＮＷダイオード１１に流れるサージ電流の集中を抑制し、ＶＮＷダイオード１１の破壊を抑制することができる。なお、図１６では左下端及び右下端のコンタクトプラグ２６を設けないものとしているが、例えば、図示が省略された左上端または右上端のコンタクトプラグ２６を設けないものとしても良い。また、下辺または上辺（図示せず）に沿って配置されたコンタクトプラグ２６のうち、それぞれ左右端の一方または両方のコンタクトプラグ２６を設けないものとしても良い。
【0049】
（変形例２）
図１７は、第２の実施形態の変形例２による半導体装置のＥＳＤ保護ダイオードについて、コンタクトプラグ上の配線構造を除いた概略構成を示す平面図である。なお、第１の実施形態の図２～図４Ｃで示した構成部材と同じものについては、同一の符号を付して詳しい説明を省略する。
図１７は、第２の実施形態の変形例２による半導体装置のＥＳＤ保護ダイオードについて、コンタクトプラグ上の配線構造を除いた概略構成を示す平面図である。なお、第１の実施形態の図２～図４Ｃで示した構成部材と同じものについては、同一の符号を付して詳しい説明を省略する。
【0050】
本例では、ＶＮＷダイオード群１０は、複数のＶＮＷダイオード１１がＸ方向及びＹ方向にマトリクス状に配置されている。Ｖｄｄ電源線５と電気的に接続された複数のコンタクトプラグ２６は、ＶＮＷダイオード群１０の周囲の辺に沿って並んで設けられている。なお、図１７では、ＶＮＷダイオード群１０の周囲の辺のうち、上辺の図示は省略している。第１の実施形態では、ＶＮＷダイオード群１０の周囲に配置されたコンタクトプラグ２６のうち、Ｙ方向に並ぶ２辺のコンタクトプラグ２６とローカルインターコネクト２７とが一体形成されている。これに対して本例では、各辺に沿って配置されるローカルインターコネクト２７が、隅部では形成されず、分離された配置となっている。また、ローカルインターコネクト２７が配置されていない隅部では、コンタクトプラグ２６も配置されていない。
【0051】
隅部にコンタクトプラグ２６及びローカルインターコネクト２７を形成した場合、ＶＮＷダイオード１１と、隅部及び非対向の２辺の各端に位置するコンタクトプラグ２６との間でサージ電流が流れる。そのため、隅部のＶＮＷダイオード１１にサージ電流が集中し易い。そのため、当該隅部のＶＮＷダイオード１１が他のＶＮＷダイオード１１に比べて破壊され易い。
本例では、隅部でコンタクトプラグ２６とローカルインターコネクト２７とを配置しないため、当該隅部のコンタクトプラグ２６からその周辺のコンタクトプラグ２６へ流れる電流のパスが減少する。そのため、当該隅部のＶＮＷダイオード１１への電流集中が抑制され、当該隅部のＶＮＷダイオード１１の破壊を抑制することができる。
本例では、隅部でコンタクトプラグ２６とローカルインターコネクト２７とを配置しないため、当該隅部のコンタクトプラグ２６からその周辺のコンタクトプラグ２６へ流れる電流のパスが減少する。そのため、当該隅部のＶＮＷダイオード１１への電流集中が抑制され、当該隅部のＶＮＷダイオード１１の破壊を抑制することができる。
【0052】
なお、図１７のように、下辺に配置されるローカルインターコネクト２７の端が隅部から後退し、その位置にコンタクトプラグ２６を配置しないものとしても良い。このような配置とすることで、隅部のＶＮＷダイオード１１から下辺のコンタクトプラグ２６に流れるサージ電流が減少し、隅部のＶＮＷダイオード１１の電流集中による破壊をさらに抑制できる。また、図１７で図示が省略された上辺においても、同様の構成としても良い。また、各辺に位置するローカルインターコネクト２７は、電気的に接続されていても良い。
【0053】
（第３の実施形態）
以下、第３の実施形態について説明する。図１８は、本実施形態による半導体装置の有するＩ／Ｏ回路を示す模式図である。図１９は、本実施形態による半導体装置のＥＳＤ保護ダイオードの概略構成を示す平面図である。図２０Ａは、図１９の破線Ｉ－Ｉに沿った断面を示す断面図である。図２０Ｂは、図１９の破線ＩＩ－ＩＩに沿った断面を示す断面図である。
以下、第３の実施形態について説明する。図１８は、本実施形態による半導体装置の有するＩ／Ｏ回路を示す模式図である。図１９は、本実施形態による半導体装置のＥＳＤ保護ダイオードの概略構成を示す平面図である。図２０Ａは、図１９の破線Ｉ－Ｉに沿った断面を示す断面図である。図２０Ｂは、図１９の破線ＩＩ－ＩＩに沿った断面を示す断面図である。
【0054】
本実施形態による半導体装置のＥＳＤ保護ダイオードは、Ｉ／Ｏ回路４１の一部の保護回路４２として設けられている。保護回路４２は、第１ダイオード領域４３Ａと第２ダイオード領域４３Ｂとを備えている。第１ダイオード領域４３Ａは第１の実施形態の図１におけるダイオード２ａに、第２ダイオード領域４３Ｂは第１の実施形態の図１におけるダイオード２ｂにそれぞれ対応している。
【0055】
第１ダイオード領域４３Ａでは、第１集合体４４及び第２集合体４５をそれぞれ一単位として、当該各一単位が平面視で複数平行に並んで繰り返し配置されている。
第１集合体４４は、ＶＮＷダイオード群１０Ａ、トッププレート２４Ａ、及び複数（ここでは例えば縦方向に一列に並ぶ４つ）のコンタクトプラグ２５を備えている。第２集合体４５は、複数（ここでは例えば縦方向に一列に並ぶ４つ）のコンタクトプラグ２６を備えている。なお、図１９では当該一単位が２つ配置されているが、当該一単位が１つのみでも良く、繰り返し数が３以上であっても良い。
第１集合体４４は、ＶＮＷダイオード群１０Ａ、トッププレート２４Ａ、及び複数（ここでは例えば縦方向に一列に並ぶ４つ）のコンタクトプラグ２５を備えている。第２集合体４５は、複数（ここでは例えば縦方向に一列に並ぶ４つ）のコンタクトプラグ２６を備えている。なお、図１９では当該一単位が２つ配置されているが、当該一単位が１つのみでも良く、繰り返し数が３以上であっても良い。
【0056】
第１集合体４４において、複数のＶＮＷダイオード１１Ａが一列（複数列でも良い）に並んで配置されてＶＮＷダイオード群１０Ａとされている。
図２０Ａ、図２０Ｂに示すように、第１ダイオード領域４３Ａの半導体基板１２に例えばＰ型の導電型を有するＰウェル１３ａが形成されている。Ｐウェル１３ａの上部には、Ｎ型の導電型を有するボトム領域１６Ａが形成されている。ボトム領域１６Ａの上部であって半導体基板１２の表面には、シリサイド層１７が形成されている。第１ダイオード領域４３Ａの半導体基板１２上には、複数の突起状の半導体ナノワイヤ１９Ａが、半導体基板１２の表面から垂直に形成されている。複数の半導体ナノワイヤ１９Ａのそれぞれに、下端部分１９Ａａ、上端部分１９Ａｂ及び、端部分１９Ａａと上端部分１９Ａｂとの間の中央部分１９Ａｃを持つＶＮＷダイオード１１Ａが形成されている。下端部分１９ＡａはＮ型の導電型を有し、ボトム領域１６Ａと電気的に接続されている。上端部分１９ＡｂはＰ型の導電型を有する。中央部分１９ＡｃはＰ型の導電型を有し、下端部１９ＡａとＰＮ接合を形成する。上端部分１９Ａｂの側面には、絶縁膜のサイドウォール２１が形成されている。複数の半導体ナノワイヤ１９Ａの下端部分１９Ａａは、ボトム領域１６Ａにより互いに電気的に接続されている。なお、中央部分１９ＡｃのＰ型の不純物の濃度は、上端部分１９Ａｂよりも低くて良いし、同濃度でも良い。また、半導体基板１２がＰ型基板である場合、Ｐウェル１３ａの形成を省略しても良い。
図２０Ａ、図２０Ｂに示すように、第１ダイオード領域４３Ａの半導体基板１２に例えばＰ型の導電型を有するＰウェル１３ａが形成されている。Ｐウェル１３ａの上部には、Ｎ型の導電型を有するボトム領域１６Ａが形成されている。ボトム領域１６Ａの上部であって半導体基板１２の表面には、シリサイド層１７が形成されている。第１ダイオード領域４３Ａの半導体基板１２上には、複数の突起状の半導体ナノワイヤ１９Ａが、半導体基板１２の表面から垂直に形成されている。複数の半導体ナノワイヤ１９Ａのそれぞれに、下端部分１９Ａａ、上端部分１９Ａｂ及び、端部分１９Ａａと上端部分１９Ａｂとの間の中央部分１９Ａｃを持つＶＮＷダイオード１１Ａが形成されている。下端部分１９ＡａはＮ型の導電型を有し、ボトム領域１６Ａと電気的に接続されている。上端部分１９ＡｂはＰ型の導電型を有する。中央部分１９ＡｃはＰ型の導電型を有し、下端部１９ＡａとＰＮ接合を形成する。上端部分１９Ａｂの側面には、絶縁膜のサイドウォール２１が形成されている。複数の半導体ナノワイヤ１９Ａの下端部分１９Ａａは、ボトム領域１６Ａにより互いに電気的に接続されている。なお、中央部分１９ＡｃのＰ型の不純物の濃度は、上端部分１９Ａｂよりも低くて良いし、同濃度でも良い。また、半導体基板１２がＰ型基板である場合、Ｐウェル１３ａの形成を省略しても良い。
【0057】
半導体ナノワイヤ１９Ａの側面には、ゲート絶縁膜２２を介してゲート電極２３が形成されている。複数の半導体ナノワイヤ１９Ａのゲート電極２３は、それぞれ分離されて形成されても良く、全体または一部で１層の導電膜として形成されても良い。なお、ゲート絶縁膜２２及びゲート電極２３は、後述するようにロジック回路のトランジスタのゲート絶縁膜及びゲート電極と同時形成されるものであり、ＶＮＷダイオード１１Ａには形成を省略しても良い。
【0058】
複数の半導体ナノワイヤ１９Ａ上には、シリサイドや金属等の導電膜である１枚のトッププレート２４Ａが形成されている。各ＶＮＷダイオード１１Ａの半導体ナノワイヤ１９Ａの上端部分１９Ａｂは、トッププレート２４Ａを介して互いに電気的に接続されている。トッププレート２４Ａは、例えば、全体で１枚の導電膜として各ＶＮＷダイオード１１Ａと導通している。
【0059】
トッププレート２４Ａ上には、複数のコンタクトプラグ２５が一列（複数列でも良い）に配置されており、各コンタクトプラグ２５がトッププレート２４Ａと電気的に接続されている。各コンタクトプラグ２５は、平面視で各ＶＮＷダイオード１１Ａと重なって配置されている。但し、各コンタクトプラグ２５を、平面視で各ＶＮＷダイオード１１Ａとずれた位置に配置する場合もある。
【0060】
第２集合体４５は、平面視で、第１集合体４４と平行して、複数のコンタクトプラグ２６が一列に並んで配置される。各コンタクトプラグ２６は、シリサイド層１７と接触しており、シリサイド層１７及びボトム領域１６Ａを介して各ＶＮＷダイオード１１Ａの下端部分１９Ａａと電気的に接続されている。
【0061】
第２ダイオード領域４３Ｂでは、第１集合体４６及び第２集合体４７を一単位として、当該一単位が平面視で複数平行に並んで繰り返し配置されている。
第１集合体４６は、ＶＮＷダイオード群１０Ｂ、トッププレート２４Ｂ、及び複数（ここでは例えば縦方向に一列に並ぶ４つ）のコンタクトプラグ２５を備えている。第２集合体４７は、複数（ここでは例えば縦方向に一列に並ぶ４つ）のコンタクトプラグ２６を備えている。なお、図１９では当該一単位が２つ配置されているが、当該一単位が１つのみでも良く、繰り返し数が３以上であっても良い。
第１集合体４６は、ＶＮＷダイオード群１０Ｂ、トッププレート２４Ｂ、及び複数（ここでは例えば縦方向に一列に並ぶ４つ）のコンタクトプラグ２５を備えている。第２集合体４７は、複数（ここでは例えば縦方向に一列に並ぶ４つ）のコンタクトプラグ２６を備えている。なお、図１９では当該一単位が２つ配置されているが、当該一単位が１つのみでも良く、繰り返し数が３以上であっても良い。
【0062】
第１集合体４６において、複数のＶＮＷダイオード１１Ｂが一列（複数列でも良い）に並んで配置されてＶＮＷダイオード群１０Ｂとされている。
図２０Ａ、図２０Ｂに示すように、第２ダイオード領域４３Ｂの半導体基板１２に例えばＮ型の導電型を有するＮウェル１３ｂが形成されている。Ｎウェル１３ｂの上部には、Ｐ型の導電型を有するボトム領域１６Ｂが形成されている。ボトム領域１６Ｂの上部であって半導体基板１２の表面には、シリサイド層１７が形成されている。第２ダイオード領域４３Ｂの半導体基板１２上には、複数の突起状の半導体ナノワイヤ１９Ｂが、半導体基板１２の表面から垂直に形成されている。複数の半導体ナノワイヤ１９Ｂのそれぞれに、下端部分１９Ｂａ、上端部分１９Ｂｂ及び、端部分１９Ｂａと上端部分１９Ｂｂとの間の中央部分１９Ｂｃを持つＶＮＷダイオード１１Ｂが形成されている。下端部分１９ＢａはＰ型の導電型を有し、ボトム領域１６Ｂと電気的に接続されている。上端部分１９ＢｂはＮ型の導電型を有する。中央部分１９ＢｃはＮ型の導電型を有し、下端部１９ＢａとＰＮ接合を形成する。上端部分１９Ｂｂの側面には、絶縁膜のサイドウォール２１が形成されている。複数の半導体ナノワイヤ１９Ｂの下端部分１９Ｂａは、ボトム領域１６Ｂにより互いに電気的に接続されている。なお、中央部分１９ＢｃのＮ型の不純物の濃度は、上端部分１９Ｂｂよりも低くて良いし、同濃度でも良い。また、半導体基板１２がＮ型基板である場合、Ｎウェル１３ｂの形成を省略しても良い。
図２０Ａ、図２０Ｂに示すように、第２ダイオード領域４３Ｂの半導体基板１２に例えばＮ型の導電型を有するＮウェル１３ｂが形成されている。Ｎウェル１３ｂの上部には、Ｐ型の導電型を有するボトム領域１６Ｂが形成されている。ボトム領域１６Ｂの上部であって半導体基板１２の表面には、シリサイド層１７が形成されている。第２ダイオード領域４３Ｂの半導体基板１２上には、複数の突起状の半導体ナノワイヤ１９Ｂが、半導体基板１２の表面から垂直に形成されている。複数の半導体ナノワイヤ１９Ｂのそれぞれに、下端部分１９Ｂａ、上端部分１９Ｂｂ及び、端部分１９Ｂａと上端部分１９Ｂｂとの間の中央部分１９Ｂｃを持つＶＮＷダイオード１１Ｂが形成されている。下端部分１９ＢａはＰ型の導電型を有し、ボトム領域１６Ｂと電気的に接続されている。上端部分１９ＢｂはＮ型の導電型を有する。中央部分１９ＢｃはＮ型の導電型を有し、下端部１９ＢａとＰＮ接合を形成する。上端部分１９Ｂｂの側面には、絶縁膜のサイドウォール２１が形成されている。複数の半導体ナノワイヤ１９Ｂの下端部分１９Ｂａは、ボトム領域１６Ｂにより互いに電気的に接続されている。なお、中央部分１９ＢｃのＮ型の不純物の濃度は、上端部分１９Ｂｂよりも低くて良いし、同濃度でも良い。また、半導体基板１２がＮ型基板である場合、Ｎウェル１３ｂの形成を省略しても良い。
【0063】
半導体ナノワイヤ１９Ｂの側面には、ゲート絶縁膜２２を介してゲート電極２３が形成されている。複数の半導体ナノワイヤ１９Ｂのゲート電極２３は、それぞれ分離されて形成されても良く、全体または一部で１層の導電膜として形成されても良い。なお、ゲート絶縁膜２２及びゲート電極２３は、後述するようにロジック回路のトランジスタのゲート絶縁膜及びゲート電極と同時形成されるものであり、ＶＮＷダイオード１１Ｂには形成を省略しても良い。
【0064】
複数の半導体ナノワイヤ１９Ｂ上には、シリサイドや金属等の導電膜である１枚のトッププレート２４Ｂが形成されている。各ＶＮＷダイオード１１Ｂの半導体ナノワイヤ１９Ｂの上端部分１９Ｂｂは、トッププレート２４Ｂを介して互いに電気的に接続されている。トッププレート２４Ｂは、例えば、全体で１枚の導電膜として各ＶＮＷダイオード１１Ｂと導通している。
【0065】
トッププレート２４Ｂ上には、複数のコンタクトプラグ２５が一列（複数列でも良い）に配置されており、各コンタクトプラグ２５がトッププレート２４Ｂの表面と電気的に接続されている。各コンタクトプラグ２５は、平面視で各ＶＮＷダイオード１１Ｂと重なって配置されている。但し、各コンタクトプラグ２５を、平面視で各ＶＮＷダイオード１１Ｂとずれた位置に配置する場合もある。
【0066】
第２集合体４７は、平面視で、第１集合体４６と平行して、複数のコンタクトプラグ２６が一列に並んで配置されてなる。各コンタクトプラグ２６は、シリサイド層１７と接触しており、シリサイド層１７及びボトム領域１６Ｂを介して各ＶＮＷダイオード１１Ｂの下端部分１９Ｂａと電気的に接続されている。
【0067】
第１ダイオード領域４３Ａの複数のコンタクトプラグ２６上には、第２集合体４５と平面視で重なるように、例えば１本の配線構造４８が配置されている。配線構造４８は、例えばデュアルダマシン法で形成される。配線構造４８は、第１ダイオード領域４３Ａの複数のコンタクトプラグ２６と電気的に接続されている。第１ダイオード領域４３Ｂの複数のコンタクトプラグ２６上には、第２集合体４７と平面視で重なるように、例えば１本の配線構造４９が配置されている。配線構造４９は、例えばデュアルダマシン法で形成される。配線構造４９は、第２ダイオード領域４３Ｂの複数のコンタクトプラグ２６と電気的に接続されている。
【0068】
第１ダイオード領域４３Ａの複数のコンタクトプラグ２５及び第２ダイオード領域４３Ｂの複数のコンタクトプラグ２５には、両領域に共通に、第１集合体４４上及び第１集合体４６と平面視で重なるように、例えば１本の配線構造５１が配置されている。配線構造５１は、例えばデュアルダマシン法で形成される。配線構造５１は、コンタクトプラグ２５と電気的に接続されている。配線構造５１と配線構造４８，４９とは、平行に並んで配置されている。
【0069】
第１ダイオード領域４３Ａでは、平面視で配線構造４８，５１と交差するように、配線構造４８，５１上にＶｄｄ電源線５が配置されている。Ｖｄｄ電源線５は、例えばデュアルダマシン法で形成される。Ｖｄｄ電源線５は、配線構造４８、コンタクトプラグ２６、シリサイド層１７及びボトム領域１６Ａを介して各ＶＮＷダイオード１１Ａの下端部分１９Ａａと電気的に接続されている。第２ダイオード領域４３Ｂでは、平面視で配線構造４９，５１と交差するように、配線構造４９、５１上にＶｓｓ電源線４が配置されている。Ｖｓｓ電源線４は、例えばデュアルダマシン法で形成される。Ｖｓｓ電源線４は、配線構造４９、コンタクトプラグ２６、シリサイド層１７及びボトム領域１６Ｂを介して各ＶＮＷダイオード１１Ｂの下端部分１９Ｂａと電気的に接続されている。第１ダイオード領域４３Ａと第２ダイオード領域４３Ｂとの間では、平面視で配線構造５１と交差するように、配線構造５１上にパッド配線６が配置されている。パッド配線６は、例えばデュアルダマシン法で形成される。パッド配線６は、配線構造５１と電気的に接続されている。なお、ＶＮＷダイオード１１Ａの下端部分１９Ａａ及びボトム領域１６Ａの導電型と、上端部分１９Ａｂの導電型を逆にし、Ｖｄｄ電源線５が上端部分１９Ａｂに電気的に接続し、Ｐａｄ配線６が下端部分１９Ａａに電気的に接続しても良い。また、ＶＮＷダイオード１１Ｂの下端部分１９Ｂａ及びボトム領域１６Ｂの導電型と、上端部分１９Ｂｂの導電型を逆にし、Ｖｓｓ電源線４が上端部分１９Ｂｂに電気的に接続し、Ｐａｄ配線６が下端部分１９Ｂａに電気的に接続しても良い。
【0070】
ＶＮＷダイオード１１Ａ，１１Ｂ及びコンタクトプラグ２６の一部は、絶縁膜２８及び層間絶縁膜２９，３１中に形成されている。トッププレート２４Ａ，２４Ｂ、コンタクトプラグ２５，及びコンタクトプラグ２６の別の一部は、層間絶縁膜３２中に形成されている。配線構造４８，４９，及び５１は、層間絶縁膜３３中に形成されている。Ｖｓｓ電源線４、Ｖｄｄ電源線５、及びパッド配線６は、層間絶縁膜３４中に形成されている。
【0071】
以上説明したように、本実施形態によれば、ＥＳＤ保護ダイオードにおいて複数のＶＮＷダイオードがトッププレートと電気的に接続されている。これにより、ＶＮＷダイオードに大電流が流れても電流集中を抑制してＶＮＷダイオードの破壊を抑制することができる。
【0072】
（第４の実施形態）
以下、第４の実施形態について説明する。図２１は、本実施形態による半導体装置のＥＳＤ保護ダイオードの概略構成を示す平面図である。図２２Ａは、図２１の破線Ｉ－Ｉに沿った断面を示す断面図である。図２２Ｂは、図２１の破線ＩＩ－ＩＩに沿った断面を示す断面図である。図２２Ｃは、図２１の破線ＩＩＩ－ＩＩＩに沿った断面を示す断面図である。図２２Ｄは、図２１の破線ＩＶ－ＩＶに沿った断面を示す断面図である。
以下、第４の実施形態について説明する。図２１は、本実施形態による半導体装置のＥＳＤ保護ダイオードの概略構成を示す平面図である。図２２Ａは、図２１の破線Ｉ－Ｉに沿った断面を示す断面図である。図２２Ｂは、図２１の破線ＩＩ－ＩＩに沿った断面を示す断面図である。図２２Ｃは、図２１の破線ＩＩＩ－ＩＩＩに沿った断面を示す断面図である。図２２Ｄは、図２１の破線ＩＶ－ＩＶに沿った断面を示す断面図である。
【0073】
本実施形態による半導体装置のＥＳＤ保護ダイオードは、第１ダイオード領域４３Ａに含まれ、第１領域４３Ａａ及び第２領域４３Ａｂを備えている。第１領域４３Ａａと第２領域４３Ａｂとは、平面視で例えば千鳥状に配置されている。第１ダイオード領域４３Ａは、第１の実施形態の図１におけるダイオード２ａに対応している。
【0074】
第１領域４３Ａａでは、第１集合体４４及び第２集合体４５を一単位として、当該一単位が平面視で複数平行に並んで繰り返し配置されている。
第１集合体４４は、ＶＮＷダイオード群１０Ａａ、トッププレート２４Ａａ、及び複数（ここでは例えば縦方向に一列に並ぶ４つ）のコンタクトプラグ２５を備えている。第２集合体４５は、複数（ここでは例えば縦方向に一列に並ぶ４つ）のコンタクトプラグ２６を備えている。なお、図２１では、第１集合体４４が３つ、第２集合体４５が２つ配置されているが、例えば２つの第１集合体４４及び１つの第２集合体４５としたり、３つ以上の第１集合体４４及び４つ以上の第２集合体４５としたりしても良い。
第１集合体４４は、ＶＮＷダイオード群１０Ａａ、トッププレート２４Ａａ、及び複数（ここでは例えば縦方向に一列に並ぶ４つ）のコンタクトプラグ２５を備えている。第２集合体４５は、複数（ここでは例えば縦方向に一列に並ぶ４つ）のコンタクトプラグ２６を備えている。なお、図２１では、第１集合体４４が３つ、第２集合体４５が２つ配置されているが、例えば２つの第１集合体４４及び１つの第２集合体４５としたり、３つ以上の第１集合体４４及び４つ以上の第２集合体４５としたりしても良い。
【0075】
第１集合体４４において、複数のＶＮＷダイオード１１Ａａが一列（複数列でも良い）に並んで配置されてＶＮＷダイオード群１０Ａａとされている。
図２２Ａ～図２２Ｄに示すように、第１領域４３Ａａの半導体基板１２に例えばＰ型の導電型を有するＰウェル１３が形成されている。Ｐウェル１３の上部には、Ｎ型の導電型を有するボトム領域１６Ａａが形成されている。ボトム領域１６Ａａの上部であって半導体基板１２の表面には、シリサイド層１７が形成されている。第１領域４３Ａａの半導体基板１２上には、複数の突起状の半導体ナノワイヤ１９Ａａが、半導体基板１２の表面から垂直に形成されている。複数の半導体ナノワイヤ１９Ａａのそれぞれに、下端部分１９Ａａａ、上端部分１９Ａａｂ及び、下端部分１９Ａａａと上端部分１９Ａａｂとの間の中央部分１９Ａａｃを持つＶＮＷダイオード１１Ａａが形成されている。下端部分１９ＡａａはＮ型の導電型を有し、ボトム領域１６Ａａと電気的に接続されている。上端部分１９ＡａｂはＰ型の導電型を有する。中央部分１９ＡａｃはＰ型の導電型を有し、下端部１９ＡａａとＰＮ接合を形成する。上端部分１９Ａａｂの側面には、絶縁膜のサイドウォール２１が形成されている。複数の半導体ナノワイヤ１９Ａａの下端部分１９Ａａａは、ボトム領域１６Ａａにより互いに電気的に接続されている。なお、中央部分１９ＡａｃのＰ型の不純物の濃度は、上端部分１９Ａａｂよりも低くて良いし、同濃度でも良い。また、半導体基板１２がＰ型基板である場合、Ｐウェル１３の形成を省略しても良い。
図２２Ａ～図２２Ｄに示すように、第１領域４３Ａａの半導体基板１２に例えばＰ型の導電型を有するＰウェル１３が形成されている。Ｐウェル１３の上部には、Ｎ型の導電型を有するボトム領域１６Ａａが形成されている。ボトム領域１６Ａａの上部であって半導体基板１２の表面には、シリサイド層１７が形成されている。第１領域４３Ａａの半導体基板１２上には、複数の突起状の半導体ナノワイヤ１９Ａａが、半導体基板１２の表面から垂直に形成されている。複数の半導体ナノワイヤ１９Ａａのそれぞれに、下端部分１９Ａａａ、上端部分１９Ａａｂ及び、下端部分１９Ａａａと上端部分１９Ａａｂとの間の中央部分１９Ａａｃを持つＶＮＷダイオード１１Ａａが形成されている。下端部分１９ＡａａはＮ型の導電型を有し、ボトム領域１６Ａａと電気的に接続されている。上端部分１９ＡａｂはＰ型の導電型を有する。中央部分１９ＡａｃはＰ型の導電型を有し、下端部１９ＡａａとＰＮ接合を形成する。上端部分１９Ａａｂの側面には、絶縁膜のサイドウォール２１が形成されている。複数の半導体ナノワイヤ１９Ａａの下端部分１９Ａａａは、ボトム領域１６Ａａにより互いに電気的に接続されている。なお、中央部分１９ＡａｃのＰ型の不純物の濃度は、上端部分１９Ａａｂよりも低くて良いし、同濃度でも良い。また、半導体基板１２がＰ型基板である場合、Ｐウェル１３の形成を省略しても良い。
【0076】
半導体ナノワイヤ１９Ａａの側面には、ゲート絶縁膜２２を介してゲート電極２３が形成されている。複数の半導体ナノワイヤ１９Ａａのゲート電極２３は、それぞれ分離されて形成されても良く、全体または一部で１層の導電膜として形成されても良い。なお、ゲート絶縁膜２２及びゲート電極２３は、後述するようにロジック回路のトランジスタのゲート絶縁膜及びゲート電極と同時形成されるものであり、ＶＮＷダイオード１１Ａａには形成を省略しても良い。また、ゲート電極２３は全体で１層の導電体として導通してなくても良く、例えばＶＮＷダイオード群１０Ａａの中で複数に分離されて形成されても良い。
【0077】
複数の半導体ナノワイヤ１９Ａａ上には、シリサイドや金属等の導電膜である１枚のトッププレート２４Ａａが形成されている。各ＶＮＷダイオード１１Ａａの半導体ナノワイヤ１９Ａａは、トッププレート２４Ａａを介して互いに電気的に接続されている。トッププレート２４Ａａは、例えば、全体で１枚の導電膜として各ＶＮＷダイオード１１Ａａと導通している。
【0078】
トッププレート２４Ａａ上には、複数のコンタクトプラグ２５が一列（複数列でも良い）に配置されており、各コンタクトプラグ２５がトッププレート２４Ａａの表面と電気的に接続されている。各コンタクトプラグ２５は、平面視で各ＶＮＷダイオード１１Ａａと重なって配置されている。なお、各コンタクトプラグ２５を、平面視で各ＶＮＷダイオード１１Ａａと位置がずれて配置する場合もある。
【0079】
第２集合体４５は、平面視で、第１集合体４４と平行して、複数のコンタクトプラグ２６が一列に並んで配置されてなる。各コンタクトプラグ２６は、シリサイド層１７と接触しており、シリサイド層１７及びボトム領域１６Ａａを介して各ＶＮＷダイオード１１Ａａの下端部分１９Ａａａと電気的に接続されている。
【0080】
第２領域４３Ａｂでは、第１集合体４６及び第２集合体４７を一単位として、当該一単位が平面視で複数平行に並んで繰り返し配置されている。
第１集合体４６は、ＶＮＷダイオード群１０Ａｂ、トッププレート２４Ａｂ、及び複数（ここでは例えば縦方向に一列に並ぶ４つ）のコンタクトプラグ２５を備えている。第２集合体４７は、複数（ここでは例えば縦方向に一列に並ぶ４つ）のコンタクトプラグ２６を備えている。なお、図２１では、第１集合体４６が３つ、第２集合体４７が２つ配置されているが、例えば２つの第１集合体４６及び１つの第２集合体４７としたり、３つ以上の第１集合体４６及び４つ以上の第２集合体４７としたりしても良い。
第１集合体４６は、ＶＮＷダイオード群１０Ａｂ、トッププレート２４Ａｂ、及び複数（ここでは例えば縦方向に一列に並ぶ４つ）のコンタクトプラグ２５を備えている。第２集合体４７は、複数（ここでは例えば縦方向に一列に並ぶ４つ）のコンタクトプラグ２６を備えている。なお、図２１では、第１集合体４６が３つ、第２集合体４７が２つ配置されているが、例えば２つの第１集合体４６及び１つの第２集合体４７としたり、３つ以上の第１集合体４６及び４つ以上の第２集合体４７としたりしても良い。
【0081】
第１集合体４６において、複数のＶＮＷダイオード１１Ａｂが一列（複数列でも良い）に並んで配置されてＶＮＷダイオード群１０Ａｂとされている。
図２１Ａ～図２１Ｄに示すように、第２領域４３Ａｂの半導体基板１２に例えばＰ型の導電型を有するＰウェル１３が形成されている。Ｐウェル１３の上部には、Ｐ型の導電型を有するボトム領域１６Ａｂが形成されている。ボトム領域１６Ａｂの上部であって半導体基板１２の表面には、シリサイド層１７が形成されている。第２領域４３Ａｂの半導体基板１２上には、複数の突起状の半導体ナノワイヤ１９Ａｂが、半導体基板１２の表面から垂直に形成されている。複数の半導体ナノワイヤ１９Ａｂのそれぞれに、下端部分１９Ａｂａ、上端部分１９Ａｂｂ及び、下端部分１９Ａｂａと上端部分１９Ａｂｂとの間の中央部分１９Ａｂｃを持つＶＮＷダイオード１１Ａｂが形成されている。下端部分１９ＡｂａはＰ型の導電型を有し、ボトム領域１６Ａｂと電気的に接続されている。上端部分１９ＡｂｂはＮ型の導電型を有する。中央部分１９ＡｂｃはＮ型の導電型を有し、下端部１９ＡｂａとＰＮ接合を形成する。上端部分１９Ａｂｂの側面には、絶縁膜のサイドウォール２１が形成されている。複数の半導体ナノワイヤ１９Ａｂの下端部分１９Ａｂａは、ボトム領域１６Ａｂにより互いに電気的に接続されている。なお、中央部分１９ＡｂｃのＮ型の不純物の濃度は、上端部分１９Ａｂｂよりも低くて良いし、同濃度でも良い。また、半導体基板１２がＰ型基板である場合、Ｐウェル１３の形成を省略しても良い。
図２１Ａ～図２１Ｄに示すように、第２領域４３Ａｂの半導体基板１２に例えばＰ型の導電型を有するＰウェル１３が形成されている。Ｐウェル１３の上部には、Ｐ型の導電型を有するボトム領域１６Ａｂが形成されている。ボトム領域１６Ａｂの上部であって半導体基板１２の表面には、シリサイド層１７が形成されている。第２領域４３Ａｂの半導体基板１２上には、複数の突起状の半導体ナノワイヤ１９Ａｂが、半導体基板１２の表面から垂直に形成されている。複数の半導体ナノワイヤ１９Ａｂのそれぞれに、下端部分１９Ａｂａ、上端部分１９Ａｂｂ及び、下端部分１９Ａｂａと上端部分１９Ａｂｂとの間の中央部分１９Ａｂｃを持つＶＮＷダイオード１１Ａｂが形成されている。下端部分１９ＡｂａはＰ型の導電型を有し、ボトム領域１６Ａｂと電気的に接続されている。上端部分１９ＡｂｂはＮ型の導電型を有する。中央部分１９ＡｂｃはＮ型の導電型を有し、下端部１９ＡｂａとＰＮ接合を形成する。上端部分１９Ａｂｂの側面には、絶縁膜のサイドウォール２１が形成されている。複数の半導体ナノワイヤ１９Ａｂの下端部分１９Ａｂａは、ボトム領域１６Ａｂにより互いに電気的に接続されている。なお、中央部分１９ＡｂｃのＮ型の不純物の濃度は、上端部分１９Ａｂｂよりも低くて良いし、同濃度でも良い。また、半導体基板１２がＰ型基板である場合、Ｐウェル１３の形成を省略しても良い。
【0082】
半導体ナノワイヤ１９Ａｂの側面には、ゲート絶縁膜２２を介してゲート電極２３が形成されている。複数の半導体ナノワイヤ１９Ａｂのゲート電極２３は、それぞれ分離されて形成されても良く、全体または一部で１層の導電膜として形成されても良い。なお、ゲート絶縁膜２２及びゲート電極２３は、後述するようにロジック回路のトランジスタのゲート絶縁膜及びゲート電極と同時形成されるものであり、ＶＮＷダイオード１１Ａｂには形成を省略しても良い。また、ゲート電極２３は全体で１層の導電体として導通してなくても良く、例えばＶＮＷダイオード群１０Ａｂの中で複数に分離されて形成されても良い。
【0083】
複数の半導体ナノワイヤ１９Ａａ上には、シリサイドや金属等の導電膜である１枚のトッププレート２４Ａｂが形成されている。各ＶＮＷダイオード１１Ａｂの半導体ナノワイヤ１９Ａｂは、トッププレート２４Ａｂを介して互いに電気的に接続されている。トッププレート２４Ａｂは、例えば、全体で１枚の導電膜として各ＶＮＷダイオード１１Ａｂと導通している。
【0084】
トッププレート２４Ａｂ上には、複数のコンタクトプラグ２５が一列（複数列でも良い）に配置されており、各コンタクトプラグ２５がトッププレート２４Ａｂの表面と電気的に接続されている。各コンタクトプラグ２５は、平面視で下方の各ＶＮＷダイオード１１Ａｂと重なって配置されている。なお、各コンタクトプラグ２５を、平面視で各ＶＮＷダイオード１１Ａｂと位置がずれて配置する場合もある。
【0085】
本実施形態では、第１領域４３Ａａ及び第２領域４３Ａｂが平面視でＸ方向及びＹ方向の各々に交互に千鳥状となるように配置される。この場合、Ｘ方向及びＹ方向で隣り合う第１領域４３Ａａと第２領域４３Ａｂとの間にも、ダイオード（寄生ダイオード）が形成される。具体的には、第２領域４３Ａｂのボトム領域１６Ａｂが第1領域４３ＡａのＰウェル１３と電気的に接続し、第１領域４３Ａａのボトム領域１６Ａａと当該Ｐウェル１３との間のＰＮ接合による寄生ダイオードが形成される。この構成では、各半導体ナノワイヤ１９Ａａ及び各半導体ナノワイヤ１９ＡｂがＥＳＤダイオードとして機能する。更に、隣り合う第１領域４３Ａａと第２領域４３Ａｂとの間に生じる寄生ダイオードもＥＳＤダイオードとして機能することになる。
【0086】
第２集合体４７は、第１集合体４６と平行して、複数のコンタクトプラグ２６が一列に並んで配置されてなる。各コンタクトプラグ２６は、シリサイド層１７と接触しており、シリサイド層１７及びボトム領域１６Ａｂを介して各ＶＮＷダイオード１１Ａｂの半導体ナノワイヤ１９Ａｂと電気的に接続されている。
【0087】
本実施形態では、配置の効率を考慮して、Ｙ方向に交互に並ぶ第１領域４３Ａａ及び第２領域４３Ａｂにおいて、Ｙ方向に沿って第１集合体４４と第２集合体４７とが並ぶように配置される。また、Ｙ方向に沿って第２集合体４５と第１集合体４６とが並ぶように配置されている。
【0088】
Ｙ方向に交互に並ぶ第１領域４３Ａａの複数のコンタクトプラグ２５及び第２領域４３Ａｂの複数のコンタクトプラグ２６は、配線構造６１と電気的に接続されている。配線構造６１は、両領域に共通に、第１集合体４４上及び第２集合体４７上でこれらと平面視で重なるように配置されている。配線構造６１は、例えばデュアルダマシン法で形成される。
【0089】
Ｙ方向に交互に並ぶ第１領域４３Ａａの複数のコンタクトプラグ２６及び第２領域４３Ａｂの複数のコンタクトプラグ２５は、配線構造６２と電気的に接続されている。配線構造６２は、両領域に共通に、第２集合体４５上及び第１集合体４６上でこれらと平面視で重なるように配置されている。配線構造６２が電気的に接続されている。配線構造６２は、例えばデュアルダマシン法で形成される。
【0090】
Ｘ方向に交互に並ぶ第１領域４３Ａａ及び第２領域４３Ａｂにおいて、配線構造６１，６２の上方に、第１配線構造６３が設けられている。第１配線構造６３は、配線構造６１，６２と平面視で交差する。第１配線構造６３は、例えばデュアルダマシン法で形成されており、第１領域４３Ａａでは第１集合体４４のコンタクトプラグ２５と、第２領域４３Ａｂでは第２集合体４７の複数のコンタクトプラグ２６とそれぞれ電気的に接続されている。Ｘ方向に交互に並ぶ第１領域４３Ａａ及び第２領域４３Ａｂにおいて、配線構造６１，６２に、第２配線構造６４が設けられている。第２配線構造６４は、配線構造６１，６２と平面視で交差する。例えばデュアルダマシン法で形成されており、第１領域４３Ａａでは第２集合体４５のコンタクトプラグ２６と、第２領域４３Ａｂでは第１集合体４６の複数のコンタクトプラグ２５とそれぞれ電気的に接続されている。
【0091】
第１配線構造６３と第２配線構造６４とは、例えば平面視で交互に平行に並んで配置されている。第１配線構造６３はパッド配線であり、第１領域４３Ａａの上端部分１９Ａａｂに電気的に接続し、第２領域４３Ａｂの下端部分１９Ａｂａに電気的に接続する。第２配線構造６４はＶｄｄ配線であり、第１領域４３Ａａの上端部分１９Ａａｂに電気的に接続し、第２領域４３Ａｂの下端部分１９Ａｂａに電気的に接続する。
【0092】
ＶＮＷダイオード１１Ａａ，１１Ａｂは、絶縁膜２８及び層間絶縁膜２９，３１中に形成されている。トッププレート２４Ａａ，２４Ａｂ及びコンタクトプラグ２５，２６は、層間絶縁膜３２中に形成されている。配線構造６１，６２は、層間絶縁膜３３中に形成されている。第１配線構造６３及び第２配線構造６４は、層間絶縁膜３４中に形成されている
【0093】
以上説明したように、本実施形態によれば、ＥＳＤ保護ダイオードにおいて複数のＶＮＷダイオードがトッププレートと電気的に接続されている。これにより、ＶＮＷダイオードに大電流が流れても電流集中を抑制してＶＮＷダイオードの破壊を抑制することができる。なお、本実施形態では、ダイオード２ａを例として説明したが、例えばダイオード２ｂにも適用できる。その場合、例えば、第１配線構造６３はＰａｄ配線６とし、第２配線構造６４はＶｓｓ電源線４としてもよい。
【0094】
（第５の実施形態）
以下、第５の実施形態について説明する。本実施形態では、第１乃至第４の実施形態で示したＥＳＤ保護ダイオードと共に、抵抗及びＭＯＳトランジスタについて、その製造方法を説明する。
以下、第５の実施形態について説明する。本実施形態では、第１乃至第４の実施形態で示したＥＳＤ保護ダイオードと共に、抵抗及びＭＯＳトランジスタについて、その製造方法を説明する。
【0095】
図２３～図３５は、本実施形態による半導体装置の製造方法を工程順に示す概略断面図である。各図において、ＥＳＤ保護ダイオードはダイオード形成領域Ｒ２に形成される。ＭＯＳトランジスタがトランジスタ形成領域Ｒ１に、抵抗素子が抵抗素子形成領域Ｒ３にそれぞれ形成される。なお、トランジスタ形成領域Ｒ１に形成されるＭＯＳトランジスタや、抵抗素子形成領域Ｒ３に形成される抵抗素子は、ＥＳＤ保護ダイオードの保護対象である半導体回路に配置されても良い。
【0096】
先ず、図２３に示すように、基板１０１の表面にマスク層１０２を形成する。
詳細には、先ず、基板１０１を用意する。基板１０１としては、バルクＳｉ、ゲルマニウム（Ｇｅ）、Ｓｉ又はＧｅの化合物や合金の基板、更にはＳｉＣ、ＳｉＰ、ＳｉＰＣ、ＧａＡｓ、ＧａＰ、ＩｎＰ、ＩｎＡｓ、Ｉｎ、Ｓｂ、ＳｉＧｅ、ＧａＡｃＰ、ＡｌＩｎＡｓ、ＧａＩｎＡｓ、ＧａＩｎＰ、及びＧaＩｎＡｓＰから選ばれた１種またはこれらの組み合わせ等の基板とする。ＳＯＩ基板を用いることもできる。
詳細には、先ず、基板１０１を用意する。基板１０１としては、バルクＳｉ、ゲルマニウム（Ｇｅ）、Ｓｉ又はＧｅの化合物や合金の基板、更にはＳｉＣ、ＳｉＰ、ＳｉＰＣ、ＧａＡｓ、ＧａＰ、ＩｎＰ、ＩｎＡｓ、Ｉｎ、Ｓｂ、ＳｉＧｅ、ＧａＡｃＰ、ＡｌＩｎＡｓ、ＧａＩｎＡｓ、ＧａＩｎＰ、及びＧaＩｎＡｓＰから選ばれた１種またはこれらの組み合わせ等の基板とする。ＳＯＩ基板を用いることもできる。
【0097】
続いて、図２４に示すように、基板１０１にＶＮＷ１０１ａ及びＳＴＩ素子分離構造１０３が形成される。図示の便宜上、トランジスタ形成領域Ｒ１では活性領域１００Ａ及び１００Ｂに配置された２本のＶＮＷ１０１ａを例示する。また、ダイオード形成領域Ｒ２では活性領域１００Ｃ及び１００Ｄ、１００Ｅ，１００Ｆに配置された４本のＶＮＷ１０１ａを例示する。また、抵抗形成領域Ｒ３では活性領域１００Ｇ及び１００Ｈに配置された２本のＶＮＷ１０１ａを例示する。ＶＮＷ１０１ａは、その上に形成されるハードマスク１０４をマスクとして、基板１０１をエッチングして形成されても良い。ハードマスク１０４の材料は、例えばＳｉＣ，ＳｉＮ，ＳｉＯＮ，ＳｉＣＮまたはこれらの組み合わせである。また、基板１０１上に半導体材料をエピタキシャル成長することにより、ＶＮＷ１０１ａを形成しても良い。また、ＶＮＷ１０１ａの平面形状は、例えば円形、楕円形、四角形または一方向に延在した形状であっても良い。
【0098】
また、基板１０１をエッチングして開口を形成し、その開口中に絶縁材料を形成することで、ＳＴＩ素子分離構造１０３が形成される。絶縁材料は、例えばＳｉＯ，ＰＳＧ（リンシリケイトガラス），ＢＳＧ（ボロンシリケイトガラス），ＢＰＳＧ（ボロンリンシリケイトガラス），ＵＳＧ（非ドープシリケイトガラス）またはこれらの組み合わせであっても良い。ＳＴＩ素子分離構造１０３は、ＶＮＷ１０１ａよりも先に形成されても良いし、後に形成されても良い。
【0099】
続いて、図２５に示すように、Ｐ型の導電型を持つウェル１０７を形成する。
詳細には、基板１０１の全面にレジストを塗布し、リソグラフィーによりレジストを加工して、活性領域１００Ｂ，１００ＨのＶＮＷ１０１ａを覆うマスク層（図示せず）を形成する。当該マスク層（図示せず）を用いて、活性領域１００Ａ，１００Ｃ～１００ＧにＰ型不純物をイオン注入する。Ｐ型不純物としては、Ｂ，ＢＦ２，Ｉｎ，Ｎから選ばれた１種又は複数種が用いられる。イオン注入は、基板１０１の表面に垂直な方向から行うことが好ましい。
詳細には、基板１０１の全面にレジストを塗布し、リソグラフィーによりレジストを加工して、活性領域１００Ｂ，１００ＨのＶＮＷ１０１ａを覆うマスク層（図示せず）を形成する。当該マスク層（図示せず）を用いて、活性領域１００Ａ，１００Ｃ～１００ＧにＰ型不純物をイオン注入する。Ｐ型不純物としては、Ｂ，ＢＦ２，Ｉｎ，Ｎから選ばれた１種又は複数種が用いられる。イオン注入は、基板１０１の表面に垂直な方向から行うことが好ましい。
【0100】
続いて、マスク層（図示せず）をアッシング処理又はウェット処理により除去した後、基板１０１を熱処理し、導入されたＰ型不純物を活性化する。以上により、基板１０１の活性領域１００Ａ，１００Ｃ～１００ＧにＰ型のウェル１０７が形成される。
【0101】
続いて、図２６に示すように、Ｎ型のウェル１０９を形成する。
詳細には、基板１０１の全面にレジストを塗布し、リソグラフィーによりレジストを加工して、活性領域１００Ａ，１００Ｃ～１００ＧのＶＮＷ１０１ａを覆うマスク層（図示せず）を形成する。当該マスク層（図示せず）を用いて、活性領域１００Ｂ，１００ＨにＮ型不純物をイオン注入する。Ｎ型不純物としては、Ａｓ，Ｐ，Ｓｂ，Ｎから選ばれた１種又は複数種が用いられる。イオン注入は、基板１０１の表面に垂直な方向から行うことが好ましい。
詳細には、基板１０１の全面にレジストを塗布し、リソグラフィーによりレジストを加工して、活性領域１００Ａ，１００Ｃ～１００ＧのＶＮＷ１０１ａを覆うマスク層（図示せず）を形成する。当該マスク層（図示せず）を用いて、活性領域１００Ｂ，１００ＨにＮ型不純物をイオン注入する。Ｎ型不純物としては、Ａｓ，Ｐ，Ｓｂ，Ｎから選ばれた１種又は複数種が用いられる。イオン注入は、基板１０１の表面に垂直な方向から行うことが好ましい。
【0102】
続いて、マスク層（図示せず）をアッシング処理又はウェット処理により除去した後、基板１０１を熱処理し、導入されたＮ型不純物を活性化する。以上により、基板１０１の活性領域１００Ｂ，１００ＨにＮ型のウェル１０９が形成される。
【0103】
続いて、図２７に示すように、Ｎ型のボトム領域１１１を形成する。
詳細には、基板１０１の全面にレジストを塗布し、リソグラフィーによりレジストを加工して、活性領域１００Ｂ，１００Ｄ，１００Ｆ，１００ＨのＶＮＷ１０１ａを覆うマスク層（図示せず）を形成する。当該マスク層（図示せず）を用いて、活性領域１００Ａ，１００Ｃ，１００Ｅ，１００Ｇのウェル１０７の表層部分にＮ型不純物をイオン注入する。Ｎ型不純物としては、Ａｓ，Ｐ，Ｓｂ，Ｎから選ばれた１種又は複数種が用いられる。イオン注入は、基板１０１の表面に垂直な方向から行うことが好ましい。
詳細には、基板１０１の全面にレジストを塗布し、リソグラフィーによりレジストを加工して、活性領域１００Ｂ，１００Ｄ，１００Ｆ，１００ＨのＶＮＷ１０１ａを覆うマスク層（図示せず）を形成する。当該マスク層（図示せず）を用いて、活性領域１００Ａ，１００Ｃ，１００Ｅ，１００Ｇのウェル１０７の表層部分にＮ型不純物をイオン注入する。Ｎ型不純物としては、Ａｓ，Ｐ，Ｓｂ，Ｎから選ばれた１種又は複数種が用いられる。イオン注入は、基板１０１の表面に垂直な方向から行うことが好ましい。
【0104】
続いて、マスク層（図示せず）をアッシング処理又はウェット処理により除去した後、基板１０１を熱処理し、導入されたＮ型不純物を活性化する。以上により、活性領域１００Ａ，１００Ｃ，１００Ｅ，１００Ｇの表層部位及びＶＮＷ１０１ａの下端部分１０１ａ１にＮ型のボトム領域１１１が形成される。ボトム領域１１１は、ダイオード形成領域Ｒ２ではＥＳＤ保護ダイオードのカソード領域として、トランジスタ形成領域Ｒ１ではトランジスタのソース領域又はドレイン領域として機能する。なお、Ｎ型のボトム領域１１１の不純物濃度は、Ｎ型のウェル１０９の不純物濃度よりも高いものであっても良い。なお、Ｎ型の下端部分１０１ａ１の形成のためのイオン注入を、Ｐ型の下端部分１０１ａ１の形成のためのイオン注入よりも先に行っても良い。
【0105】
続いて、図２８に示すように、Ｐ型のボトム領域１１３を形成する。
詳細には、基板１０１の全面にレジストを塗布し、リソグラフィーによりレジストを加工して、活性領域１００Ａ，１００Ｃ，１００Ｅ，１００ＧのＶＮＷ１０１ａを覆うマスク層（図示せず）を形成する。当該マスク層（図示せず）を用いて、活性領域１００Ｂ，１００Ｄ，１００Ｆ，１００Ｈのウェル１０９の表層部分にＰ型不純物をイオン注入する。Ｐ型不純物としては、Ｂ，ＢＦ２，Ｉｎから選ばれた１種又は複数種が用いられる。イオン注入は、基板１０１の表面に垂直な方向から行うことが好ましい。
詳細には、基板１０１の全面にレジストを塗布し、リソグラフィーによりレジストを加工して、活性領域１００Ａ，１００Ｃ，１００Ｅ，１００ＧのＶＮＷ１０１ａを覆うマスク層（図示せず）を形成する。当該マスク層（図示せず）を用いて、活性領域１００Ｂ，１００Ｄ，１００Ｆ，１００Ｈのウェル１０９の表層部分にＰ型不純物をイオン注入する。Ｐ型不純物としては、Ｂ，ＢＦ２，Ｉｎから選ばれた１種又は複数種が用いられる。イオン注入は、基板１０１の表面に垂直な方向から行うことが好ましい。
【0106】
続いて、マスク層（図示せず）をアッシング処理又はウェット処理により除去した後、基板１０１を熱処理し、導入されたＰ型不純物を活性化する。以上により、活性領域１００Ｂ，１００Ｄ，１００Ｆ，１００Ｈの表層部位及びＶＮＷ１０１ａの下端部分１０１ａ１にＰ型のボトム領域１１３が形成される。ボトム領域１１３は、ダイオード形成領域Ｒ２ではＥＳＤ保護ダイオードのカソード領域として、トランジスタ形成領域Ｒ１ではトランジスタのソース領域又はドレイン領域として機能する。なお、Ｐ型のボトム領域１１３の不純物濃度は、Ｐ型のウェル１０７の不純物濃度よりも高いものであっても良い。なお、Ｎ型の下端部分１０１ａ１の形成のためのイオン注入を、Ｐ型の下端部分１０１ａ１の形成のためのイオン注入よりも先に行っても良い。
【0107】
続いて、図２９に示すように、シリサイド層１１５及び絶縁膜１１６を形成する。
シリサイド層１１５は、ボトム領域１１１及びボトム領域１１３の表面に金属膜を形成し、熱処理を施してボトム領域１１１及びボトム領域１１３の表面をシリサイド化することにより、形成される。金属膜の材料としては、例えばＮｉ，Ｃｏ，Ｍｏ，Ｗ，Ｐｔ，Ｔｉ等を用いる。なお、図２９に示すように、シリサイド層１１５は、ＶＮＷ１０１の下端部分１０１ａ１から離間して形成されても良い。
絶縁膜１１６は、例えば、ＣＶＤ法等により、ＶＮＷ１０１ａを覆うように全面に絶縁材料を堆積し、当該絶縁材料を平坦化し、エッチバックして形成される。絶縁膜１１６の材料としては、例えば、ＳｉＯ２，ＳｉＮ，ＳｉＯＮ，ＳｉＣ，ＳｉＣＮ，ＳｉＯＣＮ等の絶縁物を用いる。絶縁膜１１６の厚さは、例えば、基板１０１の上面からの、ＶＮＷ１０１ａの下端部分１０１ａ１の上端の高さ程度である。以上により、絶縁膜１１６が形成される。
シリサイド層１１５は、ボトム領域１１１及びボトム領域１１３の表面に金属膜を形成し、熱処理を施してボトム領域１１１及びボトム領域１１３の表面をシリサイド化することにより、形成される。金属膜の材料としては、例えばＮｉ，Ｃｏ，Ｍｏ，Ｗ，Ｐｔ，Ｔｉ等を用いる。なお、図２９に示すように、シリサイド層１１５は、ＶＮＷ１０１の下端部分１０１ａ１から離間して形成されても良い。
絶縁膜１１６は、例えば、ＣＶＤ法等により、ＶＮＷ１０１ａを覆うように全面に絶縁材料を堆積し、当該絶縁材料を平坦化し、エッチバックして形成される。絶縁膜１１６の材料としては、例えば、ＳｉＯ２，ＳｉＮ，ＳｉＯＮ，ＳｉＣ，ＳｉＣＮ，ＳｉＯＣＮ等の絶縁物を用いる。絶縁膜１１６の厚さは、例えば、基板１０１の上面からの、ＶＮＷ１０１ａの下端部分１０１ａ１の上端の高さ程度である。以上により、絶縁膜１１６が形成される。
【0108】
続いて、図３０に示すように、Ｐ型不純物のイオン注入を行う。
詳細には、基板１０１の全面にレジストを塗布し、リソグラフィーによりレジストを加工して、基板１０１の活性領域１００Ｂ，１００Ｄ，１００Ｅ，１００Ｇを覆うマスク層１１７を形成する。マスク層１１７を用いて、マスク層１１７から露出する活性領域１００Ａ，１００Ｃ，１００Ｆ，１００ＨにＰ型不純物を比較的低濃度（Ｐ型のボトム領域１１３よりも低濃度）にイオン注入する。Ｐ型不純物としては、例えばＢ，ＢＦ２，Ｉｎから選ばれた１種又は複数種が用いられる。イオン注入は、基板１０１の表面に垂直な方向に対して所定角度だけ傾斜させた方向から行うことが好ましい。これにより、ＶＮＷ１０１ａに効率良くＰ型不純物が導入され、１００Ａ，１００Ｃ，１００Ｆ，１００ＨのＶＮＷ１０１ａの中央部分１０１ａ３がＰ型不純物領域とされる。
詳細には、基板１０１の全面にレジストを塗布し、リソグラフィーによりレジストを加工して、基板１０１の活性領域１００Ｂ，１００Ｄ，１００Ｅ，１００Ｇを覆うマスク層１１７を形成する。マスク層１１７を用いて、マスク層１１７から露出する活性領域１００Ａ，１００Ｃ，１００Ｆ，１００ＨにＰ型不純物を比較的低濃度（Ｐ型のボトム領域１１３よりも低濃度）にイオン注入する。Ｐ型不純物としては、例えばＢ，ＢＦ２，Ｉｎから選ばれた１種又は複数種が用いられる。イオン注入は、基板１０１の表面に垂直な方向に対して所定角度だけ傾斜させた方向から行うことが好ましい。これにより、ＶＮＷ１０１ａに効率良くＰ型不純物が導入され、１００Ａ，１００Ｃ，１００Ｆ，１００ＨのＶＮＷ１０１ａの中央部分１０１ａ３がＰ型不純物領域とされる。
【0109】
次に、マスク層１１７をアッシング処理又はウェット処理により除去した後、基板１０１を熱処理し、活性領域１００Ａ，１００Ｃ，１００Ｆ，１００ＨのＶＮＷ１０１ａの中央部分１０１ａ３に導入されたＰ型不純物を活性化する。
【0110】
続いて、図３１に示すように、Ｎ型不純物のイオン注入を行う。
詳細には、基板１０１の全面にレジストを塗布し、リソグラフィーによりレジストを加工して、基板１０１の活性領域１００Ａ，１００Ｃ，１００Ｆ，１００Ｈを覆うマスク層１１８を形成する。マスク層１１８を用いて、マスク層１１８から露出する活性領域１００Ｂ，１００Ｄ，１００Ｅ，１００ＧにＮ型不純物を比較的低濃度（Ｎ型のボトム領域１１１よりも低濃度）にイオン注入する。Ｎ型不純物としては、例えばＡｓ，Ｐ，Ｓｂから選ばれた１種又は複数種が用いられる。イオン注入は、基板１０１の表面に垂直な方向に対して所定角度だけ傾斜させた方向から行うことが好ましい。これにより、ＶＮＷ１０１ａに効率良くＮ型不純物が導入され、１００Ｂ，１００Ｄ，１００Ｅ，１００ＧのＶＮＷ１０１ａの中央部分１０１ａ３がＮ型不純物領域とされる。なお、Ｎ型の中央部分１０１ａ３の形成のためのイオン注入を、Ｐ型の中央部分１０１ａ３の形成のためのイオン注入よりも先に行ってもよい。
詳細には、基板１０１の全面にレジストを塗布し、リソグラフィーによりレジストを加工して、基板１０１の活性領域１００Ａ，１００Ｃ，１００Ｆ，１００Ｈを覆うマスク層１１８を形成する。マスク層１１８を用いて、マスク層１１８から露出する活性領域１００Ｂ，１００Ｄ，１００Ｅ，１００ＧにＮ型不純物を比較的低濃度（Ｎ型のボトム領域１１１よりも低濃度）にイオン注入する。Ｎ型不純物としては、例えばＡｓ，Ｐ，Ｓｂから選ばれた１種又は複数種が用いられる。イオン注入は、基板１０１の表面に垂直な方向に対して所定角度だけ傾斜させた方向から行うことが好ましい。これにより、ＶＮＷ１０１ａに効率良くＮ型不純物が導入され、１００Ｂ，１００Ｄ，１００Ｅ，１００ＧのＶＮＷ１０１ａの中央部分１０１ａ３がＮ型不純物領域とされる。なお、Ｎ型の中央部分１０１ａ３の形成のためのイオン注入を、Ｐ型の中央部分１０１ａ３の形成のためのイオン注入よりも先に行ってもよい。
【0111】
次に、マスク層１１８をアッシング処理又はウェット処理により除去した後、基板１０１を熱処理し、活性領域１００Ｂ，１００Ｄ，１００Ｅ，１００ＧのＶＮＷ１０１ａの中央部分１０１ａ３に導入されたＮ型不純物を活性化する。
【0112】
続いて、図３２に示すように、ゲート絶縁膜１１９、ゲート電極１２０、及び層間絶縁膜１２１を形成する。
ゲート絶縁膜１１９、ゲート電極１２０、及び層間絶縁膜１２１は、以下のように形成される。先ず、ＶＮＷ１０１ａを覆うように全面にゲート絶縁材料膜及び電極材料膜が順次形成し、これらの膜をパターニングして、ゲート絶縁膜１１９及びゲート電極１２０が形成される。トランジスタ形成領域Ｒ１では、例えば、活性領域１００Ａ及び１００Ｂの２つのＶＮＷ１０１ａを覆う１枚のゲート絶縁膜１１９及びゲート電極１２０が形成される。但し、ゲート絶縁膜１１９及びゲート電極１２０は、活性領域１００Ａ及び１００ＢのそれぞれのＶＮＷ１０１ａを覆うように分離して形成されていても良い。ダイオード形成領域Ｒ２及び抵抗素子形成領域Ｒ３では、例えば、ゲート絶縁膜１１９及びゲート電極１２０は、各ＶＮＷ１０１ａを覆い、各々分断されて形成される。但し、ダイオード形成領域Ｒ２及び抵抗素子形成領域Ｒ３では、各ＶＮＷ１０１ａ上に形成されるゲート絶縁膜１１９及びゲート電極１２０の一部又は全てが接続されていても良い。全面に絶縁膜が堆積され、エッチバックされてＶＮＷ１０１ａよりも低い所定の厚みに絶縁膜が残されて層間絶縁膜１２１が形成される。ゲート絶縁材料膜及び電極材料膜の層間絶縁膜１２１から上方に突出する部分がエッチバックにより除去され、ＶＮＷ１０１ａの側面にゲート絶縁膜１１９及びゲート電極１２０が形成される。ＶＮＷ１０１ａ上のハードマスク１０４が除去され、層間絶縁膜１２１の表面からＶＮＷ１０１ａの上端部分１０１ａ２が露出する。
ゲート絶縁膜１１９、ゲート電極１２０、及び層間絶縁膜１２１は、以下のように形成される。先ず、ＶＮＷ１０１ａを覆うように全面にゲート絶縁材料膜及び電極材料膜が順次形成し、これらの膜をパターニングして、ゲート絶縁膜１１９及びゲート電極１２０が形成される。トランジスタ形成領域Ｒ１では、例えば、活性領域１００Ａ及び１００Ｂの２つのＶＮＷ１０１ａを覆う１枚のゲート絶縁膜１１９及びゲート電極１２０が形成される。但し、ゲート絶縁膜１１９及びゲート電極１２０は、活性領域１００Ａ及び１００ＢのそれぞれのＶＮＷ１０１ａを覆うように分離して形成されていても良い。ダイオード形成領域Ｒ２及び抵抗素子形成領域Ｒ３では、例えば、ゲート絶縁膜１１９及びゲート電極１２０は、各ＶＮＷ１０１ａを覆い、各々分断されて形成される。但し、ダイオード形成領域Ｒ２及び抵抗素子形成領域Ｒ３では、各ＶＮＷ１０１ａ上に形成されるゲート絶縁膜１１９及びゲート電極１２０の一部又は全てが接続されていても良い。全面に絶縁膜が堆積され、エッチバックされてＶＮＷ１０１ａよりも低い所定の厚みに絶縁膜が残されて層間絶縁膜１２１が形成される。ゲート絶縁材料膜及び電極材料膜の層間絶縁膜１２１から上方に突出する部分がエッチバックにより除去され、ＶＮＷ１０１ａの側面にゲート絶縁膜１１９及びゲート電極１２０が形成される。ＶＮＷ１０１ａ上のハードマスク１０４が除去され、層間絶縁膜１２１の表面からＶＮＷ１０１ａの上端部分１０１ａ２が露出する。
【0113】
ゲート絶縁膜１１９の材料としては、例えば誘電率ｋが７以上の絶縁物、例えばＳｉＮ，Ｔａ２Ｏ５，Ａｌ２Ｏ３，ＨｆＯ２等が挙げられる。以上により、ゲート絶縁膜１１９が形成される。
ゲート電極１２０の材料としては、ＴｉＮ，ＴａＮ，ＴｉＡｌ，ＴａＡｌ，Ｔｉ含有金属、Ａｌ含有金属、Ｗ含有金属、ＴｉＳｉ，ＮｉＳｉ，ＰｔＳｉ，シリサイドを持つ多結晶シリコン等が挙げられる。
層間絶縁膜１２１の材料としては、ＳｉＯ２，ＴＥＯＳ，ＰＳＧ，ＢＰＳＧ，ＦＳＧ，ＳｉＯＣ，ＳＯＧ，ＳＯＰ（Spin on Polymers）ＳｉＣ等の絶縁物が挙げられる。
ゲート電極１２０の材料としては、ＴｉＮ，ＴａＮ，ＴｉＡｌ，ＴａＡｌ，Ｔｉ含有金属、Ａｌ含有金属、Ｗ含有金属、ＴｉＳｉ，ＮｉＳｉ，ＰｔＳｉ，シリサイドを持つ多結晶シリコン等が挙げられる。
層間絶縁膜１２１の材料としては、ＳｉＯ２，ＴＥＯＳ，ＰＳＧ，ＢＰＳＧ，ＦＳＧ，ＳｉＯＣ，ＳＯＧ，ＳＯＰ（Spin on Polymers）ＳｉＣ等の絶縁物が挙げられる。
【0114】
続いて、図３３に示すように、Ｐ型不純物のイオン注入を行う。
詳細には、基板１０１の全面にレジストを塗布し、リソグラフィーによりレジストを加工して、基板１０１の活性領域１００Ａ，１００Ｄ，１００Ｆ，１００Ｇを覆うマスク層１２２を形成する。マスク層１２２を用いて、マスク層１２２から露出するＶＮＷ１０１ａの上端部分１０１ａ２にＰ型不純物をイオン注入する。Ｐ型不純物としては、例えばＢ，ＢＦ2，Ｉｎから選ばれた１種又は複数種が用いられる。イオン注入は、基板１０１の表面に垂直な方向に対して所定角度だけ傾斜させた方向から行うことが好ましい。これにより、層間絶縁膜１２１の表面から露出するＶＮＷ１０１ａの上端部分１０１ａ２に効率良くＰ型不純物が導入される。なお、Ｐ型の上端部分１０１ａ２の不純物濃度は、Ｐ型の中央部分１０１ａ３又はＰ型のウェル１０７の不純物濃度よりも高くても良い。
詳細には、基板１０１の全面にレジストを塗布し、リソグラフィーによりレジストを加工して、基板１０１の活性領域１００Ａ，１００Ｄ，１００Ｆ，１００Ｇを覆うマスク層１２２を形成する。マスク層１２２を用いて、マスク層１２２から露出するＶＮＷ１０１ａの上端部分１０１ａ２にＰ型不純物をイオン注入する。Ｐ型不純物としては、例えばＢ，ＢＦ2，Ｉｎから選ばれた１種又は複数種が用いられる。イオン注入は、基板１０１の表面に垂直な方向に対して所定角度だけ傾斜させた方向から行うことが好ましい。これにより、層間絶縁膜１２１の表面から露出するＶＮＷ１０１ａの上端部分１０１ａ２に効率良くＰ型不純物が導入される。なお、Ｐ型の上端部分１０１ａ２の不純物濃度は、Ｐ型の中央部分１０１ａ３又はＰ型のウェル１０７の不純物濃度よりも高くても良い。
【0115】
次に、マスク層１２１をアッシング処理又はウェット処理により除去した後、基板１０１を熱処理し、活性領域１００Ｂ，１００Ｃ，１００Ｅ，１００Ｈの上端部分１０１ａ２に導入されたＰ型不純物を活性化する。
【0116】
続いて、図３４に示すように、Ｎ型不純物のイオン注入を行う。
詳細には、基板１０１の全面にレジストを塗布し、リソグラフィーによりレジストを加工して、基板１０１の活性領域１００Ｂ，１００Ｃ，１００Ｅ，１００Ｈを覆うマスク層１２３を形成する。マスク層１２３を用いて、マスク層１２３から露出する活性領域１００Ａ，１００Ｄ，１００Ｆ，１００ＧにＮ型不純物にイオン注入する。Ｎ型不純物としては、例えばＡｓ，Ｐ，Ｓｂから選ばれた１種又は複数種が用いられる。イオン注入は、基板１０１の表面に垂直な方向に対して所定角度だけ傾斜させた方向から行うことが好ましい。これにより、層間絶縁膜１２１の表面から露出するＶＮＷ１０１ａの上端部分１０１ａ２に効率良くＮ型不純物が導入される。なお、Ｎ型の上端部分１０２ａ２の不純物濃度は、Ｎ型の中央部分１０２ａ３またはＮ型のウェル１０９の不純物濃度よりも高くても良い。また、Ｎ型の上端部分１０１ａ２の形成のためのイオン注入を、Ｐ型の上端部分１０１ａ２の形成のためのイオン注入よりも先に行っても良い。
詳細には、基板１０１の全面にレジストを塗布し、リソグラフィーによりレジストを加工して、基板１０１の活性領域１００Ｂ，１００Ｃ，１００Ｅ，１００Ｈを覆うマスク層１２３を形成する。マスク層１２３を用いて、マスク層１２３から露出する活性領域１００Ａ，１００Ｄ，１００Ｆ，１００ＧにＮ型不純物にイオン注入する。Ｎ型不純物としては、例えばＡｓ，Ｐ，Ｓｂから選ばれた１種又は複数種が用いられる。イオン注入は、基板１０１の表面に垂直な方向に対して所定角度だけ傾斜させた方向から行うことが好ましい。これにより、層間絶縁膜１２１の表面から露出するＶＮＷ１０１ａの上端部分１０１ａ２に効率良くＮ型不純物が導入される。なお、Ｎ型の上端部分１０２ａ２の不純物濃度は、Ｎ型の中央部分１０２ａ３またはＮ型のウェル１０９の不純物濃度よりも高くても良い。また、Ｎ型の上端部分１０１ａ２の形成のためのイオン注入を、Ｐ型の上端部分１０１ａ２の形成のためのイオン注入よりも先に行っても良い。
【0117】
次に、マスク層１２３をアッシング処理又はウェット処理により除去した後、基板１０１を熱処理し、活性領域１００Ａ，１００Ｄ，１００Ｆ，１００Ｇの上端部分１０１ａ２に導入されたＮ型不純物を活性化する。
【0118】
なお、本実施形態では、導入されたＰ型不純物及びＮ型不純物を活性化するための熱処理を数回行う場合を例示したが、これに限定されるものではない。例えば、図２５等の不純物活性化のための熱処理を行うことなく、図３４でＮ型不純物のイオン注入を行った後に、一回の熱処理を行い、導入された全てのＰ型不純物及びＮ型不純物を活性化することも可能である。
【0119】
図３４において、トランジスタ形成領域Ｒ１には２種類のＶＮＷトランジスタ１００Ａ１，１００Ａ２が、ダイオード形成領域Ｒ２にはＥＳＤ保護ダイオードである４種類のＶＮＷダイオード１００Ｂ１～Ｂ４が、抵抗素子形成領域Ｒ３には２種類のＶＮＷ抵抗素子１００Ｃ１，１００Ｃ２がそれぞれ形成されている。ダイオード形成領域Ｒ２では、ＶＮＷダイオード１００Ｂ１～Ｂ４の各々について、図３４の奥行き方向に沿って複数並んで配置されている。
【0120】
トランジスタ形成領域Ｒ１において、ＶＮＷトランジスタ１００Ａ１は、Ｎ型トランジスタであり、下端部分１０１ａ１及び上端部分１０１ａ２がＮ型、中央部分１０１ａ２がＰ型とされる。ＶＮＷトランジスタ１００Ａ２は、Ｐ型トランジスタであり、下端部分１０１ａ１及び上端部分１０１ａ２がＰ型、中央部分１０１ａ２がＮ型とされる。なお、ＶＮＷトランジスタ１００Ａ１及び１００Ａ２の中央部分１０１ａ２は、イオン注入がされず、ノンドープであっても良い。
【0121】
ダイオード形成領域Ｒ２において、ＶＮＷダイオード１００Ｂ１は、上端部分１０１ａ２及び中央部分１０１ａ３がＰ型、下端部分１０１ａ１がＮ型とされてＰＮ接合が形成される。ＶＮＷダイオード１００Ｂ１では、上端部分１０１ａ２及び中央部分１０１ａ３がアノード、下端部分１０１ａ１がカソードとなる。ＶＮＷダイオード１００Ｂ２は、下端部分１０１ａ１がＰ型、上端部分１０１ａ２及び中央部分１０１ａ３がＮ型とされてＰＮ接合が形成される。ＶＮＷダイオード１００Ｂ２では、下端部分１０１ａ１がアノード、上端部分１０１ａ２及び中央部分１０１ａ３がカソードとなる。ＶＮＷダイオード１００Ｂ３は、上端部分１０１ａ２がＰ型、下端部分１０１ａ１及び中央部分１０１ａ３がＮ型とされてＰＮ接合が形成される。ＶＮＷダイオード１００Ｂ３では、上端部分１０１ａ２がアノード、下端部分１０１ａ１及び中央部分１０１ａ３がカソードとなる。ＶＮＷダイオード１００Ｂ４は、下端部分１０１ａ１及び中央部分１０１ａ３がＰ型、上端部分１０１ａ２がＮ型とされてＰＮ接合が形成される。ＶＮＷダイオード１００Ｂ４では、下端部分１０１ａ１及び中央部分１０１ａ３がアノード、上端部分１０１ａ２がカソードとなる。
【0122】
抵抗素子形成領域Ｒ３において、ＶＮＷ抵抗素子１００Ｃ１は、Ｎ型抵抗素子であり、下端部分１０１ａ１、上端部分１０１ａ２、及び中央部分１０１ａ３が全てＮ型とされる。ＶＮＷ抵抗素子１００Ｃ２は、Ｐ型抵抗素子であり、下端部分１０１ａ１、上端部分１０１ａ２、及び中央部分１０１ａ３が全てＰ型とされる。
【0123】
そして、図３５に示すように、半導体装置が形成される。
サイドウォール絶縁膜１２４は、ＶＮＷ１０１ａの上端部分１０１ａ２の側面に形成されている。サイドウォール絶縁膜１２４の材料としては、ＳｉＯ２，ＳｉＮ，ＳｉＯＮ，ＳｉＣ，ＳｉＣＮ，ＳｉＯＣＮ等の絶縁物を用いる。
層間絶縁膜１２５は、上端部分１０１ａ２及びサイドウォール絶縁膜１２４が埋め込まれるように形成されている。層間絶縁膜１２５の材料としては、ＳｉＯ２，ＴＥＯＳ，ＰＳＧ，ＢＰＳＧ，ＦＳＧ，ＳｉＯＣ，ＳＯＧ，ＳＯＰ（Spin on Polymers）ＳｉＣ等の絶縁物を用いる。
サイドウォール絶縁膜１２４は、ＶＮＷ１０１ａの上端部分１０１ａ２の側面に形成されている。サイドウォール絶縁膜１２４の材料としては、ＳｉＯ２，ＳｉＮ，ＳｉＯＮ，ＳｉＣ，ＳｉＣＮ，ＳｉＯＣＮ等の絶縁物を用いる。
層間絶縁膜１２５は、上端部分１０１ａ２及びサイドウォール絶縁膜１２４が埋め込まれるように形成されている。層間絶縁膜１２５の材料としては、ＳｉＯ２，ＴＥＯＳ，ＰＳＧ，ＢＰＳＧ，ＦＳＧ，ＳｉＯＣ，ＳＯＧ，ＳＯＰ（Spin on Polymers）ＳｉＣ等の絶縁物を用いる。
【0124】
トッププレート１２７ａは、ダイオード形成領域Ｒ２において、例えば、半導体層上に金属膜が形成され、シリサイド化されることにより形成される。トッププレート１２７ａは、ＶＮＷダイオード群６のＶＮＷダイオード１００Ｂ１～１００Ｂ４上に設けられ、ＶＮＷダイオード１００Ｂ１～１００Ｂ４と接続されている。トッププレート１２７ｂは、トランジスタ形成領域Ｒ１及び抵抗素子形成領域Ｒ３において、例えば、半導体層上に金属膜が形成され、シリサイド化されることにより形成される。トッププレート１２７ｂは、個々のＶＮＷトランジスタ１００Ａ１，１００Ａ２及びＶＮＷ抵抗素子１００Ｃ１，１００Ｃ２とそれぞれ接続されている。半導体層の材料としては、例えば多結晶シリコン又はアモルファスシリコン等の半導体を用いる。金属膜の材料としては、Ｎｉ，Ｃｏ，Ｍｏ，Ｗ，Ｐｔ，Ｔｉ等を用いる。なお、シリサイド化された半導体層の代わりに、例えば、金属膜として、ＴｉＮ又はＴａＮ等の導電性窒化物等や不純物が導入された半導体等の導電膜を形成しても良い。
【0125】
層間絶縁膜１２８は、トッププレート１２７ａ，１２７ｂを覆うように形成される。層間絶縁膜１２８の材料としては、ＳｉＯ２，ＴＥＯＳ，ＰＳＧ，ＢＰＳＧ，ＦＳＧ，ＳｉＯＣ，ＳＯＧ，ＳＯＰ（Spin on Polymers），ＳｉＣ等の絶縁物を用いる。
【0126】
コンタクトプラグ１３０ａは、トランジスタ形成領域Ｒ１、ダイオード形成領域Ｒ２、及び抵抗素子形成領域Ｒ３において、層間絶縁膜１２８内でトッププレート１２７ａ上又は１２７ｂ上に接続するように形成される。コンタクトプラグ１３０ｂは、トランジスタ形成領域Ｒ１、ダイオード形成領域Ｒ２、及び抵抗素子形成領域Ｒ３において、絶縁膜１１６及び層間絶縁膜１２１，１２５，１２８を貫いてシリサイド層１１５と接続するように形成される。コンタクトプラグ１３０ｃは、トランジスタ形成領域Ｒ１において、層間絶縁膜１２１，１２５，１２８を貫いてゲート電極１２０と接続するように形成される。コンタクトプラグ１３０ａ，１３０ｂ，１３０ｃは、各開口の内壁面を覆うように形成された下地膜１２９と、下地膜１２９を介して各開口内を充填する導電材料を含む。下地膜１２９の材料としては、例えばＴｉ，ＴｉＮ，Ｔａ，ＴａＮ等が用いられる。導電材料としては、例えばＣｕ，Ｃｕ合金，Ｗ，Ａｇ，Ａｕ，Ｎｉ，Ａｌ，Ｃｏ，Ｒｕ等が用いられる。なお、導電材料がＣｏ又はＲｕである場合、下地膜１２９の形成を省略しても良い。
【0127】
層間絶縁膜１３１は、層間絶縁膜１２８上に形成される。層間絶縁膜１３１の材料としては、ＳｉＯ２，ＴＥＯＳ，ＰＳＧ，ＢＰＳＧ，ＦＳＧ，ＳｉＯＣ，ＳＯＧ，ＳＯＰ（Spin on Polymers），ＳｉＣ等の絶縁物を用いる。
【0128】
配線構造１３２ａは、トランジスタ形成領域Ｒ１、ダイオード形成領域Ｒ２、及び抵抗素子形成領域Ｒ３において、層間絶縁膜１３１内でコンタクトプラグ１３０ａと接続するように形成される。ダイオード形成領域Ｒ２では、配線構造１３２ａはパッド配線又はＶｓｓ電源線、配線構造１３２ｂはＶｄｄ電源線又はパッド配線となる。配線構造１３２ｂは、トランジスタ形成領域Ｒ１、ダイオード形成領域Ｒ２、及び抵抗素子形成領域Ｒ３において、層間絶縁膜１３１内でコンタクトプラグ１３０ｂと接続するように形成される。配線構造１３２ｃは、トランジスタ形成領域Ｒ１において、層間絶縁膜１３１内でコンタクトプラグ１３０ｃと接続するように形成される。配線構造１３２ａ，１３２ｂ，１３２ｃは、デュアルダマシン法により、層間絶縁膜１３１内で連通するビア孔及び配線溝が形成され、メッキ法でビア孔及び配線溝が導電材料で充填されて形成される。導電材料としては、例えばＣｕ，Ｃｕ合金，Ｃｏ，Ｒｕ等が用いられる。
【0129】
以上説明したように、本実施形態によれば、トランジスタ形成領域Ｒ１、ダイオード形成領域Ｒ２、及び抵抗素子形成領域Ｒ３で行われるイオン注入工程等の諸工程を共通化することにより、各領域Ｒ１～Ｒ３について専用の工程を用いなくとも、ＶＮＷトランジスタ、ＶＮＷダイオード、及びＶＮＷ抵抗素子を形成することができる。
【0130】
なお、第５の実施形態では、ダイオード形成領域Ｒ２に４種のＶＮＷダイオード１００Ｂ１～１００Ｂ４を形成する場合を例示したが、ＶＮＷダイオード１００Ｂ１～１００Ｂ４のうちの１種～３種のみを形成しても良い。
また、基板１０１のダイオード形成領域Ｒ２において形成されるウェルとして、Ｐ型ウェルのみを例示したが、Ｐ型ウェルの代わりにＮ型ウェルを形成したり、Ｐ型ウェル及びＮ型ウェルの双方を形成するようにしても良い。
また、基板１０１のダイオード形成領域Ｒ２において形成されるウェルとして、Ｐ型ウェルのみを例示したが、Ｐ型ウェルの代わりにＮ型ウェルを形成したり、Ｐ型ウェル及びＮ型ウェルの双方を形成するようにしても良い。
【0131】
また、第１～第４の実施形態において、ダイオードとして、ＶＮＷダイオード１００Ｂ１～１００Ｂ４のうちの１種又は複数種を用いても良い。
また、第１～第５の実施形態において、ダイオードとしてＥＳＤ保護ダイオードを例示したが、ＥＳＤ保護ダイオード以外の別種のダイオードを用いても良い。
また、第１～第５の実施形態において、ダイオードとしてＥＳＤ保護ダイオードを例示したが、ＥＳＤ保護ダイオード以外の別種のダイオードを用いても良い。
【0132】
なお、第１～第５の実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。即ち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。
【図1】
【図2】
【図3】
【図4A】
【図4B】
【図4C】
【図5】
【図6】
【図7】
【図8A】
【図8B】
【図9】
【図10】
【図11】
【図12】
【図13A】
【図13B】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20A】
【図20B】
【図21】
【図22A】
【図22B】
【図22C】
【図22D】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】
【図35】