特許 7141046 窒化物半導体トランジスタ装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2022-09-13

(45)【発行日】2022-09-22

(54)【発明の名称】窒化物半導体トランジスタ装置

(51)【国際特許分類】

   H01L 21/338 20060101AFI20220914BHJP

   H01L 29/812 20060101ALI20220914BHJP

   H01L 29/778 20060101ALI20220914BHJP

   H01L 21/336 20060101ALI20220914BHJP

   H01L 29/78 20060101ALI20220914BHJP

【ＦＩ】

H01L29/80 F

H01L29/80 H

H01L29/78 301B

H01L29/78 301G

H01L29/78 301X

【請求項の数】 24

(21)【出願番号】P 2019166835

(22)【出願日】2019-09-13

(65)【公開番号】P2021044464

(43)【公開日】2021-03-18

【審査請求日】2021-03-26

(73)【特許権者】

【識別番号】516008224

【氏名又は名称】白田 理一郎

(73)【特許権者】

【識別番号】516008235

【氏名又は名称】高谷 信一郎

(74)【代理人】

【識別番号】100067448

【弁理士】

【氏名又は名称】下坂 スミ子

(74)【代理人】

【識別番号】100213746

【弁理士】

【氏名又は名称】川成 渉

(72)【発明者】

【氏名】寺本 章伸

(72)【発明者】

【氏名】黒田 理人

(72)【発明者】

【氏名】諏訪 智之

(72)【発明者】

【氏名】白田 理一郎

(72)【発明者】

【氏名】高谷 信一郎

【審査官】杉山 芳弘

(56)【参考文献】

【文献】特開２０１５－２１１１０３（ＪＰ，Ａ）

【文献】特開２０１１－１９２９４４（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｌ ２９／７７８

Ｈ０１Ｌ ２９／８１２

Ｈ０１Ｌ ２１／３３８

Ｈ０１Ｌ ２９／７８

Ｈ０１Ｌ ２１／３３６

(57)【特許請求の範囲】

【請求項1】

基板と、前記基板上に設けられた電気的に不活性な素子分離領域と、前記基板上に設けられた窒化物半導体層と、前記窒化物半導体層上に設けられた第１の絶縁膜と、少なくとも前記第１の絶縁膜上に設けられた電荷蓄積用ゲート電極と、前記電荷蓄積用ゲート電極上に設けられた第２の絶縁膜と、前記第２の絶縁膜上に設けられた第１のゲート電極と、面方向に前記電荷蓄積用ゲート電極を挟んで前記窒化物半導体層上に設けられたソース電極およびドレイン電極と、前記電荷蓄積用ゲート電極上に設けられた第３の絶縁膜と、前記第３の絶縁膜上に設けられた第２のゲート電極と、を有することを特徴とするトランジスタを有し、
前記第１のゲート電極と前記電荷蓄積用ゲート電極で形成される電気的容量が、前記トランジスタがオン状態の時の前記電荷蓄積用ゲート電極と前記窒化物半導体層で形成される電気的容量より大きいことを特徴とする窒化物半導体トランジスタ装置。

【請求項2】

基板と、前記基板上に設けられた電気的に不活性な素子分離領域と、前記基板上に設けられた窒化物半導体層と、前記窒化物半導体層上に設けられた第１の絶縁膜と、少なくとも前記第１の絶縁膜上に設けられた電荷蓄積用ゲート電極と、前記電荷蓄積用ゲート電極上に設けられた第２の絶縁膜と、前記第２の絶縁膜上に設けられた第１のゲート電極と、面方向に前記電荷蓄積用ゲート電極を挟んで前記窒化物半導体層上に設けられたソース電極およびドレイン電極と、前記電荷蓄積用ゲート電極上に設けられた第３の絶縁膜と、前記第３の絶縁膜上に設けられた第２のゲート電極と、を有することを特徴とするトランジスタを有し、
前記トランジスタは複数個並列に接続され、前記第２のゲート電極以外の前記電極は並列に接続されており、一つ乃至全数個の前記トランジスタに一つずつ前記第２のゲート電極が設けられていることを特徴とする窒化物半導体トランジスタ装置。

【請求項3】

前記第３の絶縁膜は素子分離領域上に設けられた前記電荷蓄積用ゲート電極上に存し、前記第３の絶縁膜上に前記第２のゲート電極が設けられたことを特徴とする請求項１または２の窒化物半導体トランジスタ装置。

【請求項4】

前記第２のゲート電極と前記電荷蓄積用ゲート電極の間に電流を流して、前記電荷蓄積用ゲート電極に電荷を蓄積することにより、前記電荷蓄積用ゲート電極の電位を変化させることを特徴とする請求項１乃至３のいずれか一つの窒化物半導体トランジスタ装置。

【請求項5】

前記第２のゲート電極と前記電荷蓄積用ゲート電極の間に電流を流して、前記電荷蓄積用ゲート電極に電荷を蓄積する際、前記第１のゲート電極に電圧を印加して、電荷注入量の制御を容易にすることを特徴とする請求項４の窒化物半導体トランジスタ装置。

【請求項6】

前記 第１のゲート電極と前記電荷蓄積用ゲート電極間の電気的容量が前記第２のゲート電極と前記電荷蓄積用ゲート電極間の電気的容量より大きい事を特徴とする請求項１乃至５のいずれか一つの窒化物半導体トランジスタ装置。

【請求項7】

前記 第１のゲート電極と前記電荷蓄積用ゲート電極間の電気的容量が、前記第２のゲート電極と前記電荷蓄積用ゲート電極間の電気的容量と前記ソース電極と前記電荷蓄積用ゲート電極間の電気的容量と前記ドレイン電極と前記電荷蓄積用ゲート電極間の電気的容量との総和より大きい事を特徴とする請求項１乃至５のいずれか一つの窒化物半導体トランジスタ装置。

【請求項8】

前記 第２のゲート電極に前記ソース電極及び前記ドレイン電極及び前記第１のゲート電極より低い電圧を与える事により、前記第２のゲート電極と前記電荷蓄積用ゲート電極の間に電流を流し、それにより前記電荷蓄積用ゲート電極内の電荷を変化させる事を特徴とする請求項１乃至７のいずれか一つの窒化物半導体トランジスタ装置。

【請求項9】

前記 第１のゲート電極が０Ｖ以下の時に前記トランジスタがオフ状態であることを特徴とする請求項１乃至８のいずれか一つの窒化物半導体トランジスタ装置。

【請求項10】

前記 第１のゲート電極と前記第２のゲート電極が絶縁されていることを特徴とする請求項１乃至９のいずれか一つの窒化物半導体トランジスタ装置。

【請求項11】

前記 第１のゲート電極と前記電荷蓄積用ゲート電極で形成される電気的容量が、前記トランジスタがオン状態の時の前記電荷蓄積用ゲート電極と前記窒化物半導体層で形成される電気的容量より大きいことを特徴とする請求項２乃至１０のいずれか一つの窒化物半導体トランジスタ装置。

【請求項12】

前記 第１のゲート電極の面積が前記電荷蓄積用ゲート電極とチャネル領域のオーバーラップした面積より大きいことを特徴とする請求項１１の窒化物半導体トランジスタ装置。

【請求項13】

前記第１のゲート電極と前記電荷蓄積用ゲート電極のオーバーラップしている領域が、チャネル領域から前記ドレイン電極側に張り出している請求項１乃至１２のいずれか一つの窒化物半導体トランジスタ装置。

【請求項14】

前記第２の絶縁膜と前記第３の絶縁膜とが同じ絶縁膜である請求項１乃至１３のいずれか一つの窒化物半導体トランジスタ装置。

【請求項15】

前記第３の絶縁膜がトンネル絶縁膜である請求項１乃至１４のいずれか一つの窒化物半導体トランジスタ装置。

【請求項16】

前記第２の絶縁膜がブロック絶縁膜を含む請求項１乃至１３のいずれか一つの窒化物半導体トランジスタ装置。

【請求項17】

前記トランジスタが複数個並列に接続され、前記第２のゲート電極以外の前記電極は並列に接続されており、一つ乃至全数個の前記トランジスタに一つずつ前記第２のゲート電極が設けられている請求項１、３乃至１６のいずれか一つの窒化物半導体トランジスタ装置。

【請求項18】

前記複数個のトランジスタを接続する際、前記ソース電極と前記ドレイン電極が交互に配置され、その間に前記電荷蓄積用ゲート電極が配置されるフィンガー構造の請求項１７の窒化物半導体トランジスタ装置。

【請求項19】

前記第２のゲート電極と前記電荷蓄積用ゲート電極の間に電流を流して、前記電荷蓄積用ゲート電極に電荷を蓄積する際の電荷注入量を、前記第１のゲート電極に電圧を印加して制御する際、前記第２のゲート電極を共通とする部分ごとに電荷量を調整することを特徴とする請求項１７または１８の窒化物半導体トランジスタ装置。

【請求項20】

前記第１の絶縁膜の少なくとも最下層が酸化アルミニウムで構成されていることを特
とする請求項１乃至１９のいずれか一つの窒化物半導体トランジスタ装置。

【請求項21】

前記窒化物半導体層はＧａＮから成ることを特徴とする請求項1乃至２０のいずれか一つの窒化物半導体トランジスタ装置。

【請求項22】

前記窒化物半導体層は前記基板上に設けられた第１の窒化物半導体層と、前記第１の窒化物半導体層上に設けられ、前記第１の窒化物半導体層の少なくとも一部の窒化物半導体よりバンドギャップの大きい窒化物半導体を少なくとも含む第２の窒化物半導体層から成ることを特徴とする請求項１乃至２０のいずれか一つの窒化物半導体トランジスタ装置。

【請求項23】

前記第１の窒化物半導体層がＧａＮで構成されており、前記第２の窒化物半導体層がＡｌxＧａ1-xＮ（０＜ｘ≦１）で構成されていることを特徴とする請求項２２の窒化物半導体トランジスタ装置。

【請求項24】

請求項１乃至２３のいずれか一つの窒化物半導体トランジスタ装置と、当該窒化物半導体トランジスタ装置を封止するパッケージとを含み、当該窒化物半導体トランジスタ装置の前記第１のゲート電極と前記ドレイン電極と前記ソース電極とを前記パッケージのそれぞれの外部ピンにそれぞれ接続させ、当該窒化物半導体トランジスタ装置の前記第２のゲート電極は外部ピンに接続させない事を特徴とする窒化物半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、窒化物半導体トランジスタ装置に係り、特に、電界効果型窒化物半導体トランジスタにおいて、ゲート電極への電圧印加のない状態でゲート電極下の導電チャネルが実質的にオフ状態となる、所謂、ノーマリオフを実現する窒化物半導体トランジスタ装置に関する。

【背景技術】

【0002】

窒化物半導体であるＧａＮ、ＡｌＮ、ＩｎＮ、或はこれらの混晶からなる半導体は、広いバンドギャップを有し、かつ、伝導電子が高いキャリア移動度を有するため、高電圧高出力電子デバイスに好適である。特に、窒化物半導体により作製された電界効果型トランジスタ（ＦＥＴ、Field-Effect Transistor）、その一形態であるＡｌＧａＮ／ＧａＮ等の半導体ヘテロ接合界面に誘起される伝導電子を導電チャネルに用いる高電子移動度トランジスタ（ＨＥＭＴ、High Electron Mobility Transistor）は、高電圧、大電流、低オン抵抗動作が可能であり、高出力電力増幅器や大電力スイッチング素子として用いられている。

【0003】

しかしながら、通常の窒化物半導体ＦＥＴは、ゲート電極への電圧印加がない状態でゲート電極下の導電チャネルがオン状態となる、所謂、ノーマリオンである。電源等の装置で用いられるスイッチング素子としては、誤動作や故障等によりゲート電極に印加される制御電圧が失われた際にはスイッチが開となってしまうため、装置全体の破壊につながるなど、安全性の観点から好ましくない。

【0004】

このため、窒化物半導体ＦＥＴをノーマリオフ化する技術がいくつか開発されてきた。その一技術として、ＦＥＴのゲート直下にｐ型窒化物半導体層を挿入してｐｎ接合型のゲート電極とすることにより、ノーマリオフ動作を実現する方法が知られている（非特許文献１参照）。この技術では、ゲート電極の動作範囲は、半導体のバンドギャップで決まるフラットバンド電圧で制限される。このため、閾値を正の電圧とした場合、その値は２Ｖ以下に留まり、通常の電源装置では３Ｖ以上の正の閾値が望まれるのに対し、十分な閾値が得られない。また、ゲート電圧に印加できる正電圧は、ｐｎ接合のオン電圧で制限されるため、ゲートの動作電圧振幅が小さくなり、ＦＥＴがオン状態で導電チャネルに流すことのできる電流が制限される。

【0005】

ノーマリオフを実現する他の方法としては、ＦＥＴのゲート直下に絶縁膜を挿入し、金属／絶縁物／半導体（ＭＩＳ、Metal-Insulator-Semiconductor）接合型のゲート電極とする方法が知られている（非特許文献２参照）。この方法では、ゲート金属下に絶縁物が存在するため、ゲート電極を流れる漏えい電流を低く抑えることができ、大きな正のゲート電圧の印加が可能となる。このため、ゲート電極にｐｎ接合を用いる場合に比べ、閾値電圧を大きな正の値とした場合でもゲートの動作電圧振幅を十分に大きく取ることができる。

【0006】

図６に従来のＭＩＳ型ゲート電極を有するＧａＮ ＦＥＴの主要部分の断面構造を示す。基板１００１の材料には、シリコンカーバイド（ＳｉＣ）、シリコン（Ｓｉ）、サファイア、ＧａＮなどが用いられる。この基板１００１上に、エピタキシャル成長により形成したバッファ層１００２、ＧａＮ層１００３、ＡｌＧａＮ層１００４が順次積層されている。ゲート電極形成部のＡｌＧａＮ層１００４はリセスエッチングにより一部除去されている。リセスエッチング部１００６内に絶縁膜１００５をはさんでゲート電極１００７が形成される。さらにソース電極１００８、ドレイン電極１００９を形成すれば、ＧａＮ ＨＥＭＴの主要部分が完成する。絶縁膜１００５の材料としては、例えば、酸化アルミニウム、酸化シリコン、窒化シリコン、或は従来知られているその他のゲート絶縁物材料が用いられる。ＧａＮ層１００３とＧａＮ層１００３よりバンドギャップの大きいＡｌＧａＮ層１００４との界面のＧａＮ層１００３側に誘起される伝導電子により、導電チャネル１０１０が形成される。導電チャネル１０１０のゲート電極１００７直下における伝導電子密度をゲート電極１００７に印加する電圧で変化させることにより、トランジスタ動作が得られる。この従来例のＦＥＴは、ＡｌＧａＮ／ＧａＮ半導体ヘテロ界面に形成される導電チャネルを用いており、所謂、ＨＥＭＴと呼ばれるＦＥＴの一種である。

【0007】

図７に別の従来例のＭＩＳ型ゲート電極を有するＧａＮ ＦＥＴの主要部分の断面構造を示す。図６に示した従来例と同様に、基板１１０１の材料には、シリコンカーバイド（ＳｉＣ）、シリコン（Ｓｉ）、サファイア、ＧａＮなどが用いられる。基板１１０１上に、エピタキシャル成長により形成したバッファ層１１０２、ＧａＮ層１１０３、ＡｌＧａＮ層１１０４が順次積層されている。また絶縁膜１１０５の材料としては、例えば、酸化アルミニウム、酸化シリコン、窒化シリコン、或は従来知られるその他のゲート絶縁物材料が用いられる。この従来例の図６に示した従来例との相違点は、リセスエッチング部１１０６が深く、その底部がＡｌＧａＮ層１１０４を貫通してＧａＮ層１１０３に達している点である。ソース電極１１０８とゲート電極１１０７との間、およびドレイン電極１１０９とゲート電極１１０７との間はＡｌＧａＮ／ＧａＮ界面に形成される導電チャネル１１１０で電気的に接続され、ゲート電極直下の導電チャネル１１１１は絶縁膜１１０５とＧａＮ層１１０３との界面に誘起される伝導電子により形成される。この伝導電子の密度をゲート電極１１０７に印加する電圧で変化させることによりトランジスタ動作が得られる。

【先行技術文献】

【非特許文献】

【0008】

【文献】Ｙ． Ｕｍｅｍｏｔｏ ｅｔ ａｌ．， ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ Ｖｏｌｕｍｅ ５４， Ｎｕｍｂｅｒ １２， Ｄｅｃｅｍｂｅｒ ２００７， ｐ．３３９３.

【文献】Ｍ．Ｋａｎａｍｕｒａ ｅｔ ａｌ．，ＩＥＥＥ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｌｅｔｔｅｒｓ， Ｖｏｌｕｍｅ ３１， Ｎｕｍｂｅｒ ３， Ｍａｒｃｈ ２０１０， ｐ．１８９．

【文献】Ｂｏｎｇｍｏｏｋ Ｌｅｅ，ｅｔ ａｌ，Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｍｅｅｔｉｎｇ，２０１０， P．４８４．

【発明の概要】

【発明が解決しようとする課題】

【0009】

図６に示した従来例において、ゲート電極部にリセスエッチング部１００６を形成する目的は、ＦＥＴの閾値電圧を正の値とすることによりノーマリオフとすることである。従来の電子デバイスに用いられる窒化物半導体は六方晶系結晶構造を有し、エピタキシャル成長の容易性から通常ｃ軸方向に成長した層が用いられる。この場合、ＡｌＧａＮ層１００４内には面に直交する方向（ｃ軸方向）に沿って基板方向にピエゾ分極と自発分極に起因する大きな分極が発生する。

【0010】

図８（ａ）および図８（ｂ）にゲート電極下部の半導体層のバンド図を示す。このバンド図は、ゲートに電圧が印加されていない場合について示したものである。図８（ｂ）は、図８（ａ）の構造に比べ、ＡｌＧａＮ層１００４の厚さを薄くした場合である。図８（ａ）および図８（ｂ）において、ＡｌＧａＮ層１００４内に存在する分極（Ｐ）１２０２により、伝導帯下端１２０１のエネルギー値はゲート電極から離れるにつれて低下する。このため、図８（ａ）に示したように、ＡｌＧａＮ層１００４の厚さが厚いと、ＡｌＧａＮ層１００４とＧａＮ層１００３の接触界面の三角形状のポテンシャル井戸に形成される基底量子準位がフェルミ準位１２０３（図中「ＥF」と表示）より下に位置するようになり、伝導電子が量子井戸内に誘起されて導電チャネル１０１０が形成される。ゲート電圧を印加しない状態で導電チャネルに誘起される伝導電子を実質的にゼロとしてノーマリオフとするには、ＡｌＧａＮ層１００４の厚さを図８（ｂ）に示したように薄くする必要がある。

【0011】

非特許文献２に記載されているように、例えばＡｌＧａＮ層１００４のＡｌＮ混晶比、即ち、化学組成をＡｌ_xＧａ_1-xＮと表記した時のｘが２０％の場合、ゲート電極１００７下部のＡｌＧａＮ層１００４の厚さは２ナノメータ程度とする必要がある。ｘが大きくなると、ＡｌＧａＮ層１００４をさらに薄くする必要がある。一方、図６において、ソース電極１００８とゲート電極１００７、およびドレイン電極１００９とゲート電極１００７との間の領域では、ＡｌＧａＮ層１００４の厚さは１０ナノメータ程度、或はそれ以上とし、十分な量の伝導電子をＡｌＧａＮ／ＧａＮ界面の導電チャネル１０１０に誘起し、この領域の抵抗を下げる必要がある。このため、図６に示したように、あらかじめ厚いＡｌＧａＮ層１００４を成長させ、ゲート電極を形成する部分のみリセスエッチングしてＡｌＧａＮ層を薄くする必要がある。しかし、エッチング後の残りのＡｌＧａＮ層の厚さによって閾値電圧が変わるため、実際にトランジスタを製造する場合においては、リセスエッチング部１００６のエッチング深さを厳密に制御しなければならず、基板１００１上に一括して多数のトランジスタを作成する場合、エッチング量の面内ばらつきを抑えることが困難であった。

【0012】

図６に示した従来例にはさらに別の問題点がある。通常、窒化物半導体と絶縁物との界面には、窒化物半導体の伝導帯下端から数百ミリ電子ボルトの範囲に多数のトラップ準位が存在する。図８（ｃ）は、ＡｌＧａＮ層１００４を十分に薄くし、トランジスタをノーマリオフとした場合において、ゲート電極１００７に正のゲート電圧１２０５（図中「Ｖ」と表示）を印加し、伝導電子を導電チャネル１０１０に誘起した状態を示すバンド図であるが、絶縁膜１００５とＡｌＧａＮ層１００４との界面にトラップ準位１２０４が存在するため、正のゲート電圧１２０５を印加した際、フェルミ準位１２０３がトラップ準位１２０４によって固定され、正のゲート電圧１２０５による導電チャネル１０１０内への伝導電子の誘起が阻害される。その結果、オン抵抗が下がらず、かつオン電流が上がらず、スイッチとしての性能が著しく低下する。

【0013】

一方、図７に示した従来例では、図６の場合と異なり、リセスエッチング部１１０６はＡｌＧａＮ層１１０４を貫通しＧａＮ層１１０３に達している。従って、ＡｌＧａＮ層１００４の分極の影響を避けることができ、エッチング後のＡｌＧａＮ層の厚さの制御の問題はなくなる。しかしながら、絶縁膜１１０５とＧａＮ層１１０３との界面に形成される導電チャネル１１１１内の伝導電子の移動度は、ＡｌＧａＮ／ＧａＮ界面の伝導電子の移動度に比べて数分の１と小さい。このため、図６に示した所謂ＨＥＭＴに比べ、トランジスタの性能が大幅に低下する問題があった。また、この従来例においても、図６に示した従来例と同様に、絶縁膜１１０５とＧａＮ層１１０３との界面に存在するトラップ準位が導電チャネル１１１１の伝導電子の蓄積を阻害し、オン抵抗が下がらず、かつオン電流が上がらず、スイッチとしての性能が劣化する問題があった。

【0014】

別の従来技術として非特許文献３には、窒化物半導体ＦＥＴのゲート電極下に電荷蓄積用電極を設けた構造を用いることにより、ノーマリオフ動作を実現する方法が記載されている。その方法によりノーマリオフを可能とする窒化物半導体ＦＥＴは、基板上に設けられた第１の窒化物半導体層と、第１の窒化物半導体層上に設けられた、第１の窒化物半導体層よりバンドギャップの大きい第２の窒化物半導体層を有し、その上に設けられたゲート絶縁膜（以下、第1の絶縁膜と呼ぶ）と、第1の絶縁膜上に設けられた電荷蓄積用ゲート電極を有し、電荷蓄積用ゲート電極上にはブロック絶縁膜を介して制御用のゲート電極が設けられる。また、面方向に電荷蓄積用ゲート電極を挟んで第２の窒化物半導体層上にソース電極及びドレイン電極が設けられる。電荷蓄積用ゲート電極に第２の窒化物半導体層から電子を注入して、電荷蓄積用ゲート電極に負の電荷を蓄積することによって、ソース電極とドレイン電極との間をノーマリオフとすることができる。動作時には、導電チャンネルを通過してソース電極とドレイン電極との間で流れる電流を、制御用ゲート電極に印加する電圧で制御する。

【0015】

しかしながら、上記のような従来の構造では、実際には第２の窒化物半導体層から電荷蓄積用ゲート電極への電子の注入が阻害されて充分な量の電子を電荷蓄積用ゲート電極に蓄積することができず、実用に至らないことが判明した。これは以下の理由による。電荷蓄積用ゲート電極に電子を注入するには、制御用ゲート電極に正の電圧を印加し静電容量結合により電荷蓄積用ゲート電極を第２の窒化物半導体層に対して順方向バイアス状態とすることにより第２の窒化物半導体層内の伝導電子を電荷蓄積用ゲート電極にトンネリングさせる必要がある。しかし、第２の窒化物半導体層と第1の絶縁膜との界面に存在するトラップ準位でフェルミ準位が固定されてしまい、順方向バイアス電圧が第２の窒化物半導体層に伝わらず、注入に必要な電子が第２の窒化物半導体層内に誘起されない。また、電子注入時に第1の絶縁膜に高い電界が印加されることによってデバイス信頼性に影響が及ぶこと、閾値保持時間が短いこと、閾値の均一化が困難なこと等の問題点も指摘されている。

【0016】

従って、本発明の目的は、上述したような従来の窒化物半導体ＦＥＴにおける問題点を解決することができるノーマリオフ窒化物半導体トランジスタ装置を提供することにある。

【課題を解決するための手段】

【0017】

上記課題を解決するための、本願発明による窒化物半導体トランジスタ装置は、基板と、前記基板上に設けられた電気的に不活性な素子分離領域と、前記基板上に設けられた窒化物半導体層と、前記窒化物半導体層上に設けられた第１の絶縁膜と、少なくとも前記第１の絶縁膜上に設けられた電荷蓄積用ゲート電極と、前記電荷蓄積用ゲート電極上に設けられた第２の絶縁膜と、前記第２の絶縁膜上に設けられた第１のゲート電極と、面方向に前記電荷蓄積用ゲート電極を挟んで前記窒化物半導体層上に設けられたソース電極およびドレイン電極と、前記電荷蓄積用ゲート電極上に設けられた第３の絶縁膜と、前記第３の絶縁膜上に設けられた第２のゲート電極とを有するものである。

【0018】

前記窒化物半導体層は、好ましくは前記基板上に設けられた第１の窒化物半導体層と、前記第１の窒化物半導体層上に設けられ、前記第１の窒化物半導体層の少なくとも一部の窒化物半導体よりバンドギャップの大きい窒化物半導体を少なくとも含む第２の窒化物半導体層から成る。

【0019】

第３の絶縁膜は素子分離領域上に設けられた前記電荷蓄積用ゲート電極上に存し、第２のゲート電極は素子分離領域上において前記第３の絶縁膜上に設けられるのが好ましい。

【0020】

本発明の窒化物半導体トランジスタ装置においては、第２のゲート電極と電荷蓄積用ゲート電極の間に電流を流して、電荷蓄積用ゲート電極に電荷を蓄積することにより、電荷蓄積用ゲート電極の電位を変化させる。

【0021】

第２のゲート電極と電荷蓄積用ゲート電極の間に電流を流して、電荷蓄積用ゲート電極に電荷を蓄積する際、第１のゲート電極に電圧を印加して、電荷注入量の制御を容易にするようにしてもよい。

【0022】

本発明の窒化物半導体トランジスタ装置においては、第１のゲート電極と電荷蓄積用ゲート電極間の電気的容量が第２のゲート電極と電荷蓄積用ゲート電極間の電気的容量より大きい事が好ましい。

【0023】

また、第１のゲート電極と電荷蓄積用ゲート電極間の電気的容量が、第２のゲート電極と電荷蓄積用ゲート電極間の電気的容量とソースと電荷蓄積用ゲート電極間の電気的容量とドレインと電荷蓄積用ゲート電極間の電気的容量との総和より大きい、或いは第１のゲート電極と電荷蓄積用ゲート電極間の電気的容量と第２のゲート電極と電荷蓄積用ゲート電極間の電気的容量の総和がソースと電荷蓄積用ゲート電極間の電気的容量とドレインと電荷蓄積用ゲート電極間の電気的容量との総和より大きいことが好ましい。

【0024】

本発明の窒化物半導体トランジスタ装置においては、第２のゲート電極にソース電極及びドレイン電極及び第１のゲート電極より低い電圧を与える事により、第２のゲート電極と電荷蓄積用ゲート電極の間に電流を流し、それにより電荷蓄積用ゲート電極内の電荷を変化させる事が好ましい。

【0025】

本発明の窒化物半導体トランジスタ装置は、パッケージに封止される際、第１のゲート電極とドレイン電極とソース電極とに外部ピンをそれぞれ接続させ、第２のゲート電極は外部ピンを接続させないようにしてもよいし、第1のゲート電極と同電位にしてもよい。

【0026】

本発明の窒化物半導体トランジスタ装置は、第１のゲート電極が０Ｖ以下の時にトランジスタがオフ状態であることを特徴とする。

【0027】

本発明の窒化物半導体トランジスタ装置は、第１のゲート電極と第２のゲート電極が絶縁されていてもよい。

【0028】

本発明の窒化物半導体トランジスタ装置は、第１のゲート電極と電荷蓄積用ゲート電極で形成される電気的容量が、電荷蓄積用ゲート電極と窒化物半導体層で形成される電気的容量より大きいことが好ましい。

【0029】

本発明の窒化物半導体トランジスタ装置は、第１のゲート電極の面積が電荷蓄積用ゲート電極の面積より大きいことが好ましい。

【0030】

本発明の窒化物半導体トランジスタ装置は、第１のゲート電極と電荷蓄積用ゲート電極のオーバーラップしている領域が、電荷蓄積用ゲート電極からドレイン電極側に張り出していることが好ましい。

【0031】

本発明の窒化物半導体トランジスタ装置の好ましい一形態においては、第１の窒化物半導体層はＧａＮで構成され、第２の窒化物半導体層がＡｌ_xＧａ_1-xＮ（０＜ｘ≦１）で構成される。ＧａＮとＡｌ_xＧａ_1-xＮとの界面に誘起される導電チャネルは高い電子移動度を有するため、オン抵抗やオン電流等のスイッチとしての特性に優れるノーマリオフ窒化物半導体トランジスタ装置が得られる。

【0032】

本発明の窒化物半導体トランジスタ装置の別の好ましい一形態においては、第１の絶縁膜の少なくとも最下層が酸化アルミニウムで構成される。酸化アルミニウムは窒化物半導体層との界面において界面準位を発生しにくいため、第１のゲート電極に印加する正の電圧を増やし、第１の窒化物半導体層と第２の窒化物半導体層との界面に誘起される導電チャネルを流れる電流を増大せしめる際に、第２の窒化物半導体層と第１の絶縁膜との間に存在する界面準位の影響を受け難くなるため、オン抵抗、オン電流などのスイッチとしての特性に優れるノーマリオフ窒化物半導体トランジスタ装置が得られる。

【発明の効果】

【0033】

本願発明によれば、電荷蓄積用ゲート電極上に第３の絶縁膜を介して第２のゲート電極を設けたことによって、第２のゲート電極から第３の絶縁膜を経由して電子を電荷蓄積用ゲート電極に注入することができ、かかる電子の注入が第１の絶縁膜とは無関係に行われるため、第1の絶縁膜と窒化物半導体層との界面に存在するトラップ準位により窒化物半導体層から電荷蓄積用ゲート電極への電子の注入が阻害され所望量の負電荷を電荷蓄積用ゲート電極に蓄積できない、第1の絶縁膜が電荷注入の際にダメージを受ける、等の従来の構造による問題点が解消され、実用的なノーマリオフ窒化物半導体トランジスタ装置を得ることができる。なお、窒化物半導体層を第１の窒化物半導体層と第２の窒化物半導体層で構成する場合には、第２の窒化物半導体層の厚さを大きくすることにより、第１のゲート電極に印加する正の電圧を増やして導電チャネルを流れる電流を増大せしめる際に、第２の窒化物半導体層と第１の絶縁膜との間に存在する界面準位の影響を受け難くなるため、オン抵抗、オン電流などのスイッチとしての特性に優れるノーマリオフ窒化物半導体トランジスタ装置を得ることができる。

【0034】

本願発明によれば、オン抵抗やオン電流等のスイッチとしての特性に優れ、かつ特性のばらつきの少ないノーマリオフ窒化物半導体トランジスタ装置が得られる。

【図面の簡単な説明】

【0035】

【図1】図１は、本願発明の実施例によるノーマリオフ窒化物半導体トランジスタ装置を示す平面図およびそのＡ―Ａ’及びＢ―Ｂ’断面をそれぞれ示す断面図である。

【図2】図２は、図１に示したトランジスタ装置の各ノード間容量を示す等価回路図である。（ａ）は、活性領域に含まれるチャネル領域にチャネルが形成されているときを、（ｂ）は、トランジスタ装置がオフ状態になり、チャネル領域に電子が実質的に居なくなった場合を示している。

【図3】図３は、本願発明の実施例によるノーマリオフ窒化物半導体トランジスタを複数並列に接続した装置を示す平面図およびそのａ―ａ’及びｂ―ｂ’断面をそれぞれ示す断面図である。

【図4】図４は、本願発明の他の実施例によるノーマリオフ窒化物半導体トランジスタ装置を示す平面図である。

【図5】図５は、本願発明の他の実施例によるノーマリオフ窒化物半導体トランジスタ装置を示す平面図およびそのＡ―Ａ’及びＢ―Ｂ’断面をそれぞれ示す断面図である。

【図6】図６は従来例であるＦＥＴの平面図と断面図である。

【図7】図７は別の従来例であるＦＥＴの断面図である。

【図8(a)】図８（ａ）は従来例であるＦＥＴのバンドダイアグラムを示す図である。

【図8(b)】図８（ｂ）は同じく従来例であるＦＥＴのバンドダイアグラムを示す図である。

【図8(c)】図８（ｃ）は同じく従来例であるＦＥＴのバンドダイアグラムを示す図である。

【発明を実施するための形態】

【0036】

図1に本願発明の一実施例によるFETの平面図とそのＡ－Ａ’及びＢ―Ｂ’断面図を示す。平面図と断面図とでは縮尺が若干異なっている。基板１０１上にバッファ層１０２、ＧａＮ層１０３、ＡｌＧａＮ層１０４を順次積層する。基板１０１の材料には、シリコンカーバイド（ＳｉＣ）、シリコン（Ｓｉ）、サファイア、ＧａＮなどが用いられる。

【0037】

次に平面図ないし断面図に示される様に、素子分離領域１１４をイオン打ち込みによりＡｌＧａＮ層１０４、ＧａＮ層１０３ないしバッファ層１０２を電気的に不活性化することにより形成する。ここで、不活性化処理をしていない領域を活性領域と言う。素子分離領域内のＡｌＧａＮ層１０４、さらにその下のＧａＮ層１０３ないしバッファ層１０２を除去する方法を用いてもよい。次にフィールド絶縁膜１０５を形成する。その後、ＦＥＴのチャネル部分となるチャネル領域１０６の部分だけフィールド絶縁膜１０５を除去し、第1の絶縁膜１１０を形成する。その後、金属あるいは導電性の半導体層により電荷蓄積用ゲート電極１１１を形成する。このとき、電荷蓄積用ゲート電極１１１は少なくともチャネル領域１０６上の第1の絶縁膜１１０上には存在し、その他、素子分離領域上に存在してもよい。ここで、電荷蓄積用ゲート電極１１１は実質的に電位が同じになる様に電気的に接続されている複数の材料で形成されてもかまわない。続いて、その上にブロック絶縁膜１１２を形成する。ブロック絶縁膜１１２は、電子の流れを実質的に遮断することのできる絶縁膜であり、酸化シリコン膜、窒化シリコン膜、アルミナ膜、酸化ジルコニウム膜、酸化ハフニウム膜、またはそれらの積層膜で構成することができ、厚さはＳｉＯ２膜換算で４０ｎｍ程度が好ましい。その後、フィールド絶縁膜１０５上で電荷蓄積用ゲート電極１１１上の一部においてブロック絶縁膜１１２を除去することにより電荷注入領域１１３を形成し、当該領域１１３においては電荷蓄積用ゲート電極１１１上に、当該領域１１３以外においてはブロック絶縁膜１１２上に、トンネル絶縁膜１１５を形成する。トンネル絶縁膜１１５は、トンネル電子が流れることのできる絶縁膜であり、例えば酸化シリコン膜で構成し、厚さは例えば２０ｎｍ、またはそれより薄くする。その後、金属あるいは導電性の半導体層により、第１のゲート電極１１６と第２のゲート電極１１７を形成する。第１のゲート電極１１６は、チャネル領域１０６の上方を含む電荷蓄積用ゲート電極１１１の主要部の上方に形成され、第２のゲート電極１１７は電荷注入領域１１３において、電荷蓄積用ゲート電極１１１を素子分離領域１１４の上方に張り出させた部分の上に、トンネル絶縁膜１１５に接して形成される。これらのゲート電極１１６、１１７を覆うように絶縁膜１１８を形成した後、ソース形成領域１０７とドレイン形成領域１０８の絶縁膜１０５、１１０、１１２、１１５および１１８を除去し、金属あるいは金属窒化物等の導電性材料あるいはそれらの積層膜により、ソース電極１０９とドレイン電極２１０を形成する。このとき、ソース電極１０９とドレイン電極２１０は、ＡｌＧａＮ層１０４にのみ接していてもＧａＮ層１０３にも接していてもかまわない。
第１のゲート電極１１６と電荷蓄積用ゲート電極１１１のオーバーラップする領域の電流が動作時に十分小さいことが確保できれば、ブロック絶縁膜１１２を形成せず（従って電荷注入層の領域だけ除去する工程は不要となる）、トンネル絶縁膜１１５のみを介して第１のゲート電極１１６と電荷蓄積用ゲート電極１１１とをオーバーラップさせるようにしてもかまわない。

【0038】

上記の製造工程について、ソース電極１０９とドレイン電極２１０をフィールド絶縁膜１０５の形成直後に形成し、第1の絶縁膜１１０から第１のゲート電極１１６と第２のゲート電極１１７までの形成を行ってもかまわない。

【0039】

第２のゲート電極１１７に、電荷蓄積用ゲート電極１１１に対して負電圧を印加することにより、電荷注入領域１１３における両者の間のトンネル絶縁膜１１５を介して、電子が第２のゲート電極１１７から電荷蓄積用ゲート電極１１１に注入される。第１のゲート電極１１６から見たこのＦＥＴの閾値電圧は、電荷蓄積用ゲート電極１１１の電荷量によって変化する。所望の正の電圧になるように、第２のゲート電極１１７から電荷蓄積用ゲート電極１１１に注入する電子数を制御すれば、いわゆるノーマリオフのＦＥＴが実現する。

【0040】

ソース電極１０９と電荷蓄積用ゲート電極１１１およびドレイン電極２１０と電荷蓄積用ゲート電極１１１の間の領域では、ＡｌＧａＮ層１０４の厚さは１０ナノメータ程度、或はそれ以上とし、十分な量の伝導電子をＡｌＧａＮ／ＧａＮ界面の導電チャネルに誘起して、当該領域の抵抗を下げる。ＡｌＧａＮ層１０４のＡｌＮ混晶比、即ち、化学式をＡｌ_xＧａ_1-xＮと表記した際のｘの値は、ＧａＮと格子定数の異なるＡｌＧａＮが著しく格子緩和を起こさないように適宜調節する。通常、ｘは０.１から０.４の間で調節される。電荷蓄積用ゲート電極１１１は周囲を第1の絶縁膜１１０とブロック絶縁膜１１２とトンネル絶縁膜１１５で覆われ、電気的に浮遊状態となる。よって、パッケージに封止した際は、ソース電極１０９とドレイン電極２１０と第１のゲート電極１１６と第２のゲート電極１１７のみ外部ピンに接続される。或は第２のゲート電極１１７をフローティングにして外部ピンには接続せずに封止してもよい。外部ピンへ接続される電極は４つないし３つとなる。

【0041】

電荷蓄積用ゲート電極１１１として、金属層の他、不純物をドープした多結晶シリコンを使うことができる。その場合、不純物は燐、砒素、ボロン等を用いる。

【0042】

図１に示したFETの各ノード間容量を図２に示す。ブロック絶縁膜１１２とトンネル絶縁膜１１５を介して第１のゲート電極１１６を形成するとき、その面積を十分大きくとれば、電荷蓄積用ゲート電極１１１と第１のゲート電極１１６によって形成される容量１２０は、第２のゲート電極１１７と電荷蓄積用ゲート電極１１１で形成される容量１２１や電荷蓄積用ゲート電極１１１とソース及びドレインとの間に形成される容量１１９より大きくなり、第一のゲート電極１１６と電荷蓄積用ゲート電極１１１との容量結合を相対的に強くすることができる。このとき、電荷蓄積用ゲート電極１１１と第１のゲート電極１１６とのオーバーラップ部分は、素子分離領域１１４上でもかまわないが、活性領域内においてチャネル領域１０６からドレイン側に伸ばすことにより、フィールドプレートの役割を果たすことも期待できる。
チャネル領域１０６にチャネルが形成されているときを(a)、FETがオフ状態になり、チャネル領域１０６に電子が実質的に居なくなった場合を(b)で表している。第１のゲート電極１１６と電荷蓄積用ゲート電極１１１の間に容量１２０が、第２のゲート電極１１７と電荷蓄積用ゲート電極１１１の間に容量１２１が形成される。一方電荷蓄積用ゲート電極１１１とソース及びドレインとの間に形成される容量１１９は、チャネル領域１０６にチャネルが形成されているとき（図（ａ））には、電荷蓄積用ゲート電極１１１とソース-ドレイン間の電荷が蓄積している領域１２２の間に形成される。一方、チャネル領域１０６にチャネルが形成されていないとき（図（ｂ））には、ＧａＮは空乏化し、電荷蓄積用ゲート電極１１１とソース及びドレインとの間に容量１２３が形成されるが、容量１２３は容量１１９に比べて極めて小さくなる。

【0043】

第１のゲート電極１１６、ソース電極１０９、ドレイン電極２１０の電圧を固定し、それよりも低い電圧を第２のゲート電極１１７に印加することによって、第２のゲート電極１１７から電荷蓄積用ゲート電極１１１に電荷を注入する。本ＦＥＴを動作させるときの条件、例えば、ソース電極１０９の電圧が０Ｖ、ドレイン電極２１０の電圧は使用する高電圧、第２のゲート電極１１７の電圧が０Ｖのときの第１のゲート電極１１６から見た閾値電圧Ｖｔｈは電荷蓄積用ゲート電極１１１中の電荷量Ｑｔｈによって決定される。通常、Ｖｔｈは正電圧に設定される。第２のゲート電極１１７には第１のゲート電極１１６、ソース電極１０９より低い電圧Ｖｉｎｊを印加し総注入量がＱｔｈになるまで電圧を印加する。このとき、ソース電圧０Ｖ、第２のゲート電極の電圧がＶｉｎｊ、電荷蓄積用ゲート電極１１１の電荷量がＱｔｈのときに、チャネル領域１０６の電荷が実質的に消えるように第１のゲート電極の電圧を与えておけば、電荷蓄積用ゲート電極１１１の電荷量がＱｔｈになったときに図２の容量１１９が容量１２３に変化し、電荷蓄積用ゲート電極１１１とソース及びドレインとの間の容量結合が弱まるため、電荷蓄積用ゲート電極１１１と第１のゲート電極１１６および第２のゲート電極１１７との間の電圧の絶対値は、きわめて小さくなり、電荷注入が実質的に止まる。

【0044】

電荷注入後、本発明のＦＥＴを動作させる場合、ソースドレイン間を流れる電流をオンオフさせるのに必要な第一のゲート電極１１６に印加する電圧をより小さくするためには、第１のゲート電極１１６と電荷蓄積用ゲート電極１１１で形成される容量１２０がその他の容量より十分大きいことが望ましい。できれば、容量１２０は、第２のゲート電極１１７と電荷蓄積用ゲート電極１１１で形成される容量１２１に電荷蓄積用ゲート電極１１１とソース-ドレイン間の電荷が蓄積している領域１２２の間の容量１１９を加えたものより大きいことが望ましい。或は第２のゲート電極を第１のゲート電極と同電位にして動作させる場合は容量１２０と容量１２１の和を容量１１９より大きくすることが望ましい。これらは、容量１２０を形成する第１のゲート電極１１６と電荷蓄積用ゲート電極１１１のオ-バーラップする面積が、第２のゲート電極１１７と電荷蓄積用ゲート電極１１１がオ-バーラップする面積より大きいことで実現することができ、そのように大きくするための面積は、活性領域内においてチャネル領域１０６からドレイン電極２１０側に電荷蓄積用ゲート電極１１１を拡張し、その上部にブロック絶縁膜１１２とトンネル絶縁膜１１５を介して第１ゲート電極１１６を形成することで実現できる。

【0045】

本発明のＦＥＴにおいては、電荷蓄積用ゲート電極１１１の、素子分離領域１１４上方に延在させた部分上にトンネル絶縁膜１１５を介して第２のゲート電極１１７を設け、この部分すなわち電荷注入領域１１３において第２のゲート電極１１７と電荷蓄積用ゲート電極１１１の間に電流を流して、電荷蓄積用ゲート電極１１１に電荷を蓄積することにより、電荷蓄積用ゲート電極の電位を変化させる。従って、かかる電荷注入の影響が第1の絶縁膜１１０に及ぶことがなく、第1の絶縁膜１１０が電荷注入の際にダメージを受ける等の従来の構造による問題点が解消され、実用的なノーマリオフ窒化物半導体ＦＥＴを得ることができる。

【0046】

ここで、大きなドレイン電流を得たい場合には、図1の構造を複数個並べて、第1のゲート電極１１６、第２のゲート電極１１７、ソース電極１０９、ドレイン電極２１０を並列に接続すればよい。このとき、第２のゲート電極１１７は、すべて並列に接続せず、一つずつのトランジスタに対し、一つのパッド、あるいは、全個数より少ない複数個に一つのパッドを引き出すことで、電子注入を行い、閾値を調整した後の複数個に接続したトランジスタの閾値のばらつきが小さくなる。また、並列に接続する工程をウェーハプロセスではなく、パッケージのボンディングによって行えば、不良チップを除去して大電流を流す半導体装置となる。

【0047】

並列に接続する場合は、図３に示すようにソース電極１０９とドレイン電極２１０を交互に配置し、その間に電荷蓄積用ゲート１１１を配置し、それぞれの第一のゲート電極１１６、ソース電極１０９，ドレイン電極２１０を接続すれば、上述、単体トランジスタの並列接続より、面積が小さく大電流が得られる。このとき、上述の単体の場合と同様に、ブロック絶縁膜１１２とトンネル絶縁膜１１５を介して第１のゲート電極１１６を形成するとき、その面積を十分大きくとれば、電荷蓄積用ゲート電極１１１と第１のゲート電極１１６によって形成される容量１２０は、第２のゲート電極１１７と電荷蓄積用ゲート電極１１１で形成される容量１２１や電荷蓄積用ゲート電極１１１とソースやドレインと形成する容量１１９より大きくなる。このとき、電荷蓄積用ゲート電極１１１と第一のゲート電極１１６を活性領域のドレイン側に伸ばすことにより、フィールドプレートの役割を果たすことも期待できる。

【0048】

さらに、図４に示すように電荷蓄積用ゲート電極１１１と第１のゲート電極１１６とのオーバーラップ部分を、素子分離領域１１４上に形成すれば、容量１２０を大きくすることができる。素子分離領域１１４上のオーバーラップ部分の面積が十分大きければ、電荷蓄積用ゲート電極１１１と第１のゲート電極１１６のドレイン側への引き延ばしは短くしても、または、無くしてもかまわない。或は、電荷蓄積用ゲート電極１１１と第１のゲート電極１１６とのオーバーラップ部分を素子分離領域１１４上のみに形成してもよい。この場合も、電荷蓄積用ゲート電極１１１を活性領域においてチャネル領域からドレイン側に伸ばすことにより、フィールドプレートの役割を果たすこともできる。なお、本実施例では活性領域内の電荷蓄積用ゲート電極１１１と素子分離領域１１４上に形成される電荷蓄積用ゲート電極１１１を共通の導電膜で同時に形成する場合について示したが、活性領域内の電荷蓄積用ゲート電極１１１と素子分離領域１１４上に形成された電荷蓄積用ゲート電極１１１を異なる導電膜で形成し、電気的に接続してもよい。

【0049】

第２のゲート電極１１７は、図３に示すように、一つのソース/ドレインおよび電荷蓄積用ゲート電極１１１で構成されるセルに対して、一つずつ設けてもかまわないし、複数個に一つ設けてもかまわない。全体で一カ所の場合は、図４に示すようにセル外であってもかまわない。全体で一個の場合は、上述の電荷注入方法で閾値を調整するが、セルを分割して第２のゲート電極１１７を形成すれば、その単位ごとに電荷注入が止まるので、閾値の調整が高精度化される。

【0050】

上述の実施例においては、窒化物半導体としてＧａＮおよびＡｌＧａＮを用いる場合について説明した。ＡｌＧａＮのバンドギャップはＧａＮのバンドギャップより大きいため、ＡｌＧａＮとＧａＮとの界面のＧａＮ側に導電チャネルが形成される。上述の実施例においてはこの導電チャネルを用いている。本発明はＧａＮ、ＡｌＧａＮ以外の窒化物半導体を用いてもよい。例えば、ＩｎＮ、ＩｎＧａＮ、ＩｎＡｌＮ等のＩｎを含む窒化物半導体を用いてもよい。或は組成の異なる窒化物半導体の多層構造を用いてもよい。材料および組成は、下層の主要部分がバンドギャップの小さい窒化物半導体で形成され、上層の主要部分がバンドギャップの大きい窒化物半導体で形成されるように選べばよい。

【0051】

第２の窒化物半導体の表面保護等の目的で、第２の窒化物半導体とは組成の異なる別の窒化物半導体を挿入してもよい。例えば、第１の窒化物半導体をＧａＮ、第２の窒化物半導体をＡｌＧａＮとする場合、ＡｌＧａＮ直上に薄いＧａＮ層を挿入してもよい。

【0052】

チャネル領域１０６において、ＡｌＧａＮ層１０４を途中までエッチングした後に第1の絶縁膜１１０を形成してもよい。この場合、ＡｌＧａＮ層１０４が薄くなるため第１のゲート電極に印加する正の電圧を増やして導電チャネルを流れる電流を増大せしめる際に第1の絶縁膜１１０とＡｌＧａＮ層１０４との界面に存在するトラップ準位でフェルミ準位が固定され易くなり、その結果導電チャネルへの伝導電子の誘起が阻害され、オン抵抗等の特性が劣化する。その一方でＡｌＧａＮ層１０４が薄くなり分極による閾値電圧の負側へのシフト量が減るため、所望の正の閾値電圧を得るために電荷蓄積用ゲート電極１１１に注入する負電荷の量を減らすことができる。またエッチング深さのばらつきにより初期の閾値電圧にばらつきが生じるが、前述の電荷蓄積用ゲート電極１１１への電荷注入を自動的に停止させる方法等によりばらつきを補償することができる。

【0053】

以上の実施例では、チャネル領域の導電チャネルが第１の窒化物半導体層と第２の窒化物半導体層との界面に形成される導電チャネルから成る場合について説明した。一方本発明は、単層の窒化物半導体の直上に第1の絶縁膜が設けられ、当該窒化物半導体と第1の絶縁膜との界面に形成される導電チャネルを通してソース・ドレイン間の電流が流れる窒化物半導体トランジスタに適用することも可能である。この場合の実施例を図５に示す。図５では、図１に示した実施例においてチャネル領域のＡｌＧａＮ層１０４を除去しＧａＮ層１０３まで掘り込み、第1の絶縁膜１１０をＧａＮ層１０３の直上の形成し、その上に電荷蓄積用ゲート電極１１１を形成している。トランジスタ動作時におけるソース・ドレイン間の電流は第1の絶縁膜１１０とＧａＮ層１０３との界面に形成される導電チャネルを通して流れる。それ以外は図１に示した実施例と同様である。トランジスタの閾値電圧の調整も図１及び図２で説明した方法と同じ要領で行えばよい。本実施例の窒化物半導体トランジスタは、導電チャネルが第1の絶縁膜１１０とＧａＮ層１０３との界面に存在するトラップ準位の影響を強く受け、導電チャネルの電子移動度が低下する、第１のゲート電極１１６への正電圧印加による導電チャネルへの電子の誘起が阻害される、等の問題があるため、図１に示した実施例による窒化物半導体トランジスタ比べオン抵抗等の特性は大幅に劣る。しかし、ＡｌＧａＮ層の分極による閾値電圧の負側へのシフトがないため、所望のノーマリオフ動作に必要な正の閾値電圧を得るために電荷蓄積用ゲート電極１１１に注入する負電荷の量を大幅に減らすことができる。また、所望の閾値電圧に到達したところで第２のゲート電極１１７から電荷蓄積用ゲート電極１１１への電荷注入を自動的に停止させることができる、複数のセルで構成されるトランジスタにおいてセル間の閾値電圧のばらつきを低減することが出来るなどの効果が得られる点も、図１乃至図３で説明した窒化物半導体トランジスタの場合と同様である。

【産業上の利用可能性】

【0054】

本発明の窒化物半導体トランジスタ装置は、主として、電源回路等で用いられるパワースイッチとして有用である。それに加え、無線通信、センサ等に用いられる高周波トランジスタとしても有用である。高周波トランジスタとして用いる場合においては、本発明により閾値電圧を正に調整すれば正電圧電源のみでトランジスタを動作させることが出来るため、従来必要であった負電圧電源をなくすことが出来る。またトランジスタの閾値を負のままで動作させる場合においても、本発明による閾値電圧の調整方法により、トランジスタ間の閾値電圧ばらつき、或は複数本のゲート電極からなるトランジスタにおいてはトランジスタ内のゲート間の閾値電圧ばらつきを減らすことができ、特性ばらつきの少ない良好なトランジスタが得られる。

【符号の説明】

【0055】

１０１・・・基板、１０２・・・バッファ層、１０３・・・ＧａＮ層、１０４・・・ＡｌＧａＮ層、１０５・・・フィールド絶縁膜、１０６・・・チャネル領域、１０７・・・ソース形成領域、１０８・・・ドレイン形成領域、１０９・・・ソース電極、２１０・・・ドレイン電極、１１０・・・第1の絶縁膜、１１１・・・電荷蓄積用ゲート電極、１１２・・・ブロック絶縁膜、１１３・・・電荷注入領域、１１４・・・素子分離領域、１１５・・・トンネル絶縁膜、１１６・・・第１のゲート電極、１１７・・・第２のゲート電極、１１８・・・絶縁膜、１１９・・・電荷蓄積用ゲート電極とゲート直下導電チャネル間容量、１２０・・・電荷蓄積用ゲート電極と第１のゲート電極間容量、１２１・・・電荷蓄積用ゲート電極と第２のゲート電極間容量、１２２・・・ソース・ドレイン間の電荷が蓄積している領域、１２３・・・電荷蓄積用ゲート電極とゲート直下の導電チャネルが形成されていないフローティング領域との間の容量。１００１・・・基板、１００２・・・バッファ層、１００３・・・ＧａＮ層、１００４・・・ＡｌＧａＮ層、１００５・・・絶縁膜、１００６・・・リセスエッチング部、１００７・・・ゲート電極、１００８・・・ソース電極、１００９・・・ドレイン電極、１０１０・・・導電チャネル、１１０１・・・基板、１１０２・・・バッファ層、１１０３・・・ＧａＮ層、１１０４・・・ＡｌＧａＮ層、１１０５・・・絶縁膜、１１０６・・・リセスエッチング部、１１０７・・・ゲート電極、１１０８・・・ソース電極、１１０９・・・ドレイン電極、１１１０・・・導電チャネル、１１１１・・・導電チャネル、１２０１・・・伝導帯下端、１２０２・・・ＡｌＧａＮ層内に存在する分極（Ｐ）、１２０３・・・フェルミ準位（ＥF）、１２０４・・・トラップ準位、１２０５・・・正のゲート電圧

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8(a)】

【図8(b)】

【図8(c)】