特許 7141758 Ｕ字型ゲートＭＯＳＦＥＴのトレンチコーナー部酸化物層の厚さを増加させる製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2022-09-14

(45)【発行日】2022-09-26

(54)【発明の名称】Ｕ字型ゲートＭＯＳＦＥＴのトレンチコーナー部酸化物層の厚さを増加させる製造方法

(51)【国際特許分類】

   H01L 21/336 20060101AFI20220915BHJP

   H01L 29/78 20060101ALI20220915BHJP

   H01L 29/12 20060101ALI20220915BHJP

   H01L 21/316 20060101ALI20220915BHJP

【ＦＩ】

H01L29/78 658F

H01L29/78 652K

H01L29/78 652T

H01L29/78 653A

H01L21/316 S

【請求項の数】 17

(21)【出願番号】P 2021004192

(22)【出願日】2021-01-14

(65)【公開番号】P2022075445

(43)【公開日】2022-05-18

【審査請求日】2021-01-18

(31)【優先権主張番号】109138841

(32)【優先日】2020-11-06

(33)【優先権主張国・地域又は機関】TW

(73)【特許権者】

【識別番号】598139748

【氏名又は名称】國立交通大學

(74)【代理人】

【識別番号】100082418

【弁理士】

【氏名又は名称】山口 朔生

(74)【代理人】

【識別番号】100167601

【弁理士】

【氏名又は名称】大島 信之

(74)【代理人】

【識別番号】100201329

【弁理士】

【氏名又は名称】山口 真二郎

(74)【代理人】

【識別番号】100220917

【弁理士】

【氏名又は名称】松本 忠大

(72)【発明者】

【氏名】崔秉鉞

(72)【発明者】

【氏名】呂放心

(72)【発明者】

【氏名】施依廷

【審査官】岩本 勉

(56)【参考文献】

【文献】特開２０１９－０４０９２３（ＪＰ，Ａ）

【文献】米国特許出願公開第２００９／０３１５０８３（ＵＳ，Ａ１）

【文献】特開２０１２－０６０１５１（ＪＰ，Ａ）

【文献】米国特許出願公開第２０１４／０１７５５４０（ＵＳ，Ａ１）

【文献】特開２０１９－０３３２８３（ＪＰ，Ａ）

【文献】米国特許出願公開第２０１２／０１４６０９０（ＵＳ，Ａ１）

【文献】国際公開第２０１９／１４２７２２（ＷＯ，Ａ１）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｌ ２１／３３６

Ｈ０１Ｌ ２９／７８

Ｈ０１Ｌ ２９／１２

Ｈ０１Ｌ ２１／３１６

(57)【特許請求の範囲】

【請求項1】

Ｕ字型トレンチゲートＭＯＳＦＥＴ（ＵＭＯＳＦＥＴ：Ｕ－ＭＥＴＡＬ－ＯＸＩＤＥ－ＳＥＭＩＣＯＮＤＵＣＴＯＲ ＦＩＥＬＤ－ＥＦＦＥＣＴ ＴＲＡＮＳＩＳＴＯＲ）のトレンチコーナー部酸化物層の厚さを増加させる製造方法であって、
Ｎ型半導体基板を提供するとともに、前記Ｎ型半導体基板上にＮ型ドリフト領域を形成することと、
前記Ｎ型ドリフト領域中にＮ型高濃度不純物領域を形成することと、
前記Ｎ型高濃度不純物領域の異なる二側にそれぞれ第１Ｐ型高濃度不純物領域及び第２Ｐ型高濃度不純物領域を形成し、かつＰ型ボディ領域を前記Ｎ型高濃度不純物領域、前記第１Ｐ型高濃度不純物領域、前記第２Ｐ型高濃度不純物領域と前記Ｎ型ドリフト領域の間に形成することと、
前記Ｎ型高濃度不純物領域、前記第１Ｐ型高濃度不純物領域及び前記第２Ｐ型高濃度不純物領域の上にエッチングハードマスク層を堆積させるとともに、リソグラフィーエッチング工程によりトレンチを形成することと、
前記トレンチに沿った２つの対向する側壁及び底部にパッド酸化物層を形成し、前記トレンチの各前記側壁と前記底部の間にコーナー部を有することと、
前記パッド酸化物層の上に酸化物バリア層を提供するとともに、熱酸化工程を行い、前記熱酸化工程では前記トレンチの前記コーナー部を酸化させてコーナー部酸化物層を生成することと、
前記酸化物バリア層及び前記パッド酸化物層を除去するとともに、ゲート酸化形成工程を行ってゲート酸化物層を形成し、前記トレンチの前記側壁及び前記底部に沿って前記ゲート酸化物層を生成するとともに、前記コーナー部酸化物層と隣り合わせになるようにすることと、
前記トレンチ内にゲート導電層を形成するのに続いて、前記ゲート導電層上に誘電体層を堆積させることと、
延伸して前記誘電体層及び前記エッチングハードマスク層を通過するとともに前記Ｎ型高濃度不純物領域、前記第１Ｐ型高濃度不純物領域及び前記第２Ｐ型高濃度不純物領域に電気的接続することにより導通する、少なくとも１つの接触金属領域を形成することと、を含む、
製造方法。

【請求項2】

前記Ｎ型半導体基板の材質はＮ型炭化ケイ素基板である、請求項１に記載の製造方法。

【請求項3】

前記コーナー部酸化物層は、前記トレンチの前記コーナー部に位置する炭化ケイ素から、前記熱酸化工程を経て酸化生成されたものである、請求項２に記載の製造方法。

【請求項4】

前記コーナー部酸化物層の材質は二酸化ケイ素であり、前記コーナー部酸化物層の厚さは５０ｎｍから１００ｎｍである、請求項３に記載の製造方法。

【請求項5】

前記Ｎ型ドリフト領域中に前記Ｎ型高濃度不純物領域を形成するステップにおいて、ソースイオン注入工程により前記Ｎ型高濃度不純物領域を形成することをさらに含む、請求項１に記載の製造方法。

【請求項6】

前記エッチングハードマスク層の材質は二酸化ケイ素である、請求項１に記載の製造方法。

【請求項7】

前記トレンチは延伸して前記Ｎ型高濃度不純物領域及び前記Ｐ型ボディ領域を通過し、かつ前記トレンチの前記底部は前記Ｎ型ドリフト領域で終わる、請求項１に記載の製造方法。

【請求項8】

前記酸化物バリア層の材質は窒化ケイ素（Ｓｉ_３Ｎ_４）、酸化アルミニウム（Ａｌ_２Ｏ_３）又は窒化アルミニウム（ＡｌＮ）である、請求項１に記載の製造方法。

【請求項9】

前記酸化物バリア層の厚さは５０ｎｍから３００ｎｍである、請求項１に記載の製造方法。

【請求項10】

前記パッド酸化物層の厚さは０ｎｍから１００ｎｍである、請求項１に記載の製造方法。

【請求項11】

前記パッド酸化物層は熱酸化によるか堆積方式によるかを選択して前記トレンチの前記側壁及び前記底部の上に形成する、請求項１に記載の製造方法。

【請求項12】

前記酸化物バリア層を前記パッド酸化物層の上に提供するステップの前に、前記トレンチの前記底部に位置する前記パッド酸化物層を残すか異方性エッチングステップにより除去するかを選択する、請求項１に記載の製造方法。

【請求項13】

前記熱酸化工程の処理温度は９００℃から１３００℃の間である、請求項１に記載の製造方法。

【請求項14】

前記熱酸化工程の処理時間は１０分から６００分の間である、請求項１に記載の製造方法。

【請求項15】

前記熱酸化工程に酸素（Ｏ_２）、水分子（Ｈ_２Ｏ）、又は水素（Ｈ_２）と酸素（Ｏ_２）の混合ガスを使用する、請求項１に記載の製造方法。

【請求項16】

前記トレンチ内に前記ゲート導電層を形成するステップにおいて、低圧化学気相成長（ＬＰＣＶＤ：Ｌｏｗ Ｐｒｅｓｓｕｒｅ Ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）工程によりポリシリコンを堆積させることと、エッチバック工程を利用して前記ポリシリコンをエッチバックすることにより、前記ゲート導電層を形成することと、をさらに含む、請求項１に記載の製造方法。

【請求項17】

前記ゲート酸化形成工程は高温酸化工程またはＬＰＣＶＤ工程を含む、請求項１に記載の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明はＵ字型ゲートを適用した金属酸化膜半導体電界効果トランジスター（ＵＭＯＳＦＥＴ：Ｕ－ＳＨＡＰＥＤ－ＧＡＴＥ－ＭＥＴＡＬ－ＯＸＩＤＥ－ＳＥＭＩＣＯＮＤＵＣＴＯＲ ＦＩＥＬＤ－ＥＦＦＥＣＴ ＴＲＡＮＳＩＳＴＯＲ） に関し、特に、ＵＭＯＳＦＥＴのトレンチコーナー部酸化物層の厚さを増加させるのに用いられる製造方法に関する。

【背景技術】

【0002】

ＵＭＯＳＦＥＴは現在の高出力ＭＯＳＦＥＴ中で素子のセルピッチが最小であるため、特定のオン抵抗（Ｓｐｅｃｉｆｉｃ－Ｏｎ－Ｒｅｓｉｓｔａｎｃｅ）が低い素子である。図１は既存技術のＮ型ＵＭＯＳＦＥＴの基本構造を示す図である。
図に示すように、Ｐ型ボディ１２とゲート酸化物層１３の接触面に反転層が発生するのに十分なゲート電圧をゲート１０に印加すると、そのゲート電圧はトランジスター操作の閾値電圧（Ｔｈｒｅｓｈｏｌｄ ｖｏｌｔａｇｅ）より大きくなる。このような状況下では、電子は上方のＮ＋ソース１４から反転層チャネルに流入し、さらにＮ－ドリフト領域（ｄｒｉｆｔ ｒｅｇｉｏｎ）１５に入り、最後に背面のＮ＋ドレイン１６に到達する。概して、完全なチャネルを形成するためには、トレンチゲート１０の深さはＰ型ボディ１２を越えてＮ－ドリフト領域１５に入る必要がある。

【0003】

既存技術の発展傾向から見ると、炭化ケイ素（ＳｉＣ：ｓｉｌｉｃｏｎ ｃａｒｂｉｄｅ）はシリコン基板より幅の広いエネルギーバンド及び高い降伏電圧を有する。比較すると、炭化ケイ素から作られるＵＭＯＳＦＥＴの絶縁破壊電界強度はシリコン基板の１０倍であるため、抵抗が低く厚さが薄いドリフト層により高耐圧を実現できる。しかし、図２に示すように、ドレインに大きな電圧を印加すると、トランジスターゲートの底部両側は小さい曲率半径であるため、図中の破線部が示すように、電界集中の作用が生じやすい。
他にも、ＳｉＣ素子についていえば、通常用いられるウェハーの表側は（０００１）面であり、トレンチ側壁は（１１－２０）面である。一般的には、電子の（１１－２０）面に沿った移動度は（０００１）面に沿った移動度より遥かに高く、トランジスターがより低い特定のオン抵抗を有するようになるが、（０００１）面の熱酸化速度は（１１－２０）面より遥かに低く、熱酸化方式によりトランジスターのゲート酸化物層を生成する場合、そのトレンチ底部の厚さは側壁より薄く、さらに図２に示すように、トレンチ底部両側のコーナーの電界強化作用により、トランジスターはゲート酸化物層の降伏により故障する。
既存の関連技術により化学気相成長（ＣＶＤ：Ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）を制御するプロセスパラメーターを利用し、その側壁の被覆率を底部の被覆率より低くして、底部の酸化物層の厚さを側壁よりやや厚めにすることはできるが、それでもトレンチ底部の両側コーナー部の電界強化作用を回避することはできず、トランジスターの耐圧は依然としてゲート酸化物層に制約されて故障を招く。

【0004】

そこで、もう１つの先行技術では、図３に示すように、Ｎ－ドリフト領域３０のゲート３２に近い底部付近にＰ型領域３１を増設するとともに、ｐ－ｎ接合の空乏層効果を利用して、トレンチ底部を遮蔽し、これによりゲート酸化物層の電界を低下させる。しかし、トランジスターがオンになると、これらのｐ－ｎ接合面に形成された空乏領域（ｄｅｐｌｅｔｉｏｎ ａｒｅａ）も電流の通過を阻止し、接合型電界効果トランジスター（ＪＦＥＴ：Ｊｕｎｃｔｉｏｎ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）の効果が生じ、素子の特定のオン抵抗が増加するが、回避できない欠損が依然として存在する。
また、別の既存文献で公開されている技術に、トレンチにおけるエッチングを完了した後、まず二酸化ケイ素をトレンチに充填し、次に化学機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）工程によりトレンチ外部の二酸化ケイ素を除去し、続いてドライエッチング工程によりトレンチ内部の二酸化ケイ素をエッチングし、必要な厚さに合う二酸化ケイ素のみを残す方式があるが、このような方式は高コストのＣＭＰ工程を組み合わせる以外に、トレンチ底部の酸化物層の厚さも精確な制御数値を達成するのは難しいため、実際の量産に応用することができない。

【0005】

一方、既存の文献では、イオン注入を利用してトレンチ底部の炭化ケイ素を非晶質化し、その酸化速度を増加させ、熱酸化方式により厚い酸化物層を成長させるようにすることが提案されている。しかし、この方式では酸化を行う際の酸化温度が炭化ケイ素の再結晶に必要な温度より低いため、素子構造中に欠陥が残り、さらには素子の性能に影響する可能性が高いため、実際に応用される段階には至っていないことに注意されたい。

【0006】

したがって、上述に挙げた多くの問題点を考慮し、多方面で検討する必要がある。
本発明の発明者は上述の欠点は改善できると考え、長年従事してきたこの分野の関連経験に基づき、観察と研究に全力を傾け、学理を活用し、設計が斬新であり上述の欠点を改善するのに有効な本発明を提案する。本発明は新たな製造方法を開示し、この革新的な製造方法によれば、ＵＭＯＳＦＥＴのトレンチコーナー部酸化物層の厚さを効果的に増加させるとともに、先行技術が長い間抱えてきた多くの欠点を回避できる。その具体的な構造及び実施方式については以下に詳述する。

【発明の概要】

【発明が解決しようとする課題】

【0007】

公知技術にある問題を解決するために、本発明の目的は、ＵＭＯＳＦＥＴのトレンチコーナー部酸化物層の厚さを増加させる製造方法を提供することにある。本発明に係る方法によれば、ＵＭＯＳＦＥＴのトレンチのコーナー部分における酸化物層の厚さを好ましく制御でき、ゲート酸化物層の厚さに影響しない状況下で、トレンチ側壁の底部に近い酸化物層の厚さを増加させ、同じ電圧下で、酸化物層中の電界強度を低減し、素子の耐圧能力を効果的に高めることができる。

【課題を解決するための手段】

【0008】

上述した発明の目的を実現するため、本発明は、ＵＭＯＳＦＥＴのトレンチコーナー部酸化物層の厚さを増加させるのに用いられる製造方法を提供することを意図し、その方法は以下のステップを含む。

【0009】

（ａ）：Ｎ型半導体基板を提供するとともに、前記Ｎ型半導体基板上にＮ型ドリフト領域を形成する。

【0010】

（ｂ）：前記Ｎ型ドリフト領域中にＮ型高濃度不純物領域を形成する。

【0011】

（ｃ）：前記Ｎ型高濃度不純物領域の異なる二側にそれぞれ第１Ｐ型高濃度不純物領域及び第２Ｐ型高濃度不純物領域を形成し、かつＰ型ボディ領域を前述のＮ型高濃度不純物領域、第１Ｐ型高濃度不純物領域、第２Ｐ型高濃度不純物領域とＮ型ドリフト領域の間に形成する。

【0012】

（ｄ）：前述のＮ型高濃度不純物領域、第１Ｐ型高濃度不純物領域及び第２Ｐ型高濃度不純物領域の上にエッチングハードマスク（ｅｔｃｈ ｈａｒｄｍａｓｋ）層を堆積させるとともに、リソグラフィーエッチング工程によりトレンチを形成する。本発明の実施形態によれば、前記トレンチは延伸して前述のＮ型高濃度不純物領域及びＰ型ボディ領域を通過し、かつ前記トレンチの底部はＮ型ドリフト領域で終わる。

【0013】

（ｅ）：前記トレンチに沿った２つの対向する側壁及び底部にパッド酸化物層を形成し、前記トレンチの各側壁と底部の間にコーナー部を有する。本発明の実施形態によれば、前記パッド酸化物層は、熱酸化によるか堆積方式によるかを選択して前記トレンチの側壁及び底部の上に形成し、０ｎｍから１００ｎｍの厚さを有する。

【0014】

（ｆ）：前記パッド酸化物層の上に酸化物バリア層を提供するとともに、熱酸化工程を行い、前記熱酸化工程では前記トレンチのコーナー部を酸化させてコーナー部酸化物層を生成する。本発明の実施形態によれば、前述の酸化物バリア層の材質は窒化ケイ素（Ｓｉ_３Ｎ_４）、酸化アルミニウム（Ａｌ_２Ｏ_３）又は窒化アルミニウム（ＡｌＮ）である。酸化物バリア層の厚さは５０ｎｍから３００ｎｍである。

【0015】

前記熱酸化工程の条件は、処理温度が９００℃から１３００℃の間であることと、処理時間が１０分から６００分の間であることと、酸素（Ｏ_２）、水分子（Ｈ_２Ｏ）、又は水素（Ｈ_２）と酸素（Ｏ_２）の混合ガスを使用することを含む。前記熱酸化工程により生成されるコーナー部酸化物層の厚さは例えば５０ｎｍから１００ｎｍである。まとめると、当業者が本発明の精神から逸脱しないという前提で、本発明に係る技術案に基づいて適宜行う潤色や変更は、本発明の発明範囲に属する。本発明はここに開示されるパラメーター及びその条件に限定されない。

【0016】

（ｇ）：前記酸化物バリア層及びパッド酸化物層を除去するとともに、ゲート酸化形成工程を実行してゲート酸化物層を形成する。前記ゲート酸化形成工程は高温酸化工程に限定されず、または低圧化学気相成長（ＬＰＣＶＤ：Ｌｏｗ Ｐｒｅｓｓｕｒｅ Ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）などの工程にも応用してゲート酸化物層を形成することができる。前記トレンチの前記側壁及びその底部に沿ってゲート酸化物層を生成するとともに、前述のコーナー部酸化物層と隣り合わせになるようにする。

【0017】

（ｈ）：トレンチ内にゲート導電層を形成するのに続いて、前記ゲート導電層上に誘電体層を堆積させる。

【0018】

本発明の実施形態によれば、前記ゲート導電層の形成はまずＬＰＣＶＤ工程により、そのゲート材料としてポリシリコンを堆積させ、さらにエッチバック工程により前記ポリシリコンをエッチバックして、前述のゲート導電層を形成する。

【0019】

（ｉ）：少なくとも１つの接触金属領域を形成し、この接触金属領域は延伸して前記誘電体層及びエッチングハードマスク層を通過するとともに前述のＮ型高濃度不純物領域、第１Ｐ型高濃度不純物領域及び第２Ｐ型高濃度不純物領域に電気的に接続することにより導通する。

【0020】

好ましくは、本発明の実施形態によれば、半導体基板の材質に採用されるのは炭化ケイ素基板であってよく、形成されたコーナー部酸化物層は、前記トレンチのコーナー部に位置する炭化ケイ素から、前記熱酸化工程を経て酸化生成されたものである。実施形態において、前記コーナー部酸化物層の材質は二酸化ケイ素であり、かつ前記コーナー部酸化物層の厚さは５０ｎｍから１００ｎｍである。

【発明の効果】

【0021】

上述の記載から明らかにわかるのは、本発明は主に、トレンチ側壁底部の酸化物層の厚さを増加させるＵＭＯＳＦＥＴの構造及びその製作技術を公開していることである。本発明に係る工程技術によれば、トレンチ側壁底部に成長した厚い酸化物層（コーナー部酸化物層）は、酸化物バリア層を側壁層として、高温熱酸化を行い、酸素含有分子が前記酸化物バリア層の底部から拡散してバリア層と炭化ケイ素の間の隙間に進入し、炭化ケイ素と反応して二酸化ケイ素を生成する。このように、本発明はゲート酸化物層の厚さに影響しないことを前提として、トレンチ側壁底部の酸化物層の厚さを効果的に増加させることにより、素子の耐圧性を強化し、そのゲート・ドレイン間容量を低減することができる。

【0022】

説明すべき点は、本発明に係る実施形態は炭化ケイ素を例として説明を行うが、その目的は当業者が本発明の技術思想を十分に理解できるようにすることであり、本発明の応用を限定するものではないという点である。つまり、ここに公開する本発明の製造方法は、炭化ケイ素基板に限定されず、様々な半導体材料にも応用することができる。

【0023】

以下に添付の図面と併せて具体的実施形態を詳細に説明し、本発明の目的、技術内容、特徴及び達成される効果をより理解しやすくする。

【図面の簡単な説明】

【0024】

【図1】既存技術のＮ型ＵＭＯＳＦＥＴの基本構造を示す図である。

【図2】既存技術のＵＭＯＳＦＥＴのトレンチ側壁の電界分布図である。

【図3】既存技術のＵＭＯＳＦＥＴのゲート底部におけるＰ型領域の形成を示す図である。

【図4A】本発明実施形態のＮ型半導体基板上におけるＮ型ドリフト領域の形成を示す図である。

【図4B】図４Ａの構造に基づきソースイオン注入工程を行った後の状態を示す図である。

【図4C】図４Ｂの構造に基づいたＮ型及びＰ型高濃度不純物領域の形成を示す図である。

【図4D】図４Ｃの構造に基づきリソグラフィーエッチング工程により定めたトレンチ領域を示す図である。

【図4E】図４Ｄの構造に基づいて形成されたパッド酸化物層を示す図である。

【図4F】図４Ｅの構造に基づいてパッド酸化物層上に形成された酸化物バリア層を示す図である。

【図4G】図４Ｆの構造に基づいて熱酸化工程を行って成長したコーナー部酸化物層を示す図である。

【図4H】図４Ｇの構造に基づいて酸化物バリア層及びパッド酸化物層を除去するとともに、ゲート酸化形成工程を行った後の状態を示す図である。

【図4I】図４Ｈの構造に基づいてトレンチ内に形成されたゲート導電層を示す図である。

【図4J】図４Ｉの構造に基づいて行った誘電体層の堆積を示す図である。

【図4K】図４Ｊの構造に基づいて接触金属領域を形成することにより作製を完了したトランジスターを示す図である。

【図5】本発明実施形態において開示する製造方法に基づき実際に作製したＵＭＯＳＦＥＴのＴＥＭによる断面を示す図である。

【図6】図５に基づく局部拡大図である。

【図7】トレンチコーナー部酸化物層の厚さ増加に基づいて対応するトレンチ側壁の電界分布図である。

【図8】本発明と先行技術の電磁界シミュレーションデータの比較結果を示す図である。

【発明を実施するための形態】

【0025】

以上の本発明に関する内容説明と以下の実施形態は、本発明の精神及び原理を例示及び解説するために用いられ、かつ本発明の特許請求の範囲のさらなる解釈を提供する。本発明の特長、実施及び効果については、以下に図面を参照しながら好ましい実施形態を詳細に説明する。

【0026】

ここで、本発明の好ましい実施形態は図面を用いて示し、図面及び明細書においては、可能な限り、同じ符号で同一又は同様の部材を示す。

【0027】

以下に公開する本発明の実施形態は、本発明の技術内容及び技術特徴を明らかにし、当業者が本発明を理解、製造及び使用できるようにするためのものである。しかし注意すべきは、これらの実施形態は本発明の発明範囲を限定するものではない点である。したがって、発明の精神に基づいた均等な修正や変更の例はいずれも本発明の発明範囲内に含まれることを、先に明記しておく。

【0028】

開示する本発明はＵＭＯＳＦＥＴのトレンチコーナー部酸化物層の厚さを増加させるのに用いられる方法である。
本発明に係る方法を応用したＵ字型ゲートＭＯＳＦＥＴの構造の断面を示す図４Ａから図４Ｋを併せて参照されたい。まず、図４Ａに示すように、Ｎ型半導体基板（Ｎ＋ｓｕｂ）４０を提供するとともに、当該Ｎ型半導体基板４０上にＮ型ドリフト領域（Ｎ－ｄｒｉｆｔ）４２を形成する。このステップにおいて、本発明の好ましい実施形態ではＮ型炭化ケイ素をＮ＋基板として採用するとともに、この基板の表側はエピタキシャル方式により成長濃度が１×１０^１６ｃｍ^－３、厚さが５．５μｍであるＮ型炭化ケイ素エピタキシャル層をＮ－ドリフト領域とし、図４Ａに示すような構造を形成する。

【0029】

その後、ＲＣＡ洗浄を経た後、二酸化ケイ素を堆積させて「ハードマスク層」としても知られるストップ層とし、リソグラフィーエッチングによりＮ＋ソース窓を定めるとともに、ソースイオン注入を行った後、当該ストップ層を除去し、図４Ｂに示すようにＮ型高濃度不純物領域（Ｎ＋）４４を形成する。そのすぐ後、続けてＲＣＡ洗浄のステップを繰り返し、二酸化ケイ素を堆積させてストップ層とし、Ｐ＋領域を定めてイオン注入を行い、当該ストップ層を除去し、当該Ｎ型高濃度不純物領域４４の異なる二側にそれぞれ第１Ｐ型高濃度不純物領域（Ｐ＋）４６及び第２Ｐ型高濃度不純物領域（Ｐ＋）４８を形成する。これと同時に、再度二酸化ケイ素をストップ層とし、リソグラフィーエッチングによりＰ型ボディ領域窓を定め、ボディのイオン注入を行った後、当該ストップ層を除去し、図４Ｃに示す構造のように、Ｐ型ボディ領域（Ｐ ｂｏｄｙ）４７を前述のＮ型高濃度不純物領域４４、第１Ｐ型高濃度不純物領域４６、第２Ｐ型高濃度不純物領域４８とＮ型ドリフト領域４２の間に形成する。

【0030】

その後、本発明では、図４Ｄに示すように、続けてエッチングハードマスク層５０を堆積させる。その材質は例えば二酸化ケイ素（Ｓ_ｉＯ_２）であってよく、トランジスターのトレンチゲート領域の外のエッチングハードマスク層となる。このエッチングハードマスク層５０は前述のＮ型高濃度不純物領域４４、第１Ｐ型高濃度不純物領域４６及び第２Ｐ型高濃度不純物領域４８の上に堆積し、リソグラフィーエッチングによりトレンチ領域を定め、図中に示すトレンチ５２を形成する。

【0031】

本発明の実施形態によれば、当該トレンチ５２は延伸して前述のＮ型高濃度不純物領域４４及びＰ型ボディ領域４７を通過するとともに、その底部がＮ型ドリフト領域４２で終わる。

【0032】

その後、図４Ｅに示すように、本発明は熱酸化又は堆積方式を選択してパッド酸化物層６０を形成できる。図に示すように、当該パッド酸化物層６０はトレンチ５２に沿った２つの対向する側壁Ｓ１、Ｓ２及び底部Ｂ１生成し、トレンチの２つの側壁Ｓ１、Ｓ２とその底部Ｂ１の間にコーナー部Ｃ１を有する。本発明の実施形態によれば、ここで生成されるパッド酸化物層６０の厚さは０ｎｍから１００ｎｍであり、好ましい実施形態においては、１０ｎｍのパッド酸化物層６０を例として説明を進める。

【0033】

その後、酸化物バリア層を当該パッド酸化物層６０の上に提供する。ここでは、前述の酸化物バリア層の材質は例えば窒化ケイ素（Ｓｉ_３Ｎ_４）、酸化アルミニウム（Ａｌ_２Ｏ_３）又は窒化アルミニウム（ＡｌＮ）等であり得る。本発明の実施形態において、例えばまずＣＶＤ技術により窒化ケイ素を堆積させた後、続けて異方性エッチング工程を行うことにより、図４Ｆに示すような酸化物バリア層７０を形成する。さらに、本発明の実施形態によれば、酸化物バリア層７０を提供するステップの前、トレンチ底部に位置するパッド酸化物層６０は除去すること又は残すことを選択できる。
一般的には、異方性エッチング工程のエッチング速度に基づき、本実施形態中に示すトレンチ底部に位置するパッド酸化物層６０は酸化物バリア層７０の異方性エッチングステップに伴い併せてエッチングされ、図４Ｆ中に示す酸化物バリア層７０を形成する。これはわずか一部のトレンチの底部のパッド酸化物層６０とトレンチの２つの側壁のパッド酸化物層６０の上を覆い、当該酸化物バリア層７０の厚さは例えば５０ｎｍから３００ｎｍであってよく、好ましくは１００ｎｍであり得る。

【0034】

その後、熱酸化工程を実行し、図４Ｇに示すように、この熱酸化工程はトレンチ側壁底部（即ちコーナー部Ｃ１）領域内を酸化させて明らかなコーナー部酸化物層６２を生成する。
本発明の実施形態については、実行する熱酸化工程の条件は例えば、処理温度が９００℃から１３００℃の間であることと、処理時間が１０分から６００分の間であることと、酸素（Ｏ_２）、水分子（Ｈ_２Ｏ）、又は水素（Ｈ_２）と酸素（Ｏ_２）の混合ガスを使用することを含み得る。したがって、この工程を炭化ケイ素基板に応用する場合、この高温の熱酸化工程を経て、酸素含有分子、例えば水分子（Ｈ_２Ｏ）が酸化物バリア層７０の底部から拡散して当該酸化物バリア層７０と炭化ケイ素の間の隙間に侵入し、コーナー部Ｃ１に位置する炭化ケイ素は酸化して二酸化ケイ素になることが理解できる。この熱酸化工程により生成されたコーナー部酸化物層６２の厚さは、例えば５０ｎｍから１００ｎｍレベルであり得る。

【0035】

一般的には、トレンチコーナー部Ｃ１に位置する酸化物層（即ち生成されたコーナー部酸化物層６２）の厚さ及びそのトレンチに沿って垂直に延伸する高さはいずれも、パッド酸化物層６０の厚さ、酸化物バリア層７０の厚さ、及び熱酸化工程を実行する際の処理温度や酸化時間等の条件を調節することにより、一定の工程柔軟性を持たせることができる。なお、本発明はここに開示する実施形態で公開された厚さ、大きさ等、或いは処理温度、処理時間、流入ガス等を含む工程パラメーターによって限定されない点に注意されたい。当業者が、本発明の精神から逸脱しないという前提で、その実施形態を自ら変更する場合、均等範囲内にあれば、本発明の発明範囲に属する。

【0036】

さらに、図４Ｈを参照されたい。本発明では前述の酸化物バリア層７０及びパッド酸化物層６０を除去し、続いてゲート酸化形成工程を実行してゲート酸化物層６６を形成する。前記ゲート酸化形成工程は高温酸化工程に限定されず、またはＬＰＣＶＤなどの工程にも応用してゲート酸化物層６６を形成することができる。このゲート酸化物層６６はトレンチ５２の側壁Ｓ１、Ｓ２及びその底部Ｂ１に沿って生成され、前のステップで生成されたコーナー部酸化物層６２と隣り合い、図中に示す酸化物層の範囲を形成する。

【0037】

続いて、図４Ｉに示すように、トレンチ内にはゲート導電層８０を形成し、本発明の実施形態によれば、現行のＵＭＯＳＦＥＴの工程において通常はまずＬＰＣＶＤ工程を経てポリシリコンを堆積させてそのゲート材料とし、次にエッチバック工程により、堆積後再度エッチバックする方式を経て、図４Ｉに示すゲート導電層８０の構造を形成する。
続いて、図４Ｊに示すように、本発明は当該ゲート導電層８０上に誘電体層８２を堆積させる。最後に、図４Ｋに示すように、少なくとも１つの接触金属領域８４を形成することにより、接触窓のエッチング、金属の堆積、金属のエッチング等の製造ステップを進める。ここでは、前述の接触金属領域８４は延伸して誘電体層８２及びエッチングハードマスク層５０を通過するとともに、前述のＮ型高濃度不純物領域４４、第１Ｐ型高濃度不純物領域４６及び第２Ｐ型高濃度不純物領域４８に電気的接続することにより導通する。一方、別の角度から見ると（本図中のこの角度からは見ることができない）、ポリシリコンゲートも前述の金属接触が必要であり、その位置は単にこの角度から見た断面線上にはないが、当業者は自ら実施できるので、本発明についてはここでは説明を省略する。

【0038】

概して、図４Ｈから図４Ｋの間の製造ステップはゲート酸化、ゲート堆積、誘電体層堆積、接触窓のエッチング、金属堆積及び金属エッチング等のステップを含むが、いずれも一般的なＵＭＯＳＦＥＴ製造工程と同じなので、ここでは説明を省略する。その理由は、本発明の核心が、ＵＭＯＳＦＥＴのトレンチエッチング完了後に、トレンチの側壁に酸化膜バリア側壁層（Ｓｉ３Ｎ４）を形成し、さらに高温の酸化工程の方式により、トレンチ側壁底部の酸化物層の厚さを増加させるという目的をいかに実現するかにあるからである。したがって、公開する本発明の製造方法により、ゲート底部及びトレンチコーナー部をいずれも滑らか（ｓｍｏｏｔｈ）にすることができ、これにより一般的に見られる側壁の電界集中作用及びそこから派生する様々な問題を効果的に解消する。

【0039】

続いて、本発明実施形態において開示する製造方法に基づき実際に作製したＵＭＯＳＦＥＴの透過電子顕微鏡法（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｙ）による断面を示す図５から図６を参照されたい。図６は図５の局部拡大図であり、図中の破線領域Ｒ１が示すように、トランジスターのトレンチ側壁の底部に近い領域において、酸化物層の厚さが増す現象を確かに観察することができ、かつ、図６中の破線ＤＬが示すように、トレンチ側壁の底部が余分な酸化工程を経たためにより多くの炭化ケイ素が消耗され、炭化ケイ素の側壁が外側に向かって拡張している。これはトランジスターのトレンチ側壁底部において酸化が起こった証拠である。そこで、図５～図６が提供するＴＥＭの実施図に基づいて、本発明の上述で公開したこれらの製造ステップにより、ＵＭＯＳＦＥＴトレンチ側壁底部の酸化物層の厚さを増加させるという目的を確実に実現できると確信できる。

【0040】

さらに、以下のように、本出願人は本発明と従来のＵＭＯＳＦＥＴそれぞれについて、ドレイン電圧が６００Ｖである時にトレンチ側壁の電界強度のシミュレーションを行い、本発明が確実にトレンチコーナー部酸化物層の厚さを増加させることにより、一般的に見られる電界集中作用の問題を解消するという目標が達成できることを証明する。

【0041】

まず、トレンチコーナー部酸化物層の厚さ増加に基づいて対応するトレンチ側壁の電界分布図である図７を参照されたい。図２の先行技術と比較して、明らかに見て取れるのは、トレンチコーナー部酸化物層の厚さが厚くなると、ゲート底部及びトレンチコーナー部のいずれも滑らかになり、トレンチ側壁の電界強度がより低く、より均一になるという点である。さらに、本発明と先行技術の電磁界シミュレーションデータの比較結果を示す図８において、実線が示すのは図２における先行技術の従来ＵＭＯＳＦＥＴの電磁界シミュレーションデータであり、破線が示すのは公開された本発明製造方法により作製されたＳｉＣ ＵＭＯＳＦＥＴの電磁界シミュレーションデータである。２次元電界分布のシミュレーション比較結果から、本発明はトレンチ側壁の電界強度を低減することができ、その最大電界は少なくとも４２％まで低減でき、極めて優れた効果を有することが明らかである。

【0042】

したがって、上述したように、本発明は、トレンチ側壁（１１－２０）面の熱酸化速度が（０００１）面より速い特性を利用し、ゲート酸化膜層の厚さに影響しない前提で、トレンチ側壁底部近くの酸化物層の厚さを効果的に増加させることができる、極めて新しい製造技術を提案する。
本発明の製造方法を利用すれば、同じ電圧下において、酸化物層中の電界強度を効果的に低減し、素子の耐圧性を強化し、さらにはトランジスターのゲート・ドレイン間容量を低減することもできるので、本発明は極めて革新的で実用価値がある。

【0043】

注意すべきは、本発明は以上に開示したいくつかのプロセスレイアウトに限定されない点である。つまり、当業者がその実際の製品スペックに応じて、本発明の意図及びその精神思想に基づいて均等な修正や変更を行った場合、それらの変更がなされた実施形態は本発明の発明範囲に属する。

【0044】

以上を踏まえて既存技術と比較すると、公開された本発明の実施形態及びその製造方法によれば、トレンチ底部両側のコーナー部の電界強化作用を効果的に解決し、既存技術がいまだ抱える欠点を回避できるということを確信できる。
また、本発明は炭化ケイ素基板に効果的に応用できると同時に、様々な半導体材料に幅広く応用でき、本出願人がこの出願で特許請求する技術は極めて高い産業利用性及び競争力を確かに有する。また、本出願人は、ＴＥＭによる観察や電磁界シミュレーションデータ分析等により、開示される本発明の技術的特徴、方法手段及び達成される効果が現行の技術とは明らかに異なり、当業者が容易に成し得る発明ではなく、特許要件を備えていることを証明している。

【0045】

以上に記載した実施形態は本発明の技術的思想や特徴の説明に過ぎず、その目的は、当業者が本発明の内容を理解して実施できるようにすることであり、本発明の特許範囲を限定するものではない。したがって、本発明の精神に基づいて加えた均等な変更や潤色は全て、本発明の特許権の保護範囲内に含まれる。

【符号の説明】

【0046】

１０ ゲート
１２ Ｐ型ボディ
１３ ゲート酸化物層
１４ Ｎ＋ソース
１５ Ｎ－ドリフト領域
１６ Ｎ＋ドレイン
３０ Ｎ－ドリフト領域
３１ Ｐ型領域
３２ ゲート
４０ Ｎ型半導体基板
４２ Ｎ型ドリフト領域
４４ Ｎ型高濃度不純物領域
４６ 第１Ｐ型高濃度不純物領域
４７ Ｐ型ボディ領域
４８ 第２Ｐ型高濃度不純物領域
５０ エッチングハードマスク層
５２ トレンチ
６０ パッド酸化物層
６２ コーナー部酸化物層
６６ ゲート酸化物層
７０ 酸化物バリア層
８０ ゲート導電層
８２ 誘電体層
８４ 接触金属領域
Ｓ１ 側壁
Ｓ２ 側壁
Ｂ１ 底部
Ｃ１ コーナー部
Ｒ１ 破線領域
ＤＬ 破線

【図1】

【図2】

【図3】

【図4A】

【図4B】

【図4C】

【図4D】

【図4E】

【図4F】

【図4G】

【図4H】

【図4I】

【図4J】

【図4K】

【図5】

【図6】

【図7】

【図8】