特許 7142083 低電圧レギュレータ

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2022-09-14

(45)【発行日】2022-09-26

(54)【発明の名称】低電圧レギュレータ

(51)【国際特許分類】

   G05F 1/56 20060101AFI20220915BHJP

   H01L 21/8234 20060101ALI20220915BHJP

   H01L 27/06 20060101ALI20220915BHJP

【ＦＩ】

G05F1/56 310F

H01L27/06 102A

【請求項の数】 12

(21)【出願番号】P 2020511480

(86)(22)【出願日】2018-08-27

(65)【公表番号】

(43)【公表日】2020-11-12

(86)【国際出願番号】 US2018048145

(87)【国際公開番号】W WO2019046192

(87)【国際公開日】2019-03-07

【審査請求日】2021-07-01

(31)【優先権主張番号】15/693,028

(32)【優先日】2017-08-31

(33)【優先権主張国・地域又は機関】US

(73)【特許権者】

【識別番号】591025439

【氏名又は名称】ザイリンクス インコーポレイテッド

【氏名又は名称原語表記】ＸＩＬＩＮＸ ＩＮＣＯＲＰＯＲＡＴＥＤ

(74)【代理人】

【識別番号】110002077

【氏名又は名称】園田・小林弁理士法人

(72)【発明者】

【氏名】イッピリ， シャラト バブ

【審査官】東 昌秋

(56)【参考文献】

【文献】特開平７－３０３３４（ＪＰ，Ａ）

【文献】特開２００９－３６６０（ＪＰ，Ａ）

【文献】米国特許第９６８４３２５（ＵＳ，Ｂ１）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｇ０５Ｆ １／５６

Ｈ０３Ｆ １／００ － ３／７２

Ｈ０１Ｌ ２１／８２３２－２１／８２３８

Ｈ０１Ｌ ２７／００ －２７／３２

(57)【特許請求の範囲】

【請求項1】

（ａ）参照電圧（１０６）および出力電圧に基づくフィードバック電圧（１４１）を受信し、増幅された信号（１２１）を生成するように構成される、第１の差動オペアンプ（１２０）と、
（ｂ）第２の回路（１１０）であって、
供給バスに結合される対応するソース端子と、第１の接続ノード（１３８）に共通に結合される対応するゲート端子とを有する、第１のＰ型金属酸化物半導体（ＰＭＯＳ）トランジスタ（１１１）および第２のＰＭＯＳトランジスタ（１１２）と、
第１のゲート端子と、第１のソース端子と、第１のドレイン端子（１３６）とを有する第１のＮ型金属酸化物半導体（ＮＭＯＳ）トランジスタ（１１３）であって、前記第１のゲート端子は、前記フィードバック電圧（１４１）を受信するように結合され、前記第１のドレイン端子（１３６）は、前記第１のＰＭＯＳトランジスタ（１１１）のドレインノードに結合され、前記第１のソース端子は、テール電流ノード（１３４）に結合される、第１のＮＭＯＳトランジスタ（１１３）と、
第２のゲート端子と、第２のソース端子と、第２のドレイン端子とを有する第２のＮＭＯＳトランジスタ（１１４）であって、前記第２のゲート端子は、前記参照電圧（１０６）を受信するように結合され、前記第２のドレイン端子（１３７）は、前記第２のＰＭＯＳトランジスタ（１１２）のドレインノードに結合され、前記第２のソース端子は、前記テール電流ノード（１３４）に結合される、第２のＮＭＯＳトランジスタ（１１４）と、
前記第１の接続ノード（１３８）と前記第１のドレイン端子（１３６）との間に結合される第１の抵抗器（１１６）と、
前記第１の接続ノード（１３８）と前記第２のドレイン端子（１３７）との間に結合される第２の抵抗器（１１７）と、
前記テール電流ノード（１３４）に結合される第３のドレイン端子と、前記増幅された信号（１２１）を受信するように構成される第３のゲート端子（１４９）とを有する電流源トランジスタ（１１５）と
を備える、第２の回路（１１０）と、
（ｃ）出力電圧ノード（１４０）での前記出力電圧（１５０）を提供するように、および、前記第１の接続ノード（１３８）からのゲーティング電圧出力（１４８）を受信するように構成されるドライバトランジスタ（１０４）と、
（ｄ）前記第１の接続ノード（１３８）と前記テール電流ノード（１３４）との間に接続される第１のコンデンサ（１３５）と
を備える、電圧レギュレーションのための集積回路。

【請求項2】

前記第１の差動オペアンプ（１２０）の出力ノード（１３２）と、前記第３のゲート端子（１４９）との間に結合される第３の抵抗器（１２５）をさらに備える、請求項１に記載の集積回路。

【請求項3】

前記第１の差動オペアンプ（１２０）の出力ノード（１３２）と、前記電流源トランジスタ（１１５）のゲートノード（１４９）との間に結合される抵抗器（１２５）をさらに備える、請求項１に記載の集積回路。

【請求項4】

第２のコンデンサ（１４５）に直列で接続される第４の抵抗器（１２４）を有するフィルタをさらに備え、前記フィルタは、前記第１の差動オペアンプ（１２０）の出力ノード（１３２）と、接地バス（１０２）との間に結合される、請求項１に記載の集積回路。

【請求項5】

前記ドライバトランジスタ（１０４）は、ＦｉｎＦＥＴトランジスタ（１０４）を備える、請求項３に記載の集積回路。

【請求項6】

前記出力電圧ノード（１４０）と接地バス（１０２）との間に接続され、前記フィードバック電圧（１４１）を前記出力電圧（１５０）の分割成分として提供するように構成される抵抗器ラダー（１０７）をさらに備える、請求項３に記載の集積回路。

【請求項7】

前記出力電圧（１５０）は、前記フィードバック電圧（１４１）である、請求項３に記載の集積回路。

【請求項8】

前記ドライバトランジスタ（１０４）または前記電流源トランジスタ（１１５）は、マルチゲートトランジスタである、請求項３に記載の集積回路。

【請求項9】

バイアス電圧（１５６）を前記第１の差動オペアンプ（１２０）に提供するように構成される自己バイアス回路（１５５）をさらに備える、請求項３に記載の集積回路。

【請求項10】

（ａ）参照電圧（１０６）および出力電圧に基づくフィードバック電圧（１４１）を受信し、第１の増幅された信号（１２１）を生成するための、第１の差動オペアンプ（１２０）を設けることと、
（ｂ）前記参照電圧（１０６）および前記フィードバック電圧（１４１）を受信するように、第２の回路（１１０）を構成することであって、
第１のＰ型金属酸化物半導体（ＰＭＯＳ）トランジスタ（１１１）および第２のＰＭＯＳトランジスタ（１１２）を設け、前記第１および第２のＰＭＯＳトランジスタの対応するソース端子を供給バスに結合し、対応するゲート端子を第１の接続ノード（１３８）に結合することと、
第１のゲート端子と、第１のソース端子と、第１のドレイン端子（１３６）とを有する第１のＮ型金属酸化物半導体（ＮＭＯＳ）トランジスタ（１１３）を設け、前記第１のゲート端子を、前記フィードバック電圧（１４１）を受信するように結合し、前記第１のドレイン端子（１３６）を、前記第１のＰＭＯＳトランジスタ（１１１）のドレインノードに結合し、前記第１のソース端子を、テール電流ノード（１３４）に結合することと、
第２のゲート端子と、第２のソース端子と、第２のドレイン端子とを有する第２のＮＭＯＳトランジスタ（１１４）を設け、前記第２のゲート端子を、前記参照電圧（１０６）を受信するように結合し、前記第２のドレイン端子（１３７）を、前記第２のＰＭＯＳトランジスタ（１１２）のドレインノードに結合し、前記第２のソース端子を、前記テール電流ノード（１３４）に結合することと、
前記第１の接続ノード（１３８）と前記第１のドレイン端子（１３６）との間に第１の抵抗器（１１６）を結合することと、
前記第１の接続ノード（１３８）と前記第２のドレイン端子（１３７）との間に第２の抵抗器（１１７）を結合することと、
第３のドレイン端子と、第３のゲート端子とを有する電流源トランジスタ（１１５）を設け、前記第３のドレイン端子を、前記テール電流ノード（１３４）に結合し、前記第３のゲート端子（１４９）を、前記増幅された信号（１２１）を受信するように結合することと
を備える、第２の回路（１１０）を構成することと、
（ｃ）出力電圧ノード（１４０）での前記出力電圧（１５０）を提供し、前記第１の接続ノード（１３８）からのゲーティング電圧出力（１４８）を受信するように、ドライバトランジスタ（１０４）を構成することと、
（ｄ）前記第１の接続ノード（１３８）と前記テール電流ノード（１３４）との間に第１のコンデンサ（１３５）を接続することと
を備える、方法。

【請求項11】

前記第１の差動オペアンプ（１２０）の出力ノード（１３２）と、前記第３のゲート端子（１４９）との間に抵抗器（１２５）を結合することをさらに備える、請求項１０に記載の方法。

【請求項12】

前記出力電圧（１５０）を、前記フィードバック電圧（１４１）として提供するために、前記出力電圧の分割成分に低減することをさらに備える、請求項１０に記載の方法。

【発明の詳細な説明】

【技術分野】

【0001】

後に続く説明は、集積回路デバイス（「ＩＣ」）に関係する。より詳しくは、後に続く説明は、ＩＣに対する低電圧レギュレーションに関係する。

【背景技術】

【0002】

集積回路は、経時的に、より「高密度」になってきており、すなわち、より多くの論理特徴が、１０ナノメートル以下の特徴サイズなどの、ますますより小さいプロセスノードを有することにより、与えられたサイズのＩＣにおいて実装されてきた。中でもＭｕＧＦＥＴなどのマルチゲートトランジスタは、十分な電流密度を有し、一方で、パワー消費を低減するために、低電圧で動作する。しかしながら、このことは、供給電圧をマルチゲートトランジスタレベルに至るまでレギュレートしなければならないことを意味した。低電圧をレギュレートすることは、小さい電圧変動にさえ敏感である、そのような小さいトランジスタの、信頼性の高い動作に対する「滑らかな」十分な電圧を提供することに関して問題をはらむ。ゆえに、高められた低電圧レギュレーションを有するＩＣを提供することが望ましい。

【0003】

様々な電圧レギュレーションシステムが、背景技術において知られている。例えば、米国特許第９，６８４，３２５号において、Ｒａｓｍｕｓは、フィードバック回路を使用して、参照電圧とフィードバック電圧との間の差を低減する方向で、第１のパス要素の抵抗を調整することであって、第１のパス要素は、電圧レギュレータの入力と出力との間に結合され、フィードバック電圧は、電圧レギュレータの出力での電圧に等しい、または比例する、第１のパス要素の抵抗を調整することを含む、電圧レギュレーションのための方法を開示している。

【発明の概要】

【0004】

集積回路は、一般的には電圧レギュレーションに関係する。そのような集積回路において、第１の利得を有する第１の差動オペアンプが、参照電圧およびフィードバック電圧を受信するように構成される。第１の利得未満の第２の利得を有する第２の差動オペアンプが、参照電圧およびフィードバック電圧を受信するように構成される。ドライバトランジスタが、出力電圧ノードでの出力電圧を提供するように、および、第２の差動オペアンプからのゲーティング電圧出力を受信するように構成される。第１の差動オペアンプの差動出力が、第２の差動オペアンプの電流源トランジスタをゲーティングするために構成される。コンデンサが、ドライバトランジスタおよび電流源トランジスタに接続される。

【0005】

いくつかの実施形態では、集積回路は、第１の差動オペアンプの出力ノードと、電流源トランジスタのゲートノードとの間に結合される抵抗器をさらに含み得る。

【0006】

いくつかの実施形態では、コンデンサは、ドライバトランジスタのゲートノード、および、電流源トランジスタのドレインノードに接続され得る。

【0007】

いくつかの実施形態では、集積回路は、第１の差動オペアンプの出力ノードと、電流源トランジスタのゲートノードとの間に結合される抵抗器をさらに含み得る。

【0008】

いくつかの実施形態では、集積回路は、第１の差動オペアンプの出力ノードと、接地バスとの間に結合されるハイパスフィルタをさらに含み得る。

【0009】

いくつかの実施形態では、第１の差動オペアンプは、差動フォールデッドカスコードオペアンプであり得る。

【0010】

いくつかの実施形態では、第２の差動オペアンプは、単一段差動オペアンプであり得る。

【0011】

いくつかの実施形態では、集積回路は、出力電圧ノードと接地バスとの間に接続される抵抗器ラダーをさらに含み得るものであり、フィードバック電圧を出力電圧の分割成分（ｆｒａｃｔｉｏｎ）として提供するように構成され得る。

【0012】

いくつかの実施形態では、出力電圧は、フィードバック電圧であり得る。

【0013】

いくつかの実施形態では、ドライバトランジスタは、マルチゲートトランジスタであり得る。

【0014】

いくつかの実施形態では、電流源トランジスタは、マルチゲートトランジスタであり得る。

【0015】

いくつかの実施形態では、第１の利得は、第２の利得より少なくとも８０倍大きいものであり得る。

【0016】

いくつかの実施形態では、集積回路は、バイアス電圧を第１の差動オペアンプに提供するように構成される自己バイアス回路をさらに含み得る。

【0017】

方法は、一般的には電圧レギュレーションに関係する。そのような方法において、第１の利得を有する第１の差動オペアンプが、参照電圧およびフィードバック電圧を受信する。第２の利得を有する第２の差動オペアンプが、参照電圧およびフィードバック電圧を受信する。第２の利得は、第１の利得未満である。ドライバトランジスタが、出力電圧ノードでの出力電圧を生成する。この生成に対して、ドライバトランジスタは、第２の差動オペアンプからのゲーティング電圧出力を受信し、負荷電流が、出力電圧を提供するために、ドライバトランジスタのチャネルを横切って、出力電圧ノードに接続されるドライバトランジスタのドレインノードに対して供給される。第２の差動オペアンプの電流源トランジスタが、第１の差動オペアンプの差動出力に応答的にゲーティングされる。ドライバトランジスタのゲートノードでのゲーティング電圧が、ドライバトランジスタのゲートノードと、電流源トランジスタのドレインノードとの間に接続されるコンデンサによって抑制をされる（ｄａｍｐｅｎｅｄ）。

【0018】

いくつかの実施形態では、抑制をすることは、コンデンサを、１００キロヘルツより大きい出力電圧での周波数成分に応答的に、低インピーダンス状態で置くことを含み得る。

【0019】

いくつかの実施形態では、出力電圧は、０．８から１．２ボルトのレンジ内であり得るものであり、負荷電流は、３から２５ミリアンペアのレンジ内であり得る。

【0020】

いくつかの実施形態では、抑制をすることは、第１の抑制をすることであり、方法は、ドライバトランジスタのゲートノードでのゲーティング電圧について、第１の差動オペアンプの出力ノードと、電流源トランジスタのゲートノードとの間に接続される抵抗器によって第２の抑制をすることをさらに含み得る。

【0021】

いくつかの実施形態では、第２の抑制をすることは、１００キロヘルツ未満である出力電圧での周波数成分に応答的であり得る。

【0022】

いくつかの実施形態では、方法は、出力電圧を、フィードバック電圧として提供するために、その出力電圧の分割成分に低減することをさらに含み得る。

【0023】

いくつかの実施形態では、方法は、バイアス電圧を自己バイアス回路によって生成し、第１の差動オペアンプをバイアス電圧によってバイアスすることをさらに含み得る。

【0024】

他の特徴は、後に続く詳細な説明および特許請求の範囲の考察から認識されるであろう。

【0025】

付随する図面は、例示的な装置および／または方法を示す。しかしながら、付随する図面は、特許請求の範囲の範囲を制限すると解されるべきではなく、解説および理解のみのためのものである。

【図面の簡単な説明】

【0026】

【図1】例示的な電圧レギュレータを図示する概略線図である。

【図2】別の例示的な電圧レギュレータを図示する概略線図である。

【図3-1】「ｄｃ」ドメインに対する、図２の電圧レギュレータに対する概略線図である。

【図3-2】「ａｃ」ドメインに対する、図２の電圧レギュレータに対する概略線図である。

【図4】例示的な自己バイアス回路を図示する概略線図である。

【図5】図１の電圧レギュレータに対する出力への信号経路を指示するための、図１の概略線図の単純化されたバージョンの図である。

【図6】例示的な電圧レギュレーションフローを図示するフロー線図である。

【図7】例示的な列状フィールドプログラマブルゲートアレイ（「ＦＰＧＡ」）アーキテクチャを図示する、単純化されたブロック線図である。

【発明を実施するための形態】

【0027】

後に続く説明では、数多くの具体的な詳細が、本明細書で説明される具体的な例の、より徹底した説明を提供するために論述される。しかしながら、１つもしくは複数の他の例、および／または、これらの例の変形形態が、下記で与えられるすべての具体的な詳細がなくとも実践され得るということが、当業者には明白であるはずである。他の実例では、よく知られている特徴は、本明細書での例の説明を不明瞭にしないように、詳細には説明されていない。例解をしやすいように、同じ番号標示が、同じ項目を指すために、異なる線図において使用されるが、代替的な例では、項目は異なることがある。

【0028】

例示的な装置および／または方法が、本明細書で説明される。単語「例示的な」は、本明細書では、「例、実例、または例解として役立つ」を意味するように使用されるということが理解されるべきである。「例示的な」と本明細書で説明されるいかなる例または特徴も、必ずしも、他の例または特徴にまさって、好まれる、または有利であると解釈されることにはならない。

【0029】

いろいろな図で例解的に図示される例を説明する前に、全体的な紹介を、さらなる理解のために提供する。

【0030】

１０ナノメートル以下の半導体プロセスノードに対して、マルチゲートトランジスタは、例えば１．２ボルト以下でのＶｄｄなどの供給電圧レベルによって動作させられる。このことは、そのような低電圧レベルのオンチップまたはオンダイ電圧レギュレーションが、動的負荷の小さい変化にさえ応答しなければならないということを意味し、そのことは、電圧のレギュレーションに影響を及ぼす、供給電圧ノイズ、参照電圧ノイズもしくは変化、または他の状況に対処することに加えてのものであり得る。なおまた、トランジスタスイッチングなどの動的負荷投入状況に対して、電流負荷は動的である。動的電流負荷投入状況に加えて、負荷電流のレンジは、より小さい半導体プロセスノードとともに数において増大する傾向にある、より大きい数の回路構成要素に給電するために広範であり得る。

【0031】

それらの道筋に沿って、２つの制御ループを有する電圧レギュレータが説明される。これらの制御ループのうちの一方は、一般的には「高利得スロー」ループと特色を描写され得るものであり、これらの制御ループのうちの他方は、一般的には「低利得ファスト」ループと特色を描写され得る。「高利得スロー」ループは、「低」周波数レンジまたは「ｄｃ」ドメイン内で電圧成分をレギュレートするために使用され、「低利得ファスト」ループは、「高」周波数レンジまたは「ａｃ」ドメイン内で電圧成分をレギュレートするために使用される。

【0032】

「高利得スロー」ループは、「低利得ファスト」ループの差動オペアンプの能動負荷または電流源を駆動するための、抑制抵抗器を伴う、高利得を伴う差動オペアンプを含む。「低利得ファスト」ループの差動オペアンプは、出力電圧を駆動するためのドライバ回路に直接的に接続され、そのことは、そのようなドライバ回路を駆動するために「低利得ファスト」ループの差動オペアンプに電流駆動を提供する「高利得スロー」ループの差動オペアンプと対比されることになる。「低利得ファスト」ループの差動オペアンプは、低利得を有し、そのような低利得差動オペアンプ内への即時フィードバック経路を提供して、例えば供給電圧および／または出力電圧での「ａｃ」ドメイン成分に迅速に応答するように結合されるコンデンサを有する。

【0033】

上記の全体的な理解を念頭に置いて、電圧レギュレーションに対する様々な構成が、下記で全体的に説明される。

【0034】

図１は、例示的な電圧レギュレータ１００を図示する概略線図である。この例では、電圧レギュレータ１００は、初めと終わりを含めて０．８から１．２ボルトのレンジ内で電圧をレギュレートするためのものである。しかしながら、他の例実装形態では、０．８ボルト未満の値を含む、他の電圧値が使用され得る。明確性の目的で、「低」電圧により、本明細書で使用される際に、一般的には、１．２ボルト（「Ｖ」）以下の電圧が意味される。

【0035】

電圧レギュレータは、「低利得」段に結合される「高利得」段を含む。用語「高利得」および「低利得」は、互いに相対的に使用され、用語「高」利得および「低」利得に対する例は、追加的に詳細に下記で説明される。

【0036】

この例実装形態では、差動演算増幅器（「オペアンプ」）１１０が、「低利得」段に対する「低利得」増幅器として使用される。より詳しくは、差動オペアンプ１１０は、能動負荷を伴う単一段差動オペアンプであり得る。差動オペアンプ１１０は、追加的に詳細に下記で説明される理由で「ポストドライバ」回路とみなされ得る。差動オペアンプ１１０が、この例実装形態で図示されるものの、「低利得」段は、本明細書で説明されるような低電圧のための、ダイオード接続負荷回路、ソースフォロワ回路、または他の「低利得」回路によって実装され得る。例実装形態を参照して説明される値またはレンジは、必ずしも、他の実装形態では使用されない。

【0037】

電圧レギュレータ１００は、制限ではなく明確性の目的で、追加的に詳細に下記で別々に説明される、任意選択の自己バイアス回路１５５を含み得る。それらの道筋に沿えば、バイアシング電流またはバイアシング電圧が、半導体集積回路ダイ外部源を使用するよりむしろ、電圧レギュレータ１００を参照して内部的にオンダイで提供され得る。事実上、自己バイアス回路１５５は、バイアス電圧１５６を差動オペアンプ１２０に提供することにより、電圧レギュレータ１００をターンオンまたはスタートアップするために使用され得る。

【0038】

この例実装形態では、差動オペアンプ１２０が、「高利得」段に対する「高利得」増幅器として使用される。より詳しくは、差動オペアンプ１２０は、差動フォールデッドカスコードオペアンプであり得る。差動オペアンプ１２０は、追加的に詳細に下記で説明される理由で「プリドライバ」回路とみなされ得る。例では、差動オペアンプ１２０は、制限ではなく明確性の目的で、図１で示されないが、供給バス１０１上の供給電圧レベルと、接地バス１０２上の接地電圧レベルとの間でバイアスされるように結合され得る。しかしながら、この例では、自己バイアス回路１５５からのバイアス電圧１５６が、供給電圧レベルを差動オペアンプ１２０に提供するために使用され、かくして、差動オペアンプ１２０は、バイアス電圧１５６の供給電圧レベルと、接地バス１０２上の接地電圧レベルとの間でバイアスされるように結合され得る。

【0039】

この例実装形態ではＦｉｎＦＥＴであるマルチゲートトランジスタ１０４は、供給バス１０１に接続されるソースノードと、出力電圧ノード１４０に接続されるドレインノードとを有する。ＦｉｎＦＥＴ１０４は、ゲーティング電圧１４８を受信して、ＦｉｎＦＥＴ１０４のチャネルを横切る負荷電流１０５を連続的に駆動するが、負荷電流１０５のレンジは、ＦｉｎＦＥＴ１０４のチャネルにより制限され、ＦｉｎＦＥＴ１０４のゲートノードに印加されるそのようなゲーティング電圧１４８によりレギュレートされる。別の例では、異なる型のマルチゲートトランジスタが使用され得るが、非制限的な例としての明確性の目的で、電圧レギュレータ１００を参照して説明されるすべてのトランジスタは、別段に指定されない限りＦｉｎＦＥＴであるということが想定されるものとする。差動オペアンプ１２０のトランジスタは、制限ではなく明確性の目的で、特に示されないが、差動オペアンプ１２０のトランジスタは、同じようにＦｉｎＦＥＴであり得る。

【0040】

ＦｉｎＦＥＴ１０４は、負荷電流１０５を駆動するために結合される出力ドライバ回路である。負荷電流１０５は、供給バス１０１からＦｉｎＦＥＴ１０４のチャネルを横切って出力電圧ノード１４０に供給され得る。ＦｉｎＦＥＴ１０４は、負荷電流１０５および出力電圧１５０を、負荷１０３として全体的に指示される他の回路網に提供するために使用され得る。負荷１０３は、その負荷１０３が見せかけのものであるということを指示するために点線により全体的に指示されるように、電圧レギュレータ１００の一部ではない。

【0041】

電圧レギュレータ１００は、「オンダイ」電圧レギュレータであり得る。よって、負荷１０３は、レギュレートされる供給電圧または他のレギュレートされる電圧が、電圧レギュレータ１００により供給される際に使用される、他の回路網とともに、同じ集積回路ダイ内にあり得る。負荷１０３は、かくして、電圧レギュレータ１００が配置される同じ集積回路ダイ内の他の回路網を全体的に表す。

【0042】

ＦｉｎＦＥＴ１０４は出力ドライバ回路であるので、ＦｉｎＦＥＴ１０４のチャネル区域は、例えば、差動オペアンプ１１０のいずれのＦｉｎＦＥＴのチャネル区域よりも実質的に大きい。この例では、ＦｉｎＦＥＴ１０４は、０．８Ｖから１．２Ｖのレンジ内の出力電圧（「Ｖｏｕｔ」）１５０に対して、初めと終わりを含めて３から２５ミリアンペアのレンジ内で負荷電流１０５を駆動するためのものである。ＦｉｎＦＥＴ１０４は、差動オペアンプ１１０のＦｉｎＦＥＴより１４から１８倍大きくあり得る。加うるに、この実装形態に対して、供給バス１０１上のＶｄｄ電圧レベルは、初めと終わりを含めて１．３５Ｖから１．６５Ｖのレンジ内であり得る。

【0043】

この例では、ＦｉｎＦＥＴ１０４は、ＰＭＯＳドライバ回路である。それらの道筋に沿えば、ネガティブフィードバック経路が、ＰＭＯＳ ＦｉｎＦＥＴを使用する電圧プルアップによって、ＮＭＯＳ ＦｉｎＦＥＴに入力を提供するために使用される。

【0044】

上記の説明を念頭に置いて、電圧レギュレータ１００が、さらに説明される。差動オペアンプ１１０は、ＰＭＯＳトランジスタ１１１および１１２と、抵抗器１１６および１１７と、ＮＭＯＳトランジスタ１１３ないし１１５とを含む。あらためて、差動オペアンプ１１０のトランジスタ１１１ないし１１５は、すべて、ＦｉｎＦＥＴまたは他のマルチゲートトランジスタであり得る。なおまた、トランジスタ１１１ないし１１５は、すべて、１０ナノメートル以下の半導体プロセスノードを使用して形成され得る。

【0045】

ＰＭＯＳ ＦｉｎＦＥＴ１１１および１１２は、供給バス１０１に結合される、それらのＰＭＯＳ ＦｉｎＦＥＴのソースノードを有する。ＰＭＯＳ ＦｉｎＦＥＴ１１１および１１２のゲートノードは、ゲーティング電圧１４８を提供するために、ゲートバイアスノード１３８で互いに共通に接続される。さらにまた、ＰＭＯＳ ＦｉｎＦＥＴ１０４のゲートノードが、ゲートバイアスノード１３８に接続される。ＰＭＯＳ ＦｉｎＦＥＴ１１１のドレインノードが、フィードバック側ノード１３６に接続され、ＰＭＯＳ ＦｉｎＦＥＴ１１２のドレインノードが、参照側ノード１３７に接続される。

【0046】

抵抗Ｒ２を有する抵抗器１１６が、ノード１３６と１３８との間に接続され、抵抗Ｒ２を有する抵抗器１１７が、ノード１３７と１３８との間に接続される。抵抗器１１６および１１７は、厳密に等しい抵抗ではないにしても少なくともほぼ等しい抵抗の線形抵抗器であり得る。抵抗器１１６および１１７の組み合わされた実効抵抗は、抵抗Ｒ３であり得る。抵抗器１１６および１１７の値は、異なる量の負荷電流に対して、目標出力電圧１５０に対してレギュレートするゲーティング電圧１４８に対して「ｄｃ」セットポイント電圧レベルを提供するために選択され得る。換言すれば、抵抗器１１６および１１７は、ゲーティング電圧１４８に対して「ｄｃ」電圧レベルをセットし、それらの抵抗器は、プルアップトランジスタ１１１および１１２と組み合わさって、ＦｉｎＦＥＴ１０４が、飽和の程度に応じて変動し得る飽和状態に連続的にあるということを確実にする。

【0047】

ＮＭＯＳ ＦｉｎＦＥＴ１１３のドレインノードが、フィードバック側ノード１３６に接続される。ＮＭＯＳ ＦｉｎＦＥＴ１１４のドレインノードが、参照側ノード１３７に接続される。ＮＭＯＳ ＦｉｎＦＥＴ１１３のゲートノードが、フィードバック電圧（「Ｖｆｂ」）１４１を受信するように結合される。この例では、フィードバック電圧１４１は、出力電圧１５０の分割成分であるが、別の実装形態では、出力電圧１５０は、フィードバック電圧１４１として直接的にフィードバックされ得る。

【0048】

ＮＭＯＳ ＦｉｎＦＥＴ１１４のゲートノードが、参照電圧（「Ｖｒｅｆ」）１０６を受信するように結合される。例実装形態では、参照電圧１０６は、温度のレンジにわたる安定性の目的で、バンドギャップ参照電圧回路（示されない）により供給され得る。この例実装形態では、バンドギャップ回路（明確性の目的で示されない）からのバンドギャップ参照電圧１０６は、出力電圧１５０に等しくセットされる。例えば、出力電圧１５０が１Ｖであるように設計されるならば、参照電圧１０６は１Ｖにセットされる。よって、この例に対して、参照電圧１０６は、初めと終わりを含めて０．８Ｖから１．２Ｖのレンジ内の電圧であり得る。

【0049】

ＮＭＯＳ ＦｉｎＦＥＴ１１３および１１４のソースノード、ならびに、ＮＭＯＳ ＦｉｎＦＥＴ１１５のドレインノードは、コンデンサノードまたは電流源トランジスタドレインノード１３４に共通に接続される。ＮＭＯＳ ＦｉｎＦＥＴ１１５のソースノードは、接地バス１０２に接続される。この例では、接地バス１０２は０ボルトにある。しかしながら、別の例では、正または負の別の値が、接地またはＶｓｓ電圧レベルに対して使用され得る。ＮＭＯＳ ＦｉｎＦＥＴ１１５のゲートノード１４９に提供されるゲーティング電圧１２６は、ＮＭＯＳ ＦｉｎＦＥＴ１１３および／または１１４を通る経路をバイアスするために、電流源、すなわち、電流源トランジスタとしてのＮバイアスとして、ＮＭＯＳ ＦｉｎＦＥＴ１１５を動作させるために使用され得る。

【0050】

この例実装形態では、出力電圧１５０の分割成分が、フィードバック電圧１４１としてフィードバックされる。それらの道筋に沿えば、この例での抵抗器ラダーまたは抵抗器ラダー回路１０７は、出力電圧ノード１４０と接地バス１０２との間に直列で結合される抵抗器１０８および１０９から形成される。Ｒ４オームの抵抗を有する抵抗器１０８は、出力電圧ノード１４０とフィードバック電圧ノード１３１との間に接続される。Ｒ５オームの抵抗を有する抵抗器１０９は、フィードバック電圧ノード１３１と接地バス１０２との間に接続される。よって、電圧分割器が、フィードバック電圧１４１、すなわちＶｏｕｔ（Ｒ５／（Ｒ４＋Ｒ５））を提供するために使用される。

【0051】

ＮＭＯＳ ＦｉｎＦＥＴ１１３のゲートノードに入力として提供されることに加えて、フィードバック電圧１４１は、差動オペアンプ１２０のマイナス入力ポートに提供され得る。差動オペアンプ１２０のプラス入力ポートは、参照電圧１０６を受信するように結合され得る。差動オペアンプ１２０に入力される参照電圧１０６とフィードバック電圧１４１との間の差が、差動出力電圧１２１を提供するために、そのようなオペアンプの高利得により増幅される（すなわち、除算される）。

【0052】

差動出力電圧１２１は、差動オペアンプ１２０の差動出力ノード１３２、すなわち、ハイパスフィルタ回路１２３に接続されるハイパスノード１３２に提供され得る。ハイパスフィルタ回路１２３は、直列で接続される、抵抗Ｒ１を有する抵抗器１２４、および、静電容量Ｃ１を有するコンデンサ１４５から形成され得る。この例実装形態では、抵抗器１２４は、ハイパスノード１３２と内部フィルタノード１３３との間に接続され、コンデンサ１４５は、内部フィルタノード１３３と接地バス１０２との間に接続される。よって、差動出力電圧１２１は、ハイパスフィルタ回路１２３によりハイパスフィルタリングされ得る。

【0053】

抵抗器１２５は、ハイパスノード１３２と、ＮＭＯＳ ＦｉｎＦＥＴ１１５のゲートノードとの間に接続される直列抵抗であり得る。抵抗器１２５は、抑制抵抗を提供するために、差動オペアンプ１２０の出力と、電流源トランジスタ１１５のゲートノードとの間に結合される。

【0054】

フィルタリングされた差動出力電圧１２１は、ＮＭＯＳ ＦｉｎＦＥＴ１１５へのゲーティング電圧１２６としての入力に対して、抵抗Ｒ０を有する抵抗器１２５を横切る電圧降下により降圧され得る。抵抗器１２５は、要するに、差動オペアンプ１２０により供給されるゲーティング電圧１４８について抑制をして、「ｄｃ」ドメイン内で出力電圧１５０として提供される低電圧をより滑らかにレギュレートし得る。しかしながら、別の実装形態では、抵抗器１２５は省略され得るものであり、差動オペアンプ１２０の電流源トランジスタ１１５は、差動オペアンプ１２０から出力されるゲーティング電圧１２１によって直接的にゲーティングされ得る。

【0055】

静電容量Ｃ０を有するコンデンサ１３５が、ゲートノード１３８とコンデンサノード１３４との間に接続される。コンデンサ１３５は、ドライバＦｉｎＦＥＴ１０４のゲート、および、電流源トランジスタ１１５のドレインまたはドレインノードに接続される。コンデンサ１３５は、「低利得ファスト」ループ１７０を提供するために、差動オペアンプ１１０に結合される。対照的に、差動オペアンプ１２０のＮＭＯＳ ＦｉｎＦＥＴ１１５のゲートをバイアスするように結合される差動オペアンプ１２０は、「高利得スロー」ループ１６０の一部である。

【0056】

図２は、別の例示的な電圧レギュレータ２００を図示する概略線図である。電圧レギュレータ２００は、後に続く違いを除いて、図１の電圧レギュレータ１００と同じである。抵抗器ラダー回路１０７が、電圧レギュレータ２００において省略される。それらの道筋に沿えば、出力電圧１５０は、フィードバック電圧１４１として直接的にフィードバックされ、そのため、出力電圧ノード１４０は、フィードバック電圧ノード１３１と同じノードである。

【0057】

図１の電圧レギュレータ１００においてのように、出力電圧１５０の分割成分が、フィードバック電圧１４１としてフィードバックされるよりむしろ、基本的には、出力電圧１５０のすべてが、フィードバック電圧１４１としてフィードバックされる。他の点では、図２の電圧レギュレータ２００は、図１の電圧レギュレータ１００と同じであり、そのため、共通の説明は、制限ではなく明確性の目的で繰り返されない。

【0058】

後に続く説明は、全体的には、図１の低電圧レギュレータ１００に対するものであるが、そのような説明は、低電圧レギュレータ２００に等しく適用される。１．２Ｖ以下などの低供給電圧レベルでは、ＰＭＯＳ ＦｉｎＦＥＴ１０４などの出力ドライバトランジスタは、全体的には、差動オペアンプ１２０などの高利得オペアンプにより駆動され得る。そのような高利得差動オペアンプは、供給バス１０１上の供給電圧レベルを、参照電圧１０６の参照電圧レベルにダウン変換し得る。高利得オペアンプは、カスコード出力段に起因する、そのオペアンプの出力での、制限されるダイナミックレンジを有し得るので、そのような制限されるダイナミックレンジは、そのような高利得差動オペアンプ１２０への入力インターフェイスで、参照電圧１０６とフィードバック電圧１４１との間のオフセットまたは差の悪化につながり得る。

【0059】

しかしながら、本明細書で説明されるようなデュアルループ構成された電圧レギュレータを有することにより、「高利得スロー」オペアンプループ１６０は、「低利得ファスト」オペアンプループ１７０により追従され、それらのループのうちの後者は、ＰＭＯＳ ＦｉｎＦＥＴ１０４などの負荷ドライバ回路を駆動し、そのことが、オフセット電圧を改善することができる。なおまた、カスコード高利得オペアンプ１２０、またはより詳しくは、例えばフォールデッドカスコード高利得オペアンプを使用する能を有することにより、「高利得スロー」ループ１６０は、低周波数でのパワー供給リジェクション比（ｐｏｗｅｒ ｓｕｐｐｌｙ ｒｅｊｅｃｔｉｏｎ ｒａｔｉｏ）（「ＰＳＲＲ」）を改善し得る。例実装形態に対して、低周波数動作または「ｄｃ」ドメインリップル電圧は、一般的には、例えば１０ヘルツから１００キロヘルツなど、１００キロヘルツ未満である。そのような高利得差動オペアンプ１２０を使用する能は、低供給電圧に対するパワー供給リジェクションを改善するために「低利得ファスト」（すなわち、低利得および高帯域幅）ループ１７０を有することにより、もたらされ得る。

【0060】

低供給電圧でのパワー供給リジェクションは、「ａｃ」ドメインインピーダンスにより引き起こされる周波数が、高周波数でＰＭＯＳ ＦｉｎＦＥＴトランジスタ１０４ドライバ回路を駆動するので改善され得る。本明細書で説明される例実装形態に対して、高周波数動作または「ａｃ」ドメインリップル電圧は、一般的には、１００キロヘルツから５００メガヘルツである。

【0061】

供給バス１０１上の供給電圧は、ノイズを有し得る。全体的には「ａｃ」ドメインレンジ内の周波数を有する、供給電圧ノイズ、および／または、全体的には動的負荷１０３に起因するリップル電圧に対して、そのような高周波数成分は、全体的には、差動オペアンプ１１０により対処される。全体的には「ｄｃ」ドメインレンジ内の周波数を有する、供給電圧ノイズ、および／または、動的負荷１０３に起因するリップル電圧に対して、そのような低周波数成分は、全体的には、差動オペアンプ１２０により対処される。

【0062】

なおまた、ノイズは、参照電圧１０６に存在し得る。参照電圧１０６でのノイズに対して、差動オペアンプ１１０および１２０、ならびに、対応するフィードバックループ１７０および１６０は、そのようなノイズの影響を低減するために使用され得る。

【0063】

低利得オペアンプ１１０は、パワー消費および／または出力負荷依存性を低減し得る。それらの道筋に沿えば、静電容量Ｃ１は、低電圧レギュレータ１００の支配極であり得る、「高利得スロー」制御ループ１７０伝達関数の極であり得る。静電容量Ｃ０は、電流源トランジスタ１１５を駆動するために使用される差動オペアンプ１２０に入力されるネガティブフィードバック経路フィードバック電圧１４１の入力よりファストに、差動オペアンプ１１０に入力されるフィードバック電圧１４１に反応するフィードフォワード経路上にある。抵抗Ｒ０およびＲ１は、本明細書での説明による補償のために、そのような伝達関数にゼロを挿入するために使用され得るものであり、抵抗Ｒ３は、差動オペアンプ１１０に対する「ｄｃ」ドメイン利得を達成するために使用され得る。

【0064】

本明細書で使用される用語をより詳しく説明するために、いくつかの数値的な例が、非制限的な例としての明確性の目的で提供される。１．１Ｖの参照電圧１０６、１．０Ｖの出力電圧１５０、および、０．９Ｖのフィードバック電圧１４１が、低電圧レギュレータ１００に対して使用されるということを仮定する。これらの電圧に対して、差動オペアンプ１２０に対する高利得Ａｖ１は、例えば１０００（例えば、６０ｄＢ）であり得るものであり、差動オペアンプ１１０に対する低利得Ａｖ２は、例えば１０であり得る。参照電圧１０６マイナスフィードバック電圧１４１が高利得により除算されたものが、ゲーティング電圧１２１として差動オペアンプ１２０により生み出される。同じように、参照電圧１０６マイナスフィードバック電圧１４１が低利得により除算されたものが、ゲーティングノード電圧１４８として差動オペアンプ１３０により生み出される。一般的には、高利得Ａｖ１は、低利得Ａｖ２より少なくとも８０倍大きいことになる。

【0065】

差動オペアンプ１２０出力またはゲーティング電圧１２１は、「ａｃ」電圧成分（「Ｖａｃ」）および「ｄｃ」電圧成分（「Ｖｄｃ」）の、いずれかまたは両方を有し得る。ゲーティング電圧１２１のそのようなＶａｃ成分は、以前に説明されたように、参照電圧マイナスフィードバック電圧が高利得により除算されたものにより提供される。

【0066】

事実上、高利得Ａｖ１は、ネガティブフィードバックループ、すなわち、「高利得スロー」ループ１６０に対してＮバイアスＦｉｎＦＥＴ１１５のゲートのバイアスを下げるように駆動して、フィードバック電圧１４１を参照電圧１０６と同じ値へと駆動する、すなわち、電圧１０６と１４１との間のいかなる差も最小化するように、十分に高いものであることになる。電流源トランジスタ１１５へのゲーティング電圧１２６として、抵抗器１２５による電圧降下の後に提供される、ゲーティング電圧１２１のＶａｃ成分は、差動オペアンプ１１０を通ってプルダウンされる電流をレギュレートするために使用され得る。ＮバイアスＦｉｎＦＥＴ１１５は、差動オペアンプ１１０に対する電流源を提供するために、飽和領域で、ただし、ゲーティング電圧１２６に応答的な飽和の異なった程度を伴って動作させられる。

【0067】

負荷１０３は、例えば負荷１０３の異なる構成要素のスイッチオンまたはオフなどで、異なる量の電流を時間ごとに引き込み得る。この例では、３から２５ミリアンペアのレンジが、負荷１０３の電流引き込みレンジである。そのため例えば、時間の１つの時点で、負荷１０３は、１０ミリアンペアを引き込み得るものであり、次いで、時間の次の時点で、負荷は、２２ミリアンペアを引き込み得る。負荷１０３により引き込まれる電流の変化、とりわけ、かなりの突然の変化が、ゲーティングノード電圧１４８での電圧のステップまたはステップ状変化を生み出すことがある。低電圧印加に対して、ステップまたはステップ状電圧は、著しい影響力を有することがあり、そのため、そのようなステップまたはステップ状電圧について抑制をすること、および、迅速に抑制をすることが、そのようなステップまたはステップ状電圧変化からのいかなる負の影響力も、回避する、または、少なくとも最小化するために、低電圧レギュレータ１００により提供され得る。

【0068】

抑制をして、または、全体的に平滑化して、ゲーティングノードでの電圧１４８で、ステップ状またはステップ応答よりむしろ、抑制をされた曲線状の応答の多くのものを提供するために、抑制抵抗器１２５および／またはコンデンサ１３５が使用され得る。定常状態で、例えば一定の１０ミリアンペア引き込みなどで動作する負荷１０３に対して、電圧レギュレータ１００は「ｄｃ」状態にあり、すなわち、負荷１０３での状況を変化させることに起因する、出力電圧１５０での高周波数成分は存しないということが理解されるべきである。「ｄｃ」ドメイン状態では、差動オペアンプ１２０の出力は、Ｎバイアストランジスタ１１５へのゲーティング電圧１２６に対して、抵抗器１２５を横切る電圧降下により、いっそう小さくされる、小さい電圧であり得る。飽和状態では、ゲーティング電圧１２６に応答的なＮバイアストランジスタ１１５は、定常量の電流が、ゲーティング電圧１４８の、あるとしてもわずかなステップまたはステップ状変化を伴って、差動オペアンプ１１０に供給されることを引き起こし得る。

【0069】

そのような定常状態では、コンデンサ１４５のインピーダンスのみならず、コンデンサ１３５のインピーダンスは高い。一般的には、「ｄｃ」ドメイン状態に対して、コンデンサ１４５および１３５は、動作への影響をほとんどかまったく有さないように、十分に高いインピーダンスを有し得る。それらの道筋に沿えば、「高利得スロー」ループ１６０の差動オペアンプ１２０が、電圧レギュレータ１００の動作を支配する。事実上、ネガティブフィードバックループである、そのような「高利得スロー」ループ１６０は、電圧レギュレータ１００に対する「ｄｃ」ドメイン内の定常状態動作点をセットする。

【0070】

しかしながら、時間ごとに電流引き込みを変化させる負荷１０３スイッチングによって、リップル電圧が、１５０での出力電圧で誘導され得る。出力電圧１５０でのこのリップル電圧は、「ａｃ」ドメイン内の１つまたは複数の周波数を有し得る。

【0071】

それらの道筋に沿えば、低電圧レギュレータ１００の動作の「ａｃ」ドメイン内の周波数成分に対して、コンデンサ１３５および１４５のインピーダンスが、出力電圧１５０でのリップル電圧の周波数に相対的に、高インピーダンス状態から低インピーダンス状態に低減される。コンデンサ１３５により提供される低インピーダンスのために、ゲーティング電圧１４８のステップまたはステップ状曲線が抑制をされる。この抑制は、コンデンサ１３５がドライバＦｉｎＦＥＴ１０４のゲートに直接的に結合されるので、ほぼ即時であり得る。

【0072】

なおまた、単一のドライバＦｉｎＦＥＴ１０４だけが存し、そのことは、電圧「ヘッドルーム」を増大するものであり、なぜならば、供給バス１０１と出力電圧ノード１４０との間に１つのトランジスタしきい値電圧のみが存するからである。例えば、１．３５Ｖの供給電圧、および、１．２０Ｖの出力電圧に対して、差（すなわち、０．１５Ｖ）は、供給バス１０１と出力電圧ノード１４０との間に結合されるＦｉｎＦＥＴ１０４の動作に対して、多量の電圧「ヘッドルーム」を提供しない。そのため、単一のドライバトランジスタだけを有することは、最低限の量の電圧「ヘッドルーム」によって動作する能力がある電圧レギュレータ１００を実装することを手助けする。

【0073】

低インピーダンス状態でのコンデンサ１４５のインピーダンスに対して、組み合わさったコンデンサ１４５および抵抗器１２４は、出力電圧１５０でのリップル電圧に起因するフィードバック電圧１４１での高周波数成分に起因するゲーティング電圧１２１での低周波数成分を除去するためのハイパスフィルタとして動作する。

【0074】

事実上、出力電圧１５０でのリップル電圧に対して、「低利得ファスト」ループ１７０を伴う差動オペアンプ１１０が、電圧レギュレータ１００の動作を支配する。しかしながら、「高利得スロー」ループ１６０および「低利得ファスト」ループ１７０の両方が、「ｄｃ」および「ａｃ」の両方のドメイン電圧成分を有し得るということが理解されるべきである。しかしながら、「ｄｃ」ドメイン電圧成分は、「高利得スロー」ループ１６０の動作を支配し、「ａｃ」ドメイン電圧成分は、「低利得ファスト」ループ１７０の動作を支配する。

【0075】

一般的には、多少の量のリップル電圧が、出力電圧１５０に連続的に存在する。あらためて、抵抗器１１６および１１７は、ゲーティング電圧１４８に対して「ｄｃ」電圧レベルをセットし、それらの抵抗器は、プルアップトランジスタ１１１および１１２と組み合わさって、ＦｉｎＦＥＴ１０４が、飽和の程度に応じて変動し得る飽和状態に連続的にあるということを確実にする。ゲーティング電圧１４８を差動オペアンプ１２０の出力から直接的に駆動することは、ＦｉｎＦＥＴ１０４のＶｇｓ（すなわち、ゲート－ソース電圧）のしきい値電圧により課される制限に起因する低出力電圧のため、不可能ではないにしても困難であることになる。本明細書で説明されるように、差動オペアンプ１１０にＦｉｎＦＥＴ１０４を駆動させることにより、別の構成では決まった負荷ダイオードとして構成され得るプルアップトランジスタ１１１および１１２は、出力電圧１５０とは独立的なゲーティング電圧１４８に対する連続的な電圧供給を提供する。

【0076】

よって、抑制コンデンサ１３５および／または抑制抵抗器１２５の追加により、電圧レギュレータ１００に対するＱ値が増大される。かくして、出力電圧１５０での摂動は、事実上、「ａｃ」および「ｄｃ」の両方のドメインに対してすっかり平滑化される。換言すれば、トランジスタ１０４および１１５それぞれのゲートへの入力について抑制をすることにより、出力電圧１５０は、同じように抑制をされ得る。出力電圧１５０について抑制をすることは、特に、「薄い」ゲート誘電体を伴う、１０ナノメートル以下の半導体プロセスノードを伴って形成されるトランジスタおよび他のデバイスに対して有用であり得るものであり、なぜならば、そのようなデバイスは、低電圧で大きい影響を有する、レギュレートされた供給電圧での小さい摂動にさえも起因して、不適当な動作および／または損傷に、より陥りやすいことがあるからである。「薄い」ゲートデバイスは、一般的には、１０ナノメートル以下のチャネル長さを有する。

【0077】

明確性の目的で、コンデンサ１４５および１３５は、「ａｃ」ドメイン内でゼロインピーダンスを有し、「ｄｃ」ドメイン内で無限インピーダンスを有するということを想定すると、測定可能な低および高それぞれのインピーダンスが、そのようなドメイン内に実在することになるものの、電圧レギュレータ１００または２００の動作が、より明らかに理解され得る。それらの道筋に沿って、図３－１および３－２は、それぞれ「ｄｃ」および「ａｃ」ドメインに対する、図２の電圧レギュレータ２００に対する概略線図である。加うるに、明確性の目的で、負荷は、図３－１および３－２では例解的に図示されない。

【0078】

図３－１を参照すると、「ｄｃ」ドメインに対して、開回路が、ノード１３４と１３８との間に実在し、差動オペアンプ１１０の出力に結合されるハイパスフィルタ１２３は存しない。図３－２を参照すると、「ａｃ」ドメインに対して、短絡回路が、ノード１３４と１３８との間に実在し、差動オペアンプ１１０の出力に結合されるハイパスフィルタ１２３が存する。よって、電圧レギュレータ２００または電圧レギュレータ１００は、供給バス１０１および／または出力電圧１５０での周波数成分に応答的に、高周波数モードおよび低周波数モードの両方で動的に動作するように構成される。

【0079】

図４は、例示的な自己バイアス回路４００を図示する概略線図である。自己バイアス回路１５５であり得る自己バイアス回路４００は、それぞれ図１および２の電圧レギュレータ１００または２００などの電圧レギュレータに結合され得る。

【0080】

この例では、カスコードオペアンプに対するものであり得る自己バイアス回路４００が、電圧レギュレータ１００および２００と同じく、供給バス１０１と接地バス１０２との間に結合される。しかしながら、別の例では、同じおよび／または異なる、供給および接地バスが、自己バイアス回路４００と、例えば電圧レギュレータ１００または２００などの電圧レギュレータとの間でのように使用され得る。

【0081】

この例では、ＰＭＯＳＦＥＴ（「ＰＭＯＳトランジスタ」）４０１のソースノードが、供給バス１０１に直接的に接続される。ＰＭＯＳトランジスタ４０１のドレインノードは、ノード４１１でＰＭＯＳトランジスタ４０２のソースノードに直接的に接続される。

【0082】

この例では、ＰＭＯＳトランジスタ４０２のドレインノードは、ノード４１１でＮＭＯＳＦＥＴ（「ＮＭＯＳトランジスタ」）４０３のドレインノードに直接的に接続される。ＮＭＯＳトランジスタ４０３および４０４の各々のソースノードは、接地バス１０２に直接的に接続される。

【0083】

この例では、トランジスタ４０１ないし４０４の各々のゲートノードは、ノード４１１で互いに直接的に接続される。かくして、トランジスタ４０１ないし４０３の各々のドレインノードは、共通ゲートノード４１１に接続され、ＰＭＯＳトランジスタ４０２のソースノードは、そのような共通ゲートノード４１１に接続される。

【0084】

ＮＭＯＳトランジスタ４０４のドレインノードは、バイアス電圧１５６を付与するために使用され得る。バイアス電圧１５６は、例えば差動オペアンプ１２０などのカスコードオペアンプに提供され得る。

【0085】

図５は、図１の電圧レギュレータ１００の出力電圧１５０の出力への信号経路５０１および５０２を指示するための、図１の概略線図の単純化されたバージョンである。別の例では、信号経路５０１および５０２の電圧信号それぞれは、図２の電圧レギュレータ２００に対するものであり得る。

【0086】

この例に対して、供給バス１０１上の供給電圧が１．５ボルトであり、出力電圧１５０が１．２ボルトであり、参照電圧１０６が０．９５ボルトであるということが想定される。しかしながら、これらおよび／または他の値が、別の例で使用され得る。

【0087】

信号経路５０１は、出力電圧ノード１４０からの出力電圧１５０を付与するための、高帯域幅、低利得信号経路である。基本的には、差動オペアンプ１２０の出力は、ドライバＦｉｎＦＥＴ１０４をゲーティングするために、差動オペアンプ１１０の参照電圧側を通る信号経路５０１上の高帯域幅、低利得信号電圧信号を駆動する。

【0088】

信号経路５０２は、出力電圧ノード１４０からの出力電圧１５０を付与するための、低帯域幅、高利得信号経路である。基本的には、差動オペアンプ１２０の出力は、ドライバＦｉｎＦＥＴ１０４をゲーティングするために、差動オペアンプ１２０のフィードバック電圧側からの信号経路５０２上の低帯域幅、高利得電圧信号を駆動する。

【0089】

図６は、例示的な電圧レギュレーションフロー６００を図示するフロー線図である。電圧レギュレーションフロー６００は、例えば、図１および２の電圧レギュレータ１００または２００それぞれに対するものであり得る。

【0090】

動作６０１で、第１の利得を有する第１の差動オペアンプが、参照電圧およびフィードバック電圧を、そのオペアンプへの入力としてそれぞれ受信し得る。以前に説明されたように、差動オペアンプ１２０は、参照電圧１０６およびフィードバック電圧１４１を受信し得る。動作６０１と同じ時間に、動作６０２で、第２の利得を有する第２の差動オペアンプが、そのような参照電圧およびそのようなフィードバック電圧を受信し得る。以前に説明されたように、差動オペアンプ１１０は、参照電圧１０６およびフィードバック電圧１４１を受信し得る。あらためて、第１の利得Ａｖ１は、第２の利得Ａｖ２より少なくとも８０倍大きい。

【0091】

動作６０３で、ドライバトランジスタが、出力電圧ノードでの出力電圧を生成し得る。上記の例では、ドライバＦｉｎＦＥＴ１０４が、出力電圧ノード１４０での出力電圧１５０を生成し得る。

【0092】

動作６０３は、動作６１１および６１２を含み得る。６１１で、ドライバトランジスタは、第２の差動オペアンプからのゲーティング電圧出力を受信する。例えば、ドライバＦｉｎＦＥＴ１０４は、差動オペアンプ１１０からのゲーティング電圧１４８出力を受信し得る。６１２で、負荷電流が、出力電圧を提供するために、ドライバトランジスタのチャネルを横切って、出力電圧ノードに接続されるそのようなドライバトランジスタのドレインノードに対して供給され得る。上記の例では、負荷電流１０５が、出力電圧１５０を提供するために、ドライバＦｉｎＦＥＴ１０４のチャネルを横切って、出力電圧ノード１４０に接続されるそのドライバＦｉｎＦＥＴ１０４のドレインノードに対して供給され得る。

【0093】

任意選択で、動作６０４で、出力電圧は、フィードバック電圧として提供するために、その出力電圧の分割成分に低減され得る。分割成分により、一般的には、ソース電圧より小さい、すなわち、ソース電圧未満の量が意味される。上記の例では、抵抗器ラダー回路１０７が、電圧レギュレータ１００においてのように、出力電圧１５０を、フィードバック電圧１４１を提供するために、その出力電圧１５０の分割成分に低減するために使用される。しかしながら、このことは任意選択であり、なぜならば、フィードバック電圧１４１は、電圧レギュレータ２００においてのように、出力電圧ノード１４０に直接的に結合され得るからである。

【0094】

動作６０５で、第２の差動オペアンプの電流源トランジスタが、第１の差動オペアンプの出力に応答的にゲーティングされ得る。上記の例では、差動オペアンプ１１０の電流源トランジスタ１１５が、差動オペアンプ１２０から直接的に出力されるゲーティング電圧１２１によって、または、ゲーティング電圧１２６、すなわち、ゲーティング電圧１２１の降圧されたバージョンによってゲーティングされ得る。換言すれば、いずれの例実装形態でも、電流源トランジスタ１１５は、ゲーティング電圧１２１に応答的にゲーティングされる。

【0095】

動作６０６で、ドライバトランジスタのゲートノードでのゲーティング電圧が、そのようなドライバトランジスタのそのようなゲートノードと、電流源トランジスタのドレインノードとの間に接続されるコンデンサによって抑制をされ得る。この抑制をすることは、１００キロヘルツより大きい出力電圧での周波数成分に応答的であり得る。それらの道筋に沿えば、上記の例では、ドライバＦｉｎＦＥＴ１０４のゲートノードが、１００キロヘルツより大きい出力電圧１５０での周波数成分に応答的に、ドライバＦｉｎＦＥＴのゲートノードと、電流源トランジスタ１１５のドレインノードとの間に接続されるコンデンサ１３５によって抑制をされる。換言すれば、コンデンサ１３５は、１００キロヘルツより大きい出力電圧での周波数成分に応答的に、低インピーダンス状態で置かれる。

【0096】

動作６０７で、ドライバトランジスタのゲートノードでのゲーティング電圧が、１００キロヘルツ未満である出力電圧での周波数成分に応答的に、第１の差動オペアンプの出力と、電流源トランジスタのゲートノードとの間に接続される抵抗器によって抑制をされる。上記の例実装形態では、ドライバＦｉｎＦＥＴ１０４のゲートノードでのゲーティング電圧１４８が、１００キロヘルツ未満である出力電圧１５０での周波数成分に応答的に、差動オペアンプ１２０の出力と、電流源トランジスタ１１５のゲートノードとの間に接続される抵抗器１２５によって抑制をされる。

【0097】

任意選択で、動作６１３で、バイアス電圧が、以前に説明されたように、例えば自己バイアス回路１５５によって生成されるバイアス電圧１５６のように、自己バイアス生成器によって生成され得る。任意選択で、動作６１４で、そのようなバイアス電圧は、以前に説明されたような、第１の差動オペアンプをバイアスするために使用され得るものであり、差動オペアンプ１２０は、バイアス電圧１５６を受信し得る。

【0098】

電圧レギュレータ１００または２００は、集積回路チップまたはダイ上に配置され得る。複数個のコアを有するマイクロプロセッサ、デジタル信号プロセッサ（「ＤＳＰ」）、フィールドプログラマブルゲートアレイ（「ＦＰＧＡ」）、システムオンチップ（「ＳｏＣ」）、複合特定用途向け集積回路（「ＡＳＩＣ」）、特定用途向け標準製品（「ＡＳＳＰ」）などの大きい複合集積回路、または、他の大きい複合ＩＣが、図１および２それぞれの、電圧レギュレータ１００および２００の、いずれかまたは両方などの、複数個のオンチップ電圧レギュレータを有し得る。制限ではなく、例としての明確性の目的で、電圧レギュレータ１００はＦＰＧＡにおいて実装されるということが想定されるものとする。本明細書で説明される例のうちの１つまたは複数は、ＦＰＧＡにおいて実装され得るので、そのようなＩＣの詳細な説明が提供される。しかしながら、他の型のＩＣが、本明細書で説明される技術から利益を得ることができるということが理解されるべきである。

【0099】

プログラマブルロジックデバイス（「ＰＬＤ」）は、指定された論理機能を実行するようにプログラムされ得る、よく知られている型の集積回路である。１つの型のＰＬＤ、フィールドプログラマブルゲートアレイ（「ＦＰＧＡ」）は、典型的には、プログラマブルタイルのアレイを含む。これらのプログラマブルタイルは、例えば、入出力ブロック（「ＩＯＢ」）、コンフィギュラブルロジックブロック（「ＣＬＢ」）、専用ランダムアクセスメモリブロック（「ＢＲＡＭ」）、乗算器、デジタル信号処理ブロック（「ＤＳＰ」）、プロセッサ、クロックマネージャ、遅延ロックループ（「ＤＬＬ」）、その他を含み得る。本明細書で使用される際に、「含む」および「含んでいる」は、制限なしに含むことを意味する。

【0100】

各々のプログラマブルタイルは、典型的には、プログラマブルインターコネクトおよびプログラマブルロジックの両方を含む。プログラマブルインターコネクトは、典型的には、プログラマブルインターコネクトポイント（「ＰＩＰ」）により相互接続される、変動する長さの、大きい数のインターコネクトラインを含む。プログラマブルロジックは、例えば、ファンクションジェネレータ、レジスタ、算術ロジック、その他を含み得るプログラマブル要素を使用して、ユーザ設計の論理を実装する。

【0101】

プログラマブルインターコネクトおよびプログラマブルロジックは、典型的には、コンフィギュレーションデータのストリームを、どのようにプログラマブル要素が構成されるかを規定する内部コンフィギュレーションメモリセル内にロードすることによりプログラムされる。コンフィギュレーションデータは、メモリから（例えば、外部ＰＲＯＭから）読み出され、または、外部デバイスによりＦＰＧＡ内に書き込まれ得る。個々のメモリセルの集合的状態が、次いで、ＦＰＧＡの機能を決定する。

【0102】

別の型のＰＬＤは、複合プログラマブルロジックデバイス、すなわちＣＰＬＤである。ＣＰＬＤは、インターコネクトスイッチマトリックスにより、合わさって、および、入出力（「Ｉ／Ｏ」）リソースに接続される、２つ以上の「ファンクションブロック」を含む。ＣＰＬＤの各々のファンクションブロックは、プログラマブルロジックアレイ（「ＰＬＡ」）およびプログラマブルアレイロジック（「ＰＡＬ」）デバイスにおいて使用されるものに類する、２レベルＡＮＤ／ＯＲ構造を含む。ＣＰＬＤでは、コンフィギュレーションデータは、典型的には、不揮発性メモリ内にオンチップで記憶される。いくつかのＣＰＬＤでは、コンフィギュレーションデータは、不揮発性メモリ内にオンチップで記憶され、次いで、揮発性メモリに、初期コンフィギュレーション（プログラミング）シーケンスの一部としてダウンロードされる。

【0103】

これらのプログラマブルロジックデバイス（「ＰＬＤ」）のすべてに対して、デバイスの機能性は、その目的でデバイスに提供されるデータビットにより制御される。データビットは、揮発性メモリ（例えば、ＦＰＧＡ、および、いくつかのＣＰＬＤにおいてのように、スタティックメモリセル）内に、不揮発性メモリ（例えば、いくつかのＣＰＬＤにおいてのように、フラッシュメモリ）内に、または、任意の他の型のメモリセル内に記憶され得る。

【0104】

他のＰＬＤは、デバイス上の様々な要素をプログラマブルに相互接続する、金属層などの処理層をあてがうことによりプログラムされる。これらのＰＬＤは、マスクプログラマブルデバイスとして知られている。ＰＬＤは、さらには、他の手立てで、例えば、ヒューズまたはアンチヒューズ技術を使用して実装され得る。用語「ＰＬＤ」および「プログラマブルロジックデバイス」は、これらの例示的なデバイスを含むが、それらの例示的なデバイスに制限されず、無論のこと、部分的にプログラマブルであるのみであるデバイスを包含する。例えば、１つの型のＰＬＤは、ハードコードされたトランジスタロジック、および、ハードコードされたトランジスタロジックをプログラマブルに相互接続するプログラマブルスイッチファブリックの組み合わせを含む。

【0105】

上記で触れられたように、先進のＦＰＧＡは、いろいろな異なる型のプログラマブルロジックブロックをアレイ内に含むことができる。例えば、図７は、ＦＰＧＡアーキテクチャ７００を例解するものであり、そのＦＰＧＡアーキテクチャ７００は、マルチギガビットトランシーバ（「ＭＧＴ」）７０１、コンフィギュラブルロジックブロック（「ＣＬＢ」）７０２、ランダムアクセスメモリブロック（「ＢＲＡＭ」）７０３、入出力ブロック（「ＩＯＢ」）７０４、コンフィギュレーションおよびクロッキングロジック（「ＣＯＮＦＩＧ／ＣＬＯＣＫＳ」）７０５、デジタル信号処理ブロック（「ＤＳＰ」）７０６、特殊入出力ブロック（「Ｉ／Ｏ」）７０７（例えば、コンフィギュレーションポートおよびクロックポート）、ならびに、デジタルクロックマネージャ、アナログ－デジタル変換器、システム監視ロジック、その他などの、他のプログラマブルロジック７０８を含む、大きい数の異なるプログラマブルタイルを含む。いくつかのＦＰＧＡは、さらには、専用プロセッサブロック（「ＰＲＯＣ」）７１０を含む。ＦＰＧＡ７００の、上記で説明された回路ブロックは、図１の電圧レギュレータ１００を有し得る。

【0106】

いくつかのＦＰＧＡでは、各々のプログラマブルタイルは、各々の隣接するタイル内の対応するインターコネクト要素への、および、そのインターコネクト要素からの標準化された接続を有するプログラマブルインターコネクト要素（「ＩＮＴ」）７１１を含む。それゆえに、合わせて選び取られるプログラマブルインターコネクト要素が、例解されるＦＰＧＡに対するプログラマブルインターコネクト構造を実装する。プログラマブルインターコネクト要素７１１は、さらには、図７の上部に含まれる例により示されるように、同じタイルの中のプログラマブルロジック要素への、および、そのプログラマブルロジック要素からの接続を含む。ＦＰＧＡ７００の、上記で説明された回路ブロックは、図１の電圧レギュレータ１００を有し得る。

【0107】

例えば、ＣＬＢ７０２は、単一のプログラマブルインターコネクト要素（「ＩＮＴ」）７１１にプラスして、ユーザ論理を実装するようにプログラムされ得るコンフィギュラブルロジック要素（「ＣＬＥ」）７１２を含み得る。ＢＲＡＭ７０３は、１つまたは複数のプログラマブルインターコネクト要素に加えて、ＢＲＡＭロジック要素（「ＢＲＬ」）７１３を含み得る。典型的には、タイル内に含まれるインターコネクト要素の数は、タイルの高さに依存する。絵で表される例では、ＢＲＡＭタイルは、５つのＣＬＢと同じ高さを有するが、他の数（例えば、４）が、さらには使用され得る。ＤＳＰタイル７０６は、適切な数のプログラマブルインターコネクト要素に加えて、ＤＳＰロジック要素（「ＤＳＰＬ」）７１４を含み得る。ＩＯＢ７０４は、例えば、プログラマブルインターコネクト要素７１１の１つのインスタンスに加えて、入出力ロジック要素（「ＩＯＬ」）７１５の２つのインスタンスを含み得る。当業者には明らかであろうが、例えばＩ／Ｏロジック要素７１５に接続される、実際のＩ／Ｏパッドは、典型的には、入出力ロジック要素７１５の区域に閉じ込められない。ＦＰＧＡ７００の、上記で説明された回路ブロックは、図１の電圧レギュレータ１００を有し得る。

【0108】

絵で表される例では、（図７で示される）ダイの中心の付近の水平区域は、コンフィギュレーション、クロック、および、他の制御論理に対して使用される。この水平区域または列から延在する垂直列７０９が、ＦＰＧＡの広さの全域にクロックおよびコンフィギュレーション信号を分配するために使用される。

【0109】

図７で例解されるアーキテクチャを利用するいくつかのＦＰＧＡは、ＦＰＧＡの大きい一部を成り立たせる規則的な列状構造を崩す、追加的なロジックブロックを含む。追加的なロジックブロックは、プログラマブルブロックおよび／または専用ロジックであり得る。例えば、プロセッサブロック７１０が、ＣＬＢおよびＢＲＡＭの数個の列に広がる。

【0110】

図７は、例示的なＦＰＧＡアーキテクチャを単に例解することを意図されるということに留意されたい。例えば、行内のロジックブロックの数、行の相対的な幅、行の数および順序、行内に含まれるロジックブロックの型、ロジックブロックの相対的なサイズ、ならびに、図７の上部に含まれるインターコネクト／ロジック実装形態は、純粋に例示的なものである。例えば、実際のＦＰＧＡでは、ＣＬＢの、１つより多い隣接する行が、典型的には、ユーザ論理の効率的な実装形態を手助けするために、ＣＬＢが現れるところならばどこにも含まれるが、隣接するＣＬＢ行の数は、ＦＰＧＡの総体的なサイズによって変動する。

【0111】

前述のことは、例示的な装置および／または方法を説明しているが、本明細書で説明される１つまたは複数の態様による、他の、およびさらなる例が、後に続く特許請求の範囲、および、その特許請求の範囲の均等物により決定される、本明細書の範囲から逸脱することなく考案され得る。ステップを列挙する請求項は、ステップのいかなる順序も示唆しない。商標は、それらの商標のそれぞれの所有者の所有物である。

【図1】

【図2】

【図3-1】

【図3-2】

【図4】

【図5】

【図6】

【図7】