特許 7144696 分周回路、通信回路、及び集積回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2022-09-21

(45)【発行日】2022-09-30

(54)【発明の名称】分周回路、通信回路、及び集積回路

(51)【国際特許分類】

   H03K 23/00 20060101AFI20220922BHJP

【ＦＩ】

H03K23/00 D

【請求項の数】 14

(21)【出願番号】P 2020525023

(86)(22)【出願日】2018-06-14

(86)【国際出願番号】 JP2018022660

(87)【国際公開番号】W WO2019239537

(87)【国際公開日】2019-12-19

【審査請求日】2021-05-19

(73)【特許権者】

【識別番号】514315159

【氏名又は名称】株式会社ソシオネクスト

(74)【代理人】

【識別番号】100090273

【弁理士】

【氏名又は名称】國分 孝悦

(72)【発明者】

【氏名】加納 英樹

【審査官】工藤 一光

(56)【参考文献】

【文献】特開２００３－３１８７２６（ＪＰ，Ａ）

【文献】米国特許出願公開第２０１６／０１４２０５９（ＵＳ，Ａ１）

【文献】特開２０１３－２１９５４３（ＪＰ，Ａ）

【文献】米国特許出願公開第２００７／０２５２６３０（ＵＳ，Ａ１）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０３Ｋ２３／００－２３／８６

Ｈ０３Ｋ１９／０１７５－１９／０１８５

(57)【特許請求の範囲】

【請求項1】

第１の電圧が供給される信号線に対してそれぞれのゲートが接続された一対の入力トランジスタと、一対の出力ノードとを有し、単相のクロック信号が入力される第１のラッチ回路と、
前記一対の出力ノードの一方の出力ノードにセット入力が接続され、他方の出力ノードにリセット入力が接続され、前記クロック信号の２分周の差動クロック信号を出力するＳＲ型の第２のラッチ回路とを有し、
前記第１のラッチ回路は、前記クロック信号が第１の論理レベルのときに増幅期間となり、前記クロック信号が前記第１の論理レベルとは異なる第２の論理レベルのときにリセット期間となり、前記クロック信号に応じて増幅とリセットとを交互に繰り返し、前記リセットでは、前記一対の入力トランジスタのドレインが接続されたノードのリセットを行わないことを特徴とする分周回路。

【請求項2】

前記第１のラッチ回路は、
それぞれ２つのトランジスタを有し、交差接続されるとともに、前記２つのトランジスタの内の一方のトランジスタのソースが前記一対の入力トランジスタのドレインに接続された一対のインバータを有し、
前記一対の出力ノードが前記一対のインバータの出力と接続され、前記リセットでは、前記一対の出力ノードのリセットを行うことを特徴とする請求項１記載の分周回路。

【請求項3】

前記第１のラッチ回路は、
前記クロック信号がハイレベル又はローレベルの内の一方のレベルのときに前記増幅を行い、
前記クロック信号がハイレベル又はローレベルの内の他方のレベルのときに前記リセットを行うことを特徴とする請求項１又は２記載の分周回路。

【請求項4】

前記第１のラッチ回路は、前記リセットを行う度に、前記一対の入力トランジスタのゲートに入力される電位の前記ゲート間での大小関係が反転することを特徴とする請求項３記載の分周回路。

【請求項5】

前記第１のラッチ回路は、前記リセットを行う度に、前記増幅において前記一対の出力ノードの内で異なる論理レベルに変化する出力ノードが切り替わることを特徴とする請求項３記載の分周回路。

【請求項6】

前記第１のラッチ回路は、ストロングアーム型のラッチ回路であることを特徴とする請求項１～５の何れか１項に記載の分周回路。

【請求項7】

単相のクロック信号が入力され、前記クロック信号の２分周の差動クロック信号を出力する分周回路と、
前記分周回路から供給される前記差動クロック信号を用いてパラレル信号をシリアル信号に変換するマルチプレクサを有し、入力されるパラレル信号をシリアル信号に変換して送信する送信処理回路とを有し、
前記分周回路は、
第１の電圧が供給される信号線に対してそれぞれのゲートが接続された一対の入力トランジスタと、一対の出力ノードとを有し、前記単相のクロック信号が入力される第１のラッチ回路と、
前記一対の出力ノードの一方の出力ノードにセット入力が接続され、他方の出力ノードにリセット入力が接続され、前記クロック信号の前記２分周の差動クロック信号を出力するＳＲ型の第２のラッチ回路とを有し、
前記第１のラッチ回路は、前記クロック信号が第１の論理レベルのときに増幅期間となり、前記クロック信号が前記第１の論理レベルとは異なる第２の論理レベルのときにリセット期間となり、前記クロック信号に応じて増幅とリセットとを交互に繰り返し、前記リセットでは、前記一対の入力トランジスタのドレインが接続されたノードのリセットを行わないことを特徴とする通信回路。

【請求項8】

前記分周回路から供給される前記差動クロック信号を用いてシリアル信号をパラレル信号に変換するデマルチプレクサを有し、受信したシリアル信号をパラレル信号に変換して出力する受信処理回路を有することを特徴とする請求項７記載の通信回路。

【請求項9】

単相のクロック信号が入力され、前記クロック信号の２分周の差動クロック信号を出力する分周回路と、
前記分周回路から供給される前記差動クロック信号を用いてシリアル信号をパラレル信号に変換するデマルチプレクサを有し、受信したシリアル信号をパラレル信号に変換して出力する受信処理回路とを有し、
前記分周回路は、
第１の電圧が供給される信号線に対してそれぞれのゲートが接続された一対の入力トランジスタと、一対の出力ノードとを有し、前記単相のクロック信号が入力される第１のラッチ回路と、
前記一対の出力ノードの一方の出力ノードにセット入力が接続され、他方の出力ノードにリセット入力が接続され、前記クロック信号の前記２分周の差動クロック信号を出力するＳＲ型の第２のラッチ回路とを有し、
前記第１のラッチ回路は、前記クロック信号が第１の論理レベルのときに増幅期間となり、前記クロック信号が前記第１の論理レベルとは異なる第２の論理レベルのときにリセット期間となり、前記クロック信号に応じて増幅とリセットとを交互に繰り返し、前記リセットでは、前記一対の入力トランジスタのドレインが接続されたノードのリセットを行わないことを特徴とする通信回路。

【請求項10】

前記第１のラッチ回路は、ストロングアーム型のラッチ回路であることを特徴とする請求項７～９の何れか１項に記載の通信回路。

【請求項11】

単相のクロック信号が入力され、前記クロック信号の２分周の差動クロック信号を出力する分周回路と、
前記分周回路から供給される前記差動クロック信号を用いてパラレル信号をシリアル信号に変換するマルチプレクサを有し、入力されるパラレル信号をシリアル信号に変換して送信する送信処理回路と、
前記送信処理回路に出力する前記パラレル信号に係る処理を行う第１の信号処理回路とを有し、
前記分周回路は、
第１の電圧が供給される信号線に対してそれぞれのゲートが接続された一対の入力トランジスタと、一対の出力ノードとを有し、前記単相のクロック信号が入力される第１のラッチ回路と、
前記一対の出力ノードの一方の出力ノードにセット入力が接続され、他方の出力ノードにリセット入力が接続され、前記クロック信号の前記２分周の差動クロック信号を出力するＳＲ型の第２のラッチ回路とを有し、
前記第１のラッチ回路は、前記クロック信号が第１の論理レベルのときに増幅期間となり、前記クロック信号が前記第１の論理レベルとは異なる第２の論理レベルのときにリセット期間となり、前記クロック信号に応じて増幅とリセットとを交互に繰り返し、前記リセットでは、前記一対の入力トランジスタのドレインが接続されたノードのリセットを行わないことを特徴とする集積回路。

【請求項12】

前記分周回路から供給される前記差動クロック信号を用いてシリアル信号をパラレル信号に変換するデマルチプレクサを有し、受信したシリアル信号をパラレル信号に変換して出力する受信処理回路と、
前記受信処理回路から出力される前記パラレル信号を受けて処理動作を行う第２の信号処理回路とを有することを特徴とする請求項１１記載の集積回路。

【請求項13】

単相のクロック信号が入力され、前記クロック信号の２分周の差動クロック信号を出力する分周回路と、
前記分周回路から供給される前記差動クロック信号を用いてシリアル信号をパラレル信号に変換するデマルチプレクサを有し、受信したシリアル信号をパラレル信号に変換して出力する受信処理回路と、
前記受信処理回路から出力される前記パラレル信号を受けて処理動作を行う第２の信号処理回路とを有し、
前記分周回路は、
第１の電圧が供給される信号線に対してそれぞれのゲートが接続された一対の入力トランジスタと、一対の出力ノードとを有し、前記単相のクロック信号が入力される第１のラッチ回路と、
前記一対の出力ノードの一方の出力ノードにセット入力が接続され、他方の出力ノードにリセット入力が接続され、前記クロック信号の前記２分周の差動クロック信号を出力するＳＲ型の第２のラッチ回路とを有し、
前記第１のラッチ回路は、前記クロック信号が第１の論理レベルのときに増幅期間となり、前記クロック信号が前記第１の論理レベルとは異なる第２の論理レベルのときにリセット期間となり、前記クロック信号に応じて増幅とリセットとを交互に繰り返し、前記リセットでは、前記一対の入力トランジスタのドレインが接続されたノードのリセットを行わないことを特徴とする集積回路。

【請求項14】

前記第１のラッチ回路は、ストロングアーム型のラッチ回路であることを特徴とする請求項１１～１３の何れか１項に記載の集積回路。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、分周回路、通信回路、及び集積回路に関する。

【背景技術】

【0002】

クロック信号を分周する分周回路は、一般的にフリップフロップを用いて構成される。また、シリアライザ／デシリアライザ（ＳｅｒＤｅｓ：Serializer/De-serializer）等の動作周波数が高い高速インターフェースでは、差動クロック信号が用いられる。分周回路は、低周波数であれば、フリップフロップを用いて単相のクロック信号を分周し、さらにインバータ等を用いて反転信号を生成することで、分周した差動クロック信号を出力可能である。

【0003】

一方、高周波数では、周期に対するインバータ等による遅延が相対的に大きくなるため、分周回路は、差動クロック信号を受けて、それを分周し、分周した差動クロック信号を出力する構成とすることが多い。しかしながら、差動クロック信号における一対の信号を、差動フリップフロップを用いて分周すると、消費電力が約２倍になってしまうとともに、差動信号のタイミングを揃えるなどタイミング的な制約を満たすことも容易ではない。フリップフロップを用いた分周回路で、差動クロック信号を入力し、分周した差動クロック信号を出力する場合、このような問題が生じる。

【0004】

また、入力されるクロック信号に応じて、増幅とリセット（プリチャージ）とを交互に繰り返すストロングアーム（Ｓｔｒｏｎｇ ＡＲＭ）型ラッチ回路が知られている（例えば、特許文献１、２参照）。

【先行技術文献】

【特許文献】

【0005】

【文献】米国特許出願公開第２０１７／００８５４０３号明細書

【文献】米国特許出願公開第２０１７／００４０９８３号明細書

【発明の概要】

【発明が解決しようとする課題】

【0006】

本発明の目的は、差動クロック信号を入力しなくとも、精度の良い高周波の分周差動クロック信号を生成することができる分周回路を提供することにある。

【課題を解決するための手段】

【0007】

分周回路の一態様は、第１電圧が供給される信号線に対してそれぞれのゲートが接続された一対の入力トランジスタと、一対の出力ノードとを有し、単相のクロック信号が入力される第１のラッチ回路と、第１のラッチ回路の一対の出力ノードにセット入力及びリセット入力が接続され、クロック信号の２分周の差動クロック信号を出力するＳＲ型の第２のラッチ回路とを有する。第１のラッチ回路は、クロック信号が第１の論理レベルのときに増幅期間となり、クロック信号が第１の論理レベルとは異なる第２の論理レベルのときにリセット期間となり、クロック信号に応じて増幅とリセットとを交互に繰り返し、リセットでは、一対の入力トランジスタのドレインが接続されたノードのリセットを行わない。

【発明の効果】

【0008】

開示の分周回路は、差動クロック信号の入力なしで、精度の良い高周波の分周差動クロック信号を生成することができる。

【図面の簡単な説明】

【0009】

【図1】図１は、本発明の実施形態における分周回路の構成例を示す図である。

【図2】図２は、本実施形態におけるストロングアーム型ラッチ回路の構成例を示す図である。

【図3】図３は、本実施形態におけるＳＲラッチ回路の構成例を示す図である。

【図4】図４は、本実施形態における分周回路の動作を説明するタイミングチャートである。

【図5】図５は、本実施形態におけるストロングアーム型ラッチ回路の他の構成例を示す図である。

【図6】図６は、本実施形態における集積回路の構成例を示す図である。

【発明を実施するための形態】

【0010】

以下、本発明の実施形態を図面に基づいて説明する。

【0011】

ストロングアーム（Ｓｔｒｏｎｇ ＡＲＭ）型ラッチ回路は、入力されるクロック信号に応じて、増幅とリセット（プリチャージ）とを交互に繰り返す回路である。ストロングアーム型ラッチ回路は、リセット回路を設けるなどして回路内の各ノードのリセットを適切に行わないと、増幅時に、前に出力していたデータとは逆のデータを出力しやすくなるという特性がある。

【0012】

以下に説明する本発明の実施形態では、前に出力していたデータとは逆のデータを出力しやすいことを利用して、ストロングアーム型ラッチ回路の出力をトグル動作させ、分周回路としての機能を実現する。図１は、本発明の一実施形態における分周回路の構成例を示す図である。本実施形態における分周回路は、ストロングアーム型ラッチ回路１１及びＳＲ（Ｓｅｔ－Ｒｅｓｅｔ：セット・リセット）ラッチ回路１２を有する。

【0013】

ストロングアーム型ラッチ回路１１は、参照電圧入力端子（ＲＥＦ）に所定の参照電圧ＲＥＦが入力され、クロック入力端子（ＣＬＫ）に単相のクロック信号ＣＬＫが入力される。また、ストロングアーム型ラッチ回路１１は、第１のデータ出力端子（ＯＵＴＰ：正相のデータ出力端子）から信号ＳＧ１を出力し、第２のデータ出力端子（ＯＵＴＭ：負相のデータ出力端子）から信号ＳＧ２を出力する。

【0014】

ここで、本実施形態におけるストロングアーム型ラッチ回路１１において、参照電圧入力端子（ＲＥＦ）が、通常のストロングアーム型ラッチ回路における正相及び負相のデータ入力端子（ＩＮＰ、ＩＮＭ）に対応する。また、参照電圧ＲＥＦは、直流電圧であり、本例では例えば｛（電源電圧の高電位ＶＤＤ）－０．２｝Ｖである。

【0015】

ストロングアーム型ラッチ回路１１は、クロック入力端子（ＣＬＫ）を介して入力されるクロック信号ＣＬＫに応じて、増幅とリセット（プリチャージ）とを交互に繰り返す。ストロングアーム型ラッチ回路１１は、入力されるクロック信号ＣＬＫがハイレベルのときに増幅期間となり、入力されるクロック信号ＣＬＫがローレベルのときにリセット（プリチャージ）期間となる。

【0016】

ＳＲラッチ回路１２は、セット入力端子（/Ｓ、反転入力）にストロングアーム型ラッチ回路１１から出力される信号ＳＧ１が入力され、リセット入力端子（/Ｒ、反転入力）にストロングアーム型ラッチ回路１１から出力される信号ＳＧ２が入力される。また、ＳＲラッチ回路１２は、データ出力端子（Ｑ、ＱＸ）から差動クロック信号である一対のクロック信号ＣＫＯ、ＣＫＯＸを出力する。本実施形態では、第１のデータ出力端子（Ｑ）から差動クロック信号における一方のクロック信号ＣＫＯを出力し、第２のデータ出力端子（ＱＸ）から差動クロック信号における他方のクロック信号ＣＫＯＸを出力するものとする。

【0017】

ＳＲラッチ回路１２は、セット入力端子（/Ｓ、反転入力）を介して入力される信号ＳＧ１及びリセット入力端子（/Ｒ、反転入力）を介して入力される信号ＳＧ２に応じた信号をデータ出力端子（Ｑ、ＱＸ）から出力する。ＳＲラッチ回路１２は、信号ＳＧ１、ＳＧ２がともにハイレベルである場合、データ出力端子（Ｑ、ＱＸ）の出力を保持する。また、ＳＲラッチ回路１２は、信号ＳＧ１がローレベルかつ信号ＳＧ２がハイレベルである場合、第１のデータ出力端子（Ｑ）から出力する信号ＣＫＯをハイレベルにし、第２のデータ出力端子（ＱＸ）から出力する信号ＣＫＯＸをローレベルにする。また、ＳＲラッチ回路１２は、信号ＳＧ１がハイレベルかつ信号ＳＧ２がローレベルである場合、第１のデータ出力端子（Ｑ）から出力する信号ＣＫＯをローレベルにし、第２のデータ出力端子（ＱＸ）から出力する信号ＣＫＯＸをハイレベルにする。

【0018】

図２は、本実施形態におけるストロングアーム型ラッチ回路１１の構成例を示す図である。本実施形態におけるストロングアーム型ラッチ回路１１は、Ｎチャネル型トランジスタＴＲ２１、ＴＲ２２、ＴＲ２３、ＴＲ２４、ＴＲ２９、Ｐチャネル型トランジスタＴＲ２５、ＴＲ２６、ＴＲ２７、ＴＲ２８、及び抵抗Ｒ２１、Ｒ２２を有する。

【0019】

Ｎチャネル型トランジスタＴＲ２１、ＴＲ２２は、ストロングアーム型ラッチ回路１１における一対の入力トランジスタである。Ｎチャネル型トランジスタＴＲ２１は、ソースがＮチャネル型トランジスタＴＲ２９のドレインに接続され、ゲートが抵抗Ｒ２１を介して参照電圧ＲＥＦが供給される信号線に接続され、ドレインがＮチャネル型トランジスタＴＲ２３のソースに接続される。同様に、Ｎチャネル型トランジスタＴＲ２２は、ソースがＮチャネル型トランジスタＴＲ２９のドレインに接続され、ゲートが抵抗Ｒ２２を介して参照電圧ＲＥＦが供給される信号線に接続され、ドレインがＮチャネル型トランジスタＴＲ２４のソースに接続される。

【0020】

このように本実施形態におけるストロングアーム型ラッチ回路１１は、通常のデータ入力に対応するものとして、差動データではなく、それぞれ同じ参照電圧ＲＥＦが入力される。ここで、抵抗Ｒ２１、Ｒ２２は、トランジスタＴＲ２１、ＴＲ２２のゲートが接続されたノードＮＤＩＰ、ＮＤＩＭのインピーダンスが十分に大きくなるように、高抵抗値を有している。

【0021】

Ｐチャネル型トランジスタＴＲ２５は、ソースが第１電位（電源電圧における高電位ＶＤＤ）が供給される電源線に接続され、ドレインがＮチャネル型トランジスタＴＲ２３のドレインに接続される。同様に、Ｐチャネル型トランジスタＴＲ２６は、ソースが第１電位（電源電圧における高電位ＶＤＤ）が供給される電源線に接続され、ドレインがＮチャネル型トランジスタＴＲ２４のドレインに接続される。また、Ｎチャネル型トランジスタＴＲ２３のゲート及びＰチャネル型トランジスタＴＲ２５のゲートが、Ｎチャネル型トランジスタＴＲ２４のドレインとＰチャネル型トランジスタＴＲ２６のドレインとの接続点（出力ノードＮＤＯＰ）に接続される。同様に、Ｎチャネル型トランジスタＴＲ２４のゲート及びＰチャネル型トランジスタＴＲ２６のゲートが、Ｎチャネル型トランジスタＴＲ２３のドレインとＰチャネル型トランジスタＴＲ２５のドレインとの接続点（出力ノードＮＤＯＭ）に接続される。

【0022】

すなわち、Ｎチャネル型トランジスタＴＲ２３及びＰチャネル型トランジスタＴＲ２５で構成される第1のインバータと、Ｎチャネル型トランジスタＴＲ２４及びＰチャネル型トランジスタＴＲ２６で構成される第２のインバータとが、一方の入力端と他方の出力端とが接続されるよう交差接続されている。

【0023】

また、Ｎチャネル型トランジスタＴＲ２３のドレインとＰチャネル型トランジスタＴＲ２５のドレインとの接続点（出力ノードＮＤＯＭ）が、第２のデータ出力端子（ＯＵＴＭ：負相のデータ出力端子）に接続される。Ｎチャネル型トランジスタＴＲ２４のドレインとＰチャネル型トランジスタＴＲ２６のドレインとの接続点（出力ノードＮＤＯＰ）が、第１のデータ出力端子（ＯＵＴＰ：正相のデータ出力端子）に接続される。

【0024】

Ｐチャネル型トランジスタＴＲ２７は、ソースが第１電位（電源電圧における高電位ＶＤＤ）が供給される電源線に接続され、ゲートがクロック入力端子（ＣＬＫ）に接続され、ドレインがＮチャネル型トランジスタＴＲ２３のドレインとＰチャネル型トランジスタＴＲ２５のドレインとの接続点（出力ノードＮＤＯＭ）に接続される。同様に、Ｐチャネル型トランジスタＴＲ２８は、ソースが第１電位（電源電圧における高電位ＶＤＤ）が供給される電源線に接続され、ゲートがクロック入力端子（ＣＬＫ）に接続され、ドレインがＮチャネル型トランジスタＴＲ２４のドレインとＰチャネル型トランジスタＴＲ２６のドレインとの接続点（出力ノードＮＤＯＰ）に接続される。

【0025】

トランジスタＴＲ２７、ＴＲ２８は、ゲートに入力されるクロック信号ＣＬＫに応じてオン／オフ制御され、増幅期間にはオフし、リセット期間にはオンして出力ノードＮＤＯＰ、ＮＤＯＭの電位を第１電位にするよう動作する。すなわち、トランジスタＴＲ２７、ＴＲ２８は、リセット期間に出力ノードＮＤＯＰ、ＮＤＯＭの電位を第１電位（電源電圧における高電位ＶＤＤ）にリセット（プリチャージ）する。

【0026】

ドレインにトランジスタＴＲ２１、ＴＲ２２のソースが接続されたＮチャネル型トランジスタＴＲ２９は、ソースが第２電位（電源電圧における低電位、例えばグランド）が供給される電源線に接続され、ゲートがクロック入力端子（ＣＬＫ）に接続される。Ｎチャネル型トランジスタＴＲ２９は、ゲートに入力されるクロック信号ＣＬＫに応じてオン／オフ制御され、リセット期間にはオフし、増幅期間にはオンして電流源として動作する。

【0027】

なお、一般的なストロングアーム型ラッチ回路では、入力トランジスタのドレインが接続されるノード（図２に示したノードＮＤＰ、ＮＤＭに対応するノード）を所定の電位にリセット（プリチャージ）するためのリセット回路を有している。それに対して、本実施形態におけるストロングアーム型ラッチ回路１１では、ノードＮＤＰ、ＮＤＭに対するリセットを行わずに、前の増幅結果を残すために、ノードＮＤＰ、ＮＤＭをリセット（プリチャージ）するための回路は設けていない。

【0028】

図３は、本実施形態におけるＳＲラッチ回路１２の構成例を示す図である。本実施形態におけるＳＲラッチ回路１２は、否定論理積演算回路（ＮＡＮＤ回路）３１、３２を有する。ＮＡＮＤ回路３１は、第１の入力端がセット入力端子（/Ｓ、反転入力）に接続され、第２の入力端がＮＡＮＤ回路３２の出力端と接続される。ＮＡＮＤ回路３２は、第１の入力端がリセット入力端子（/Ｒ、反転入力）に接続され、第２の入力端がＮＡＮＤ回路３１の出力端と接続される。また、ＮＡＮＤ回路３１の出力端は第１のデータ出力端子（Ｑ）に接続され、ＮＡＮＤ回路３２の出力端は第２のデータ出力端子（ＱＸ）に接続される。

【0029】

次に、本実施形態における分周回路の動作について説明する。図４は、本実施形態における分周回路の動作を説明するタイミングチャートである。入力される単相のクロック信号ＣＬＫがハイレベルであるときがストロングアーム型ラッチ回路１１での増幅期間であり、トランジスタＴＲ２７、ＴＲ２８がオフし、トランジスタＴＲ２９がオンする。また、入力される単相のクロック信号ＣＬＫがローレベルであるときがストロングアーム型ラッチ回路１１でのリセット（プリチャージ）期間であり、トランジスタＴＲ２７、ＴＲ２８がオンし、トランジスタＴＲ２９がオフする。

【0030】

ストロングアーム型ラッチ回路１１から出力される信号ＳＧ１、ＳＧ２について、信号ＳＧ１の電位が信号ＳＧ２の電位より高い、すなわちストロングアーム型ラッチ回路１１において出力ノードＮＤＯＰの電位が出力ノードＮＤＯＭの電位より高い状態である時刻Ｔ４０に、クロック信号ＣＬＫがハイレベルからローレベルに変化すると、ストロングアーム型ラッチ回路１１はリセット期間となる。ストロングアーム型ラッチ回路１１は、リセット期間では、トランジスタＴＲ２７、ＴＲ２８がオンし、トランジスタＴＲ２９がオフする。したがって、出力ノードＮＤＯＭ、ＮＤＯＰは、トランジスタＴＲ２７、ＴＲ２８を介して第１電位（電源電圧における高電位ＶＤＤ）が供給される電源線に接続される。

【0031】

この時刻Ｔ４０の時点で、トランジスタＴＲ２３がオンしており、トランジスタＴＲ２４がオフしているため、ノードＮＤＭがノードＮＤＰより先にプリチャージされる。その後、出力ノードＮＤＯＭがハイレベルになることによって、トランジスタＴＲ２４がオンし、ノードＮＤＰがプリチャージされる。このリセット期間の前（時刻Ｔ４０以前）の増幅期間でノードＮＤＰの電位がノードＮＤＭの電位より低くなっているため、ノードＮＤＰがプリチャージされるときに、トランジスタＴＲ２２のゲート－ドレイン間の容量を介してノードＮＤＩＭが高い電位に上げられる量が大きく、ノードＮＤＩＭ（トランジスタＴＲ２２のゲート）の電位がノードＮＤＩＰ（トランジスタＴＲ２１のゲート）の電位より高くなる。すなわち、このリセット期間の前に対して、ノードＮＤＩＭ（トランジスタＴＲ２２のゲート）とノードＮＤＩＰ（トランジスタＴＲ２１のゲート）との間で、入力される電位の大小関係が反転する。

【0032】

なお、時刻Ｔ４０からのリセット期間において、ストロングアーム型ラッチ回路１１から出力される信号ＳＧ２の電位が上昇して、論理レベルがローレベルからハイレベルになる。しかし、ストロングアーム型ラッチ回路１１から出力される信号ＳＧ１、ＳＧ２がともにハイレベルであるので、ＳＲラッチ回路１２は出力を保持し、差動クロック信号におけるクロック信号ＣＫＯとしてローレベルを出力し続け、差動クロック信号におけるクロック信号ＣＫＯＸとしてハイレベルを出力し続ける。

【0033】

そして、ストロングアーム型ラッチ回路１１において、ノードＮＤＩＭ（トランジスタＴＲ２２のゲート）の電位がノードＮＤＩＰ（トランジスタＴＲ２１のゲート）の電位より高い状態で、時刻Ｔ４０にクロック信号ＣＬＫがローレベルからハイレベルに変化すると、ストロングアーム型ラッチ回路１１は増幅期間となる。ストロングアーム型ラッチ回路１１は、増幅期間では、トランジスタＴＲ２７、ＴＲ２８がオフし、トランジスタＴＲ２９がオンする。そして、入力トランジスタであるトランジスタＴＲ２１、ＴＲ２２のゲートの電位差を増幅する。

【0034】

時刻Ｔ４１においては、ノードＮＤＩＭ（トランジスタＴＲ２２のゲート）の電位がノードＮＤＩＰ（トランジスタＴＲ２１のゲート）の電位より高いので、増幅期間では、出力ノードＮＤＯＰの電位、すなわちストロングアーム型ラッチ回路１１から出力される信号ＳＧ１の電位が下降していく。そして、時刻Ｔ４１において、ストロングアーム型ラッチ回路１１から出力される信号ＳＧ１の論理レベルがハイレベルからローレベルになる。これにより、ストロングアーム型ラッチ回路１１から出力される信号ＳＧ１がローレベル、信号ＳＧ２がハイレベルとなるので、ＳＲラッチ回路１２は、差動クロック信号におけるクロック信号ＣＫＯとしてハイレベルを出力し、差動クロック信号におけるクロック信号ＣＫＯＸとしてローレベルを出力するようになる。

【0035】

この信号ＳＧ２の電位が信号ＳＧ１の電位より高い、すなわちストロングアーム型ラッチ回路１１において出力ノードＮＤＯＭの電位が出力ノードＮＤＯＰの電位より高い状態である時刻Ｔ４３に、クロック信号ＣＬＫがハイレベルからローレベルに変化すると、ストロングアーム型ラッチ回路１１は再びリセット期間となる。時刻Ｔ４３においては、トランジスタＴＲ２３がオフしており、トランジスタＴＲ２４がオンしているため、ノードＮＤＰがノードＮＤＭより先にプリチャージされ、その後、トランジスタＴＲ２３がオンして、ノードＮＤＭがプリチャージされる。このリセット期間の前の増幅期間でノードＮＤＭの電位がノードＮＤＰの電位より低くなっているため、ノードＮＤＭがプリチャージされるときに、トランジスタＴＲ２１のゲート－ドレイン間の容量を介してノードＮＤＩＰが高い電位に上げられる量が大きく、ノードＮＤＩＰ（トランジスタＴＲ２１のゲート）の電位がノードＮＤＩＭ（トランジスタＴＲ２２のゲート）の電位より高くなる。このリセット期間においても、リセット期間の前に対して、ノードＮＤＩＰ（トランジスタＴＲ２１のゲート）とノードＮＤＩＭ（トランジスタＴＲ２２のゲート）との間で、入力される電位の大小関係が反転する。

【0036】

なお、時刻Ｔ４３からのリセット期間においては、ストロングアーム型ラッチ回路１１から出力される信号ＳＧ１が上昇してローレベルからハイレベルになる。しかし、ストロングアーム型ラッチ回路１１から出力される信号ＳＧ１、ＳＧ２がともにハイレベルであるので、ＳＲラッチ回路１２は、差動クロック信号におけるクロック信号ＣＫＯとしてハイレベルを出力し続け、差動クロック信号におけるクロック信号ＣＫＯＸとしてローレベルを出力し続ける。

【0037】

そして、ストロングアーム型ラッチ回路１１において、ノードＮＤＩＰ（トランジスタＴＲ２１のゲート）の電位がノードＮＤＩＭ（トランジスタＴＲ２２のゲート）の電位より高い状態で、時刻Ｔ４４にクロック信号ＣＬＫがローレベルからハイレベルに変化すると、ストロングアーム型ラッチ回路１１は再び増幅期間となる。

【0038】

時刻Ｔ４４においては、ノードＮＤＩＰ（トランジスタＴＲ２１のゲート）の電位がノードＮＤＩＭ（トランジスタＴＲ２２のゲート）の電位より高いので、増幅期間では、前の増幅期間とは論理レベルが変化する出力ノードが切り替わり、出力ノードＮＤＯＭの電位、すなわちストロングアーム型ラッチ回路１１から出力される信号ＳＧ２の電位が下降していく。そして、時刻Ｔ４５において、ストロングアーム型ラッチ回路１１から出力される信号ＳＧ１がハイレベル、信号ＳＧ２がローレベルとなると、ＳＲラッチ回路１２は、差動クロック信号におけるクロック信号ＣＫＯとしてローレベルを出力し、差動クロック信号におけるクロック信号ＣＫＯＸとしてハイレベルを出力するようになる。

【0039】

そして、再び信号ＳＧ１の電位が信号ＳＧ２の電位より高い、すなわちストロングアーム型ラッチ回路１１において出力ノードＮＤＯＰの電位が出力ノードＮＤＯＭの電位より高い状態で、時刻Ｔ４６に、クロック信号ＣＬＫがハイレベルからローレベルに変化すると、ストロングアーム型ラッチ回路１１はリセット期間となる。このリセット期間では、時刻Ｔ４０からのリセット期間と同様にして、ノードＮＤＩＭ（トランジスタＴＲ２２のゲート）の電位がノードＮＤＩＰ（トランジスタＴＲ２１のゲート）の電位より高くなる。

【0040】

このノードＮＤＩＭ（トランジスタＴＲ２２のゲート）の電位がノードＮＤＩＰ（トランジスタＴＲ２１のゲート）の電位より高い状態で、時刻Ｔ４７にクロック信号ＣＬＫがローレベルからハイレベルに変化すると、ストロングアーム型ラッチ回路１１は増幅期間となる。この増幅期間では、時刻Ｔ４１からの増幅期間と同様にして、出力ノードＮＤＯＰの電位、すなわちストロングアーム型ラッチ回路１１から出力される信号ＳＧ１の電位が下降していく。そして、時刻Ｔ４８において、ストロングアーム型ラッチ回路１１から出力される信号ＳＧ１がローレベル、信号ＳＧ２がハイレベルとなると、ＳＲラッチ回路１２は、差動クロック信号におけるクロック信号ＣＫＯとしてハイレベルを出力し、差動クロック信号におけるクロック信号ＣＫＯＸとしてローレベルを出力するようになる。

【0041】

このように、本実施形態における分周回路では、ストロングアーム型ラッチ回路１１において、リセットを行う度に、一対の入力トランジスタとしてのトランジスタＴＲ２１、ＴＲ２２のゲートに入力される電位のゲート間における大小関係が反転し、それによって増幅時に異なる論理レベルに変化する出力ノードが切り替わる。これによって、本実施形態における分周回路は、入力される単相のクロック信号ＣＬＫに基づいて、２分周の差動クロック信号ＣＫＯ、ＣＫＯＸを生成し出力する。本実施形態における分周回路では、差動クロック信号を入力することなく、単相のクロック信号に基づいて２分周の差動クロック信号を生成するので、消費電力を増加させることなく、簡単な回路構成で精度の良い高周波の分周差動クロック信号を生成することができる。

【0042】

ここで、本実施形態における分周回路ではストロングアーム型ラッチ回路１１でのリセット期間において、ノードＮＤＩＰ（トランジスタＴＲ２１のゲート）とノードＮＤＩＭ（トランジスタＴＲ２２のゲート）との間に、前とは逆の電位差が生じることを利用して分周動作を実現している。そのため、クロック信号ＣＬＫの周波数が低すぎると、リセット期間が長くなって、ノードＮＤＩＰ（トランジスタＴＲ２１のゲート）とノードＮＤＩＭ（トランジスタＴＲ２２のゲート）との間の電位差がなくなってしまい、正常な分周動作を行うことができない。

【0043】

この分周動作が可能な周波数の下限は、ストロングアーム型ラッチ回路１１における入力トランジスタＴＲ２１、ＴＲ２２の時定数、すなわち抵抗Ｒ２１、Ｒ２２の抵抗値とトランジスタＴＲ２１、ＴＲ２２のゲート容量の容量値によって決まる。例えば、抵抗Ｒ２１、Ｒ２２の抵抗値が１０ｋｏｈｍであり、トランジスタＴＲ２１、ＴＲ２２のゲート容量の容量値が１０ｆＦである場合、分周動作が可能な周波数の下限値は１．５９ＧＨｚとなる。また、例えば抵抗Ｒ２１、Ｒ２２の抵抗値が１００ｋｏｈｍであり、トランジスタＴＲ２１、ＴＲ２２のゲートに対して容量を接続し容量値を１００ｆＦとすれば、分周動作が可能な周波数の下限値は１５．９ＭＨｚとなる。

【0044】

なお、本実施形態における分周回路において、対象とするクロック信号の上限は、トランジスタの高周波性能を表す指標の１つである電流利得遮断周波数ｆＴに関連する。ここで、電流利得遮断周波数ｆＴは、Ｇａｉｎが１になる条件から求めることができる。Ｉｏｕｔ＝ｇｍ×Ｖｉｎ、Ｚｏｕｔ＝１／（ｊωＣ）、Ｖｏｕｔ＝Ｚｏｕｔ×Ｉｏｕｔ＝Ｚｏｕｔ×ｇｍ×Ｖｉｎ、Ｇａｉｎ＝Ｖｏｕｔ／Ｖｉｎ＝Ｚｏｕｔ×ｇｍ＝ｇｍ／（ｊωＣ）＞１よりｆＴ＜ｇｍ／（２πＣ）となる。したがって、Ｇａｉｎが１になる条件から求められる電流利得遮断周波数ｆＴは、ｆＴ＝ｇｍ／（２πＣ）となる。実際には配線の寄生容量があり、また実用的には２ｄＢ以上のゲインが要求されるため、プロセステクノロジが１６ｎｍ ＦＦであれば、本実施形態における分周回路が対象とするクロック信号の上限は１５ＧＨｚ程度となる。

【0045】

なお、前述した説明では、分周回路が有するストロングアーム型ラッチ回路として、Ｎチャネル型トランジスタＴＲ２１、ＴＲ２２が一対の入力トランジスタであるストロングアーム型ラッチ回路を一例として示したが、図５に示すようにＰチャネル型トランジスタＴＲ５１、ＴＲ５２が一対の入力トランジスタであるストロングアーム型ラッチ回路を用いる構成も可能である。

【0046】

図５は、本実施形態におけるストロングアーム型ラッチ回路の他の構成例を示す図である。図５に示すストロングアーム型ラッチ回路は、Ｐチャネル型トランジスタＴＲ５１、ＴＲ５２、ＴＲ５３、ＴＲ５４、ＴＲ５９、Ｎチャネル型トランジスタＴＲ５５、ＴＲ５６、ＴＲ５７、ＴＲ５８、及び抵抗Ｒ５１、Ｒ５２を有する。

【0047】

Ｐチャネル型トランジスタＴＲ５１は、ソースがＰチャネル型トランジスタＴＲ５９のドレインに接続され、ゲートが十分大きな抵抗値を有する抵抗Ｒ５１を介して参照電圧入力端子（ＲＥＦ）に接続され、ドレインがＰチャネル型トランジスタＴＲ５３のソースに接続される。同様に、Ｐチャネル型トランジスタＴＲ５２は、ソースがＰチャネル型トランジスタＴＲ５９のドレインに接続され、ゲートが十分大きな抵抗値を有する抵抗Ｒ５２を介して参照電圧入力端子（ＲＥＦ）に接続され、ドレインがＰチャネル型トランジスタＴＲ５４のソースに接続される。

【0048】

Ｎチャネル型トランジスタＴＲ５５は、ソースが第１電位（電源電圧における低電位、例えばグランド）が供給される電源線に接続され、ドレインがＰチャネル型トランジスタＴＲ５３のドレインに接続される。同様に、Ｎチャネル型トランジスタＴＲ５６は、ソースが第１電位（電源電圧における低電位、例えばグランド）が供給される電源線に接続され、ドレインがＰチャネル型トランジスタＴＲ５４のドレインに接続される。また、Ｐチャネル型トランジスタＴＲ５３のゲート及びＮチャネル型トランジスタＴＲ５５のゲートが、Ｐチャネル型トランジスタＴＲ５４のドレインとＮチャネル型トランジスタＴＲ５６のドレインとの接続点（出力ノードＮＤＯＰ）に接続される。同様に、Ｐチャネル型トランジスタＴＲ５４のゲート及びＮチャネル型トランジスタＴＲ５６のゲートが、Ｐチャネル型トランジスタＴＲ５３のドレインとＮチャネル型トランジスタＴＲ５５のドレインとの接続点（出力ノードＮＤＯＭ）に接続される。すなわち、Ｐチャネル型トランジスタＴＲ５３及びＮチャネル型トランジスタＴＲ５５で構成される第1のインバータと、Ｐチャネル型トランジスタＴＲ５４及びＮチャネル型トランジスタＴＲ５６で構成される第２のインバータとが、交差接続されている。

【0049】

また、Ｐチャネル型トランジスタＴＲ５３のドレインとＮチャネル型トランジスタＴＲ５５のドレインとの接続点（出力ノードＮＤＯＭ）が、第２のデータ出力端子（ＯＵＴＭ：負相のデータ出力端子）に接続される。Ｐチャネル型トランジスタＴＲ５４のドレインとＮチャネル型トランジスタＴＲ５６のドレインとの接続点（出力ノードＮＤＯＰ）が、第１のデータ出力端子（ＯＵＴＰ：正相のデータ出力端子）に接続される。

【0050】

Ｎチャネル型トランジスタＴＲ５７は、ソースが第１電位（電源電圧における低電位、例えばグランド）が供給される電源線に接続され、ゲートがクロック入力端子（ＣＬＫ）に接続され、ドレインがＰチャネル型トランジスタＴＲ５３のドレインとＮチャネル型トランジスタＴＲ５５のドレインとの接続点（出力ノードＮＤＯＭ）に接続される。同様に、Ｎチャネル型トランジスタＴＲ５８は、ソースが第１電位（電源電圧における低電位、例えばグランド）が供給される電源線に接続され、ゲートがクロック入力端子（ＣＬＫ）に接続され、ドレインがＰチャネル型トランジスタＴＲ５４のドレインとＮチャネル型トランジスタＴＲ５６のドレインとの接続点（出力ノードＮＤＯＰ）に接続される。

【0051】

トランジスタＴＲ５７、ＴＲ５８は、ゲートに入力されるクロック信号ＣＬＫに応じてオン／オフ制御され、増幅期間にはオフし、リセット期間にはオンして出力ノードＮＤＯＰ、ＮＤＯＭの電位を第１電位にするよう動作する。すなわち、トランジスタＴＲ５７、ＴＲ５８は、リセット期間に出力ノードＮＤＯＰ、ＮＤＯＭの電位を第１電位（電源電圧における低電位、例えばグランド）にリセット（プリチャージ）する。

【0052】

ドレインにトランジスタＴＲ５１、ＴＲ５２のソースが接続されたＰチャネル型トランジスタＴＲ５９は、ソースが第２電位（電源電圧における高電位ＶＤＤ）が供給される電源線に接続され、ゲートがクロック入力端子（ＣＬＫ）に接続される。Ｐチャネル型トランジスタＴＲ５９は、ゲートに入力されるクロック信号ＣＬＫに応じてオン／オフ制御され、リセット期間にはオフし、増幅期間にはオンして電流源として動作する。なお、図５に示したストロングアーム型ラッチ回路では、クロック信号ＣＬＫがローレベルのときに増幅期間となり、クロック信号ＣＬＫがハイレベルのときにリセット（プリチャージ）期間となる。

【0053】

また、前述した説明では、ＳＲラッチ回路１２は、ＮＡＮＤ回路３１、３２を用いて構成した例を示したが、これに限定されるものではなく、任意の回路構成のＳＲラッチ回路を適用することができる。また、ＳＲラッチ回路に限らず、ストロングアーム型ラッチ回路の増幅期間における出力信号をラッチして波形整形し出力するような回路であっても良い。

【0054】

図６は、本実施形態における集積回路の構成例を示す図である。本実施形態における集積回路６００は、送信処理回路６１０、受信処理回路６２０、位相ロックループ（ＰＬＬ：Phase Locked Loop）回路６３０、及び信号処理回路６４０、６５０を有する。

【0055】

送信処理回路６１０は、マルチプレクサ６１１及びイコライザ回路６１２を有する。マルチプレクサ６１１は、ＰＬＬ回路６３０から供給される差動クロック信号ＣＫＯ、ＣＫＯＸを用いて、信号処理回路６４０から出力されたパラレル信号ＴＸＩＮをシリアル信号に変換する。イコライザ回路６１２は、マルチプレクサ６１１から出力されたシリアル信号の電圧波形を整形し、差動の出力シリアル信号ＴＸＯＵＴ、ＴＸＯＵＴＸとして出力する。すなわち、送信処理回路６１０は、シリアライザ回路の機能を有し、入力されるパラレル信号をシリアル信号に変換して出力する。

【0056】

受信処理回路６２０は、フロントエンド回路６２１及びクロックデータリカバリ（ＣＤＲ：Clock Data Recovery）回路６２５を有し、入力されるシリアル信号をパラレル信号に変換するデシリアライザ回路の機能を実現する。フロントエンド回路６２１は、イコライザ回路６２２、判定回路６２３、及びデマルチプレクサ６２４を有する。

【0057】

イコライザ回路６２２は、伝送路等を介して伝送された差動の入力シリアル信号ＲＸＩＮ、ＲＸＩＮＸを受信する。判定回路６２３は、ＣＤＲ回路６２５から供給される多相クロック信号を用いて、イコライザ回路６２２で受信した入力シリアル信号の符号（データ）を判定する。デマルチプレクサ６２４は、判定回路６２３からの出力をパラレル信号ＲＸＯＵＴに変換して出力する。ＣＤＲ回路６２５は、デマルチプレクサ６２４から受信したパラレル信号ＲＸＯＵＴを基に、ＰＬＬ回路が出力する差動クロック信号ＣＫＯ、ＣＫＯＸの位相を適切に制御することで、上述の多相クロックを生成する。

【0058】

ＰＬＬ回路６３０は、前述した本実施形態における分周回路を有する。ＰＬＬ回路６３０は、入力される単相のクロック信号ＣＬＫに基づいて、集積回路内の各回路６１０、６２０、６４０、６５０に供給するクロック信号を生成して出力する。ＰＬＬ回路６３０は、例えば、入力される単相のクロック信号ＣＬＫに基づいて、２分周の差動クロック信号ＣＫＯ、ＣＫＯＸを生成して出力する。

【0059】

信号処理回路６４０は、送信処理回路６１０に対して出力する信号に係る処理を行い、ＰＬＬ回路６３０から供給されるクロック信号で動作するフリップフロップ６４１により、送信処理回路６１０に対してパラレル信号ＴＸＩＮを出力する。信号処理回路６５０は、受信処理回路６２０からのパラレル信号ＲＸＯＵＴを受けて処理を行うロジック回路等を有する。信号処理回路６５０は、受信処理回路６２０から出力されるパラレル信号ＲＸＯＵＴを、ＰＬＬ回路６３０から供給されるクロック信号で動作するフリップフロップ６５１によって取り込み処理等を行う。

【0060】

図６においては、送信機能及び受信機能をともに有する集積回路を一例として示したが、本実施形態における集積回路は、送信機能又は受信機能の一方のみを有するものであっても良い。

【0061】

なお、前記実施形態は、何れも本発明を実施するにあたっての具体化のほんの一例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。

【産業上の利用可能性】

【0062】

本発明によれば、差動クロック信号の入力なしで、簡単な回路構成で精度の良い高周波の分周差動クロック信号を生成することができる分周回路を提供することができる。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】