特許 7144951 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2022-09-21

(45)【発行日】2022-09-30

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   H01L 25/065 20060101AFI20220922BHJP

   H01L 25/07 20060101ALI20220922BHJP

   H01L 25/18 20060101ALI20220922BHJP

【ＦＩ】

H01L25/08 C

【請求項の数】 6

(21)【出願番号】P 2018053315

(22)【出願日】2018-03-20

(65)【公開番号】P2019165179

(43)【公開日】2019-09-26

【審査請求日】2020-09-15

(73)【特許権者】

【識別番号】318010018

【氏名又は名称】キオクシア株式会社

(74)【代理人】

【識別番号】100108062

【弁理士】

【氏名又は名称】日向寺 雅彦

(74)【代理人】

【識別番号】100168332

【弁理士】

【氏名又は名称】小崎 純一

(74)【代理人】

【識別番号】100146592

【弁理士】

【氏名又は名称】市川 浩

(74)【代理人】

【識別番号】100157901

【弁理士】

【氏名又は名称】白井 達哲

(72)【発明者】

【氏名】築山 慧至

(72)【発明者】

【氏名】小柳 勝

(72)【発明者】

【氏名】伊東 幹彦

(72)【発明者】

【氏名】河崎 一茂

【審査官】豊島 洋介

(56)【参考文献】

【文献】特開２００７－１９４４４４（ＪＰ，Ａ）

【文献】特開２０１７－１５２６４８（ＪＰ，Ａ）

【文献】特開２００２－０５７２７１（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｌ２５／００－２５／０７

Ｈ０１Ｌ２５／１０－２５／１１

Ｈ０１Ｌ２５／１６－２５／１８

(57)【特許請求の範囲】

【請求項1】

ベース部材と、
前記ベース部材上に配置され、前記ベース部材の上面と交差する方向に積層された複数の半導体チップを含み、前記複数の半導体チップのうちの最上段に位置する半導体チップの上面に第１絶縁部材が設けられた積層体と、
前記積層体の前記第１絶縁部材上に設けられた第１導体と、
前記第１導体を覆い、前記第１絶縁部材の開口内において前記第１絶縁部材の上端よりも低い下端を有する第２絶縁部材と、
前記ベース部材の上面に設けられた第２導体と、
前記第１導体と前記第２導体とを接続する接続導体と、
前記積層体および前記接続導体を前記ベース部材上にモールドした樹脂部材と、
を備え、
前記複数の半導体チップは、機能素子が配置された素子面と、前記素子面とは反対側の裏面と、を有し、前記裏面から前記素子面へ至る貫通電極をそれぞれ含み、
前記積層体は、前記複数の半導体チップの前記貫通電極を含み、各半導体チップに電気的に接続された共通端子を有し、
前記第１絶縁部材および前記第２絶縁部材は、それぞれポリイミドを含み、
前記共通端子は、前記複数の半導体チップのうちの最下段に位置する半導体チップの下面に設けられた下端と、前記複数の半導体チップのうちの前記最上段に位置する半導体チップの上面に設けられた上端と、を有し、
前記第１導体は、前記第１絶縁部材の前記開口内において前記共通端子の上端及び前記第２絶縁部材の間に設けられ、かつ前記共通端子の上端に接続された配線部と、前記第２絶縁部材の開口内に設けられたボンディングパッド部と、を含み、
前記接続導体は、前記第１導体の前記ボンディングパッド部に接続され、
前記第２導体は、前記接続導体を介して前記第１導体に接続されると共に、前記共通端子の下端に電気的に接続された半導体装置。

【請求項2】

前記複数の前記半導体チップは、それぞれ、前記素子面が前記ベース部材と向き合うように積層され、
前記第１導体は、前記最上段に位置する半導体チップの裏面上に設けられ、
前記第１導体は、前記最上段に位置する半導体チップの貫通電極に接続される請求項１記載の半導体装置。

【請求項3】

前記機能素子は、複数のメモリセルを含む請求項１または２に記載の半導体装置。

【請求項4】

前記ベース部材の下面に配置された電源端子をさらに備え、
前記第２導体は、前記電源端子に電気的に接続された請求項１～３のいずれか１つに記載の半導体装置。

【請求項5】

前記複数の半導体チップは、それぞれの前記裏面に設けられた接続バンプを介して相互に接続される請求項１～４のいずれか１つに記載の半導体装置。

【請求項6】

前記積層体上に設けられ、前記第１導体を含む複数の第１導体と、
前記ベース部材の上面に設けられ、前記第２導体を含む複数の第２導体と、
前記複数の第１導体と前記複数の第２導体とをそれぞれ接続する複数の接続導体と、
をさらに備え、
前記積層体は、前記複数の半導体チップに共有される、前記共通端子を含む複数の共通端子を含み、
前記複数の第１導体は、前記複数の共通端子の上端にそれぞれ接続され、
前記複数の第２導体は、前記複数の接続導体を介して前記複数の第１導体にそれぞれ接続されると共に、複数の共通端子の下端にそれぞれ電気的に接続され、
前記複数の共通端子は、相互に異なる電位を前記複数の半導体チップに供給することができる請求項１～５のいずれか１つに記載の半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

実施形態は、半導体装置に関する。

【背景技術】

【0002】

複数の半導体チップを含む積層体を基板上に樹脂封止した構造の半導体装置がある。このような半導体装置では、半導体チップの積層数が増えると、各半導体チップに均一な電圧を供給することが難しくなる。

【先行技術文献】

【特許文献】

【0003】

【文献】特開２０１７－１５２６４８号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

実施形態は、基板上に積層された複数の半導体チップに均一な電圧を供給可能な半導体装置を提供する。

【課題を解決するための手段】

【0005】

実施形態に係る半導体装置は、ベース部材と、前記ベース部材上に配置され、前記ベース部材の上面と交差する方向に積層された複数の半導体チップを含み、前記複数の半導体チップのうちの最上段に位置する半導体チップの上面に第１絶縁部材が設けられた積層体と、前記積層体の前記第１絶縁部材上に設けられた第１導体と、前記第１導体を覆い、前記第１絶縁部材の開口内において前記第１絶縁部材の上端よりも低い下端を有する第２絶縁部材と、前記ベース部材の上面に設けられた第２導体と、前記第１導体と前記第２導体とを接続する接続導体と、前記積層体および前記接続導体を前記ベース部材上にモールドした樹脂部材と、を備える。前記複数の半導体チップは、機能素子が配置された素子面と、前記素子面とは反対側の裏面と、を有し、前記裏面から前記素子面へ至る貫通電極をそれぞれ含む。前記積層体は、前記複数の半導体チップの前記貫通電極を含み、各半導体チップに電気的に接続された共通端子を有する。前記第１絶縁部材および前記第２絶縁部材は、それぞれポリイミドを含み、前記共通端子は、前記複数の半導体チップのうちの最下段に位置する半導体チップの下面に設けられた下端と、前記複数の半導体チップのうちの最上段に位置する半導体チップの上面に設けられた上端と、を有する。前記第１導体は、前記第１絶縁部材の前記開口内において前記共通端子の上端及び前記第２絶縁部材の間に設けられ、かつ前記共通端子の上端に接続された配線部と、前記第２絶縁部材の開口内に設けられたボンディングパッド部と、を含む。前記接続導体は、前記第１導体の前記ボンディングパッド部に接続され、前記第２導体は、前記接続導体を介して前記第１導体に接続されると共に、前記共通端子の下端に電気的に接続される。

【図面の簡単な説明】

【0006】

【図1】実施形態に係る半導体装置を示す模式断面図である。

【図2】実施形態に係る半導体装置を模式的に示す部分断面図である。

【図3】実施形態に係る半導体装置の構成を示すブロック図である。

【図4】実施形態に係る半導体装置の製造過程を示す模式断面図である。

【図5】図４に続く製造過程を示す模式断面図である。

【発明を実施するための形態】

【0007】

以下、実施の形態について図面を参照しながら説明する。図面中の同一部分には、同一番号を付してその詳しい説明は適宜省略し、異なる部分について説明する。なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。

【0008】

さらに、各図中に示すＸ軸、Ｙ軸およびＺ軸を用いて各部分の配置および構成を説明する。Ｘ軸、Ｙ軸、Ｚ軸は、相互に直交し、それぞれＸ方向、Ｙ方向、Ｚ方向を表す。また、Ｚ方向を上方、その反対方向を下方として説明する場合がある。

【0009】

図１は、実施形態に係る半導体装置１を示す模式断面図である。半導体装置１は、ベース部材１０と、積層体２０と、第１導体３０と、接続導体（以下、接続ワイヤ４０）と、を備える。積層体２０は、ベース部材１０の上に配置され、複数の半導体チップＣ１～Ｃｎを含む。また、積層体２０は、樹脂部材９０を用いてベース部材１０の上にモールドされる。

【0010】

半導体チップＣ１～Ｃｎは、ベース部材１０の上面と交差する方向に積層される。第１導体３０は、積層体２０の上に設けられる。ベース部材１０は、その上面に設けられた第２導体（以下、配線１５）を含み、接続ワイヤ４０は、第１導体３０と配線１５とを接続する。

【0011】

半導体チップＣ１～Ｃｎは、それぞれ貫通電極（Through Silicon Via）２１を含む。貫通電極２１は、各半導体チップの裏面から素子面へ至る、所謂バイアコンタクトである。そして、積層体２０は、半導体チップＣ１～Ｃｎの貫通電極２１を含む共通端子ＣＴＥを含む。共通端子ＣＴＥは、各半導体チップに電気的に接続される。

【0012】

共通端子ＣＴＥは、半導体チップＣ１～Ｃｎのうちの最下段の半導体チップＣ１の下面に位置する下端と、半導体チップＣ１～Ｃｎのうちの最上段の半導体チップＣｎの上面に位置する上端と、を有する。第１導体３０は、共通端子ＣＴＥの上端に接続される。配線１５は、接続ワイヤ４０を介して第１導体３０に接続されると共に、共通端子ＣＴＥの下端に電気的に接続される。

【0013】

半導体装置１は、例えば、積層体２０の下面上に設けられた配線５０と、接続バンプ５３と、をさらに備える。配線５０は、共通端子ＣＴＥの下端に接続される。接続バンプ５３は、例えば、ハンダ材を含み、積層体２０をベース部材１０に接続する。例えば、接続バンプ５３は、配線１５と配線５０とに接するように配置される。そして、配線１５は、接続バンプ５３および配線５０を介して共通端子ＣＴＥの下端に電気的に接続される。

【0014】

ベース部材１０は、例えば、パッケージ基板であり、コア部材１１、コンタクトパッド１３、配線１５、内部配線１７および層間絶縁膜１９を含む。コア部材１１および層間絶縁膜１９は、例えば、樹脂を含む。コンタクトパッド１３は、ベース部材１０の下面に設けられ、配線１５は、ベース部材１０の上面に設けられる。コンタクトパッド１３は、例えば、内部配線１７を介して配線１５に電気的に接続される。

【0015】

半導体装置１は、例えば、ベース部材１０の下面に配置された複数の接続部材７０をさらに備える。接続部材７０は、例えば、半導体装置１を回路基板上に接続する。接続部材７０は、例えば、ハンダバンプであり、外部回路と半導体装置１を電気的に接続する。また、接続部材７０は、コンタクトパッド１３に接し、配線１５に電気的に接続される。複数の接続部材７０のうちの１つは、外部回路の電源ラインに接続される電源端子である。

【0016】

共通端子ＣＴＥは、例えば、積層体２０の電源端子であり、配線５０、接続バンプ５３および配線１５を介して外部電源に電気的に接続される。さらに、共通端子ＣＴＥは、第１導体３０、接続ワイヤ４０および配線１５を介して同じ外部電源に接続される。すなわち、積層体２０に含まれる半導体チップＣ１～Ｃｎは、共通端子ＣＴＥの上端および下端の両方に接続された外部電源から電圧供給を受けることができる。これにより、半導体装置１では、共通端子ＣＴＥの内部抵抗に起因した電圧降下を低減し、半導体チップＣ１～Ｃｎに対して均一な電圧を供給することができる。すなわち、半導体チップＣ１～Ｃｎの積層数が大きくなった場合でも、積層体２０の内部における電圧降下を回避し、各半導体チップに供給される電源電圧の差を小さくすることができる。

【0017】

半導体装置１は、ロジックチップ６０をさらに備える。ロジックチップ６０は、例えば、ベース部材１０と積層体２０との間に配置され、フリップチップバンプ（以下、ＦＣバンプ６３）を介して配線５０に接続される。半導体装置１は、例えば、配線５０を介して積層体２０およびロジックチップ６０の両方に電源電圧を供給するように構成しても良い。また、ロジックチップ６０は、別の配線５０を介して積層体２０および外部回路に電気的に接続され、例えば、コマンドおよびデータ信号を送受信するように構成される。

【0018】

図２は、実施形態に係る半導体装置１を模式的に示す部分断面図である。図２は、共通端子ＣＴＥの構成を例示する模式断面図である。なお、図２では、半導体チップＣ１、Ｃｎ－１およびＣｎを図示し、半導体チップＣ１と半導体チップＣｎ－１の間に位置する半導体チップＣ２～Ｃｎ－２を省略している。半導体チップＣ２～Ｃｎ－２は、それぞれ半導体チップＣｎ－１と同じ構造を有する。

【0019】

図２に示すように、各半導体チップは、半導体基板ＳＳと機能層ＦＬとを含む。半導体基板ＳＳは、例えば、シリコン基板である。機能層ＦＬは、例えば、メモリセルアレイＭＣＡと、端子部ＴＰと、を含む。半導体装置１は、例えば、ＮＡＮＤ型不揮発性メモリ装置であり、メモリセルアレイＭＣＡは、３次元配置された複数のメモリセルを含む。

【0020】

半導体チップＣ１～Ｃｎは、それぞれ貫通電極２１を含む。貫通電極２１は、半導体基板ＳＳの裏面から機能層ＦＬが設けられた素子面に貫通したバイアホールＶＨの内部に設けられる。貫通電極２１は、絶縁膜２３により半導体基板ＳＳから電気的に絶縁される。絶縁膜２３は、半導体基板ＳＳの裏面およびバイアホールＶＨの内壁を覆うように設けられる。貫通電極２１は、機能層ＦＬの端子部ＴＰに接続された一方の端と、半導体基板ＳＳの裏面に設けられたマイクロバンプ８０に接続された他方の端と、を有する。

【0021】

半導体チップＣ１～Ｃｎは、それぞれ、マイクロバンプ７３をさらに含む。マイクロバンプ７３は、機能層ＦＬを覆う絶縁膜７５を貫くように設けられ、端子部ＴＰに接続される。

【0022】

半導体チップＣ１～Ｃｎは、マイクロバンプ８０を介して相互に電気的に接続される。マイクロバンプ８０は、直上に配置される半導体チップのマイクロバンプ７３に接続され、直下に位置する貫通電極２１と直上の端子部ＴＰとを電気的に接続する。共通端子ＣＴＥ（図１参照）は、半導体チップＣ１～Ｃｎのそれぞれの端子部ＴＰ、貫通電極２１、マイクロバンプ７３および８０を含む。

【0023】

半導体チップＣ１～Ｃｎのうちの最上段に位置する半導体チップＣｎの上には、第１導体３０が設けられる。第１導体３０は、配線３３と、マイクロバンプ３５と、を含む。

【0024】

配線３３は、半導体基板ＳＳの裏面上に設けられた絶縁膜９３の上に設けられる。配線３３は、絶縁膜９３に設けられたコンタクトホールＣＨ１の内部に延在し、貫通電極２１Ｔに接するように設けられる。コンタクトホールＣＨ１の底面には、貫通電極２１Ｔの上端２１ＴＥが露出され、配線３３の、コンタクトホールＣＨ１の内面に延在する部分と接触する。半導体チップＣｎの貫通電極２１Ｔの上端２１ＴＥは、共通端子ＣＴＥの上端でもある。

【0025】

マイクロバンプ３５は、配線３３を覆う絶縁膜９５を貫いて、配線３３に接続される。接続ワイヤ４０は、マイクロバンプ３５にボンディングされる。

【0026】

半導体チップＣ１～Ｃｎのうちの最下段に位置する半導体チップＣ１の下面には、配線５０が設けられる。配線５０は、機能層ＦＬの上に設けられた絶縁膜５５の上に設けられる。配線５０は、絶縁膜５５に設けられたコンタクトホールＣＨ２を介して端子部ＴＰＢに接続される。コンタクトホールＣＨ２の底面には、端子部ＴＰＢが露出され、配線５０の、コンタクトホールＣＨ２内に延在する部分と接触する。半導体チップＣ１の端子部ＴＰＢは、共通端子ＣＴＥの下端に位置する。

【0027】

さらに、配線５０を覆う絶縁膜５７およびマイクロバンプ６５が設けられる。マイクロバンプ６５は、絶縁膜５７を貫いて、配線５０に接続される。

【0028】

例えば、図１に示すように、配線５０は、接続バンプ５３を介して配線１５に電気的に接続される。そして、図２に示すように、配線５０は、半導体チップＣ１の端子部ＴＰＢに接続される。ロジックチップ６０は、ＦＣバンプ６３を介してマイクロバンプ６５に接続され、さらに、マイクロバンプ６５を介して配線５０に電気的に接続される。

【0029】

図３は、実施形態に係る半導体装置１の構成を示すブロック図である。図３は、半導体チップＣ１～Ｃｎの機能層ＦＬの構成を模式的に示すブロック図である。機能層ＦＬは、例えば、ＮＡＮＤ型メモリ素子であり、メモリセルアレイＭＣＡと、制御回路ＤＲＣと、を含む。

【0030】

メモリセルアレイＭＣＡは、例えば、３次元配置された複数のメモリセルを含む。制御回路ＤＲＣは、例えば、ロウデコーダＲ／Ｄ、カラムデコーダＣ／Ｄ、データ制御回路ＤＣＣ、インターフェース回路Ｉ／Ｆおよび昇圧回路Ｕ／Ｃを介してメモリセルアレイＭＣＡを動作させる。インターフェース回路ＩＦは、例えば、図示しない配線を介してロジックチップ６０に接続され、コマンドおよびデータの送受信を行う。

【0031】

機能層ＦＬには、例えば、複数の異なる電圧が複数の共通端子ＣＴＥを介して供給される。例えば、複数の共通端子ＣＴＥの１つを介して電源電圧ＶＣＣが降圧回路Ｄ／Ｃに供給される。降圧回路Ｄ／Ｃは、機能層ＦＬ内の各回路ブロックに内部電圧ＶＤＤを供給する。また、複数の共通端子ＣＴＥの別の１つを介して昇圧電圧ＶＰＰが昇圧回路Ｕ／Ｃに供給される。昇圧回路Ｕ／Ｃは、例えば、メモリセルアレイＭＣＡに消去電圧ＶＥＲを供給し、ロウデコーダＲ／Ｄにプログラム電圧ＶＰＧを供給する。さらに、複数の共通端子ＣＴＥのさらなる別の１つを介してグランド電圧ＶＳＳが各ブロック回路に供給される。

【0032】

このように、積層体２０は、複数の共通端子ＣＴＥを有し、その上面には、複数の第１導体３０が配置される。複数の共通端子ＣＴＥの上端は、それぞれ第１導体３０に接続される。そして、接続ワイヤ４０および第１導体３０を介して、複数の配線１５から複数の共通端子ＣＴＥにそれぞれ複数の異なる電圧が供給される。
実施形態に係る接続導体は、接続ワイヤ４０に限定されるものではなく、配線１５と積層体２０の上面に設けられた第１導体３０とを、積層体２０の外側で電気的に接続するものであれば良い。そのような例として、ＴＡＢ（Taped Automated Bonding）もしくはＶＣＩ（Vertical Circuit Interconnection）を挙げることができる。

【0033】

図４（ａ）～図５（ｃ）を参照して、実施形態に係る半導体装置１の製造方法を説明する。図４（ａ）～図５（ｃ）は、半導体チップＣ１～Ｃｎの製造過程を示す模式断面図である。

【0034】

図４（ａ）は、半導体チップＣ１～Ｃｎに共通の工程を示す模式図である。図４（ａ）に示すように、半導体基板ＳＳの上に機能層ＦＬを形成する。半導体基板ＳＳは、例えば、シリコン基板である。機能層ＦＬは、例えば、ＮＡＮＤ型メモリ素子であり、端子部ＴＰを含む。端子部ＴＰは、ＮＡＮＤ型メモリ素子を外部回路に接続する端子を含む。

【0035】

図４（ｂ）は、半導体チップＣ２～Ｃｎに共通の工程を示す模式図である。図４（ｂ）に示すように、機能層ＦＬの上に絶縁膜７５を形成した後、コンタクトホールＣＨＦを形成する。絶縁膜７５は、例えば、シリコン酸化膜である。

【0036】

続いて、マイクロバンプ７３を機能層ＦＬの上に形成する。マイクロバンプ７３は、端子部ＴＰに接するように、コンタクトホールＣＨＦの内部に形成される。マイクロバンプ７３、例えば、ニッケル、銅、金、ハンダなどの金属を含む。

【0037】

図４（ｃ）は、半導体チップＣ１の製造過程を示す模式図である。図４（ｃ）に示すように、機能層ＦＬの上に絶縁膜５５を形成した後、コンタクトホールＣＨ２を形成する。絶縁膜５５は、例えば、シリコン酸化膜である。

【0038】

続いて、絶縁膜５５の上に配線５０を形成する。配線５０は、コンタクトホールＣＨ２の内部に延在し、端子部ＴＰＢに接するように形成される。配線５０は、例えば、タングステン、銅、アルミニウム等を含む金属配線である。

【0039】

図５（ａ）は、半導体チップＣ２～Ｃｎに共通の工程を示す模式図である。図５（ａ）に示すように、半導体基板ＳＳの裏面側を研削もしくは研磨することにより、半導体基板ＳＳを薄層化する。半導体基板ＳＳは、例えば、２０マイクロメータ（μｍ）程度の厚さに薄層化される。

【0040】

図５（ｂ）は、半導体チップＣ２～Ｃｎ－１に共通の工程を示す模式図である。図５（ｂ）に示すように、半導体基板ＳＳの裏面から端子部ＴＰに連通するバイアホールＶＨを形成した後、バイアホールＶＨの内壁および半導体基板ＳＳの裏面を覆う絶縁膜２３を形成する。絶縁膜２３は、バイアホールＶＨの底面に端子部ＴＰを露出させるように形成される。絶縁膜２３は、例えば、シリコン酸化膜である。

【0041】

続いて、バイアホールＶＨの内部に貫通電極２１を形成する。貫通電極２１は、バイアホールＶＨの底面において端子部ＴＰに接するように形成される。また、貫通電極２１は、絶縁膜２３により半導体基板ＳＳから電気的に絶縁される。貫通電極２１は、例えば、タングステン、ニッケル、銅、ハンダ等の金属を含み、直径３～５０μｍのサイズを有する。

【0042】

さらに、貫通電極２１の上にマイクロバンプ８０を形成する。マイクロバンプ８０は、絶縁膜２３を介して半導体基板ＳＳの裏面上に形成され、貫通電極２１に接する。マイクロバンプ８０は、絶縁膜２３により半導体基板ＳＳから電気的に絶縁される。マイクロバンプ８０は、例えば、ニッケル、銅、金、ハンダなどの金属を含む。マイクロバンプ８０は、例えば、直径５～５０μｍのサイズを有する。

【0043】

図５（ａ）および（ｂ）に示す工程は、半導体チップＣ１にも適用される。すなわち、図４（ｃ）に示す配線５０を形成した後、半導体基板ＳＳを薄層化し、端子部ＴＰＢにつながる貫通電極２１Ｂおよびマイクロバンプ８０を形成する（図２参照）。

【0044】

図５（ｃ）は、半導体チップＣｎの製造過程を示す模式図である。図５（ｃ）に示すように、半導体基板ＳＳを薄層化し、バイアホールＶＨを形成した後、バイアホールＶＨの内部に貫通電極２１Ｔを形成する。貫通電極２１Ｔは、機能層ＦＬの端子部ＴＰに接し、絶縁膜２３により半導体基板ＳＳから電気的に絶縁される。

【0045】

続いて、半導体基板ＳＳの裏面上に絶縁膜９３を形成する。絶縁膜９３は、例えば、ポリイミドなどの樹脂を含む。続いて、貫通電極２１Ｔに連通するようにコンタクトホールＣＨ２を形成した後、配線３３を絶縁膜９３の上に形成する。配線３３は、コンタクトホールＣＨ１の内部に延在し、貫通電極２１Ｔに接するように形成される。配線３３は、例えば、ニッケル、銅、アルミニウム、金などを含む金属配線である。

【0046】

さらに、配線３３および絶縁膜９３を覆う絶縁膜９５を形成した後、マイクロバンプ３５を形成する（図２参照）。絶縁膜９５は、例えば、ポリイミドなどの樹脂を含む。マイクロバンプ３５は、例えば、ニッケル、銅、アルミニウム、金などを含む。

【0047】

積層体２０は、例えば、半導体チップＣ１～Ｃｎを、マイクロバンプ８０を介して順にフリップチップボンディングすることにより形成される（図１参照）。マイクロバンプ８０は、半導体基板ＳＳの裏面上に、例えば、１０～１００μｍのピッチで配置される。

【0048】

貫通電極２１は、共通端子ＣＴＥに含まれるもの以外に複数設けられ、各半導体チップの機能層ＦＬに含まれる回路を相互に接続する。貫通電極２１は、半導体基板ＳＳの裏面に沿って、例えば、１０～１００μｍのピッチで配置される。また、マイクロバンプ７３および８０は、例えば、直径５０～２００μｍのサイズを有し、１００～５００μｍのピッチで半導体基板ＳＳの裏面上に配置される。

【0049】

さらに、積層体２０の下面側にロジックチップ６０をフリップチップボンディングした後、積層体２０を接続バンプ５３を介してベース部材１０の上にボンディングする。続いて、接続ワイヤ４０を配線１５および第１導体３０にボンディングした後、積層体２０、ロジックチップ６０および接続ワイヤ４０を樹脂封止する。接続ワイヤ４０は、例えば、金、アルミニウム、銀などの金属を含む。

【0050】

上記の実施例は例示であり、実施形態はこれらに限定される訳ではない。例えば、積層体２０に含まれる半導体チップＣ１～Ｃｐ（ｐ＜ｎ）に、共通端子ＣＴＥの下端から外部電圧を供給し、半導体チップＣｐ＋１～Ｃｎには、接続ワイヤ４０を介して共通端子ＣＴＥの上端から外部電圧を供給する形態であっても良い。例えば、積層体２０に含まれる複数の半導体チップのうちの上半分に対して、共通端子ＣＴＥの上端から電圧を供給し、下半分の半導体チップに対して、共通端子ＣＴＥの下端から電圧を供給する構成としても良い。この場合、共通端子ＣＴＥは、積層体２０の上半分中に設けられる部分と、下半分に設けられる部分と、の間で電気的に分離される。

【0051】

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

【符号の説明】

【0052】

１…半導体装置、 １０…ベース部材、 １１…コア部材、 １３…コンタクトパッド、 １５、３３、５０…配線、 １７…内部配線、 １９…層間絶縁膜、 ２０…積層体、 ２１、２１Ｂ、２１Ｔ…貫通電極、 ２１ＴＥ…上端、 ２３、５５、５７、７５、９３、９５…絶縁膜、 ３０…第１導体、 ３５、６５、７３、８０…マイクロバンプ、 ４０…接続ワイヤ、 ５３…接続バンプ、 ６０…ロジックチップ、 ６３…ＦＣバンプ、 ７０…接続部材、 ９０…樹脂部材、 Ｃ１～Ｃｎ…半導体チップ、 ＦＬ…機能層、 ＴＰ、ＴＰＢ…端子部、 ＳＳ…半導体基板、 ＣＨ１、ＣＨ２、ＣＨＦ…コンタクトホール、 ＶＨ…バイアホール、 ＭＣＡ…メモリセルアレイ、 Ｃ／Ｄ…カラムデコーダ、 Ｒ／Ｄ…ロウデコーダ、 Ｄ／Ｃ…降圧回路、 Ｕ／Ｃ…昇圧回路、 ＤＣＣ…データ制御回路、 ＤＲＣ…制御回路、 Ｉ／Ｆ…インターフェース回路、 ＣＴＥ…共通端子、 ＶＣＣ…電源電圧、 ＶＤＤ…内部電圧、 ＶＰＰ…昇圧電圧、 ＶＳＳ…グランド電圧

【図1】

【図2】

【図3】

【図4】

【図5】