(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2022-09-22
(45)【発行日】2022-10-03
(54)【発明の名称】固体撮像素子
(51)【国際特許分類】
H04N 5/374 20110101AFI20220926BHJP
H04N 5/359 20110101ALI20220926BHJP
H04N 5/378 20110101ALI20220926BHJP
【ＦＩ】
H04N5/374
H04N5/359 800
H04N5/378
【請求項の数】
5
(21)【出願番号】P 2021001051
(22)【出願日】2021-01-06
(65)【公開番号】P2021164153
(43)【公開日】2021-10-11
【審査請求日】2021-01-06
(31)【優先権主張番号】63/003,558
(32)【優先日】2020-04-01
(33)【優先権主張国・地域又は機関】US
(73)【特許権者】
【識別番号】000005049
【氏名又は名称】シャープ株式会社
(74)【代理人】
【識別番号】110000338
【氏名又は名称】特許業務法人ＨＡＲＡＫＥＮＺＯ ＷＯＲＬＤ ＰＡＴＥＮＴ ＆ ＴＲＡＤＥＭＡＲＫ
(72)【発明者】
【氏名】牛永 健雄
(72)【発明者】
【氏名】森川 佳直
【審査官】橘 高志
(56)【参考文献】
【文献】特開２００８－２８３５５７（ＪＰ，Ａ）
【文献】特開２０１９－０５４３９９（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０４Ｎ ５／３７４
Ｈ０４Ｎ ５／３５９
Ｈ０４Ｎ ５／３７８
(57)【特許請求の範囲】
【請求項1】
入射光を光電変換する単位画素が複数配列された画素部と、複数の前記単位画素と接続された画素信号線から読み出されたアナログ信号の電位についてＡＤ変換するＡＤ変換回路と、
前記アナログ信号の電位におけるリセット電位が、所定の第１参照電位よりも高いか否か判別する判別回路と、を備え、
前記ＡＤ変換回路は、
カウント処理を行うカウンタ回路と、
前記判別回路の判別結果と、前記カウンタ回路から出力された第１出力結果と、の両方を保持する第１ラッチ回路と、を有していることを特徴とする固体撮像素子。
【請求項2】
前記ＡＤ変換回路は、前記アナログ信号の電位と、時間とともに変化するランプ波形の電位である第２参照電位と、を比較する比較回路をさらに備え、
前記アナログ信号の電位を第１カウント期間および前記第１カウント期間の後の第２カウント期間でＡＤ変換し、
前記カウンタ回路は、
前記第１カウント期間に行う第１カウント処理の初期値を負の値に設定し、
前記比較回路から出力された出力信号の変化をトリガとして前記第１カウント処理を停止し、
前記第１カウント処理の停止時の第１カウント値を、前記第２カウント期間に行う第２カウント処理の開始前に全ビット反転させ、
前記第２カウント期間に行う第２カウント処理の初期値として前記第１カウント値を全ビット反転させた値を用い、
前記第１ラッチ回路は、前記カウンタ回路から出力された第１カウント値の最上位ビットを保持し、
前記カウンタ回路から出力された前記第２カウント処理の停止時の第２カウント値を全ビット保持する第２ラッチ回路をさらに備えていることを特徴とする請求項１に記載の固体撮像素子。
【請求項3】
前記第１ラッチ回路から出力された前記判別結果および前記第１出力結果、ならびに、前記第２ラッチ回路から出力された第２出力結果のそれぞれが入力される後段処理ロジック回路をさらに備え、前記後段処理ロジック回路は、前記第１ラッチ回路から出力された前記判別結果に応じて、前記第２ラッチ回路から出力された前記第２出力結果、または、前記第２出力結果を前記後段処理ロジック回路でフルコードに置き換えた置換結果のいずれかを出力することを特徴とする請求項２に記載の固体撮像素子。
【請求項4】
入射光を光電変換する単位画素が複数配列された画素部と、
複数の前記単位画素と接続された画素信号線から読み出されたアナログ信号の電位におけるシグナル電位とリセット電位との差分に応じた電位、及び、所定の基準電位についてＡＤ変換するＡＤ変換回路と、
前記アナログ信号の電位における前記リセット電位が、所定の第１参照電位よりも高いか否か判別する判別回路と、を備え、
前記ＡＤ変換回路は、
カウント処理を行うカウンタ回路と、
前記判別回路の判別結果を保持する第１ラッチ回路と、を有していることを特徴とする固体撮像素子。
【請求項5】
前記判別回路は、前記リセット電位と前記所定の第１参照電位とを比較するコンパレータ回路で構成されていることを特徴とする請求項１から４のいずれか１項に記載の固体撮像素子。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、相補型金属酸化膜半導体（Complementary Metal Oxide Semiconductor：以下、ＣＭＯＳ）イメージセンサなどの固体撮像素子に関する。
【背景技術】
【0002】
従来のＣＭＯＳイメージセンサは、行列状に配置された単位画素毎に、浮遊拡散層およびアンプを有する。従来のＣＭＯＳイメージセンサは、画素配列を構成する一行分の単位画素を順次選択し、選択された単位画素の各行で生成されたアナログ信号を同時に列方向に読み出すような列並列出力型が主流になっている。列方向に読み出されたアナログ信号は、列毎にＡＤ（Analog-Digital）変換回路にてデジタル信号にＡＤ変換される。
【0003】
列並列出力型のＣＭＯＳイメージセンサに搭載されるＡＤ変換回路に関しても、従来からさまざまな構成ものが提案されている。中でも、初期状態のデータと信号蓄積後のデータとをそれぞれＡＤ変換し、ＡＤ変換後の各データを減算処理することによって、低ノイズ特性を実現した構成のＡＤ変換回路が主流になっている。
【0004】
前記の減算処理は、具体的にはデジタルＣＤＳ（Correlated Double Sampling：相関２重サンプリング）のことを指す。デジタルＣＤＳ（以下、デジタル的なＣＤＳ処理）は、画素におけるリセット状態の画素信号線電位をＡＤ変換したデジタル値と、シグナル状態の画素信号線電位をＡＤ変換したデジタル値との差分をとって単位画素毎のバラつきをキャンセルすることにより、列並列出力型のＣＭＯＳイメージセンサに搭載されるＡＤ変換回路の列毎のバラつきも合わせてキャンセルして、単位画素に入射した光に対応するデータだけを取り出す方法である。以下、デジタル的なＣＤＳ処理による減算処理の方式をデジタルＣＤＳ駆動方式と称す。リセット状態は、単位画素が初期化された状態であり、シグナル状態は、光が単位画素に入射した状態である。
【0005】
しかしながら、太陽光のように強烈な光が各単位画素に入射した場合、単位画素間の素子分離状態が保てず、結果、リセット状態が異常になる。リセット状態が異常になると、リセット状態とシグナル状態との差分も正しい結果とならない。そのため、本来太陽光等の強烈光が単位画素に入射すれば画像が白出力されなければならないところ、画像が黒出力されるという誤出力が生じてしまう（以下、画像の黒化現象）。
【0006】
上述のような画像の黒化現象を抑制すべく、例えば特許文献１には、無信号期間のリセット電圧を検出して強烈光が単位画素に入射したかどうかを判定し、強烈光入射時にのみ所定の処理を実行する固体撮像素子が開示されている。具体的には、特許文献１の固体撮像素子は、強烈光入射時にのみリセット電圧を無信号電圧に置き替える。あるいは、特許文献１の固体撮像素子は、電圧が低下する前の電圧をクリップしてリセット電圧として用いる。これらの処理のいずれかを実行することで、特許文献１の固体撮像素子は画像の黒化現象の抑制を図っている。また、特許文献２には、符号用のビットを用いることなく、負の初期値で動作するカウンタを用いたデジタルＣＤＳ駆動方式によるＡＤ変換をすることにより、画像の黒化現象の抑制を図りつつ、回路規模の縮小および消費電力の低減を実現した固体撮像素子が開示されている。
【先行技術文献】
【特許文献】
【0007】
【文献】特開２０００－２８７１３１号公報（２０００年１０月１３日公開）
【文献】特開２０１９－５４３９９号公報（２０１９年４月４日公開）
【発明の概要】
【発明が解決しようとする課題】
【0008】
しかしながら、特許文献１の固体撮像素子では、比較器の後段にパルス合成器、セレクタおよび電圧発生器などが備わっていることが必要であり、回路規模が大きくなってしまうという問題点がある。また、特許文献２に開示された技術は、デジタルＣＤＳ駆動方式の固体撮像素子において画像の黒化現象の抑制を実現するのには有効であるものの、ハイブリットＣＤＳ駆動方式の固体撮像素子においては必ずしも有効であるとは言えない。ここで、ハイブリットＣＤＳ駆動方式は、アナログ的なＣＤＳ処理とデジタル的なＣＤＳ処理とが組み合わさったＡＤ変換回路の駆動方式である。
【0009】
具体的には、ハイブリットＣＤＳ駆動方式におけるアナログ的なＣＤＳ処理では、単位画素におけるリセット状態の画素信号線電位と、シグナル状態の画素信号線電位との差分をアナログ的にとることにより、単位画素毎のバラつきをキャンセルする。また、ハイブリットＣＤＳ駆動方式におけるデジタル的なＣＤＳ処理では、ある基準電位をＡＤ変換したデジタル値と、前記画素信号線のアナログ的なＣＤＳ処理後の差分信号成分の電位をＡＤ変換したデジタル値との差分をとることにより、列並列出力型のＣＭＯＳイメージセンサに搭載されるＡＤ変換回路の列毎のバラつきをキャンセルする。ハイブリットＣＤＳ駆動方式は、上述した各処理によって、単位画素に入射した光に対応するデータだけを取り出す方式である。
【0010】
本発明の一態様は、前記の各問題点に鑑みて為されたものであり、その目的は、回路規模を小さくしつつ、デジタルＣＤＳ駆動方式およびハイブリットＣＤＳ駆動方式のいずれでも画像の黒化現象を抑制できる固体撮像素子を実現することにある。
【課題を解決するための手段】
【0011】
（１）本発明の一実施形態は、入射光を光電変換する単位画素が複数配列された画素部と、複数の前記単位画素と接続された画素信号線から読み出されたアナログ信号の電位についてＡＤ変換するＡＤ変換回路と、前記アナログ信号の電位におけるリセット電位が、所定の第１参照電位よりも高いか否か判別する判別回路と、を備え、前記ＡＤ変換回路は、カウント処理を行うカウンタ回路と、前記判別回路の判別結果と、前記カウンタ回路から出力された第１出力結果と、の両方を保持する第１ラッチ回路と、を有している、固体撮像素子。
【0012】
（２）また、本発明のある実施形態は、前記（１）の構成に加え、前記ＡＤ変換回路は、前記アナログ信号の電位と、時間とともに変化するランプ波形の電位である第２参照電位と、を比較する比較回路をさらに備え、前記アナログ信号の電位を第１カウント期間および前記第１カウント期間の後の第２カウント期間でＡＤ変換し、前記カウンタ回路は、前記第１カウント期間に行う第１カウント処理の初期値を負の値に設定し、前記比較回路から出力された出力信号の変化をトリガとして前記第１カウント処理を停止し、前記第１カウント処理の停止時の第１カウント値を、前記第２カウント期間に行う第２カウント処理の開始前に全ビット反転させ、前記第２カウント期間に行う第２カウント処理の初期値として前記第１カウント値を全ビット反転させた値を用い、前記第１ラッチ回路は、前記カウンタ回路から出力された第１カウント値の最上位ビットを保持し、前記カウンタ回路から出力された前記第２カウント処理の停止時の第２カウント値を全ビット保持する第２ラッチ回路をさらに備えている、固体撮像素子。
【0013】
（３）また、本発明のある実施形態は、前記（２）の構成に加え、前記第１ラッチ回路から出力された前記判別結果および前記第１出力結果、ならびに、前記第２ラッチ回路から出力された第２出力結果のそれぞれが入力される後段処理ロジック回路をさらに備え、前記後段処理ロジック回路は、前記第１ラッチ回路から出力された前記判別結果に応じて、前記第２ラッチ回路から出力された前記第２出力結果、または、前記第２出力結果を前記後段処理ロジック回路でフルコードに置き換えた置換結果のいずれかを出力する、固体撮像素子。（４）また、本発明のある実施形態は、入射光を光電変換する単位画素が複数配列された画素部と、複数の前記単位画素と接続された画素信号線から読み出されたアナログ信号の電位におけるシグナル電位とリセット電位との差分に応じた電位、及び、所定の基準電位についてＡＤ変換するＡＤ変換回路と、前記アナログ信号の電位における前記リセット電位が、所定の第１参照電位よりも高いか否か判別する判別回路と、を備え、前記ＡＤ変換回路は、カウント処理を行うカウンタ回路と、前記判別回路の判別結果を保持する第１ラッチ回路と、を有している、固体撮像素子。
【0014】
（５）また、本発明のある実施形態は、前記（１）から（４）のいずれかの構成に加え、前記判別回路は、前記リセット電位と前記所定の第１参照電位とを比較するコンパレータ回路で構成されている、固体撮像素子。
【発明の効果】
【0015】
本発明の一態様は、回路規模を小さくしつつ、デジタルＣＤＳ駆動方式およびハイブリットＣＤＳ駆動方式のいずれでも画像の黒化現象を抑制することができるという効果を奏する。
【図面の簡単な説明】
【0016】
【図1】本発明の実施形態１および２に係る固体撮像素子の構成例を示す回路図である。
【図2】単位画素の構成の一例としての、一般的な４トランジスタ構成（セレクト有型）を示す図である。
【図3】クランプ電位の制御例を示す図である。
【図4】本発明の実施形態１～３に係る固体撮像素子の第２比較回路の構成例を示す回路図である。
【図5】本発明の実施形態１に係る固体撮像素子の通常時の駆動例である。
【図6】本発明の実施形態１に係る固体撮像素子の異常時の駆動例である。
【図7】本発明の実施形態１に係る固体撮像素子の変形例の構成例を示す回路図である。
【図8】本発明の実施形態２に係る固体撮像素子の通常時の駆動例である。
【図9】本発明の実施形態２に係る固体撮像素子の異常時の駆動例である。
【図10】本発明の実施形態３に係る固体撮像素子の構成例を示す回路図である。
【図11】本発明の実施形態３に係る固体撮像素子のアナログ回路の構成例を示す回路図である。
【図12】本発明の実施形態３に係る固体撮像素子のＡＤ変換器の駆動例である。
【図13】本発明の実施形態３に係る固体撮像素子のＡＤ変換器の駆動例である。
【図14】本発明の実施形態３に係る固体撮像素子の変形例の構成例を示す回路図である。
【図15】デジタルＣＤＳ駆動方式およびハイブリットＣＤＳ駆動方式の従来の固体撮像素子の構成例を示す回路図である。
【図16】デジタルＣＤＳ駆動方式の従来の固体撮像素子の通常時における駆動例である。
【図17】デジタルＣＤＳ駆動方式の従来の固体撮像素子の異常時における駆動例である。
【図18】ハイブリッドＣＤＳ駆動方式の従来の固体撮像素子の通常時および異常時における駆動例である。
【発明を実施するための形態】
【0017】
本発明を実施するための形態について、以下に説明する。なお、説明の便宜上、先に説明した部材と同じ機能を有する部材については、同じ符号を付記し、その説明を繰り返さない場合がある。
【0018】
〔実施形態１〕
＜固体撮像素子１の構成＞
図１～図４に基づき、本発明の実施形態１に係る固体撮像素子１の構成について説明する。固体撮像素子１は、図１に示すように、画素部１０、垂直走査回路２０、水平走査回路３０、クランプ部４０、ＡＤ変換回路５０、黒化現象判定回路６０および後段処理ロジック回路７０を備えている。黒化現象判定回路６０は単位画素１２の画素列毎に備えられている。
＜固体撮像素子１の構成＞
図１～図４に基づき、本発明の実施形態１に係る固体撮像素子１の構成について説明する。固体撮像素子１は、図１に示すように、画素部１０、垂直走査回路２０、水平走査回路３０、クランプ部４０、ＡＤ変換回路５０、黒化現象判定回路６０および後段処理ロジック回路７０を備えている。黒化現象判定回路６０は単位画素１２の画素列毎に備えられている。
【0019】
（画素部１０および垂直走査回路２０）
画素部１０は、複数の単位画素１２がマトリックス状に配列された構成になっている。単位画素１２は、入射光をアナログ信号に光電変換する。同じ画素行方向に並んだ単位画素１２は、同じ配線２２を介して垂直走査回路２０に接続されており、垂直走査回路２０によって制御される。また、同じ画素列方向に並んだ単位画素１２は、同じ画素信号線３２に接続されている。単位画素１２から出力されたアナログ信号は、画素信号線３２を通じてＡＤ変換回路５０へ転送される。
画素部１０は、複数の単位画素１２がマトリックス状に配列された構成になっている。単位画素１２は、入射光をアナログ信号に光電変換する。同じ画素行方向に並んだ単位画素１２は、同じ配線２２を介して垂直走査回路２０に接続されており、垂直走査回路２０によって制御される。また、同じ画素列方向に並んだ単位画素１２は、同じ画素信号線３２に接続されている。単位画素１２から出力されたアナログ信号は、画素信号線３２を通じてＡＤ変換回路５０へ転送される。
【0020】
なお、単位画素１２は、３トランジスタ構成、４トランジスタ構成、グローバルシャッタ画素構成等の一般的な構成をとり得る。本実施形態では、単位画素１２のとり得る構成の一例として図２に示す４トランジスタ構成について説明する。図２の単位画素１２は、４つのトランジスタで構成されるＣＭＯＳイメージセンサの単位画素である。
【0021】
図２の単位画素１２は、光電変換素子として例えばフォトダイオード２００を有している。図２の単位画素１２は、１個のフォトダイオード２００に対して、転送素子としての転送トランジスタ２０１、リセット素子としてのリセットトランジスタ２０２、増幅トランジスタ２０３および選択トランジスタ２０４を能動素子として有する。
【0022】
フォトダイオード２００は、入射光をその光量に応じた量の電荷（ここでは電子）に光電変換する。転送トランジスタ２０１は、フォトダイオード２００と、出力ノードとしてのフローティングディフュージョンＦＤとの間に接続されている。転送トランジスタ２０１は、転送制御線ＬＴＸを通じてそのゲート（転送ゲート）に駆動信号ＴＸが与えられることで、フォトダイオード２００で光電変換された電子をフローティングディフュージョンＦＤに転送する。
【0023】
リセットトランジスタ２０２は、電源ラインＰＶＤＤとフローティングディフュージョンＦＤとの間に接続されている。リセットトランジスタ２０２は、リセット制御線ＬＲＳＴを通してそのゲートにリセットＲＳＴが与えられることで、フローティングディフュージョンＦＤの電位を電源ラインＰＶＤＤの電位にリセットする。
【0024】
フローティングディフュージョンＦＤには、増幅トランジスタ２０３のゲートが接続されている。増幅トランジスタ２０３は、選択トランジスタ２０４を介して画素信号線２０５に接続され、画素部１０外の定電流源とソースフォロアを構成している。そして、選択制御線ＬＳＥＬを通して制御信号（アドレス信号またはセレクト信号）ＳＥＬが選択トランジスタ２０４のゲートに与えられ、選択トランジスタ２０４がオンする。
【0025】
選択トランジスタ２０４がオンすると、増幅トランジスタ２０３はフローティングディフュージョンＦＤの電位を増幅してその電位に応じた電圧を画素信号線２０５に出力する。画素信号線２０５を通じて、各単位画素１２から出力された電圧は、画素信号読み出し部としてのＡＤ変換回路５０（図１参照）に出力される。
【0026】
これらの一連の動作は、例えば転送トランジスタ２０１、リセットトランジスタ２０２、および選択トランジスタ２０４の各ゲートが行単位で接続されていることから、１行分の各単位画素１２について同時並列的に行われる。図２の単位画素１２に配線されているリセット制御線ＬＲＳＴ、転送制御線ＬＴＸ、および選択制御線ＬＳＥＬが一組として画素配列の各行単位で配線されている。これらのリセット制御線ＬＲＳＴ、転送制御線ＬＴＸ、および選択制御線ＬＳＥＬは、画素駆動部としての垂直走査回路２０（図１参照）により駆動される。
【0027】
（クランプ部４０）
クランプ部４０は、後述する第２比較回路５４のオートゼロ期間において、画素信号線３２から読み出したアナログ信号の電位ＶＳＩＧが所定値以下にならないようクランプする。第２比較回路５４のオートゼロ期間とは、第２比較回路５４の入出力をショートして、第２比較回路５４のオフセットをキャンセルする期間である。第２比較回路５４のオートゼロ期間の間、画素信号線３２をクランプすることにより、後述するデジタルＣＤＳ駆動方式では、第１ＡＤ変換期間において、強烈光の受光等により前記の電位ＶＳＩＧが低下することを検出することができる。
クランプ部４０は、後述する第２比較回路５４のオートゼロ期間において、画素信号線３２から読み出したアナログ信号の電位ＶＳＩＧが所定値以下にならないようクランプする。第２比較回路５４のオートゼロ期間とは、第２比較回路５４の入出力をショートして、第２比較回路５４のオフセットをキャンセルする期間である。第２比較回路５４のオートゼロ期間の間、画素信号線３２をクランプすることにより、後述するデジタルＣＤＳ駆動方式では、第１ＡＤ変換期間において、強烈光の受光等により前記の電位ＶＳＩＧが低下することを検出することができる。
【0028】
クランプ部４０は、図１に示すように、クランプ電圧生成器４２、および単位画素１２の列毎に設けられたスイッチ部４４を含んでいる。スイッチ部４４は、第２比較回路５４のオートゼロ期間、もしくは前記のオートゼロ期間の前後を含む期間において、クランプ電圧生成器４２を画素信号線３２に接続させる。オートゼロ期間以外の期間では、スイッチ部４４は、クランプ電圧生成器４２を画素信号線３２に接続させないよう動作する。
【0029】
クランプ電圧生成器４２は、クランプ部４０のクランプ電位ＶＣＬＡＭＰを、リセット電位より高く、画素部１０の電源電圧より低くなるように生成する。クランプ部４０のクランプ電位ＶＣＬＡＭＰをこのように生成するのは、図３に示すように、ランプ信号の波形で表される第２参照電位ＶＲＡＭＰを高い電位から低い電位へ変化させているためである。第２参照電位ＶＲＡＭＰの詳細については後述する。
【0030】
ここで、画素信号線３２から読み出されたアナログ信号の電位ＶＳＩＧには、リセット電位およびシグナル電位の２つの異なる電位がある。本実施形態では、リセット電位とは、画素信号線３２から読み出されたアナログ信号の電位ＶＳＩＧにおける、第１カウント期間でＡＤ変換される電位を指す。また本実施形態では、シグナル電位とは、前記アナログ信号の電位ＶＳＩＧにおける、第２カウント期間でＡＤ変換される電位を指す。
【0031】
また、クランプ電位ＶＣＬＡＭＰは、ＡＤ変換回路５０でのＡＤ変換における基準電位の役割をする。つまり、第１カウント期間および第１カウント期間の後の第２カウント期間において、画素信号線３２から読み出されたアナログ信号の電位ＶＳＩＧとクランプ電位ＶＣＬＡＭＰとの電位差が、ＡＤ変換回路５０によってＡＤ変換される。ここで、電位ＶＳＩＧとクランプ電位ＶＣＬＡＭＰとの電位差は、電位ＶＳＩＧのリセット電位とクランプ電位ＶＣＬＡＭＰとの第１電位差ΔＶＲと、電位ＶＳＩＧのシグナル電位とクランプ電位ＶＣＬＡＭＰとの第２電位差ΔＶＳと、で構成される。このため、第１カウント期間のカウント結果にも、第２カウント期間のカウント結果にも、それぞれオフセット値が含まれている。なお、カウント結果の詳細については後述する。
【0032】
また、クランプ電圧生成器４２は、図３に示すように、クランプ部４０のクランプ電位ＶＣＬＡＭＰをランプ信号の波形の傾きに応じて変化させる。クランプ電位ＶＣＬＡＭＰを変化させることなくランプ信号の波形の傾きを小さくする場合、ＡＤ変換回路５０が、第１電位差ΔＶＲおよび第２電位差ΔＶＳをＡＤ変換しようとすると、第２比較回路５４の判定時間が長くなる。そのため、カウント結果のオフセット値が増加する。
【0033】
そこで、ランプ信号の傾きに応じてクランプ電位ＶＣＬＡＭＰを変化させることにより、カウント結果のオフセット値を一定にすることができる。カウント結果のオフセット値を一定にすることにより、カウント結果のオフセット値が増加し過ぎて、強烈光の受光等があったか否かの判定を誤ることを低減することができる。
【0034】
クランプ電圧生成器４２は、クランプ部４０のクランプ電位ＶＣＬＡＭＰを、当該クランプ電位ＶＣＬＡＭＰとリセット電位との第１電位差ΔＶＲがランプ波形の傾きに比例するように変化させる。カウント結果のオフセット値はクランプ電位ＶＣＬＡＭＰと関係している。そのため、クランプ電圧生成器４２は、クランプ部４０のクランプ電位ＶＣＬＡＭＰを前記のように変化させることにより、リセット電位とクランプ電位ＶＣＬＡＭＰとの第１電位差ΔＶＲに応じてカウント結果のオフセット値を増減させることができる。
【0035】
（ＡＤ変換回路５０および水平走査回路３０）
ＡＤ変換回路５０は、単位画素１２の列毎に、画素信号線３２を通じて転送されたアナログ信号をＡＤ変換してデジタル信号を生成する。具体的には、ＡＤ変換回路５０は、画素信号線３２を通じて転送された第１電位差ΔＶＲおよび第２電位差ΔＶＳのアナログ信号を、第１カウント期間および第１カウント期間の後の第２カウント期間でそれぞれＡＤ変換する。第１カウント期間および第２カウント期間の詳細については後述する。ＡＤ変換回路５０は、図１に示すように、ランプ生成器５２、第２比較回路５４およびカウンタラッチ回路５６を有している。
ＡＤ変換回路５０は、単位画素１２の列毎に、画素信号線３２を通じて転送されたアナログ信号をＡＤ変換してデジタル信号を生成する。具体的には、ＡＤ変換回路５０は、画素信号線３２を通じて転送された第１電位差ΔＶＲおよび第２電位差ΔＶＳのアナログ信号を、第１カウント期間および第１カウント期間の後の第２カウント期間でそれぞれＡＤ変換する。第１カウント期間および第２カウント期間の詳細については後述する。ＡＤ変換回路５０は、図１に示すように、ランプ生成器５２、第２比較回路５４およびカウンタラッチ回路５６を有している。
【0036】
ランプ生成器５２は、時間とともに、具体的には基準クロックに対応して変化するランプ波形を生成する。第２比較回路５４は、画素信号線３２を通じて転送された第１電位差ΔＶＲおよび第２電位差ΔＶＳと、ランプ生成器５２で生成されたランプ波形の電位である第２参照電位ＶＲＡＭＰと、を比較する。第２比較回路５４は本発明に係る比較回路の一例であり、単位画素１２の列毎に設けられている。
【0037】
本実施形態では、第２比較回路５４のとり得る回路構成の一例として、図４に示す回路構成について説明する。図４には、第２比較回路５４に加えて、信号ＶＳＩＧもしくはＶＡＤ＿ＳＩＧＩＮおよび第２参照電位ＶＲＡＭＰの入力コンデンサＣＩＮも合わせて示されている。具体的には、固体撮像素子１が図１および後述の図７に示す回路構成であれば、画素信号線３２の出力に相当する信号ＶＳＩＧが入力される。一方、後述の図１０および図１４に示す、実施形態３に係る固体撮像素子３の回路構成であれば、後述のアナログ回路８０を介した画素信号線３２の出力に相当する信号ＶＡＤ＿ＳＩＧＩＮが入力される。
【0038】
図４において、ＡＶＤＤ、ＣＶＤＤ、ＣＧＮＤ、ＡＧＮＤはそれぞれ、アナログ電源電圧、コンパレータ部レギュレータ電圧、１ｓｔコンパレータグランド、アナロググランドである。ＣＭＰ＿ＲＥＧ＿ＶＧ１、ＣＭＰ＿ＲＥＧ＿ＶＧ２、ＸＡＺはそれぞれ、１ｓｔコンパレータ部レギュレータ電圧生成Ｔｒのゲート入力電圧、２ｎｄコンパレータ部レギュレータ電圧生成Ｔｒのゲート入力電圧、入出力ショート（オートゼロ）制御信号である。
【0039】
また、図４において、ＣＭＰ１ＳＴ＿ＶＢ１、ＣＭＰ１ＳＴ＿ＶＢ０、ＣＭＰ１ＳＴ＿ＥＮはそれぞれ、第１の１ｓｔコンパレータのテイルバイアス電流制御電圧、第２の１ｓｔコンパレータのテイルバイアス電流制御電圧、１ｓｔコンパレータのテイルバイアス電流オン／オフ制御信号である。ＣＭＰ２ＮＤ＿ＶＢ１、ＣＭＰ２ＮＤ＿ＶＢ０、ＣＭＰ２ＮＤ＿ＥＮはそれぞれ、第１の２ｎｄコンパレータのテイルバイアス電流制御電圧、第２の２ｎｄコンパレータのテイルバイアス電流制御電圧、２ｎｄコンパレータのテイルバイアス電流オン／オフ制御信号である。
【0040】
カウンタラッチ回路５６は、図１に示すように単位画素１２の列毎に設けられ、カウンタ回路５８およびラッチ回路５９を有している。カウンタ回路５８は、本実施形態ではデジタルＣＤＳ用のカウンタであり、カウント処理を行う。カウンタ回路５８は、第２比較回路５４から出力された出力信号の変化をトリガとしてカウント処理を開始および停止する。
【0041】
なお、カウンタ回路５８は、第２参照電位ＶＲＡＭＰの変化開始前もしくは開始後にカウント処理を開始するものであってもよい。また、カウンタ回路５８は、前記出力信号の変化をトリガとしてカウント処理を停止する。具体的には、第２比較回路５４が後述するクロック信号が変化しないように制御することで、カウンタ回路５８はカウント処理を停止する。
【0042】
また、カウンタ回路５８は、第１カウント期間において、カウント値が第１所定値になるまでカウント処理できる。さらに、カウンタ回路５８は、第２カウント期間において、カウント値が第２所定値になるまでカウント処理をすることができる。つまり、カウンタ回路５８は、第１所定値までカウントすることができ、第１所定値を超えるカウントができない。同様に、カウンタ回路５８は、第２所定値までカウントすることができ、第２所定値を超えるカウントができない。
【0043】
そのため、第１カウント期間において、カウント値が第１所定値になっても第２比較回路５４の出力変化がない場合、カウンタ回路５８はカウント処理を停止する。同様に、第２カウント期間において、カウント値が第２所定値となっても第２比較回路５４の出力変化がない場合、カウンタ回路５８はカウント処理を停止する。これにより、強烈光の受光等の異常が発生して第２比較回路５４から比較結果が出力されなくても、カウンタ回路５８はカウント処理を停止することができる。第１所定値は、第１ＡＤ変換期間の最大値（Ｄｒｍａｘ（図６参照））にすることができる。第２所定値は、第２ＡＤ変換期間の最大値（Ｄｓｍａｘ（図６参照））にすることができる。
【0044】
ここで、第１カウント期間における、カウンタ回路５８のカウント処理の開始から停止までの期間が第１ＡＤ変換期間となる。また、第２カウント期間における、カウンタ回路５８のカウント処理の開始から停止までの期間が第２ＡＤ変換期間となる。また、カウンタ回路５８が第１カウント期間においてカウント処理したカウント値が、第１ＡＤ変換期間のカウント結果となる。また、カウンタ回路５８が第２カウント期間においてカウント処理したカウント値が、第２ＡＤ変換期間のカウント結果となる。
【0045】
カウンタ回路５８は、第１カウント期間におけるカウント処理停止時のカウンタ回路５８の第１カウント値について、その最上位ビットを単位画素１２の列毎にラッチ回路５９に出力する。また、カウンタ回路５８は、第２カウント期間におけるカウント処理停止時の第２カウント値について、その全ビットを単位画素１２の列毎にラッチ回路５９に出力する。第１カウント値の最上位ビットおよび第２カウント値の全ビットの詳細については後述する。
【0046】
ラッチ回路５９は、後述する第１比較回路６２の比較結果およびカウンタ回路５８から出力された第１出力結果および第２カウント値の全ビットを保持する。第１出力結果には、カウンタ回路５８から単位画素１２の列毎に出力される第１カウント値の最上位ビットが含まれる。
【0047】
ラッチ回路５９は、図１に示すように、第１ラッチ回路５９１および第２ラッチ回路５９２を有している。第１ラッチ回路５９１は、第１比較回路６２の比較結果と、カウンタ回路５８から出力された第１出力結果、つまり単位画素１２の列毎の第１カウント値の最上位ビットと、を保持する。第２ラッチ回路５９２は、カウンタ回路５８から出力された単位画素１２の列毎の第２カウント値の全ビットを保持する。また、第１ラッチ回路５９１は第１センサアンプ６０１と接続されており、第２ラッチ回路５９２は、第２センサアンプ６０２と接続されている。
【0048】
なお、第１ラッチ回路５９１は、比較結果のみ保持して第１出力結果を保持しなくてもよい。つまり、第１ラッチ回路５９１は、比較結果および第１出力結果のうち、少なくとも比較結果を保持する回路であればよい。
【0049】
水平走査回路３０は、ＡＤ変換回路５０内でＡＤ変換され、ラッチ回路５９に保持された値を順次選択して読み出す。また、水平走査回路３０は、読み出し結果を第１センサアンプ６０１および第２センサアンプ６０２に出力する。具体的には、水平走査回路３０は、第１ラッチ回路５９１に保持された値を読み出して第１センサアンプ６０１に出力する。また、水平走査回路３０は、第２ラッチ回路５９２に保持された値を読み出して第２センサアンプ６０２に出力する。
【0050】
（黒化現象判定回路６０）
黒化現象判定回路６０は、固体撮像素子１に画像の黒化現象が生じるか否かを判定し、判定結果を保持する。黒化現象判定回路６０は、図１に示すように、参照電位生成器６１、第１比較回路６２およびラッチ回路５９を有している。参照電位生成器６１は、所定の第１参照電位ＶＢＳＲＥＦを生成する。第１参照電位ＶＢＳＲＥＦは、固体撮像素子１に画像の黒化現象が生じるか否かを判定する上での基準となる電位である。
黒化現象判定回路６０は、固体撮像素子１に画像の黒化現象が生じるか否かを判定し、判定結果を保持する。黒化現象判定回路６０は、図１に示すように、参照電位生成器６１、第１比較回路６２およびラッチ回路５９を有している。参照電位生成器６１は、所定の第１参照電位ＶＢＳＲＥＦを生成する。第１参照電位ＶＢＳＲＥＦは、固体撮像素子１に画像の黒化現象が生じるか否かを判定する上での基準となる電位である。
【0051】
第１比較回路６２は、本発明に係る判別回路の一例であり、本実施形態以下の各実施形態ではコンパレータ回路で構成されている。第１比較回路６２は、画素信号線３２から読み出したアナログ信号の電位ＶＳＩＧのうちのリセット電位と、第１参照電位ＶＢＳＲＥＦとを比較する。なお、第１比較回路６２は、コンパレータ回路で構成されていなくてもよい。第１比較回路６２は、リセット電位が第１参照電位ＶＢＳＲＥＦよりも高いか否かを判別できる回路であればどのような回路でもよい。
【0052】
比較の結果、リセット電位が第１参照電位ＶＢＳＲＥＦよりも低ければ、第１比較回路６２は、リセット電位に異常、つまり固体撮像素子１に異常が発生したと判定する。このように判定するのは、リセット電位が、通常時は単位画素１２の電源電圧とリセットトランジスタ２０２（図２参照）の閾値電位とで決まる電位であるところ、異常時は単位画素１２から飽和信号が出力されたように電位が下がるためである。
【0053】
固体撮像素子１に異常が発生したと判定した場合、第１比較回路６２は、固体撮像素子１に画像の黒化現象が生じたものと見做す。一方、リセット電位が第１参照電位ＶＢＳＲＥＦ以上であれば、第１比較回路６２は、リセット電位が通常、つまり固体撮像素子１が通常であると判定する。ラッチ回路５９は、第１比較回路６２から出力された比較結果を保持する。第１比較回路６２の比較結果は、本発明に係る判別結果の一例であり、具体的には第１ラッチ回路５９１に保持される。
【0054】
（後段処理ロジック回路７０）
後段処理ロジック回路７０には、ラッチ回路５９から出力された第１比較回路６２の比較結果、カウンタ回路５８の第１出力結果および第２出力結果が入力される。第２出力結果は、具体的には、第２ラッチ回路５９２から出力される単位画素１２の出力信号である。また、後段処理ロジック回路７０は、ラッチ回路５９から出力された第１比較回路６２の比較結果に応じて、ラッチ回路５９から出力された第２出力結果、または、第２出力結果を自回路でフルコード（白）に置き換えた置換結果のいずれかを出力する。
後段処理ロジック回路７０には、ラッチ回路５９から出力された第１比較回路６２の比較結果、カウンタ回路５８の第１出力結果および第２出力結果が入力される。第２出力結果は、具体的には、第２ラッチ回路５９２から出力される単位画素１２の出力信号である。また、後段処理ロジック回路７０は、ラッチ回路５９から出力された第１比較回路６２の比較結果に応じて、ラッチ回路５９から出力された第２出力結果、または、第２出力結果を自回路でフルコード（白）に置き換えた置換結果のいずれかを出力する。
【0055】
具体的には、第１比較回路６２によってリセット電位が通常と判定された場合、後段処理ロジック回路７０は、第２ラッチ回路５９２が保持していた第２出力結果をそのままを出力する。一方、第１比較回路６２によってリセット電位が異常と判定された場合、後段処理ロジック回路７０は、第２ラッチ回路５９２が保持していた第２出力結果をフルコードに置き換えて出力する。後段処理ロジック回路７０からの出力結果が、固体撮像素子１としての出力となる。
【0056】
＜固体撮像素子１の駆動例＞
図５および図６、ならびに、図１５～図１７に基づき、固体撮像素子１の駆動例について、従来の固体撮像素子１００と対比しつつ説明する。図１５に示す従来の固体撮像素子１００は、黒化現象判定回路６０を構成する参照電位生成器６１および第１比較回路６２を備えていない点以外は固体撮像素子１と同一の構成であるものとする。また、従来の固体撮像素子１００は、デジタルＣＤＳ駆動方式である。
図５および図６、ならびに、図１５～図１７に基づき、固体撮像素子１の駆動例について、従来の固体撮像素子１００と対比しつつ説明する。図１５に示す従来の固体撮像素子１００は、黒化現象判定回路６０を構成する参照電位生成器６１および第１比較回路６２を備えていない点以外は固体撮像素子１と同一の構成であるものとする。また、従来の固体撮像素子１００は、デジタルＣＤＳ駆動方式である。
【0057】
（通常時の駆動例）
図５および図１６に示すように、従来の固体撮像素子１００、固体撮像素子１ともに、カウンタ回路５８は、第１カウント期間に行う第１カウント処理の初期値を、負の値（－Ｄｉ）に設定する。次に、カウンタ回路５８は、リセット電位を読み出し（図５および図１６中の「Ｒｅｓｅｔ Ｒｅａｄ」）第１ＡＤ変換期間においてリセット電位をＡＤ変換する（図５および図１６中の「Ｒｅｓｅｔ ＡＤ」）。
図５および図１６に示すように、従来の固体撮像素子１００、固体撮像素子１ともに、カウンタ回路５８は、第１カウント期間に行う第１カウント処理の初期値を、負の値（－Ｄｉ）に設定する。次に、カウンタ回路５８は、リセット電位を読み出し（図５および図１６中の「Ｒｅｓｅｔ Ｒｅａｄ」）第１ＡＤ変換期間においてリセット電位をＡＤ変換する（図５および図１６中の「Ｒｅｓｅｔ ＡＤ」）。
【0058】
次に、従来の固体撮像素子１００、固体撮像素子１ともに、カウンタ回路５８は、リセット電位に対応した第１カウント処理を行い、第２比較回路５４から出力された出力信号の変化をトリガとして第１カウント処理を停止する。次に、第１ラッチ回路５９１は、カウンタ回路５８が第１カウント処理の停止時に得た第１カウンタ値（－Ｄｉ＋Ｄｒ）について、当該第１カウンタ値およびその最上位ビットを保持する。通常時では、第１カウンタ値は必ず負の値になるため、第１ラッチ回路５９１に保持される最上位ビットは必ず１になる。
【0059】
次に、従来の固体撮像素子１００、固体撮像素子１ともに、カウンタ回路５８は、第１カウント値を全ビット反転した値（Ｄｉ－Ｄｒ－１）を、第２カウント期間に行う第２カウント処理の初期値とする。この間に、カウンタ回路５８はシグナル電位を読み出す（図５および図１６中の「Ｓｉｇｎａｌ Ｒｅａｄ」）。次に、カウンタ回路５８は、第２ＡＤ変換期間においてシグナル電位をＡＤ変換する（図５および図１６中の「Ｓｉｇｎａｌ
ＡＤ」）。
ＡＤ」）。
【0060】
次に、カウンタ回路５８は、シグナル電位に対応した第２カウント処理を行い、第２比較回路５４から出力された出力信号の変化をトリガとして第２カウント処理を停止する。次に、第２ラッチ回路５９２は、カウンタ回路５８が第２カウント処理の停止時に得た第２カウント値（Ｄｉ－Ｄｒ－１＋Ｄｓ）について、その全ビットを保持する。
【0061】
第２カウント値（Ｄｉ－Ｄｒ－１＋Ｄｓ）は、第１カウント処理の初期値と第１ＡＤ変換期間でカウントアップされた値とを加算した値を反転した値（－（－Ｄｉ＋Ｄｒ）－１）に、第２ＡＤ変換期間でカウントアップされた値（Ｄｓ）を加算した値になる。つまり、第２カウント値は、従来の固体撮像素子１００、固体撮像素子１ともに、リセット電位とシグナル電位との差分と、反転した第１カウント処理の初期値とを加算した値になる。
【0062】
ここで、従来の固体撮像素子１００には黒化現象判定回路６０を構成する参照電位生成器６１および第１比較回路６２がない。そのため、リセット電位が通常であることは、図１６に示すようにカウンタ回路５８が第１カウント処理を停止して第１カウント値の最上位ビットを第１ラッチ回路５９１に出力するまで判らない（図１６中の「カウンタ最上位ビット出力」参照）。
【0063】
一方、固体撮像素子１には黒化現象判定回路６０があることから、リセット電位が通常であることは、図５に示すように第１比較回路６２が比較結果をラッチ回路５９に出力することによっても判明する（図５中の「比較回路出力（黒化現象判定用）」参照）。そのため、固体撮像素子１は、リセット信号が通常であることを第１カウント値の最上位ピットだけでなく第１比較回路６２の比較結果でも判定できる。
【0064】
（異常時の駆動例）
従来の固体撮像素子１００、固体撮像素子１ともに、前提として、第１ＡＤ変換期間の最大値（Ｄｒｍａｘ）は、第１カウント処理の初期値が－Ｄｉ（Ｄｉ：自然数）の場合、１クロックを単位としてＤｉ＋１以上にすることができる。すなわち、異常時の第１カウント値は、最大でＤｒｍａｘになり得る。
従来の固体撮像素子１００、固体撮像素子１ともに、前提として、第１ＡＤ変換期間の最大値（Ｄｒｍａｘ）は、第１カウント処理の初期値が－Ｄｉ（Ｄｉ：自然数）の場合、１クロックを単位としてＤｉ＋１以上にすることができる。すなわち、異常時の第１カウント値は、最大でＤｒｍａｘになり得る。
【0065】
図６および図１７に示すように、従来の固体撮像素子１００、固体撮像素子１ともに、異常時には第２比較回路５４の出力が変化しない（図６および図１７中の「Ｒｅｓｅｔ Ｒｅａｄ」から「Ｓｉｇｎａｌ ＡＤ」までの期間）。したがって、カウンタ回路５８は、第１ＡＤ変換期間の最大値（Ｄｒｍａｘ）となるまで第１カウント処理を行う。最大値（Ｄｒｍａｘ）の絶対値はＤｉ以上であるため、第１カウント値は０以上となる。そのため、第１ラッチ回路５９１に保持される第１カウンタ値の最上位ビットは０となる。
【0066】
ここで、従来の固体撮像素子１００には黒化現象判定回路６０を構成する参照電位生成器６１および第１比較回路６２がない。そのため、リセット電位が異常であることは、図１７に示すようにカウンタ回路５８が第１カウント処理を停止して第１カウント値の最上位ビットを第１ラッチ回路５９１に出力するまで判らない（図１７中の「カウンタ最上位ビット出力」参照）。
【0067】
一方、固体撮像素子１には黒化現象判定回路６０があることから、リセット電位が異常であることは、図６に示すように第１比較回路６２が比較結果をラッチ回路５９に出力することによっても判明する（図６中の「比較回路出力（黒化現象判定用）」参照）。そのため、固体撮像素子１は、リセット信号が異常であることを第１カウント値の最上位ピットだけでなく第１比較回路６２の比較結果でも判定できる。以上のことから、固体撮像素子１は、従来の固体撮像素子１００に比べてリセット電位が通常か異常かを精度高く判定することができる。
【0068】
＜変形例＞
固体撮像素子１の変形例としては、例えば図７に示すように、黒化現象判定回路６０に替えて黒化現象判定回路６０ａを備えた固体撮像素子１ａが想定される。なお、固体撮像素子１ａにおける黒化現象判定回路６０ａ以外の構成は、固体撮像素子１と同様である。黒化現象判定回路６０ａは、参照電位生成器６１、第１比較回路６２、ラッチ回路５９およびセレクタ６３を有している。
固体撮像素子１の変形例としては、例えば図７に示すように、黒化現象判定回路６０に替えて黒化現象判定回路６０ａを備えた固体撮像素子１ａが想定される。なお、固体撮像素子１ａにおける黒化現象判定回路６０ａ以外の構成は、固体撮像素子１と同様である。黒化現象判定回路６０ａは、参照電位生成器６１、第１比較回路６２、ラッチ回路５９およびセレクタ６３を有している。
【0069】
セレクタ６３は、カウンタ回路５８と接続されており、カウンタ回路５８から出力された第１黒化現象判定フラグを取得する。また、セレクタ６３は、第１比較回路６２とも接続されており、第１比較回路６２から出力された比較結果（第２黒化現象判定フラグ）を取得する。セレクタ６３は、第１黒化現象判定フラグおよび比較結果（第２黒化現象判定フラグ）を、固体撮像素子１ａの駆動モードおよび状況に応じて適宜選択することができる。
【0070】
固体撮像素子１の他の変形例としては、図示しないものの、参照電位生成器６１、第１比較回路６２およびラッチ回路５９（以上、図１参照）に加えてＦＥＴ（電界効果トランジスタ）を有する黒化現象抑制回路を備えた固体撮像素子も想定される。なお、他の変形例に係る固体撮像素子における黒化現象抑制回路以外の構成は、固体撮像素子１と同様である。
【0071】
ラッチ回路５９は、第１比較回路６２の比較結果を保持するとともに、リセット電位のサンプリング期間にＦＥＴのゲートを制御する。ＦＥＴは、第１比較回路６２の比較結果に応じたゲート電圧がラッチ回路５９から入力されることにより、ゲートが制御される。具体的には、正常である旨の比較結果がラッチ回路５９に保持された場合、ＦＥＴはラッチ回路５９によってゲートの動作がオフにされる。一方、異常である旨の比較結果がラッチ回路５９に保持された場合、ＦＥＴはラッチ回路５９によってゲートの動作がオンにされる。ゲートの動作がオンになると、画素信号線３２（図１参照）から読み出されたアナログ信号の電位ＶＳＩＧが、リセット電位以上かつ画素部１０（図１参照）の電源電圧以下の電位になるよう吊り上げられる。これにより、他の変形例に係る固体撮像素子の異常時にリセット電位が第１参照電位ＶＢＳＲＥＦよりも下がることを防ぐことができ、結果、画像の黒化現象を抑制することができる。
【0072】
〔実施形態２〕
＜固体撮像素子２の概要＞
本発明の実施形態２に係る固体撮像素子２の構成は、図１に示す本発明の実施形態１に係る固体撮像素子１の構成と同様である。また、固体撮像素子２の第２比較回路５４の構成は、図４に示す固体撮像素子１の第２比較回路５４の構成と同様である。後述する固体撮像素子３の第２比較回路５４の構成も、図４に示す固体撮像素子１の第２比較回路５４の構成と同様である。
＜固体撮像素子２の概要＞
本発明の実施形態２に係る固体撮像素子２の構成は、図１に示す本発明の実施形態１に係る固体撮像素子１の構成と同様である。また、固体撮像素子２の第２比較回路５４の構成は、図４に示す固体撮像素子１の第２比較回路５４の構成と同様である。後述する固体撮像素子３の第２比較回路５４の構成も、図４に示す固体撮像素子１の第２比較回路５４の構成と同様である。
【0073】
ＡＤ変換回路５０は、第１カウント期間の第１ＡＤ変換期間で基準電位、つまりクランプ電位ＶＣＬＡＭＰをＡＤ変換する。また、ＡＤ変換回路５０は、第２カウント期間の第２ＡＤ変換期間で、第２参照電位ＶＲＡＭＰを基準としたリセット電位とシグナル電位との差分である差分電位をＡＤ変換する。リセット電位、シグナル電位および差分電位のそれぞれは、アナログ的なＣＤＳ処理が施されている。
【0074】
さらに、ＡＤ変換回路５０は、第１ＡＤ変換期間でのＡＤ変換の結果および第２ＡＤ変換期間でのＡＤ変換の結果のそれぞれをデジタル的にＣＤＳ処理する。これにより、単位画素１２間のばらつきをアナログ的なＣＤＳ処理にて低減することができ、かつ、カラム毎の第１比較回路６２（コンパレータ回路）のばらつきをデジタル的なＣＤＳ処理にて低減することができる。なお、アナログ的なＣＤＳ処理は、第１比較回路６２内の差動入力部にあるキャパシタおよびＡＺスイッチ（ともに不図示）の動作を制御して駆動方法を変更することにより実現できる。
【0075】
＜固体撮像素子２の駆動例＞
図８、図９、図１５および図１８に基づいて、固体撮像素子２の駆動例について、図１５に示す従来の固体撮像素子１０１と対比しつつ説明する。従来の固体撮像素子１０１は、黒化現象判定回路６０を構成する参照電位生成器６１および第１比較回路６２を備えていない点以外は固体撮像素子２と同一の構成であるものとする。
図８、図９、図１５および図１８に基づいて、固体撮像素子２の駆動例について、図１５に示す従来の固体撮像素子１０１と対比しつつ説明する。従来の固体撮像素子１０１は、黒化現象判定回路６０を構成する参照電位生成器６１および第１比較回路６２を備えていない点以外は固体撮像素子２と同一の構成であるものとする。
【0076】
従来の固体撮像素子１０１、固体撮像素子２ともに、図８、図９および図１８に示すように、第１ラッチ回路５９１が第１カウンタ値（－Ｄｉ＋Ｄｒ）およびその最上位ビットを保持する点は、実施形態１と同様である。また、通常時において、第１ラッチ回路５９１に保持される最上位ビットが必ず１になる点についても、実施形態１と同様である。さらに、従来の固体撮像素子１０１、固体撮像素子２ともに、第２ラッチ回路５９２が第２カウント値（Ｄｉ－Ｄｒ－１＋Ｄｓ）の全ビットを保持する点についても、実施形態１と同様である。
【0077】
ここで、従来の固体撮像素子１０１、固体撮像素子２ともに、リセット電位およびシグナル電位のそれぞれを読み出して差分電位を生成することから、この時点でリセット電位に係る情報が消失する。そのため、黒化現象判定回路６０を備えていない従来の固体撮像素子では、リセットが異常であることが判らなくなってしまう。なお、リセット電位およびシグナル電位のそれぞれを読み出して差分電位を生成するまでの期間が、図８、図９および図１８中の「Ｒｅｓｅｔ Ｒｅａｄ」から「Ｓｉｇｎａｉ Ｒｅａｄ」までの期間に相当する。
【0078】
一方、固体撮像素子２には黒化現象判定回路６０がある。そのため、リセット電位が通常および異常であることは、第１比較回路６２の比較結果により判明する（図８中および図９中の「比較回路出力（黒化現象判定用）」参照）。よって、ハイブリットＣＤＳ駆動方式の固体撮像素子２において、カウンタ回路５８としてデジタルＣＤＳ用のカウンタを用いた場合でも、回路規模の増加を最低限に留めつつ画像の黒化現象を抑制することができる。
【0079】
〔実施形態３〕
図１０～図１４に基づいて、本発明の実施形態３に係る固体撮像素子３について説明する。固体撮像素子３は、図１０に示すように、アナログ回路８０を備えている点で本発明の実施形態１および２に係る固体撮像素子１および２と異なる。固体撮像素子３のその他の構成は、固体撮像素子１および２と同様である。
図１０～図１４に基づいて、本発明の実施形態３に係る固体撮像素子３について説明する。固体撮像素子３は、図１０に示すように、アナログ回路８０を備えている点で本発明の実施形態１および２に係る固体撮像素子１および２と異なる。固体撮像素子３のその他の構成は、固体撮像素子１および２と同様である。
【0080】
＜アナログ回路８０およびＡＤ変換回路５０＞
アナログ回路８０は、第２参照電位ＶＲＡＭＰを基準としたリセット信号とシグナル電位との差分である差分電位を、ＡＤ変換回路５０に出力する。ここで、図１１を用いてアナログ回路８０の構成について説明する。以下の説明では、アナログ回路の８０の入力端に近い方を入力側、ＡＤ変換回路５０のデジタル出力端に近い側を出力端と称す。アナログ回路８０は、画素信号線３２から読み出したアナログ信号の電位ＶＳＩＧが入力される入力端から２分岐されて、それぞれスイッチＳＩＧ＿ＳＭＰと、スイッチＲＳＴ＿ＳＭＰとが接続されている。また、アナログ回路８０には、リファレンス電位ＶＣＤＳ＿ＲＥＦも入力され、スイッチＣＤＳ＿ＲＥＦ＿ＳＭＰに接続されている。
アナログ回路８０は、第２参照電位ＶＲＡＭＰを基準としたリセット信号とシグナル電位との差分である差分電位を、ＡＤ変換回路５０に出力する。ここで、図１１を用いてアナログ回路８０の構成について説明する。以下の説明では、アナログ回路の８０の入力端に近い方を入力側、ＡＤ変換回路５０のデジタル出力端に近い側を出力端と称す。アナログ回路８０は、画素信号線３２から読み出したアナログ信号の電位ＶＳＩＧが入力される入力端から２分岐されて、それぞれスイッチＳＩＧ＿ＳＭＰと、スイッチＲＳＴ＿ＳＭＰとが接続されている。また、アナログ回路８０には、リファレンス電位ＶＣＤＳ＿ＲＥＦも入力され、スイッチＣＤＳ＿ＲＥＦ＿ＳＭＰに接続されている。
【0081】
スイッチＳＩＧ＿ＳＭＰの出力側（電圧ラベルＶＣ＿ＳＩＧ）とグラウンドとの間にはコンデンサＣＳ（第２のコンデンサ）が設けられている。スイッチＳＩＧ＿ＳＭＰの出力側とスイッチＲＳＴ＿ＳＭＰの出力側（電圧ラベルＶＣ＿ＲＳＴ）との間には、スイッチＡＣＤＳ＿ＥＮが設けられている。スイッチＲＳＴ＿ＳＭＰの出力側とスイッチＣＤＳ＿ＲＥＦ＿ＳＭＰの出力側（電圧ラベルＶＡＣＤＳ）との間には、コンデンサＣＲ（第１のコンデンサ）が設けられている。スイッチＣＤＳ＿ＲＥＦ＿ＳＭＰの出力側（コンデンサＣＲの一端）とアナログ回路８０の出力（電圧ラベルＶＡＤ＿ＳＩＧＩＮ）との間には、スイッチＣＭＰ＿ＣＮＣＴが設けられている。
【0082】
ＡＤ変換回路５０は、まず、ランプ生成器５２から出力された第２参照電位ＶＲＡＭＰをＡＤ変換する。次に、ＡＤ変換回路５０は、リセット電位とクランプ電位ＶＣＬＡＭＰとの第１電位差ΔＶＲおよびシグナル電位とクランプ電位ＶＣＬＡＭＰとの第２電位差ΔＶＳを、順次読み出す。次に、ＡＤ変換回路５０のカウンタ回路５８は、アナログ回路８０から取得した差分電位をハイブリッドＣＤＳ処理する。最後に、ＡＤ変換回路５０は、ハイブリッドＣＤＳ処理された差分電位をＡＤ変換し、カウンタ回路５８から第１出力結果としてラッチ回路５９に出力する。
【0083】
【0084】
期間Ｔ１（オートゼロ期間）：初めに、スイッチＣＤＳ＿ＲＥＦ＿ＳＭＰと、スイッチＣＬＡＭＰとをオンにする。他のスイッチはオフである。第２比較回路５４の入力端子にクランプ電位ＶＣＬＡＭＰが印加されると同時に、第２比較回路５４の入出力をショートする（入出力ショート制御信号ＸＡＺオン）ことでオートゼロされる。期間の終わりに、スイッチＣＬＡＭＰをオフにする（入出力ショート制御信号ＸＡＺ信号もオフ）。
【0085】
期間Ｔ２（リファレンス電位のＡＤ変換期間）：スイッチＣＭＰ＿ＣＮＣＴをオンにする。すると、第２比較回路５４の入力電圧ＶＡＤ＿ＳＩＧＩＮは、リファレンス電位ＶＣＤＳ＿ＲＥＦに等しくなる。そして、カウンタ回路５８（図１１参照）によるクロック数のカウントと第２参照電圧ＶＲＡＭＰの電圧変化とを開始する（シングルスロープ型ＡＤ変換開始）。ここで、第２参照電圧ＶＲＡＭＰは、通常状態で、リファレンス電位ＶＣＤＳ＿ＲＥＦよりやや高電位の一定値ＶＲＡＭＰ（ＳＴ）であるが、電圧変化を開始すると時間とともに一定の傾きで直線的に下降する信号である。なお、電圧変化は下降方向に限らず上昇方向である構成とすることもできる。
【0086】
電圧変化が終了すると、最初の一定値に戻る。電圧変化開始時点で、第２参照電圧ＶＲＡＭＰの方が第２比較回路５４への入力電圧ＶＡＤ＿ＳＩＧＩＮよりも高電位である。第２参照電圧ＶＲＡＭＰの電位の下降に伴って大小関係が逆転すると、コンパレータ出力ＸＣＭＰＯが反転する。コンパレータ出力ＸＣＭＰＯの反転を検出するとカウンタ回路５８はカウントを終了する。（シングルスロープ型ＡＤ変換終了）。よってここでは、ＶＲＡＭＰ（ＳＴ）を基準としたリファレンス電位ＶＲＡＭＰ（ＳＴ）－ＶＣＤＳ＿ＲＥＦが、カウント数に変換されている。また、リファレンス電位のＡＤ変換（期間Ｔ２）においては、ダウンカウントとする。カウントが停止すると、スイッチＣＭＰ＿ＣＮＣＴをオフにし、期間Ｔ２を終了する。
【0087】
期間Ｔ３（リセット電位のサンプリング期間）：ＡＤ変換器は、期間Ｔ３を単位画素１２がリセット電位ＶＳＩＧ（ＲＳＴ）を出力信号ＶＳＩＧとして出力している期間に適合させるように動作する。スイッチＲＳＴ＿ＳＭＰをオンにする。すると、コンデンサＣＲの両端の電位は、それぞれ、ＶＡＣＤＳ＝ＶＣＤＳ＿ＲＥＦ、ＶＣ＿ＲＳＴ＝ＶＳＩＧ（ＲＳＴ）となる。期間Ｔ３の終わりに、スイッチＲＳＴ＿ＳＭＰ、スイッチＣＤＳ＿ＲＥＦ＿ＳＭＰをオフにする。
【0088】
期間Ｔ４（シグナル電位のサンプリング期間）：ＡＤ変換器は、期間Ｔ４を単位画素１２がシグナル電位ＶＳＩＧ（ＳＩＧ）を出力信号ＶＳＩＧとして出力している期間に適合させるように動作する。スイッチＳＩＧ＿ＳＭＰをオンにする。すると、コンデンサＣＳの出力側の端子の電位ＶＣ＿ＳＩＧがＶＳＩＧ（ＳＩＧ）となる。コンデンサＣＳの他端子の電位はグラウンドされているため常に０である。期間Ｔ４の終わりに、スイッチＳＩＧ＿ＳＭＰをオフにする。
【0089】
期間Ｔ５（ＣＤＳ期間）：スイッチＡＣＤＳ＿ＥＮをオンにする。一般にコンデンサはそれぞれ電荷が出入りしない限り、両端の電位差を保とうとする。コンデンサＣＳの出力側の端子の電位ＶＣ＿ＳＩＧは期間Ｔ４から変化せずＶＳＩＧ（ＳＩＧ）である。コンデンサＣＲは、期間Ｔ３中に両端の電位差がＶＣＤＳ＿ＲＥＦ－ＶＳＩＧ（ＲＳＴ）となるように充電されている。その後の期間Ｔ４の間はコンデンサＣＲに繋がるスイッチは全てオフである。したがって、コンデンサＣＲは、期間５においても、両端の電位差ＶＡＣＤＳ－ＶＣ＿ＲＳＴを、ＶＣＤＳ＿ＲＥＦ－ＶＳＩＧ（ＲＳＴ）に保つように動作する。
【0090】
よって、スイッチＡＣＤＳ＿ＥＮをオンにすることによりコンデンサＣＲとＣＳとを直列接続した結果、それぞれの電位差が合成される。そして、コンデンサＣＲの出力側の端子の電位ＶＡＣＤＳは、合成電位ＶＳＩＧ（ＳＩＧ）＋ＶＣＤＳ＿ＲＥＦ－ＶＳＩＧ（ＲＳＴ）＝ＶＣとなる。つまり、合成電位ＶＣは、リファレンス電位ＶＣＤＳ＿ＲＥＦからリセット電位ＶＳＩＧ（ＲＳＴ）を減じ、さらにシグナル電位ＶＳＩＧ（ＳＩＧ）を加えたものである。また、合成電位はリファレンス電位を基準にすれば、リセット電位とシグナル電位との差分ＶＳＩＧ（ＳＩＧ）－ＶＳＩＧ（ＲＳＴ）である。次いで、スイッチＣＭＰ＿ＣＮＣＴをオンにすると、第２比較回路５４の入力電圧ＶＡＤ＿ＳＩＧＩＮが本合成電位ＶＣにセットされる。
【0091】
期間Ｔ６（合成電位のＡＤ変換期間）：カウンタ回路５８によるクロックのカウントと第２参照電圧ＶＲＡＭＰの電圧変化を実行して、上述の期間Ｔ２と同様にシングルスロープ型ＡＤ変換を行う。するとここでは、ＶＲＡＭＰ（ＳＴ）を基準とした合成電位ＶＣがカウント数に変換されることになる。さらに、合成電位のＡＤ変換（期間Ｔ６）では、リファレンス電位のＡＤ変換（期間Ｔ２）でのダウンカウント終了時点からカウント数を引き継いでアップカウントを実施する。
【0092】
したがって、合成電位ＶＣのＡＤ変換（期間Ｔ６）が完了した時点で、カウント数は、合成電位のＡＤ変換値とリファレンス電位のＡＤ変換値の差分に相当する。つまり、ＶＳＩＧ（ＲＳＴ）－ＶＳＩＧ（ＳＩＧ）が、最終的なカウント数に相当し、デジタル出力Ｄ＿ＯＵＴとしてＡＤ変換器から出力される。期間Ｔ６の終わりに、スイッチＡＣＤＳ＿ＥＮ、スイッチＣＭＰ＿ＣＮＣＴをオフにする。
【0093】
以上、期間Ｔ１～Ｔ６で、ＡＤ変換器による１単位画素分についての読み出しとＡＤ変換処理とが完了する。したがって、実施形態３において、ＡＤ変換器が１単位画素分の読み出しを行う周期であり、また１単位画素分のデジタル出力を行う周期でもある、単位Ｈ時間（単位水平時間）は、期間Ｔ１～Ｔ６に等しい期間となる。
【0094】
＜変形例＞
固体撮像素子３の変形例としては、例えば図１４に示すように、黒化現象判定回路６０に替えて黒化現象判定回路６０ａを備えた固体撮像素子３ａが想定される。なお、固体撮像素子３ａにおける黒化現象判定回路６０ａ以外の構成は、固体撮像素子３と同様である。固体撮像素子３ａの黒化現象判定回路６０ａは、参照電位生成器６１、第１比較回路６２、ラッチ回路５９およびセレクタ６３を有しており、実施形態１の変形例に係る固体撮像素子１ａの黒化現象判定回路６０ａと同一の構成である。また、固体撮像素子３ａの黒化現象判定回路６０ａのセレクタ６３は、固体撮像素子１ａの黒化現象判定回路６０ａのセレクタ６３と同一の構成・機能である。
固体撮像素子３の変形例としては、例えば図１４に示すように、黒化現象判定回路６０に替えて黒化現象判定回路６０ａを備えた固体撮像素子３ａが想定される。なお、固体撮像素子３ａにおける黒化現象判定回路６０ａ以外の構成は、固体撮像素子３と同様である。固体撮像素子３ａの黒化現象判定回路６０ａは、参照電位生成器６１、第１比較回路６２、ラッチ回路５９およびセレクタ６３を有しており、実施形態１の変形例に係る固体撮像素子１ａの黒化現象判定回路６０ａと同一の構成である。また、固体撮像素子３ａの黒化現象判定回路６０ａのセレクタ６３は、固体撮像素子１ａの黒化現象判定回路６０ａのセレクタ６３と同一の構成・機能である。
【0095】
〔まとめ〕
本発明の態様１に係る固体撮像素子（１、１ａ、２、３、３ａ）は、入射光を光電変換する単位画素（１２）が複数配列された画素部（１０）と、複数の前記単位画素と接続された画素信号線（３２）から読み出されたアナログ信号の電位（ＶＳＩＧ）についてＡＤ変換するＡＤ変換回路（５０）と、前記アナログ信号の電位におけるリセット電位が、所定の第１参照電位（ＶＢＳＲＥＦ）よりも高いか否か判別する判別回路（第１比較回路６２）と、を備え、前記ＡＤ変換回路は、カウント処理を行うカウンタ回路（５８）と、前記判別回路の判別結果および前記カウンタ回路から出力された第１出力結果のうち、少なくとも前記判別結果を保持する第１ラッチ回路（５９１）と、を有している構成である。
本発明の態様１に係る固体撮像素子（１、１ａ、２、３、３ａ）は、入射光を光電変換する単位画素（１２）が複数配列された画素部（１０）と、複数の前記単位画素と接続された画素信号線（３２）から読み出されたアナログ信号の電位（ＶＳＩＧ）についてＡＤ変換するＡＤ変換回路（５０）と、前記アナログ信号の電位におけるリセット電位が、所定の第１参照電位（ＶＢＳＲＥＦ）よりも高いか否か判別する判別回路（第１比較回路６２）と、を備え、前記ＡＤ変換回路は、カウント処理を行うカウンタ回路（５８）と、前記判別回路の判別結果および前記カウンタ回路から出力された第１出力結果のうち、少なくとも前記判別結果を保持する第１ラッチ回路（５９１）と、を有している構成である。
【0096】
前記構成によれば、判別回路が、リセット電位が所定の第１参照電位より高いか否かを判別することにより、画像の黒化現象が生じるか否かを判定することができる。また、カウンタ回路の第１出力結果を保持する第１ラッチ回路が、場合によっては判別回路の判別結果も保持する。ここで、カウンタ回路の第１出力結果を保持する第１ラッチ回路は従来の固体撮像素子も備えている基本回路であることから、判別回路の判別結果を保持するための特別なラッチ回路を別途設ける必要がない。そのため、固体撮像素子の回路構成が複雑化するのを回避できる。
【0097】
上述した画像の黒化現象の判定機能は、固体撮像素子のＡＤ変換回路がデジタルＣＤＳ駆動方式およびハイブリットＣＤＳ駆動方式のいずれであっても実現できる。よって、回路規模を小さくしつつ、デジタルＣＤＳ駆動方式およびハイブリットＣＤＳ駆動方式のいずれでも画像の黒化現象を抑制することが可能な固体撮像素子を実現することができる。
【0098】
本発明の態様２に係る固体撮像素子（１、１ａ）は、前記態様１において、前記ＡＤ変換回路は、前記アナログ信号の電位と、時間とともに変化するランプ波形の電位である第２参照電位（ＶＲＡＭＰ）と、を比較する比較回路（第２比較回路５４）をさらに備え、前記アナログ信号の電位を第１カウント期間および前記第１カウント期間の後の第２カウント期間でＡＤ変換し、前記カウンタ回路は、前記第１カウント期間に行う第１カウント処理の初期値を負の値に設定し、前記比較回路から出力された出力信号の変化をトリガとして前記第１カウント処理を停止し、前記第１カウント処理の停止時の第１カウント値を、前記第２カウント期間に行う第２カウント処理の開始前に全ビット反転させ、前記第２カウント期間に行う第２カウント処理の初期値として前記第１カウント値を全ビット反転させた値を用い、前記第１ラッチ回路は、前記カウンタ回路から出力された第１カウント値の最上位ビットを保持し、前記カウンタ回路から出力された前記第２カウント処理の停止時の第２カウント値を全ビット保持する第２ラッチ回路（５９２）をさらに備えていてもよい。
【0099】
前記構成によれば、カウンタ回路が、第１カウント処理の初期値を負の値に設定し、かつ、第１カウント値を全ビット反転させることから、通常時は第２カウント値が負の値を取り得ない。そのため、カウンタ回路に符号用の１ビットのカウンタ回路を追加する必要がなくなる。よって、回路規模をより小さくしつつ、消費電力をより低減することが可能な固体撮像素子を実現することができる。
【0100】
また、第１カウント値は、リセット電位が通常のときは負の値をとるため、第１ラッチ回路が保持する最上位ビットは必ず１になる。一方、リセット電位が異常のときは、第１カウント値は０以上になるため、第１ラッチ回路が保持する最上位ビットは必ず０になる。そのため、判別回路の判別結果のみならず第１カウント値の最上位ビットに基づいても強烈光の受光等の異常が発生したか否かを判定でき、固体撮像素子１の判定精度が向上する。
【0101】
さらに、カウンタ回路の第１出力結果を保持する第１ラッチ回路は従来の固体撮像素子も備えている基本回路であることから、異常の発生の有無を検知するための特別なラッチ回路または検知期間を別途設ける必要がない。そのため、固体撮像素子の回路構成が複雑化するのを回避できるとともに、固体撮像素子の消費電力を低減することができる。また、第２ラッチ回路に保持された第２カウント値に基づいて、リセット電位とシグナル電位との差分を取得することができる。
【0102】
本発明の態様３に係る固体撮像素子（１、１ａ、２、３、３ａ）は、前記態様２において、前記第１ラッチ回路から出力された前記判別結果および前記第１出力結果、ならびに、前記第２ラッチ回路から出力された第２出力結果のそれぞれが入力される後段処理ロジック回路（７０）をさらに備え、前記後段処理ロジック回路は、前記第１ラッチ回路から出力された前記判別結果に応じて、前記第２ラッチ回路から出力された前記第２出力結果、または、前記第２出力結果を前記後段処理ロジック回路でフルコードに置き換えた置換結果のいずれかを出力してもよい。
【0103】
前記構成によれば、後段処理ロジック回路は、第１ラッチ回路から通常時である旨の判別結果を取得した場合、第２ラッチ回路から出力された第２出力結果をそのまま出力することができる。一方、第１ラッチ回路から異常が発生した旨の判別結果を取得した場合、後段処理ロジック回路は、第２ラッチ回路から出力された第２出力結果をフルコードに置き換えて出力することができる。そのため、画像の黒化現象を効果的に抑制することができる。
【0104】
本発明の態様４に係る固体撮像素子は、前記態様１から３のいずれかにおいて、前記判別回路は、前記リセット電位と前記所定の第１参照電位とを比較するコンパレータ回路で構成されていてもよい。前記構成によれば、コンパレータ回路でリセット電位と所定の第１参照電位とを比較することにより、画像の黒化現象が生じるか否かを判定することができる。
【0105】
〔付記事項〕
本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。さらに、各実施形態にそれぞれ開示された技術的手段を組み合わせることにより、新しい技術的特徴を形成することができる。
本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。さらに、各実施形態にそれぞれ開示された技術的手段を組み合わせることにより、新しい技術的特徴を形成することができる。
【符号の説明】
【0106】
１、１ａ、２、３、３ａ 固体撮像素子
１０ 画素部
１２ 単位画素
３２ 画素信号線
５０ ＡＤ変換回路
５４ 第２比較回路（比較回路）
５８ カウンタ回路
５９ ラッチ回路
６２ 第１比較回路（判別回路、コンパレータ回路）
７０ 後段処理ロジック回路
５９１ 第１ラッチ回路
５９２ 第２ラッチ回路
ＶＳＩＧ 電位（画素信号線から読み出されたアナログ信号の電位）
ＶＢＳＲＥＦ 第１参照電位
ＶＲＡＭＰ 第２参照電位
１０ 画素部
１２ 単位画素
３２ 画素信号線
５０ ＡＤ変換回路
５４ 第２比較回路（比較回路）
５８ カウンタ回路
５９ ラッチ回路
６２ 第１比較回路（判別回路、コンパレータ回路）
７０ 後段処理ロジック回路
５９１ 第１ラッチ回路
５９２ 第２ラッチ回路
ＶＳＩＧ 電位（画素信号線から読み出されたアナログ信号の電位）
ＶＢＳＲＥＦ 第１参照電位
ＶＲＡＭＰ 第２参照電位
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】