特許 7146110 パワーモジュールの半導体の接続部を監視する方法及び装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2022-09-22

(45)【発行日】2022-10-03

(54)【発明の名称】パワーモジュールの半導体の接続部を監視する方法及び装置

(51)【国際特許分類】

   H02M 1/00 20070101AFI20220926BHJP

   H02M 7/48 20070101ALI20220926BHJP

【ＦＩ】

H02M1/00 A

H02M7/48 M

【請求項の数】 8

(21)【出願番号】P 2021552089

(86)(22)【出願日】2020-01-20

(65)【公表番号】

(43)【公表日】2022-01-21

(86)【国際出願番号】 JP2020002640

(87)【国際公開番号】W WO2020179279

(87)【国際公開日】2020-09-10

【審査請求日】2021-05-26

(31)【優先権主張番号】19161336.3

(32)【優先日】2019-03-07

(33)【優先権主張国・地域又は機関】EP

(73)【特許権者】

【識別番号】503163527

【氏名又は名称】ミツビシ・エレクトリック・アールアンドディー・センター・ヨーロッパ・ビーヴィ

【氏名又は名称原語表記】ＭＩＴＳＵＢＩＳＨＩ ＥＬＥＣＴＲＩＣ Ｒ＆Ｄ ＣＥＮＴＲＥ ＥＵＲＯＰＥ Ｂ．Ｖ．

【住所又は居所原語表記】Ｃａｐｒｏｎｉｌａａｎ ４６， １１１９ ＮＳ Ｓｃｈｉｐｈｏｌ Ｒｉｊｋ， Ｔｈｅ Ｎｅｔｈｅｒｌａｎｄｓ

(74)【代理人】

【識別番号】100110423

【弁理士】

【氏名又は名称】曾我 道治

(74)【代理人】

【識別番号】100111648

【弁理士】

【氏名又は名称】梶並 順

(74)【代理人】

【識別番号】100122437

【弁理士】

【氏名又は名称】大宅 一宏

(74)【代理人】

【識別番号】100147566

【弁理士】

【氏名又は名称】上田 俊一

(74)【代理人】

【識別番号】100161171

【弁理士】

【氏名又は名称】吉田 潤一郎

(72)【発明者】

【氏名】エヴァンチュク、ジェフリー

(72)【発明者】

【氏名】ブランデレロ、ジュリオ

(72)【発明者】

【氏名】モロヴ、ステファン

【審査官】栗栖 正和

(56)【参考文献】

【文献】国際公開第２０１７／１９９３０３（ＷＯ，Ａ１）

【文献】特開２０１９－０３００８１（ＪＰ，Ａ）

【文献】特開２００９－０２５０４４（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０２Ｍ １／００

Ｈ０２Ｍ ７／４８

(57)【特許請求の範囲】

【請求項1】

パワーモジュールの半導体の接続部を監視する装置であって、前記半導体は、並列に接続されるとともにパルス幅変調に従って負荷に電圧及び電流を提供し、前記装置は、各前記半導体に対して、前記パルス幅変調の各サイクルにおいて導通状態又は非導通状態に前記半導体を設定するために、前記半導体のゲートを駆動するドライバーを備え、前記半導体は、少なくとも１つの前記半導体を含む複数の群にまとめられていること、及び前記装置は、
前記パルス幅変調の第１のサイクルにおける前記半導体の前記導通状態の持続時間が所定持続時間を上回るか否かを判定する手段と、
前記パルス幅変調の前記第１のサイクルにおける前記半導体の前記導通状態の前記持続時間が前記所定持続時間を上回る場合、前記パルス幅変調の第２のサイクルにおける前記半導体の前記導通状態の間、前記半導体によって前記負荷に提供される前記電圧を測定する手段と、
前記パルス幅変調の第３のサイクルにおける前記半導体の前記導通状態の前記持続時間の一部の間に、少なくとも１つの前記半導体の各群の導通を逐次無効にするとともに、少なくとも１つの前記半導体の１つの前記群の前記導通が無効にされる度に、前記負荷に提供される前記電圧を測定する手段と、
前記第２のサイクルの間に測定された前記電圧と前記第３のサイクルの間に測定された各電圧との差を求める手段と、
前記差の値に従って前記差を順序付ける手段と、
前記決定された順序が前記装置のメモリに記憶された順序と同一であるか否かを確認する手段と、
前記決定された順序が前記装置の前記メモリに記憶された前記順序とは異なる場合、少なくとも１つの前記半導体の１つの前記群の１つの前記半導体の前記接続部が劣化していると判定する手段と
を備えることを特徴とする装置。

【請求項2】

前記装置は、前記第３のサイクルの後に１つの前記接続部が劣化している少なくとも１つの前記半導体の前記群の前記導通をディアクティベートする手段を更に備えることを特徴とする、請求項１に記載の装置。

【請求項3】

前記装置は、前記接続部の前記劣化を通知する手段を更に備えることを特徴とする、請求項１又は２に記載の装置。

【請求項4】

前記所定持続時間は、前記第１のサイクルの総持続時間の７５％に等しいことを特徴とする、請求項１～３のいずれか一項に記載の装置。

【請求項5】

前記装置は、
前記第２のサイクルの間に測定された前記電圧が所定電圧値を上回るか否かと、前記第２のサイクルの間に測定された前記電圧が前記所定電圧値を上回るか否かとを確認する手段と、
前記パルス幅変調の前記第３のサイクルにおける前記半導体の前記導通状態の前記持続時間の前記一部の間に、少なくとも１つの前記半導体の各群の前記導通を逐次無効にする手段と、少なくとも１つの前記半導体の１つの前記群の前記導通が無効になる度に前記負荷に提供される前記電圧を測定する手段とを無効にする手段と
を更に備えることを特徴とする請求項１～４のいずれか一項に記載の装置。

【請求項6】

前記所定電圧値は２．５ボルトに等しいことを特徴とする、請求項５に記載の装置。

【請求項7】

前記各群は少なくとも２つの前記半導体を含むこと、及び前記装置は、
前記接続部のうちの１つが劣化している場合、前記パルス幅変調の第４のサイクルにおける前記半導体の前記導通状態の前記持続時間が前記所定持続時間を上回るか否かを判定する手段と、
前記接続部のうちの１つが劣化している場合で、前記パルス幅変調の前記第４のサイクルにおける前記半導体の前記導通状態の前記持続時間が前記所定持続時間を上回るとき、劣化した前記接続部を含む前記群の前記半導体の前記導通状態の間、前記パルス幅変調の第５のサイクルにおいて、前記半導体によって前記負荷に提供される前記電圧を測定する手段と、
前記接続部のうちの１つが劣化している場合、前記パルス幅変調の第６のサイクルにおける前記半導体の前記導通状態の前記持続時間の一部の間、劣化した前記接続部を含む前記群の各前記半導体の前記導通を逐次無効にするとともに、少なくとも１つの前記半導体の１つの前記群の前記導通が無効にされる度に、前記負荷に提供される前記電圧を測定する手段と、
前記接続部のうちの１つが劣化している場合、前記第５のサイクルの間に測定された前記電圧と前記第６のサイクルの間に測定された各電圧との前記差を求める手段と、
前記接続部のうちの１つが劣化している場合、前記差の値に従って前記差を順序付ける手段と、
前記接続部のうちの１つが劣化している場合、前記決定された順序が前記装置の前記メモリに記憶されている順序と同一であるか否かを確認する手段と、
前記決定された順序が前記装置の前記メモリに記憶された前記順序とは異なる場合、１つの前記半導体の前記接続部が劣化していると判定する手段と
を更に備えることを特徴とする請求項１～６のいずれか一項に記載の装置。

【請求項8】

パワーモジュールの半導体の接続部を監視する、コントローラによって実行される方法であって、前記半導体は、並列に接続されるとともにパルス幅変調に従って負荷に電圧及び電流を提供し、前記コントローラは、各前記半導体に対して、前記パルス幅変調の各サイクルにおいて導通状態又は非導通状態に前記半導体を設定するために、前記半導体のゲートを駆動するドライバーを備え、前記半導体は、少なくとも１つの前記半導体を含む複数の群にまとめられていること、及び前記方法は、
前記パルス幅変調の第１のサイクルにおける前記半導体の前記導通状態の持続時間が所定持続時間を上回るか否かを判定するステップと、
前記パルス幅変調の前記第１のサイクルにおける前記半導体の前記導通状態の前記持続時間が前記所定持続時間を上回る場合、前記パルス幅変調の第２のサイクルにおける前記半導体の前記導通状態の間、前記半導体によって前記負荷に提供される前記電圧を測定するステップと、
前記パルス幅変調の第３のサイクルにおける前記半導体の前記導通状態の前記持続時間の一部の間に、少なくとも１つの前記半導体の各群の導通を逐次無効にするとともに、少なくとも１つの前記半導体の１つの前記群の前記導通が無効にされる度に、前記負荷に提供される前記電圧を測定するステップと、
前記第２のサイクルの間に測定された前記電圧と前記第３のサイクルの間に測定された各電圧との差を求めるステップと、
前記差の値に従って前記差を順序付けるステップと、
前記決定された順序が装置のメモリに記憶された順序と同一であるか否かを確認するステップと、
前記決定された順序が前記装置の前記メモリに記憶された前記順序とは異なる場合、少なくとも１つの前記半導体の１つの前記群の１つの前記半導体の前記接続部が劣化していると判定するステップと
を含むことを特徴とする方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、包括的には、パワーモジュールの半導体の接続部を監視する方法及び装置に関する。

【背景技術】

【0002】

パワーモジュールは、大面積の半導体を製造することなくパワーモジュールのより高いパワーレベルを達成するために、並列での複数の半導体から構成される。パワーモジュールの半導体を接続するための電気的相互接続技術として、ワイヤボンドが採用されることが多い。ワイヤボンドは、パワーモジュール故障の主な原因として特定されている。ワイヤボンドは、熱機械的疲労に起因して経年変化するに従い、リフトオフし、パワーモジュールに電流の再分配をもたらす。しかしながら、残りのワイヤボンドが負荷電流を搬送せざるを得ないため、それら残りのワイヤボンドの温度が上昇し、それら自体の劣化速度が上昇する。そして、並列の半導体の組にわたって残っている最後のワイヤボンドは、電流密度が非常に高くなってメタライゼーションを溶融させ、場合によっては、パワーモジュール内に破滅的な短絡又は完全な開回路を誘発する可能性がある。

【0003】

ワイヤボンドの状態監視は、通常、例えばＩＧＢＴ又はＭＯＳＦＥＴのような半導体の導通中の電気抵抗が、ワイヤボンド接点の数が少ないほど上昇するという事実を利用する。さらに、メタライゼーションもまた経年変化するため、半導体のオン電圧は、半導体の寿命末期に正の相関がある可能性がある。

【0004】

パワーモジュールにおける健全性のワイヤボンド状態の指標としてオン電圧センサを使用することには、問題がある。重要なことには、負荷電流を搬送するために使用される複数のワイヤボンドを備えた単一の半導体とは対照的に、パワーモジュールは、各半導体に対して複数のワイヤボンドを備えたいくつかの半導体から構成されている。単一ワイヤボンドのリフトオフは、等価な回路の測定されたオン電圧に対する影響は著しく低く、測定されるオン電圧は、各個々の半導体の電流共有及び温度によって著しく影響を受ける。この場合、個々の半導体の経年変化状態は、並列の半導体の電気接続部からの遮蔽に起因して測定可能でない可能性がある。検出されるオン電圧の上昇は、いずれの半導体が経年変化しているかに関する情報を伝えるものではなく、したがって、パワーモジュール全体を、重大な故障に対するリスクとしてみなさなければならず、交換するべきである。

【発明の概要】

【発明が解決しようとする課題】

【0005】

本発明は、劣化状態を容易に検出して、いずれの半導体が著しく経年変化したかを特定するとともに、この半導体を、重大な短絡のリスクの増大なしにパワーモジュールの動作を継続するように動作から取り除くために、各半導体の個々の制御を可能にして、半導体ごとのバッファを用いてパワーモジュールの半導体の接続部の効率的な監視を可能にすることを目的とする。

【課題を解決するための手段】

【0006】

このために、本発明は、パワーモジュールの半導体の前記接続部を監視する装置であって、前記半導体は、並列に接続されるとともにパルス幅変調に従って負荷に電圧及び電流を提供し、前記装置は、各半導体に対して、前記パルス幅変調の各サイクルにおいて導通状態又は非導通状態に前記半導体を設定するために、前記半導体の前記ゲートを駆動するドライバーを備え、前記半導体は、少なくとも１つの半導体を含む複数の群にまとめられていること、及び前記装置は、
前記パルス幅変調の第１のサイクルにおける前記半導体の前記導通状態の前記持続時間が所定持続時間を上回るか否かを判定する手段と、
前記パルス幅変調の前記第１のサイクルにおける前記半導体の前記導通状態の前記持続時間が前記所定値を上回る場合、前記パルス幅変調の第２のサイクルにおける前記半導体の前記導通状態の間、前記半導体によって前記負荷に提供される前記電圧を測定する手段と、
前記パルス幅変調の第３のサイクルにおける前記半導体の前記導通状態の前記持続時間の一部の間に、少なくとも１つの半導体の各群の前記導通を逐次無効にするとともに、少なくとも１つの半導体の１つの群の前記導通が無効にされる度に、前記負荷に提供される前記電圧を測定する手段と、
前記第２のサイクルの間に測定された前記電圧と前記第３のサイクルの間に測定された各電圧との前記差を求める手段と、
前記差の値に従って前記差を順序付ける手段と、
前記決定された順序が前記装置のメモリに記憶された順序と同一であるか否かを確認する手段と、
前記決定された順序が前記装置の前記メモリに記憶された前記順序とは異なる場合、少なくとも１つの半導体の１つの群の１つの半導体の前記接続部が劣化していると判定する手段と
を備えることを特徴とする装置に関する。

【0007】

本発明は、また、パワーモジュールの半導体の前記接続部を監視する、コントローラによって実行される方法であって、前記半導体は、並列に接続されるとともにパルス幅変調に従って負荷に電圧及び電流を提供し、前記コントローラは、各半導体に対して、前記パルス幅変調の各サイクルにおいて導通状態又は非導通状態に前記半導体を設定するために、前記半導体の前記ゲートを駆動するドライバーを備え、前記半導体は、少なくとも１つの半導体を含む複数の群にまとめられていること、及び前記方法は、
前記パルス幅変調の第１のサイクルにおける前記半導体の前記導通状態の前記持続時間が所定持続時間を上回るか否かを判定するステップと、
前記パルス幅変調の前記第１のサイクルにおける前記半導体の前記導通状態の前記持続時間が前記所定値を上回る場合、前記パルス幅変調の第２のサイクルにおける前記半導体の前記導通状態の間、前記半導体によって前記負荷に提供される前記電圧を測定するステップと、
前記パルス幅変調の第３のサイクルにおける前記半導体の前記導通状態の前記持続時間の一部の間に、少なくとも１つの半導体の各群の前記導通を逐次無効にするとともに、少なくとも１つの半導体の１つの群の前記導通が無効にされる度に、前記負荷に提供される前記電圧を測定するステップと、
前記第２のサイクルの間に測定された前記電圧と前記第３のサイクルの間に測定された各電圧との前記差を求めるステップと、
前記差の値に従って前記差を順序付けるステップと、
前記決定された順序が前記装置のメモリに記憶された順序と同一であるか否かを確認するステップと、
前記決定された順序が前記装置の前記メモリに記憶された前記順序とは異なる場合、少なくとも１つの半導体の１つの群の１つの半導体の前記接続部が劣化していると判定するステップと
を含むことを特徴とする方法に関する。

【0008】

したがって、半導体の劣化は、パワーモジュールの動作状態とは無関係に検出される。

【0009】

特定の特徴によれば、前記装置は、前記第３のサイクルの後に１つの接続部が劣化している少なくとも１つの半導体の前記群の前記導通をディアクティベートする手段を更に備える。

【0010】

したがって、アナログデジタル変換器に必要な分解能が低下し、監視システムのコストが削減される。

【0011】

特定の特徴によれば、前記装置は、前記接続部の前記劣化を通知する手段を更に備える。

【0012】

したがって、パワーモジュールの健全性の状態を、保守目的でユーザに伝達することができる。

【0013】

特定の特徴によれば、前記所定持続時間は、前記第１のサイクルの総持続時間の７５％に等しい。

【0014】

したがって、測定電圧は、パワーモジュールの接続抵抗によって左右され、アナログデジタル変換器の必要な感度が低下し、実装コストが削減される。

【0015】

特定の特徴によれば、前記装置は、
前記第２のサイクルの間に測定された前記電圧が所定電圧値を上回るか否かと、前記第２のサイクルの間に測定された前記電圧が所定電圧値を上回るか否かとを確認する手段と、
前記パルス幅変調の前記第３のサイクルにおける前記半導体の前記導通状態の前記持続時間の前記一部の間に、少なくとも１つの半導体の各群の前記導通を逐次無効にする前記手段と、少なくとも１つの半導体の１つの群の前記導通が無効になる度に前記負荷に提供される前記電圧を測定する前記手段とを無効にする手段と
を更に備える。

【0016】

したがって、各個々の半導体の接続抵抗に対する感度が最大化されるため、アナログデジタル変換器の感度要件が低下する。

【0017】

特定の特徴によれば、前記所定電圧値は２．５ボルトに等しい。

【0018】

したがって、典型的な半導体デバイスにおいて、この電圧は、飽和電圧よりも著しく高く、それにより、半導体が著しい量の負荷電流を導通させていることを示し、したがって、接続抵抗に対する電圧の感度が最大化される。

【0019】

特定の特徴によれば、各群は少なくとも２つの半導体を含むことと、前記装置は、
前記接続部のうちの１つが劣化している場合、前記パルス幅変調の第４のサイクルにおける前記半導体の前記導通状態の前記持続時間が所定持続時間を上回るか否かを判定する手段と、
前記接続部のうちの１つが劣化している場合で、前記パルス幅変調の前記第４のサイクルにおける前記半導体の前記導通状態の前記持続時間が前記所定値を上回るとき、前記劣化した接続部を含む前記群の前記半導体の前記導通状態の間、前記パルス幅変調の第５のサイクルにおいて、前記半導体によって前記負荷に提供される前記電圧を測定する手段と、
前記接続部のうちの１つが劣化している場合、前記パルス幅変調の第６のサイクルにおける前記半導体の前記導通状態の前記持続時間の一部の間、前記劣化した接続部を含む前記群の各半導体の前記導通を逐次無効にするとともに、少なくとも１つの半導体の１つの群の前記導通が無効にされる度に、前記負荷に提供される前記電圧を測定する手段と、
前記接続部のうちの１つが劣化している場合、前記第５のサイクルの間に測定された前記電圧と前記第６のサイクルの間に測定された各電圧との前記差を求める手段と、
前記接続部のうちの１つが劣化している場合、前記差の値に従って前記差を順序付ける手段と、
前記接続部のうちの１つが劣化している場合、前記決定された順序が前記装置のメモリに記憶されている順序と同一であるか否かを確認する手段と、
前記決定された順序が前記装置の前記メモリに記憶された前記順序とは異なる場合、１つの半導体の前記接続部が劣化していると判定する手段と
を更に備える。

【0020】

本発明の特徴は、例示の実施の形態の以下の説明を読むことによってより明らかになる。この説明は、添付図面に関して作成されたものである。

【図面の簡単な説明】

【0021】

【図1】本発明により接続部が監視される複数の半導体から構成されたパワーモジュールの一例を表す図である。

【図2】本発明によるパワーモジュールの半導体の接続部を監視するシステムのアーキテクチャを表す図である。

【図3】本発明によるパワーモジュールの半導体の接続部を監視するコントローラのアーキテクチャの一例を表す図である。

【図4】パワーモジュールがパルス幅変調を用いて制御されるときにパワーモジュールによって送出される負荷電流の変動を表す図である。

【図5】パワーモジュールの半導体の接続部を監視するために、本発明によって用いられる、種々のパルス幅変調信号の変動を表す図である。

【図6】パワーモジュールの半導体の接続部を監視するためにアナログデジタル変換器をトリガーする信号を表す図である。

【図7】本発明による、コントローラによって実行されるアルゴリズムを表す図である。

【図8】本発明によって測定された電圧の測定された差の例を表す図である。

【図9A】パワーモジュールの半導体の接続部を監視するために本発明によって用いられる表である。

【図9B】パワーモジュールの半導体の接続部を監視するために本発明によって用いられる表である。

【発明を実施するための形態】

【0022】

図１は、本発明により接続部が監視される複数の半導体から構成されたパワーモジュールの一例を表す。

【0023】

パワーモジュールＰＭは、並列に接続された複数の半導体Ｓ１～ＳＮを備える。図１に、半導体Ｓ１～ＳＮのバスへの接続部の等価抵抗及びそれぞれのバス抵抗を表す。

【0024】

抵抗ＲＢ１は、半導体Ｓ１のワイヤボンドの抵抗を表し、抵抗ＲＢ２は、半導体Ｓ２のワイヤボンドの抵抗を表し、抵抗ＲＢＮは、半導体ＳＮのワイヤボンドの抵抗を表す。

【0025】

抵抗Ｒｂｕ１は、半導体Ｓ１に対するバスの抵抗を表し、抵抗Ｒｂｕ２は、半導体Ｓ２に対するバスの抵抗を表し、抵抗ＲｂｕＮは、半導体ＳＮに対するバスの抵抗を表す。

【0026】

半導体Ｓ１～ＳＮは、図１には示さない負荷に対して出力電圧Ｖｏ及び出力電流ＩＬを提供する。

【0027】

図２は、本発明によるパワーモジュールの半導体の接続部を監視するシステムのアーキテクチャを表す。

【0028】

本発明によるシステムは、半導体ごとのゲートバッファと、多入出力コントローラＣｏｎｔと、負荷に印加される電圧Ｖｏを検知するオン電圧センサＶＣと、コントローラＣｏｎｔによってトリガーされるとＲｅａｄ信号の電圧Ｖｏを変換するアナログデジタル変換器ＡＤＣとを用いる。

【0029】

オン電圧センサ回路ＶＣ及びアナログデジタル変換器ＡＤＣは、例えば、５Ｖスケールで少なくとも１０ビット分解能で、すなわち、５Ｖのフルスケールレンジで４ｍＶ～８ｍＶの有効電圧分解能を有して、オン電圧Ｖｏを測定することができる。アナログデジタル変換器ＡＤＣは、トリガー信号Ｔｒｉｇを受信して、例えば、要する時間がパワーモジュールの最短熱時定数、すなわち典型的には１０μｓ～２０μｓよりも短い、サンプリングプロセスを開始する。

【0030】

コントローラＣｏｎｔは、パルス幅変調信号ＰＭＷを受信し、受信したパルス幅変調信号から、それぞれのドライバーＤ１～ＤＮによって駆動されるゲート信号を生成する。

【0031】

提案する方法は、先行するセクションで示した構成要素を利用して、オン電圧の測定感度を向上させ、半導体を隔離することにより破滅的故障を防止する。このため、オン電圧測定状態の温度インピーダンスについて説明し、故障後に１つの半導体を隔離する手段について詳述する。

【0032】

効率的且つ簡単に実施することができるために、本発明は、半導体温度及び負荷に提供される電流とは無関係である情報を取得することを目的とする。

【0033】

半導体によって提供されるオン電圧は、以下のように表すことができ、

【数1】

式中、Ｔ_ｊは接合温度であり、ｉ_Ｌは、負荷に提供される電流であり、ｔは時間であり、Ｖ_ｓａｔは、半導体の飽和電圧であり、ｒ_ｃｅは、バスと半導体との間の抵抗である。

【0034】

したがって、オン電圧は、２つの変数に依存する。こうした依存性により、経年変化検出の手段としてのオン電圧センサの使用が複雑になる。

【0035】

この理由は、ｒ_ｃｅの変化に対するオン電圧の感度が、接合温度又は負荷電流に対するオン電圧の感度よりも小さく、すなわち、半導体Ｓｎ（ｎ＝１～Ｎ）に対して、

【数2】

又は

【数3】

であるためであり、式中、ｒ_ｃｅ＝ｆ（ｒ_ｓ，ＲＢｎ，ＲＢｕｎ）であり、ここで、ｒ_ｓは、半導体のコレクタ－エミッタ間抵抗である。

【0036】

このため、接合温度及び負荷電流は、通常、寄生モジュール抵抗の低下の状態を正確に解明するために必要とされる。

【数4】

【0037】

本発明は、第１のステップにおいて、「ｐ」と記す第１のサイクルでの持続時間に、パルス幅変調信号の入力デューティサイクルを測定し、最短期間、すなわち、パルス幅変調信号のスイッチング周波数の７５％の後、次のスイッチング期間において（サイクル「ｐ＋１」で）オン電圧をサンプリングすることにより、２つの手段によってサンプリングの目的で接合温度及び負荷電流情報を確定する。

【0038】

オン電圧は、サンプリングされると、最小閾値、例えば、２．５Ｖと比較される。オン電圧は、最小閾値を超える場合、参照電圧、すなわちＶｏ（０）として用いられる。続くスイッチング期間「ｐ＋２」において、各半導体は連続的にディアクティベートされ、各ディアクティベーションに対して、オン電圧Ｖｏ（ｎ）（ｎ＝１～Ｎ）が測定される。

【0039】

このように、各連続した出力電圧を測定するプロセスは、最小デューティサイクル及び出力電圧閾値の後にのみ発生する。負荷電流は経時的に変化すると想定されるが、２つのスイッチングサイクルにわたる平均は、ごくわずかであるとみなされる。

【0040】

平均負荷電流は、２つのスイッチングサイクルにわたっておよそ同じであり、電気時定数に対する熱時定数の差により、接合温度もおよそ同じである。

【0041】

一例として、周囲温度は、数分～数時間程度で変化し、接合部－ケース間温度変化は、概してミリ秒範囲に制限され、そのため、

【数5】

となる。したがって、Ｖｏ（ｎ）のサンプルは、およそ同じ平均負荷電流及び接合温度で作成される。

【0042】

Ｖｏ（ｎ）サンプルの各集合体は、およそ同じ負荷電流及び温度で作成されるため、劣化の尺度としてこれらのサンプルを比較するために、本発明は、測定値ΔＶｏ（ｎ）＝Ｖｏ（ｎ）－Ｖｏ（ｎ０）を使用し、各更新の間におよその桁を保存することにより、負荷電流の大きさ及び絶対温度の感度を除去する。

【0043】

デューティサイクルのトリガー値を正確に設定することにより、オン電圧は、ｒ_ｃｅにわたる電圧降下、すなわち損傷の影響を受けやすい値によって左右され、半導体が使用不可になるともたらされる各連続したオン電圧差は、負荷電流のみに比例する。接合温度は、サイクル「ｐ」から「ｐ＋２」までおよそ一定であるため、飽和電圧は、接合温度のみに依存するため、およそ一定である。したがって、

【数6】

は、およそ負荷電流のみに依存する。

【0044】

【数7】

は２つの項の相対差であるため、各大きさΔＶｏ（ｎ）の相対的な順序は、負荷電流又は温度とは無関係に、各サンプルに対して一貫したままである。半導体Ｓｎが使用不可であるとき、単一の等価ｒ_ｃｅ値が抵抗回路網に関連する、すなわち、

【数8】

と想定すると、負荷電流の相対的な増大又は低減により、各測定電圧差の順序は変化しない。パワーモジュールにおける合計Ｎ個の半導体に対して、

【数9】

である場合、以下の通りである。

【数10】

【0045】

したがって、パワーモジュールにおける各使用不可となった半導体Ｓｎに対する測定電圧差の順序は、パワーモジュールにおける基準抵抗回路網に反映する。したがって、パワーモジュールが経年変化し、ワイヤボンドリフトオフに起因する等価熱抵抗の急な上昇が発生するに従い、相対的順序の変化及び故障した半導体を特定することができる。故障した半導体は、電圧差測定値の順序の相対的変化に基づいて決定することができる。

【0046】

図３は、本発明によるパワーモジュールの半導体の接続部を監視するコントローラのアーキテクチャの一例を表す。

【0047】

コントローラＣｏｎｔは、例えば、バス３０１によって合わせて接続されたコンポーネントに基づくアーキテクチャと、図７に開示するようなプログラムによって制御されるプロセッサ３００とを有する。

【0048】

バス３０１は、プロセッサ３００を、リードオンリーメモリＲＯＭ３０２、ランダムアクセスメモリＲＡＭ３０３、入出力インターフェース３０５及びアラームモジュール３０６に連結する。

【0049】

メモリ３０３は、変数と、図７に開示するようなアルゴリズムに関するプログラムの命令とを受け取るように意図されたレジスタを含む。

【0050】

リードオンリーメモリ３０２は、図７に開示するようなアルゴリズムに関連したプログラムの命令を含む。これらの命令は、コントローラＣｏｎｔに電源が投入されると、ランダムアクセスメモリ３０３に転送される。

【0051】

図７に関して以下で説明するアルゴリズムの全てのステップは、ＰＣ（パーソナルコンピューター）、ＤＳＰ（デジタル信号プロセッサ）又はマイクロコントローラ等のプログラマブルコンピューティングマシンによる一組の命令又はプログラムの実行によってソフトウェアで実施することもできるし、それ以外にＦＰＧＡ（フィールドプログラマブルゲートアレイ）又はＡＳＩＣ（特定用途向け集積回路）等のマシン又は専用構成要素によってハードウェアで実施することもできる。

【0052】

言い換えれば、コントローラＣｏｎｔは、コントローラＣｏｎｔに、図７に関して後述するアルゴリズムのステップを実行させる、回路部又は回路部を含むデバイスを含む。

【0053】

図４は、パワーモジュールがパルス幅変調を用いて制御されるときにパワーモジュールによって送出される負荷電流の変動を表す。

【0054】

水平軸は、ミリ秒での時間を表し、垂直軸は、負荷電流ＩＬの電流変動、又はパルス幅変調信号ＰＷＭの電圧変動を表す。

【0055】

図４において、負荷電流ＩＬ及び信号ＰＷＭは、サイクル「ｐ」、「ｐ＋１」及び「ｐ＋２」で表されている。

【0056】

図５は、パワーモジュールの半導体の接続部を監視するために、本発明によって用いられる種々のパルス幅変調信号の変動を表す。

【0057】

水平軸は、ミリ秒での時間を表し、垂直軸は、パルス幅変調信号の電圧変動を表す。

【0058】

図５において、パルス幅変調信号ＰＷ１～ＰＷＮは、サイクル「ｐ」、「ｐ＋１」及び「ｐ＋２」で表されている。サイクルｐ＋２において、各半導体Ｓ１～ＳＮのゲート信号は、順次無効になる。

【0059】

図６は、パワーモジュールの半導体の接続部を監視するためにアナログデジタル変換器をトリガーする信号を表す。

【0060】

水平軸は、ミリ秒での時間を表し、垂直軸は、アナログデジタル変換器変調信号に提供されるＴｒｉｇ信号の電圧変動を表す。

【0061】

図６の例では、Ｔｒｉｇｒｅｆと記す信号は、Ｖｏ（０）の測定値をトリガーすることからのアナログデジタル変換器信号であり、Ｔｒｉｆｒｅｆと記す信号は、測定値Ｖｏ（１）～Ｖｏ（Ｎ）をトリガーすることからのアナログデジタル変換器信号である。

【0062】

図７は、本発明による、コントローラによって実行されるアルゴリズムを表す。

【0063】

図７のアルゴリズムは、コントローラＣｏｎｔのプロセッサ３００によって実行される一例で開示されている。

【0064】

ステップＳ７００において、アルゴリズムは開始する。本アルゴリズムは、例えば、パワーモジュールの使用に応じて、周期的に、例えば数日又は数時間ごとに実行される。

【0065】

ステップＳ７０１において、プロセッサ３００は、第１のサイクルｐの間、パルス幅変調信号ＰＷＭの入力デューティサイクルＤＰＷＭが、少なくとも所与の持続時間Ｄｍｉｎに等しい、例えば、パルス幅変調信号のスイッチング周波数の７５％に等しいか否かを確認する。

【0066】

パルス幅変調信号ＰＷＭの入力デューティサイクルＤＰＷＭが少なくとも所与の持続時間Ｄｍｉｎに等しい場合、プロセッサ３００は、ステップＳ７０２に進む。そうでない場合、プロセッサ３００は、ステップＳ７０１に戻り、新たな第１のパルス幅変調サイクルｐを考慮する。

【0067】

ステップＳ７０２において、プロセッサ３００は、同じスイッチングサイクルの間に（サイクル「ｐ」において）オン電圧のサンプリングのためにアナログデジタル変換器ＡＤＣのトリガーを命令する。

【0068】

オン電圧がサンプリングされると、プロセッサ３００は、ステップＳ７０３において、サンプリングされたオン電圧の値を、例えば２．５Ｖに等しい最小閾値Ｖｏ（ｍｉｎ）と比較する。オン電圧値が最小閾値を超える場合、プロセッサ３００はステップＳ７０４に進む。そうでない場合、プロセッサ３００はステップＳ７０１に戻る。

【0069】

次のステップＳ７０４において、プロセッサ００は、次のスイッチングサイクルにおいて（サイクル「ｐ＋１」で）オン電圧のサンプリングのためにアナログデジタル変換器ＡＤＣのトリガーを命令する。

【0070】

次のステップＳ７０５において、プロセッサ３００は、Ｖｏ（０）としてオン電圧値を記憶する。

【0071】

次のステップＳ７０６において、プロセッサ３００は、変数ｎの値を１に等しく設定する。

【0072】

次のステップＳ７０７において、プロセッサ３００は、続くスイッチング期間「ｐ＋２」に対応するパルス幅変調信号ＰＷＭの立上りエッジを待つ。

【0073】

次のステップＳ７０８において、プロセッサ３００は、信号ＰＷｎをヌルに設定し、すなわち、半導体Ｓｎのゲート信号ＰＷｎをディアクティベートする。

【0074】

次のステップＳ７０９において、プロセッサ００は、オン電圧Ｖｏ（ｎ）のサンプリングのためにアナログデジタル変換器ＡＤＣのトリガーを命令する。次のステップＳ７１０において、プロセッサ３００は、値の差ΔＶｏ（ｎ）＝Ｖｏ（ｎ）－Ｖｏ（０）を記憶する。

【0075】

次のステップＳ７１１において、プロセッサ３００は信号ＰＷｎをアクティベートする。

【0076】

次のステップＳ７１２において、プロセッサ３００は、変数ｎの値がＮに等しいか否かを確認する。変数ｎの値がＮに等しい場合、プロセッサ３００はステップＳ７１４に進む。そうでない場合、プロセッサ３００はステップＳ７１３に進む。

【0077】

ステップＳ７１３において、プロセッサ３００は、ｎの値を１だけインクリメントし、ステップＳ７０８に戻る。

【0078】

ステップＳ７１４において、プロセッサ３００は、最高値から最低値まで値の記憶された差ΔＶｏ（１）～ΔＶｏ（Ｎ）を用いて半導体Ｓ１～ＳＮをランク付けする。

【0079】

典型的には、このランクは、数量に基づいて決定され、すなわち、

【数11】

である。特定の特徴によれば、α誤差範囲が導入され、すなわち、

【数12】

であり、式中、

【数13】

は、ステップＳ７１０による半導体の測定された差である。

【0080】

これにより、差がアナログデジタル変換器の測定精度より小さい場合、ランクが連続的に変化するのを回避することができる。

【0081】

ステップＳ７１５において、プロセッサ３００は、半導体Ｓ１～ＳＮのランキングが、本アルゴリズムの先行する実行において記憶されたランキングと同じであるか否かを確認する。

【0082】

半導体Ｓ１～ＳＮのランキングが、本アルゴリズムの先行する実行において記憶されたランキングと同じである場合、プロセッサ３００は、ステップＳ７１６に進み、ランクを記憶し、本アルゴリズムを中断する。そうでない場合、プロセッサはステップＳ７１７に進む。

【0083】

図８は、本発明によって測定された電圧の測定差の例を表す。

【0084】

図８の例では、Ｎ＝６である。電圧値の差ΔＶｏ（１）’～ΔＶｏ（Ｎ）’は、本アルゴリズムの先行する実行において記憶された値に対応し、電圧値の差ΔＶｏ（１）～ΔＶｏ（Ｎ）は、本アルゴリズムの現実行において記憶された値に対応する。

【0085】

図８の例では、値ΔＶｏ（１）、ΔＶｏ（３）、ΔＶｏ（４）、ΔＶｏ（５）～ΔＶｏ（６）は、値ΔＶｏ（１）’、ΔＶｏ（３）’、ΔＶｏ（４）’、ΔＶｏ（５）’～ΔＶｏ（６）’よりも高い。

【0086】

値ΔＶｏ（２）は、値ΔＶｏ（２）’よりも低い。こうした差は、半導体Ｓ２のボンドワイヤに故障が存在し、それにより、電流が他の半導体において増大するとともに半導体Ｓ２のボンドワイヤにおいて低減する、という事実に起因する。

【0087】

値ΔＶｏ（１）、ΔＶｏ（３）、ΔＶｏ（４）、ΔＶｏ（５）～ΔＶｏ（６）は、値ΔＶｏ（１）’、ΔＶｏ（３）’、ΔＶｏ（４）’、ΔＶｏ（５）’～ΔＶｏ（６）’よりも高く、すなわち、それらはΔＶｏ（２）挙動に追従しないため、それは、半導体Ｓ２に対する抵抗値ＲＢ２が上昇したことを意味する。そのため、ランクは変更される。

【0088】

ここでは、負荷に提供される電流の＋２０％の増大又は負荷に提供される電流の１０％の低減は、各ΔＶｏ（ｎ）（ｎ＝１～Ｎ）の相対的順序に影響を与えないことに留意するべきである。このため、デューティサイクル及びサンプリングされた電圧限界値が適切に定義される限り、本方法は、負荷電流及び温度に依存しない。

【0089】

図９Ａ及び図９Ｂは、パワーモジュールの半導体の接続部を監視するために本発明によって用いられる表を表す。

【0090】

図９Ａは、本アルゴリズムの先行する反復における半導体のランキングを表す表である。図９Ａに示すように、半導体Ｓ１～Ｓ６のランクが変更されている。半導体Ｓ２のランクが第２のランクから第５のランクに変化している。

【0091】

ステップＳ７１７において、且つ図８、図９Ａ及び図９Ｂによれば、プロセッサ３００は、半導体Ｓ２が劣化したと特定し、ゲート信号ＰＷ２の提供を無効にする。

【0092】

次のステップＳ７１８において、プロセッサ３００は、アラームモジュール３０６を介してアラーム信号の生成を命令し、本アルゴリズムを中断する。

【0093】

ここで、本発明は、各半導体の劣化が監視される一例で開示されていることに留意しなければならない。本出願はまた、半導体群にも適用可能である。１つの半導体をディアクティベートする代わりに、２つ以上の半導体が同時にディアクティベートされる。その場合、本発明は、第１の段階中、各半導体群の各半導体を順序付け、第２の段階において半導体群を順序付け、第３の段階において、複数の半導体群の間の１つの半導体群のうちの１つの半導体の劣化を特定するために、半導体群を逐次ディアクティベートする。劣化した半導体を含む半導体群が特定されると、本発明は、劣化した半導体を含む半導体群の半導体の間で劣化した半導体を特定するために、劣化した半導体を含む半導体群の各半導体を監視することができる。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9A】

【図9B】