特許 7148239 セラミック電子部品およびその製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2022-09-27

(45)【発行日】2022-10-05

(54)【発明の名称】セラミック電子部品およびその製造方法

(51)【国際特許分類】

   H01G 4/30 20060101AFI20220928BHJP

【ＦＩ】

H01G4/30 201F

H01G4/30 311E

H01G4/30 513

H01G4/30 517

【請求項の数】 8

(21)【出願番号】P 2017235726

(22)【出願日】2017-12-08

(65)【公開番号】P2019102766

(43)【公開日】2019-06-24

【審査請求日】2020-11-10

(73)【特許権者】

【識別番号】000204284

【氏名又は名称】太陽誘電株式会社

(74)【代理人】

【識別番号】100087480

【弁理士】

【氏名又は名称】片山 修平

(72)【発明者】

【氏名】田原 幹夫

(72)【発明者】

【氏名】中村 智彰

【審査官】鈴木 駿平

(56)【参考文献】

【文献】特開平１０－０２２１６４（ＪＰ，Ａ）

【文献】特開２０１４－１１６５０１（ＪＰ，Ａ）

【文献】特開２００９－１８４８４１（ＪＰ，Ａ）

【文献】特開２００１－２１０５４５（ＪＰ，Ａ）

【文献】特開２０１３－１４９９３９（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｇ ４／００－４／２２４

Ｈ０１Ｇ ４／２５５－４／４０

Ｈ０１Ｇ １３／００－１３／０６

(57)【特許請求の範囲】

【請求項1】

内部電極層とセラミックを主成分とする誘電体層とが交互に積層された積層構造と、前記積層構造の積層方向の上面および下面に設けられセラミックを主成分とするカバー層とを備え、略直方体形状を有し、積層された複数の前記内部電極層が交互に対向する２端面に露出するように形成された積層チップと、
前記２端面から少なくともいずれかの前記カバー層にかけて形成された１対の外部電極と、を備え、
前記外部電極は、前記カバー層の角部において薄く形成され、前記内部電極層に向かって段差を有し、前記２端面において前記内部電極層が設けられた領域では厚く形成され、前記段差が生じる箇所における厚みよりも前記角部における厚みが小さくなっており、
前記内部電極層の１／２の幅の位置での前記２端面を結ぶ方向に沿った断面において、前記カバー層に最近接の前記内部電極層に沿った線を第１直線とし、前記カバー層の厚みの１／２の位置において最近接の前記内部電極層に沿った線を第２直線とし、前記第２直線と前記外部電極の表面とが交差する点を第１点とし、前記第１点を通り前記端面において前記内部電極層が設けられた領域と前記外部電極との界面に平行な線を第３直線とし、前記第１直線と前記外部電極の表面とが交差する点を第２点とし、前記第１点と前記第２点とを結ぶ直線と、前記第３直線とがなす角度をθａとした場合に、前記θａは、５°以上１５°以下であることを特徴とするセラミック電子部品。

【請求項2】

前記段差は、最外層の前記内部電極層と、当該内部電極層に隣接する前記カバー層の厚みの１／２の位置との間に位置することを特徴とする請求項１記載のセラミック電子部品。

【請求項3】

前記カバー層のそれぞれの厚みは、前記積層構造の厚みの１／２以上であることを特徴とする請求項１または２に記載のセラミック電子部品。

【請求項4】

前記内部電極層および前記外部電極は、同じ金属を主成分とすることを特徴とする請求項１～３のいずれか一項に記載のセラミック電子部品。

【請求項5】

前記角部における前記外部電極の最小厚みは、１μｍ以上であることを特徴とする請求項１～４のいずれか一項に記載のセラミック電子部品。

【請求項6】

前記外部電極は、前記２端面において前記内部電極層が設けられた領域において、最大厚みで一定となる部分が前記積層方向に延在するように備わっていることを特徴とする請求項１～５のいずれか一項に記載のセラミック電子部品。

【請求項7】

セラミック含有の誘電体グリーンシート上に内部電極形成用導電ペーストを印刷し、前記内部電極形成用導電ペーストと逆パターンにセラミック含有のマージンペーストを印刷して得られるパターン形成シートを複数積層し、最外層をセラミック含有のカバーシートとし、積層された複数の内部電極形成用導電ペーストを交互に対向する２端面に露出させることによって、略直方体形状のセラミック積層体を形成する工程と、
前記２端面から前記カバーシートにかけて外部電極形成用導電ペーストを塗布する工程と、
前記セラミック積層体と前記外部電極形成用導電ペーストとを焼成することで、前記誘電体グリーンシートを誘電体層とし、前記内部電極形成用導電ペーストを内部電極層とし、前記カバーシートをカバー層とし、前記外部電極形成用導電ペーストを外部電極とする工程と、を含み、
前記２端面において前記内部電極形成用導電ペーストが配置されている領域の濡れ性と、前記カバーシートの角部における濡れ性との差を調整することで、前記カバー層の角部における外部電極を薄く形成し、前記内部電極層に向かって前記外部電極に段差を持たせ、前記２端面において前記内部電極層が設けられた領域では前記外部電極を厚く形成することを特徴とするセラミック電子部品の製造方法。

【請求項8】

前記カバーシートおよび前記マージンペーストにおけるバインダ量を前記誘電体グリーンシートにおけるバインダ量よりも多くすることで、前記２端面において前記内部電極形成用導電ペーストが配置されている領域の濡れ性と、前記カバーシートの角部における濡れ性との差を調整することを特徴とする請求項７記載のセラミック電子部品の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、セラミック電子部品およびその製造方法に関する。

【背景技術】

【0002】

積層セラミックコンデンサなどのセラミック電子部品は、セラミックを主成分とする複数の誘電体層と、内部電極層とを交互に積層して構成された積層チップを備えている。積層チップの端面に内部電極層が引き出され、その表面を覆うように外部電極が形成されている。例えば、積層チップ形成用のシートと外部電極形成用ペーストとが同時に焼成される（例えば、特許文献１参照）。

【先行技術文献】

【特許文献】

【0003】

【文献】特開２００５－４４９０３号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

この場合、同時焼成後に角部（コバ部）における外部電極下の誘電体部分にクラックが発生する場合がある。外部電極形成用ペーストには、誘電体との密着性向上や焼成収縮挙動を誘電体と近づけるためにセラミック粉末が共材として添加されている。例えば、共材の添加量や種類を変更することでクラックを抑制することができる。しかしながら、共材添加量が多くなると、めっき処理が困難になる等の問題が生じてしまう。

【0005】

そこで、コバ部における外部電極形成用ペーストを薄くして、焼成時の応力を低減させることが考えられる。しかしながら、この場合、積層チップの端面でも外部電極が薄くなり、信頼性が悪化するおそれがある。

【0006】

本発明は、上記課題に鑑みなされたものであり、信頼性を維持しつつクラックを抑制することができるセラミック電子部品およびその製造方法を提供することを目的とする。

【課題を解決するための手段】

【0007】

本発明に係るセラミック電子部品は、内部電極層とセラミックを主成分とする誘電体層とが交互に積層された積層構造と、前記積層構造の積層方向の上面および下面に設けられセラミックを主成分とするカバー層とを備え、略直方体形状を有し、積層された複数の前記内部電極層が交互に対向する２端面に露出するように形成された積層チップと、前記２端面から少なくともいずれかの前記カバー層にかけて形成された１対の外部電極と、を備え、前記外部電極は、前記カバー層の角部において薄く形成され、前記内部電極層に向かって段差を有し、前記２端面において前記内部電極層が設けられた領域では厚く形成され、前記段差が生じる箇所における厚みよりも前記角部における厚みが小さくなっており、前記内部電極層の１／２の幅の位置での前記２端面を結ぶ方向に沿った断面において、前記カバー層に最近接の前記内部電極層に沿った線を第１直線とし、前記カバー層の厚みの１／２の位置において最近接の前記内部電極層に沿った線を第２直線とし、前記第２直線と前記外部電極の表面とが交差する点を第１点とし、前記第１点を通り前記端面において前記内部電極層が設けられた領域と前記外部電極との界面に平行な線を第３直線とし、前記第１直線と前記外部電極の表面とが交差する点を第２点とし、前記第１点と前記第２点とを結ぶ直線と、前記第３直線とがなす角度をθａとした場合に、前記θａは、５°以上１５°以下であることを特徴とする。

【0008】

上記セラミック電子部品において、前記段差は、最外層の前記内部電極層と、当該内部電極層に隣接する前記カバー層の厚みの１／２の位置との間に位置していてもよい。

【0010】

上記セラミック電子部品において、前記カバー層のそれぞれの厚みは、前記積層構造の厚みの１／２以上としてもよい。

【0011】

上記セラミック電子部品において、前記内部電極層および前記外部電極は、同じ金属を主成分としてもよい。記積層チップの角において曲率を有する領域における前記外部電極の最小厚みは、１μｍ以上であってもよい。前記外部電極は、前記２端面において前記内部電極層が設けられた領域において、最大厚みで一定となる部分が前記積層方向に延在するように備わっていてもよい。

【0012】

本発明に係るセラミック電子部品の製造方法は、セラミック含有の誘電体グリーンシート上に内部電極形成用導電ペーストを印刷し、前記内部電極形成用導電ペーストと逆パターンにセラミック含有のマージンペーストを印刷して得られるパターン形成シートを複数積層し、最外層をセラミック含有のカバーシートとし、積層された複数の内部電極形成用導電ペーストを交互に対向する２端面に露出させることによって、略直方体形状のセラミック積層体を形成する工程と、前記２端面から前記カバーシートにかけて外部電極形成用導電ペーストを塗布する工程と、前記セラミック積層体と前記外部電極形成用導電ペーストとを焼成することで、前記誘電体グリーンシートを誘電体層とし、前記内部電極形成用導電ペーストを内部電極層とし、前記カバーシートをカバー層とし、前記外部電極形成用導電ペーストを外部電極とする工程と、を含み、前記２端面において前記内部電極形成用導電ペーストが配置されている領域の濡れ性と、前記カバーシートの角部における濡れ性との差を調整することで、前記カバー層の角部における外部電極を薄く形成し、前記内部電極層に向かって前記外部電極に段差を持たせ、前記２端面において前記内部電極層が設けられた領域では前記外部電極を厚く形成することを特徴とする。

【0013】

上記セラミック電子部品の製造方法において、前記カバーシートおよび前記マージンペーストにおけるバインダ量を前記誘電体グリーンシートにおけるバインダ量よりも多くすることで、前記２端面において前記内部電極形成用導電ペーストが配置されている領域の濡れ性と、前記カバーシートの角部における濡れ性との差を調整してもよい。

【発明の効果】

【0014】

本発明によれば、信頼性を維持しつつクラックを抑制することができる。

【図面の簡単な説明】

【0015】

【図1】積層セラミックコンデンサの部分断面斜視図である。

【図2】クラックについて説明するための図である。

【図3】（ａ）は図１のＡ－Ａ線断面図であり、（ｂ）は（ａ）の破線部の拡大図である。

【図4】めっき層を例示する図である。

【図5】積層セラミックコンデンサの製造方法のフローを例示する図である。

【図6】（ａ）および（ｂ）はカバー層の厚みを例示する図である。

【図7】クラック発生率の計測結果を示す図である。

【発明を実施するための形態】

【0016】

以下、図面を参照しつつ、実施形態について説明する。

【0017】

（実施形態）
まず、積層セラミックコンデンサについて説明する。図１は、積層セラミックコンデンサ１００の部分断面斜視図である。図１で例示するように、積層セラミックコンデンサ１００は、直方体形状を有する積層チップ１０と、積層チップ１０のいずれかの対向する２端面に設けられた外部電極２０ａ，２０ｂとを備える。なお、積層チップ１０において積層方向の上下の面を上面および下面と称する。積層チップ１０において、２端面、上面および下面以外の２面を側面と称する。外部電極２０ａ，２０ｂは、上面、下面および２側面に延在している。ただし、外部電極２０ａ，２０ｂは、上面、下面および２側面において互いに離間している。

【0018】

積層チップ１０は、誘電体として機能するセラミック材料を含む誘電体層１１と、内部電極層１２とが、交互に積層された積層構造を有する。各内部電極層１２の端縁は、積層チップ１０の外部電極２０ａが設けられた端面と、外部電極２０ｂが設けられた端面とに、交互に露出している。それにより、各内部電極層１２は、外部電極２０ａと外部電極２０ｂとに、交互に導通している。その結果、積層セラミックコンデンサ１００は、複数の誘電体層１１が内部電極層１２を介して積層された構成を有する。また、積層チップ１０において、積層構造において誘電体層１１と内部電極層１２との積層方向（以下、積層方向と称する。）の上面および下面は、カバー層１３によって覆われている。カバー層１３は、セラミック材料を主成分とする。例えば、カバー層１３の主成分材料は、誘電体層１１の主成分材料と同じである。

【0019】

積層セラミックコンデンサ１００のサイズは、例えば、長さ０．２ｍｍ、幅０．１２５ｍｍ、高さ０．１２５ｍｍであり、または長さ０．６ｍｍ、幅０．３ｍｍ、高さ０．３ｍｍであり、または長さ１．０ｍｍ、幅０．５ｍｍ、高さ０．５ｍｍであり、または長さ３．２ｍｍ、幅１．６ｍｍ、高さ１．６ｍｍであり、または長さ４．５ｍｍ、幅３．２ｍｍ、高さ２．５ｍｍであるが、これらのサイズに限定されるものではない。

【0020】

内部電極層１２は、Ｎｉ（ニッケル），Ｃｕ（銅），Ｓｎ（スズ）等の卑金属を主成分とする。内部電極層１２として、Ｐｔ（白金）、Ｐｄ（パラジウム）、Ａｇ（銀）、Ａｕ（金）などの貴金属やこれらを含む合金を用いてもよい。誘電体層１１は、一般式ＡＢＯ_３で表されるペロブスカイト構造を有するセラミック材料を主成分とする。なお、当該ペロブスカイト構造は、化学量論組成から外れたＡＢＯ_３－αを含む。例えば、当該セラミック材料として、ＢａＴｉＯ_３（チタン酸バリウム）、ＣａＺｒＯ_３（ジルコン酸カルシウム）、ＣａＴｉＯ_３（チタン酸カルシウム）、ＳｒＴｉＯ_３（チタン酸ストロンチウム）、ペロブスカイト構造を形成するＢａ_{１-ｘ－ｙ}Ｃａ_ｘＳｒ_ｙＴｉ_１－ｚＺｒ_ｚＯ_３(０≦ｘ≦１，０≦ｙ≦１，０≦ｚ≦１)等を用いることができる。

【0021】

外部電極２０ａ，２０ｂは、例えば、焼成前の積層チップ１０の２端面に導電性金属ペーストを塗布し、積層チップ１０と同時に焼成することで形成することができる。しかしながら、積層チップ１０の部分の熱膨張係数と、外部電極２０ａ，２０ｂの部分の熱膨張係数との間には、差がある。この熱膨張係数差に起因して、積層チップ１０の角部（コバ部）に応力が集中する傾向にある。

【0022】

図２で例示するように、外部電極２０ａ，２０ｂは、コバ部Ｂにおいて、大矢印の方向に収縮する。この場合、カバー層１３のコバ部Ｂには、小矢印の方向に応力が集中する。この応力によって、図２の点線で例示するようなクラックが発生するおそれがある。クラックが発生すると、積層セラミックコンデンサ１００の外観不良や信頼性悪化の懸念がある。そこで、本実施形態に係る積層セラミックコンデンサ１００は、コバ部Ｂにかかる応力を緩和する構成を有している。なお、コバ部とは、積層チップ１０の角（カバー層１３の角）において曲率を有する領域のことである。

【0023】

まず、図３（ａ）で例示するように、積層チップ１０の端面において、最下層の内部電極層１２から最上層の内部電極層１２までの領域を、以下、内部電極対向領域Ｃと称する。図３（ａ）は、図１のＡ－Ａ線断面図である。コバ部Ｂは、カバー層１３に形成されている。したがって、内部電極対向領域Ｃは、略平面形状をなしている。本実施形態に外部電極２０ａ，２０ｂは、図３（ａ）で例示するように、コバ部Ｂを覆いつつ薄く形成されている。この場合、コバ部Ｂに係る応力が緩和される。それにより、クラックの発生を抑制することができる。しかしながら、コバ部Ｂにおいて外部電極２０ａ，２０ｂを薄くするために外部電極形成用の導電性金属ペーストの固形分を少なくしたり粘度を下げたりしてしまうと、積層チップ１０の端面における外部電極２０ａ，２０ｂも薄くなってしまう。この場合、内部電極対向領域Ｃを覆う外部電極量が不足し、めっき液の侵入などによって信頼性悪化の問題が生じる。そこで、外部電極２０ａ，２０ｂは、内部電極対向領域Ｃでは厚く形成されている。以上のことから、信頼性を維持しつつ、クラックの発生を抑制することができる。

【0024】

図３（ｂ）は、外部電極２０ａの形状の詳細を例示する図であり、図３（ａ）の破線部の拡大図である。図３（ｂ）では外部電極２０ａの形状について説明するが、外部電極２０ｂも同様の形状を有している。図３（ｂ）で例示するように、外部電極２０ａは、積層方向において、積層チップ１０の側面から、カバー層１３のコバ部Ｂ、カバー層１３の略平面部にかけて形成され、変曲点Ｄから厚くなり、内部電極対向領域Ｃでは厚く形成されている。すなわち、外部電極２０ａは、カバー層１３のコバ部Ｂでは薄く形成されており、変曲点Ｄから段差を有して厚くなる。変曲点Ｄは、カバー層１３のコバ部Ｂよりも下方の略平面部に位置する。これにより、外部電極２０ａは、コバ部Ｂでは薄く、内部電極対向領域Ｃでは厚く形成されることになる。

【0025】

図３（ａ）の積層断面は、図１で例示したように、内部電極層１２の長さ方向に沿った断面であり、内部電極層１２の幅方向の中央を通る断面である。カバー層１３の厚みの１／２の位置において最近接の内部電極層１２の平坦部に沿った線を直線Ｎとする。直線Ｎと外部電極２０ａの表面とが交差する点を点Ｐとする。点Ｐを通り、内部電極対向領域Ｃと外部電極２０ａとの界面に平行な線を直線Ｏとする。カバー層１３に最近接の内部電極層１２と積層チップ１０の端面との交点を点Ｒとする。点Ｒから直線Ｎに沿って平行に引いた直線を直線Ｍとする。直線Ｍと外部電極２０ａの表面とが交差する点を点Ｑとする。この場合において、点Ｐと点Ｑとを結ぶ直線と、直線Ｏとがなす角度をθａとする。

【0026】

変曲点Ｄは、直線Ｍと直線Ｎとの間に位置していることが好ましい。すなわち、変曲点Ｄがなす段差は、最外層の内部電極層１２と、当該内部電極層１２に隣接するカバー層１３の厚みの１／２の位置との間に位置することが好ましい。この場合、コバ部Ｂにおける外部電極２０ａを十分に薄くすることができる。

【0027】

角度θａが０を上回る値であることは、コバ部Ｂにおける外部電極２０ａが薄く、外部電極２０ａに段差が設けられ、内部電極対向領域Ｃにおける外部電極２０ａが厚いことを意味する。角度θａが小さいと、積層チップ１０の端面からコバ部Ｂにかけて、外部電極２０ａの厚みが緩やかに減少する。角度θａが小さすぎると、コバ部Ｂにおける外部電極２０ａが十分に薄くないか、内部電極対向領域Ｃにおいて外部電極２０ａが十分に厚くないことになる。したがって、角度θａに下限を設けることが好ましい。一方、角度θａが大きいと、積層チップ１０の端面からコバ部Ｂにかけて、外部電極２０ａの厚みが急激に減少する。角度θａが大き過ぎると、コバ部Ｂにおける外部電極２０ａが薄すぎるか、内部電極対向領域Ｃにおいて外部電極２０ａが厚すぎることになる。したがって、角度θａに上限を設けることが好ましい。そこで、本実施形態においては、角度θａは、５°以上１５°以下であることが好ましく、１０°以上１５°以下であることがより好ましい。

【0028】

なお、コバ部Ｂにおける外部電極２０ａが薄すぎると、コバ切れ（外部電極が不連続な状態）が発生し、めっき付き性の悪化や耐湿性の悪化といった問題が生じ得る。そこで、コバ部Ｂにおける外部電極２０ａの最小厚みは、１μｍ以上であることが好ましく、３μｍ以上であることがより好ましい。

【0029】

内部電極対向領域Ｃにおける外部電極２０ａが厚過ぎると、寸法規格をオーバーしてしまうといった問題が生じ得る。そこで、内部電極対向領域Ｃにおける外部電極２０ａは、３０μｍ以下であることが好ましく、２５μｍ以下であることがより好ましい。

【0030】

なお、本実施形態に係る構成は、カバー層１３が厚く形成される構成において特に効果を発揮する。例えば、カバー層１３のそれぞれの厚みが、内部電極対向領域Ｃの厚みの１／２以上であるような構成において、本実施形態に係る構成は特に効果を発揮する。

【0031】

外部電極２０ａ，２０ｂは、Ｃｕ，Ｎｉ，Ａｌ（アルミニウム），Ｚｎ（亜鉛）などの金属、またはこれらの２以上の合金（例えば、ＣｕとＮｉとの合金）を主成分とし、外部電極２０ａ，２０ｂの緻密化のためのガラス成分、外部電極２０ａ，２０ｂの焼結性を制御するための共材、などのセラミックを含んでいる。ガラス成分は、Ｂａ（バリウム），Ｓｒ（ストロンチウム），Ｃａ（カルシウム），Ｚｎ（亜鉛），Ａｌ，Ｓｉ（ケイ素），Ｂ（ホウ素）等の酸化物である。共材は、例えば、誘電体層１１の主成分と同じ材料を主成分とするセラミック成分である。

【0032】

図４で例示するように、外部電極２０ａの表面には、めっき層２１が設けられていてもよい。めっき層２１は、Ｃｕ，Ｎｉ，Ａｌ，Ｚｎ，Ｓｎなどの金属またはこれらの２以上の合金を主成分とする。めっき層２１は、単一金属成分のめっき層でもよく、互いに異なる金属成分の複数のめっき層でもよい。例えば、めっき層２１は、外部電極２０ａ側から順に、第１めっき層２２、第２めっき層２３および第３めっき層２４が形成された構造を有する。外部電極２０ａおよびめっき層２１は、積層チップ１０の両端面を覆うとともに、４つの側面の少なくともいずれかに延在している。本実施形態においては、外部電極２０ａおよびめっき層２１は、積層チップ１０の両端面から４つの側面に延在している。第１めっき層２２は、例えば、Ｃｕめっき層である。第２めっき層２３は、例えば、Ｎｉめっき層である。第３めっき層２４は、例えば、Ｓｎめっき層である。なお、図４では、外部電極２０ａについて例示しているが、外部電極２０ｂも同様の構造を有する。

【0033】

続いて、積層セラミックコンデンサ１００の製造方法について説明する。図５は、積層セラミックコンデンサ１００の製造方法のフローを例示する図である。

【0034】

（原料粉末作製工程）
まず、誘電体層１１の主成分であるセラミック材料の粉末に、目的に応じて所定の添加化合物を添加する。添加化合物としては、Ｍｇ（マグネシウム），Ｍｎ（マンガン），Ｖ（バナジウム），Ｃｒ（クロム），希土類元素(Ｙ（イットリウム）,Ｓｍ（サマリウム），Ｅｕ（ユウロピウム），Ｇｄ（ガドリニウム），Ｔｂ（テルビウム），Ｄｙ（ジスプロシウム）,Ｈｏ（ホロミウム）,Ｅｒ(エルビウム)，Ｔｍ（ツリウム）およびＹｂ（イッテルビウム）)の酸化物、並びに、Ｃｏ（コバルト），Ｎｉ，Ｌｉ（リチウム），Ｂ，Ｎａ（ナトリウム），Ｋ（カリウム）およびＳｉの酸化物もしくはガラスが挙げられる。例えば、まず、セラミック材料の粉末に添加化合物を含む化合物を混合して仮焼を行う。続いて、得られたセラミック材料の粒子を添加化合物とともに湿式混合し、乾燥および粉砕してセラミック材料の粉末を調製する。

【0035】

（積層工程）
次に、得られたセラミック材料の粉末に、ポリビニルブチラール（ＰＶＢ）樹脂等のバインダと、エタノール、トルエン等の有機溶剤と、フタル酸ジオクチル（ＤＯＰ）等の可塑剤とを加えて湿式混合する。得られたスラリーを使用して、例えばダイコータ法やドクターブレード法により、基材上に例えば厚み０．８μｍ以下の帯状の誘電体グリーンシートを塗工して乾燥させる。

【0036】

次に、誘電体グリーンシートの表面に、内部電極形成用導電ペーストをスクリーン印刷、グラビア印刷等により印刷することで、内部電極層１２のパターンを配置する。内部電極層形成用導電ペーストは、内部電極層１２の主成分金属の粉末と、バインダと、溶剤と、必要に応じてその他助剤とを含んでいる。バインダおよび溶剤は、上記したセラミックスラリーと異なるものを使用することが好ましい。また、内部電極形成用導電ペーストには、共材として、誘電体層１１の主成分であるセラミック材料を分散させてもよい。次に、誘電体グリーンシート上に、原料粉末作製工程で作製されたセラミック材料の粉末に、ポリビニルブチラール（ＰＶＢ）樹脂等のバインダと、エタノール、トルエン等の有機溶剤と、フタル酸ジオクチル（ＤＯＰ）等の可塑剤とを加えて湿式混合する。得られたスラリーをマージンペーストとして、内部電極形成用導電ペーストと逆パターンに印刷する。それにより、パターン形成シートが形成される。

【0037】

次に、パターン形成シートを所定の大きさに打ち抜いて、打ち抜かれたパターン形成シートを、基材を剥離した状態で、内部電極層１２と誘電体層１１とが互い違いになるように、かつ内部電極層１２が誘電体層１１の長さ方向の両端面に端縁が交互に露出して極性の異なる一対の外部電極に交互に引き出されるように、所定層数（例えば２００～５００層）だけ積層する。積層したパターン形成シートの上下にカバー層１３となるカバーシートを圧着させ、所定チップ寸法（例えば１．０ｍｍ×０．５ｍｍ）にカットする。これにより、略直方体形状のセラミック積層体が得られる。なお、カバーシートも、原料粉末作製工程で作製されたセラミック材料の粉末に、ポリビニルブチラール（ＰＶＢ）樹脂等のバインダと、エタノール、トルエン等の有機溶剤と、フタル酸ジオクチル（ＤＯＰ）等の可塑剤とを加えて湿式混合し、印刷することで作製することができる。

【0038】

上述した角度θａは、内部電極対向領域Ｃの濡れ性と、コバ部Ｂの濡れ性との差に応じて決まる関数である。そこで、積層チップ１０の端面におけるバインダ量を調整してもよい。ここでのバインダ量とは、カバーシート、マージンペーストもしくは誘電体グリーンシートに対する体積％または重量％である。例えば、バインダが端面に露出した箇所は、外部電極形成用の導電性金属ペーストに対する濡れ性が高くなる。それにより、バインダが露出した箇所では、導電性金属ペーストが薄くなる。そこで、カバーシートおよびマージンペーストのバインダ量を、誘電体グリーンシートのバインダ量よりも多くしてもよい。または、コバ部Ｂにバインダを付着させてもよい。あるいは、マスク等を用いてプラズマ処理等によってコバ部Ｂの濡れ性を高くし、もしくは反対に内部電極対向領域Ｃの濡れ性を低くすることも可能である。

【0039】

（塗布工程）
次に、セラミック積層体の内部電極層１２の両端面に、共材を含む外部電極形成用の導電性金属ペーストを浸漬塗布する。当該導電性金属ペーストの厚みは、導電性金属ペーストを希釈することで調整することができる。

【0040】

（焼成工程）
その後、セラミック積層体を、２５０～５００℃のＮ_２雰囲気中で脱バインダした後に、還元雰囲気中で１１００～１３００℃で１０分～２時間焼成することで、誘電体グリーンシートを構成する各化合物が焼結し、内部電極層パターンを構成する各化合物が焼結し、外部電極形成用の導電性金属ペーストを構成する各化合物が焼結し、カバーシートを構成する各化合物が焼結し、粒成長する。このようにして、内部に焼結体からなる誘電体層１１と内部電極層１２とが交互に積層されてなる積層チップ１０と、積層方向上下の最外層として形成されるカバー層１３とを有する積層セラミックコンデンサ１００が得られる。

【0041】

（再酸化処理工程）
その後、Ｎ_２ガス雰囲気中で６００℃～１０００℃で再酸化処理を行ってもよい。

【0042】

（めっき処理工程）
その後、めっきによって、外部電極２０ａ，２０ｂ上にめっき層２１を形成する。例えば、第１めっき層２２、第２めっき層２３および第３めっき層２４を順に形成する。

【0043】

本実施形態に係る製造方法によれば、外部電極２０ａ，２０ｂは、コバ部Ｂにおいて薄く形成される。この場合、コバ部Ｂに係る応力が緩和される。それにより、クラックの発生を抑制することができる。また、外部電極２０ａ，２０ｂは、内部電極対向領域Ｃでは厚く形成される。それにより、信頼性を維持することができる。以上のことから、本実施形態に係る製造方法によれば、信頼性を維持しつつ、クラックの発生を抑制することができる。

【0044】

なお、上述した角度θａは、内部電極対向領域Ｃの濡れ性と、コバ部Ｂの濡れ性との差を調整することで、上述した角度θａを５°以上１５°以下に調整することが好ましく、１０°以上１５°以下に調整することがより好ましい。

【0045】

なお、上記各実施形態においては、セラミック電子部品の一例として積層セラミックコンデンサについて説明したが、それに限られない。例えば、バリスタやサーミスタなどの、他の電子部品を用いてもよい。

【実施例】

【0046】

以下、実施形態に係る積層セラミックコンデンサを作製し、特性について調べた。

【0047】

（実施例１～１０）
チタン酸バリウム粉末に必要な添加物を添加し、ボールミルで十分に湿式混合粉砕して誘電体材料を得た。誘電体材料に有機バインダおよび溶剤を加えてドクターブレード法にて誘電体グリーンシートを作製した。有機バインダとしてポリビニルブチラール（ＰＶＢ）等を用い、溶剤としてエタノール、トルエン等を加えた。その他、可塑剤などを加えた。

【0048】

次に、内部電極層１２の主成分金属（Ｎｉ）の粉末と、共材（チタン酸バリウム）と、バインダ（エチルセルロース）と、溶剤と、必要に応じてその他助剤とを含んでいる内部電極形成用導電ペーストを作製した。

【0049】

誘電体シートに内部電極形成用導電ペーストをスクリーン印刷した。内部電極形成用導電ペーストの逆パターンに上記誘電体材料を含むマージンペーストを印刷し、パターン形成シートを作製した。マージンペーストにおけるバインダ量を、誘電体グリーンシートよりも多くした。基材を剥離した状態でパターン形成シートを重ねていき、その上下に、上記誘電体材料を含むカバーシートをそれぞれ積層した。その後、熱圧着によりセラミック積層体を得て、所定の形状に切断した。なお、カバーシートにおけるバインダ量を、誘電体グリーンシートよりも多くした。

【0050】

得られたセラミック積層体を２５０℃～５００℃のＮ_２雰囲気中で脱バインダした後に、セラミック積層体の両端面から各側面にかけて、Ｎｉを主成分とする金属フィラー、共材、バインダ、溶剤などを含む金属ペーストを塗布し、乾燥させた。実施例１，２では、外部電極２０ａ，２０ｂの厚みが１０μｍとなるようにした。実施例３，４では、外部電極２０ａ，２０ｂの厚みが１５μｍとなるようにした。実施例５，６では、外部電極２０ａ，２０ｂの厚みが２０μｍとなるようにした。実施例７，８では、外部電極２０ａ，２０ｂの厚みが２５μｍとなるようにした。実施例９，１０では、外部電極２０ａ，２０ｂの厚みが３０μｍとなるようにした。実施例１１，１２では、外部電極２０ａ，２０ｂの厚みが３５μｍとなるようにした。その後、金属ペーストが塗布された成型体を、酸素分圧１０^－５～１０^－８ａｔｍの還元性雰囲気中において１１００℃～１３００℃で金属ペーストを成型体と同時に焼成して焼結体を得た。実施例１～１２のそれぞれについて、２５個のサンプルを作製し、各サンプルについて４か所の計１００点のデータを取得した。

【0051】

得られた焼結体の形状寸法は、実施例１，２では、長さ１６００μｍ、幅８００μｍ、高さ８００μｍであった。実施例３，４では、長さ２０００μｍ、幅１２５０μｍ、高さ１２５０μｍであった。実施例５，６では、長さ３２００μｍ、幅１６００μｍ、高さ１６００μｍであった。実施例７，８では、長さ３２００μｍ、幅２５００μｍ、高さ２５００μｍであった。実施例９，１０では、長さ４５００μｍ、幅３２００μｍ、高さ２５００μｍであった。また、カバー層１３の厚みは、実施例１では８０μｍであり、実施例２では２４０μｍであり、実施例３では１２５μｍであり、実施例４では３７５μｍであり、実施例５では１６０μｍであり、実施例６では４８０μｍであり、実施例７では２５０μｍであり、実施例８では７５０μｍであり、実施例９では２５０μｍであり、実施例１０では７５０μｍであった。

【0052】

また、実施例１，３，５，７，９では、図６（ａ）で例示するように、上下のカバー層１３のそれぞれの厚みが積層チップ１０の高さの１０％であり、内部電極対向領域Ｃの厚みが積層チップ１０の高さの８０％であった。実施例２，４，６，８，１０では、図６（ｂ）で例示するように、上下のカバー層１３のそれぞれの厚みが積層チップ１０の高さの３０％であり、内部電極対向領域Ｃの厚みが積層チップ１０の高さの４０％であった。

【0053】

実施例１では、角度θａは、１５．０°であった。実施例２では、角度θａは、６．０°であった。実施例３では、角度θａは、１３．７°であった。実施例４では、角度θａは、５．４°であった。実施例５では、角度θａは、１２．７°であった。実施例６では、角度θａは、５．０°であった。実施例７では、角度θａは、１４．６°であった。実施例８では、角度θａは、５．７°であった。実施例９では、角度θａは、１２．７°であった。実施例１０では、角度θａは、５．０°であった。実施例１１では、角度θａは、１５．０°であった。実施例１２では、角度θａは、６．０°であった。

【0054】

（比較例１～４）
比較例１では、角度θａが０°であった他は、実施例２と同様とした。比較例２では、角度θａが０°であった他は、実施例４と同様とした。比較例３では、角度θａが０°であった他は、実施例６と同様とした。比較例４では、角度θａが０°であった他は、実施例８と同様とした。比較例５では、角度θａが０°であった他は、実施例１０と同様とした。なお、角度θａ＝０°とするために、カバーシートにおけるバインダ量と、誘電体グリーンシートにおけるバインダ量とを調整した。

【0055】

（分析）
実施例１～１０および比較例１～４の各サンプルについてコバ部Ｂにおけるカバー層１３のクラックの発生を観測することで、クラック発生率を計測した。図７は、計測結果を示す図である。図７に示すように、比較例１～４においては、角クラックが発生した。これに対して、実施例１～１０のいずれにおいても、クラック発生率が０％となった。これは、角度θａが０を上回る値となったことで、コバ部Ｂにおける外部電極２０ａ，２０ｂが薄く、内部電極対向領域Ｃにおける外部電極２０ａ，２０ｂが厚くなったからであると考えられる。なお、実施例２，４，６，８，１０および比較例１～４では、カバー層１３の厚みが内部電極対向領域Ｃの厚みの１／２以上であった。このことから、カバー層１３の厚みが内部電極対向領域Ｃの厚みの１／２以上である場合に、角クラックの発生が抑制されることがわかった。

【0056】

以上、本発明の実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。

【符号の説明】

【0057】

１０ 積層チップ
１１ 誘電体層
１２ 内部電極層
２０ａ，２０ｂ 外部電極
２１ めっき層
２２ 第１めっき層
２３ 第２めっき層
２４ 第３めっき層
１００ 積層セラミックコンデンサ

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】