特許 7148380 駆動モジュール、電源制御装置、スイッチング電源

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2022-09-27

(45)【発行日】2022-10-05

(54)【発明の名称】駆動モジュール、電源制御装置、スイッチング電源

(51)【国際特許分類】

   H02M 3/155 20060101AFI20220928BHJP

【ＦＩ】

H02M3/155 W

H02M3/155 P

【請求項の数】 10

(21)【出願番号】P 2018230994

(22)【出願日】2018-12-10

(65)【公開番号】P2020096409

(43)【公開日】2020-06-18

【審査請求日】2021-11-10

(73)【特許権者】

【識別番号】000116024

【氏名又は名称】ローム株式会社

(74)【代理人】

【識別番号】110001933

【氏名又は名称】特許業務法人 佐野特許事務所

(72)【発明者】

【氏名】赤穂 直史

【審査官】柳下 勝幸

(56)【参考文献】

【文献】特開２０１４－０４９８４７（ＪＰ，Ａ）

【文献】特開２００７－０２０３１５（ＪＰ，Ａ）

【文献】特開２０１８－１６９７３１（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０２Ｍ ３／１５５

(57)【特許請求の範囲】

【請求項1】

出力トランジスタと同期整流トランジスタをオン／オフして入力電圧から出力電圧を生成するスイッチング電源用の駆動モジュールであって、
前記同期整流トランジスタのオン時に流れるインダクタ電流のゼロクロスを検出するゼロクロス検出回路と；
制御信号が第１論理レベルであるときに前記出力トランジスタをオンして前記同期整流トランジスタをオフし、前記制御信号が第２論理レベルであるときに前記出力トランジスタをオフして前記同期整流トランジスタをオンする一方、前記ゼロクロスが検出されたときに前記出力トランジスタと前記同期整流トランジスタ双方をオフする駆動論理回路と；
前記ゼロクロスが検出されたときに前記制御信号を前記第１論理レベルでも前記第２論理レベルでもない第３論理レベルに切り替える論理レベル切替回路と；
を単一のパッケージに集積化して成ることを特徴とする駆動モジュール。

【請求項2】

前記出力トランジスタと前記同期整流トランジスタも前記パッケージに集積化して成ることを特徴とする請求項１に記載の駆動モジュール。

【請求項3】

前記パッケージは、ＷＬＣＳＰ［wafer level chip size package］であり、
前記出力トランジスタと前記同期整流トランジスタの双方に接続されるスイッチ端子群の少なくとも一部は、前記パッケージの平面視において、入力電圧端子群と接地電圧端子群との間に配列されていることを特徴とする請求項２に記載の駆動モジュール。

【請求項4】

出力トランジスタと同期整流トランジスタをオン／オフして入力電圧から出力電圧を生成するスイッチング電源用の電源制御装置であって、
前記出力トランジスタをオンして前記同期整流トランジスタをオフするときに制御信号を第１論理レベルとし、前記出力トランジスタをオフして前記同期整流トランジスタをオンするときに前記制御信号を第２論理レベルとする一方、前記制御信号を前記第２論理レベルとした後に入力待受状態となる入出力回路と；
前記入力待受状態で前記制御信号が前記第１論理レベルでも前記第２論理レベルでもない第３論理レベルに切り替えられたことを検出して軽負荷モードに移行する制御回路と；
を有することを特徴とする電源制御装置。

【請求項5】

請求項１～請求項３のいずれか一項に記載の駆動モジュールと、
請求項４に記載の電源制御装置と、
を有し、
入力電圧から出力電圧を生成して負荷に供給することを特徴とするスイッチング電源。

【請求項6】

前記駆動モジュールは、前記駆動モジュールがイネーブルとされるまで前記制御信号を機種毎の論理レベルに固定する論理レベル固定回路をさらに有し、
前記電源制御装置は、前記駆動モジュールをイネーブルとするまで前記入出力回路を前記入力待受状態とし、前記制御信号の論理レベルから前記駆動モジュールの機種判別ないし接続判定を行うことを特徴とする請求項５に記載のスイッチング電源。

【請求項7】

前記電源制御装置は、前記駆動モジュールをディセーブルとするときに前記駆動モジュールのイネーブル信号を第１論理レベルとし、前記駆動モジュールを第１動作モードでイネーブルとするときに前記イネーブル信号を第２論理レベルとし、前記駆動モジュールを第２動作モードでイネーブルとするときに前記イネーブル信号を第３論理レベルとすることを特徴とする請求項５または請求項６に記載のスイッチング電源。

【請求項8】

前記駆動モジュールは、ｎ相並列（ただしｎ≧２）に設けられており、
前記電源制御装置は、各相の前記駆動モジュールを２π／ｎずつ位相をずらして駆動することを特徴とする請求項５～請求項７のいずれか一項に記載のスイッチング電源。

【請求項9】

前記電源制御装置から前記駆動モジュールまでの第１配線長は、前記駆動モジュールから前記負荷までの第２配線長よりも大きいことを特徴とする請求項５～請求項８のいずれか一項に記載のスイッチング電源。

【請求項10】

前記電源制御装置は、リモートセンス方式で検出された前記負荷の両端間電圧に応じて出力帰還制御を行うことを特徴とする請求項５～請求項９のいずれか一項に記載のスイッチング電源。

【発明の詳細な説明】

【技術分野】

【0001】

本明細書中に開示されている発明は、スイッチング電源用の駆動モジュール及び電源制御装置に関する。

【背景技術】

【0002】

近年、スイッチング電源の構成部品として、スイッチ出力段を形成する一対のＭＯＳＦＥＴ［metal-oxide-semiconductor field effect transistor］と、これらを駆動するための駆動論理回路とを１パッケージに集積化した駆動モジュール（いわゆるＤｒＭＯＳ）が実用化されている。

【0003】

なお、上記に関連する従来技術の一例としては、特許文献１を挙げることができる。

【先行技術文献】

【特許文献】

【0004】

【文献】特開２０１７－１９５７６８号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

しかしながら、上記従来の駆動モジュールを用いたスイッチング電源では、軽負荷モード（＝軽負荷時にスイッチ出力段を出力ハイインピーダンス状態（ＨｉＺ）としてスイッチング損失を低減する動作モード）を実装するために必要な信号や外付け部品が多い、という課題があった。以下、具体例を挙げて簡単に説明する。

【0006】

図１１は、スイッチング電源の第１従来例を示す図である。本従来例のスイッチング電源１００では、電源制御装置１２０のゼロクロス検出回路１２３でインダクタ電流ＩＬのゼロクロスが検出されると、制御回路１２１にスキップ信号ＳＫＩＰが伝達され、出力回路１２２から駆動モジュール１１０への制御信号ＰＷＭがＬレベル（例えばＧＮＤ）からＭレベル（例えばＨレベルとＬレベルの中間値）に切り替えられる。その結果、駆動論理回路１１２によりトランジスタＭ１及びＭ２双方がオフされ、スイッチ出力段１１１が出力ハイインピーダンス状態（ＨｉＺ）となる。ただし、本従来例のスイッチング電源１００では、電流検出用の外付け部品（抵抗Ｒ１とキャパシタＣ１）が必要となる。また、１相（１チャネル）の駆動モジュール１１０毎に、３本の信号（制御信号ＰＷＭ、電流検出信号ＩＳ＋及びＩＳ－）が必要となる。

【0007】

図１２は、スイッチング電源の第２従来例を示す図である。本従来例のスイッチング電源２００では、スイッチ電圧ＳＷを監視してインダクタ電流ＩＬのゼロクロスを検出するゼロクロス検出回路２１３が駆動モジュール２１０に集積化されている。従って、先出の抵抗Ｒ１やキャパシタＣ１が不要となる。また、駆動モジュール１１０毎に必要な信号を３本（ＰＷＭ、ＩＳ＋、ＩＳ－）から２本（ＰＷＭ、ＳＫＩＰ）に減らすこともできる。ただし、信号本数の削減については、更なる改善の余地があった。

【0008】

本明細書中に開示されている発明は、本願の発明者により見出された上記課題に鑑み、必要な信号や外付け部品の少ない駆動モジュール及び電源制御装置、並びに、これらを用いたスイッチング電源を提供することを目的とする。

【課題を解決するための手段】

【0009】

本明細書中に開示されている駆動モジュールは、出力トランジスタと同期整流トランジスタをオン／オフして入力電圧から出力電圧を生成するスイッチング電源用であり、前記同期整流トランジスタのオン時に流れるインダクタ電流のゼロクロスを検出するゼロクロス検出回路と；制御信号が第１論理レベルであるときに前記出力トランジスタをオンして前記同期整流トランジスタをオフし、前記制御信号が第２論理レベルであるときに前記出力トランジスタをオフして前記同期整流トランジスタをオンする一方、前記ゼロクロスが検出されたときに前記出力トランジスタと前記同期整流トランジスタ双方をオフする駆動論理回路と；前記ゼロクロスが検出されたときに前記制御信号を前記第１論理レベルでも前記第２論理レベルでもない第３論理レベルに切り替える論理レベル切替回路と；を単一のパッケージに集積化して成る構成（第１の構成）とされている。

【0010】

なお、上記第１の構成から成る駆動モジュールは、前記出力トランジスタと前記同期整流トランジスタも前記パッケージに集積化して成る構成（第２の構成）にするとよい。

【0011】

また、上記第２の構成から成る駆動モジュールにおいて、前記パッケージは、ＷＬＣＳＰ［wafer level chip size package］であり、前記出力トランジスタと前記同期整流トランジスタの双方に接続されるスイッチ端子群の少なくとも一部は、前記パッケージの平面視において、入力電圧端子群と接地電圧端子群との間に配列されている構成（第３の構成）にするとよい。

【0012】

また、本明細書中に開示されている電源制御装置は、出力トランジスタと同期整流トランジスタをオン／オフして入力電圧から出力電圧を生成するスイッチング電源用であり、前記出力トランジスタをオンして前記同期整流トランジスタをオフするときに制御信号を第１論理レベルとし、前記出力トランジスタをオフして前記同期整流トランジスタをオンするときに前記制御信号を第２論理レベルとする一方、前記制御信号を前記第２論理レベルとした後に入力待受状態となる入出力回路と；前記入力待受状態で前記制御信号が前記第１論理レベルでも前記第２論理レベルでもない第３論理レベルに切り替えられたことを検出して軽負荷モードに移行する制御回路；を有する構成（第４の構成）とされている。

【0013】

また、本明細書中に開示されているスイッチング電源は、上記第１～第３いずれかの構成から成る駆動モジュールと、上記第４の構成から成る電源制御装置と、を有し、入力電圧から出力電圧を生成して負荷に供給する構成（第５の構成）とされている。

【0014】

なお、上記第５の構成から成るスイッチング電源において、前記駆動モジュールは、前記駆動モジュールがイネーブルとされるまで前記制御信号を機種毎の論理レベルに固定する論理レベル固定回路をさらに有し、前記電源制御装置は、前記駆動モジュールをイネーブルとするまで前記入出力回路を前記入力待受状態とし、前記制御信号の論理レベルから前記駆動モジュールの機種判別ないし接続判定を行う構成（第６の構成）にするとよい。

【0015】

また、上記第５または第６の構成から成るスイッチング電源において、前記電源制御装置は、前記駆動モジュールをディセーブルとするときに前記駆動モジュールのイネーブル信号を第１論理レベルとし、前記駆動モジュールを第１動作モードでイネーブルとするときに前記イネーブル信号を第２論理レベルとし、前記駆動モジュールを第２動作モードでイネーブルとするときに前記イネーブル信号を第３論理レベルとする構成（第７の構成）にするとよい。

【0016】

また、上記第５～第７いずれかの構成から成るスイッチング電源において、前記駆動モジュールは、ｎ相並列（ただしｎ≧２）に設けられ、前記電源制御装置は、各相の前記駆動モジュールを２π／ｎずつ位相をずらして駆動する構成（第８の構成）にするとよい。

【0017】

また、上記第５～第８いずれかの構成から成るスイッチング電源において、前記電源制御装置から前記駆動モジュールまでの第１配線長は、前記駆動モジュールから前記負荷までの第２配線長よりも大きい構成（第９の構成）にするとよい。

【0018】

また、上記第５～第９いずれかの構成から成るスイッチング電源において、前記電源制御装置は、リモートセンス方式で検出された前記負荷の両端間電圧に応じて出力帰還制御を行う構成（第１０の構成）にするとよい。

【発明の効果】

【0019】

本明細書中に開示されている発明によれば、必要な信号や外付け部品の少ない駆動モジュール及び電源制御装置、並びに、これらを用いたスイッチング電源を提供することが可能となる。

【図面の簡単な説明】

【0020】

【図1】スイッチング電源の全体構成を示す図

【図2】スイッチング電源の要部構成を示す図

【図3】論理レベル切替回路の一構成例を示す図

【図4】論理レベル固定回路の第１構成例（プルダウン型）を示す図

【図5】論理レベル固定回路の第２構成例（プルダウン型）を示す図

【図6】入出力回路の一構成例を示す図

【図7】スイッチング電源の一動作例を示す図

【図8】位相シフト制御の一例を示す図

【図9】駆動モジュール（小電流型）の端子配置例を示す図

【図10】駆動モジュール（大電流型）の端子配置例を示す図

【図11】スイッチング電源の第１従来例を示す図

【図12】スイッチング電源の第２従来例を示す図

【発明を実施するための形態】

【0021】

＜スイッチング電源（全体構成）＞
図１は、スイッチング電源の全体構成を示す図である。本構成例のスイッチング電源１は、入力電圧ＰＶＩＮから出力電圧Ｖｏを生成して負荷Ｚ（ＣＰＵ［central processing unit］など）に供給する多相（本図では４相）型の降圧ＤＣ／ＤＣコンバータであり、４相並列に接続された駆動モジュール１０（１）～１０（４）と、電源制御装置２０と、インダクタＬ１（１）～Ｌ１（４）と、キャパシタＣｉ及びＣｏと、を有する。

【0022】

駆動モジュール１０（１）～１０（４）は、それぞれ、スイッチ出力段を形成する一対のＭＯＳＦＥＴと、これらを駆動するための駆動論理回路（いずれも不図示）とを１パッケージに集積化した半導体装置（いわゆるＤｒＭＯＳ）である。

【0023】

上記一対のＭＯＳＦＥＴは、入力電圧ＰＶＩＮの印加端と接地電圧ＰＧＮＤの印加端との間に接続されており、基本的に、制御信号ＰＷＭ（１）～ＰＷＭ（４）に応じてオン／オフ制御される。その結果、駆動モジュール１０（１）～１０（４）から、入力電圧ＰＶＩＮと接地電圧ＰＧＮＤとの間でパルス駆動されるスイッチ電圧ＳＷ（１）～ＳＷ（４）が出力され、これらをインダクタＬ１（１）～Ｌ１（４）及びキャパシタＣｏで合算、整流及び平滑することにより、負荷Ｚへの出力電圧Ｖｏが生成される。

【0024】

なお、駆動モジュール１０（１）～１０（４）を用いることにより、上記一対のＭＯＳＦＥＴや駆動論理回路を個別に設けた場合と比べて、スイッチング電源１の回路規模を大幅に縮小することが可能となる。

【0025】

また、負荷Ｚに大きい出力電流Ｉｏ（例えばＡオーダー）を流す必要がある場合、駆動モジュール１０（１）～１０（４）は、できるだけ負荷Ｚの近傍に配置することが望ましい。言い換えると、電源制御装置２０から駆動モジュール１０（１）～１０（４）までの配線長（＝制御信号ＰＷＭ（１）～ＰＷＭ（４）の伝送経路長）は、駆動モジュール１０（１）～１０（４）から負荷Ｚまでの配線長（＝インダクタ電流ＩＬ（１）～ＩＬ（４）の伝送経路長）よりも大きくし、制御信号ＰＷＭ（１）～ＰＷＭ（４）をできるだけ長く引き回して、インダクタ電流ＩＬ（１）～ＩＬ（４）の流れる経路を短縮する方が良い。

【0026】

このような構成であれば、駆動モジュール１０（１）～１０（４）の後段で生じる配線抵抗由来の電圧降下を極力抑えることができるので、出力電圧Ｖｏの安定性を高めることが可能となる。

【0027】

電源制御装置２０は、スイッチング電源１の制御主体となる半導体装置（いわゆるＰＭＩＣ［power management IC］）である。例えば、電源制御装置２０は、リモートセンス方式で検出された負荷Ｚの両端間電圧（＝リモートセンス信号Ｓ＋及びＳ－の差分値）に応じて、駆動モジュール１０（１）～１０（４）それぞれの制御信号ＰＷＭ（１）～ＰＷＭ（４）を生成することにより、所望の出力電圧Ｖｏを得るための出力帰還制御を行う。

【0028】

また、電源制御装置２０は、駆動モジュール１０（１）～１０（４）それぞれに共通する３値（Ｈ／Ｍ／Ｌ）のイネーブル信号ＥＮを出力する機能も備えている。

【0029】

ＥＮ＝Ｌ（例えばＧＮＤ）であるときには、駆動モジュール１０（１）～１０（４）がディセーブルとされる。

【0030】

ＥＮ＝Ｈ（例えばＶＣＣ）であるときには、駆動モジュール１０（１）～１０（４）が第１動作モード（＝常に制御信号ＰＷＭ（１）～ＰＷＭ（４）に応じてスイッチ電圧ＳＷ（１）～ＳＷ（４）のパルス駆動を行う動作モード）でイネーブルとされる。

【0031】

また、ＥＮ＝Ｍ（例えばＶＣＣ／２）であるときには、駆動モジュール１０（１）～１０（４）が第２動作モード（＝インダクタ電流ＩＬ（１）～ＩＬ（４）のゼロクロス検出時において、制御信号ＰＷＭ（１）～ＰＷＭ（４）を自らＭレベルに切り替えると共に、スイッチ電圧ＳＷ（１）～ＳＷ（４）を自ら出力ハイインピーダンス状態（ＨｉＺ）とする動作モード）でイネーブルとされる。

【0032】

さらに、電源制御装置２０は、ＥＮ＝ＬまたはＥＮ＝Ｍであるときに、適宜、制御信号ＰＷＭ（１）～ＰＭＷ（４）の入力待受状態となり、それぞれの論理レベルを検出することによって、重負荷モード（ＰＷＭ［pulse width modulation］モード）から軽負荷モード（ＰＦＭ［pulse frequency modulation］モード）への移行処理を行ったり、或いは、駆動モジュール１０（１）～１０（４）の機種判別ないしは接続判定を行ったりする機能も備えている（詳細は後述）。

【0033】

インダクタＬ１（１）～Ｌ１（４）それぞれの第１端は、それぞれ、駆動モジュール１０（１）～１０（４）それぞれの出力端に接続されている。インダクタＬ１（１）～Ｌ１（４）それぞれの第２端は、いずれも、出力電圧Ｖｏの印加端（＝負荷Ｚの高電位端）に接続されている。なお、インダクタＬ１（１）～Ｌ１（４）には、それぞれ、インダクタ電流ＩＬ（１）～ＩＬ（４）が流れるので、これらを足し合わせた出力電流Ｉｏ（＝ＩＬ（１）＋ＩＬ（２）＋ＩＬ（３）＋ＩＬ（４））を負荷Ｚに供給することができる。

【0034】

キャパシタＣｉは、入力電圧ＰＶＩＮの印加端と接地電圧ＰＧＮＤの印加端との間に接続されており、入力電圧ＰＶＩＮを平滑化する。

【0035】

キャパシタＣｏは、出力電圧Ｖｏの印加端と接地電圧ＰＧＮＤの印加端との間（＝負荷Ｚの両端間）に接続されており、出力電圧Ｖｏを平滑化する。

【0036】

＜スイッチング電源（要部構成）＞
図２は、スイッチング電源１の要部構成（特に、駆動モジュール１０及び電源制御装置２０の内部構成）を示す図である。なお、駆動モジュール１０は、４相（４チャネル）の駆動モジュール１０（１）～１０（４）のうち、いずれと理解してもよい。制御信号ＰＷＭ、スイッチ電圧ＳＷ、インダクタＬ１、インダクタ電流ＩＬについても同様であり、それぞれ、制御信号ＰＷＭ（１）～ＰＷＭ（４）、スイッチ電圧ＳＷ（１）～ＳＷ（４）、インダクタＬ１（１）～Ｌ１（４）、インダクタ電流ＩＬ（１）～ＩＬ（４）のいずれかに相当する。

【0037】

まず、駆動モジュール１０について説明する。本構成例の駆動モジュール１０は、スイッチ出力段１１と、駆動論理回路１２と、ゼロクロス検出回路１３と、論理レベル切替回路１４と、を単一のパッケージに集積化して成る。

【0038】

スイッチ出力段１１は、出力トランジスタＭ１（例えばＰチャネル型ＭＯＳ電界効果トランジスタ）と、同期整流トランジスタＭ２（例えばＮチャネル型ＭＯＳ電界効果トランジスタ）と、を含む。トランジスタＭ１のソースは、入力電圧ＰＶＩＮの印加端に接続されている。トランジスタＭ１及びＭ２それぞれのドレインは、スイッチ電圧ＳＷの印加端（＝駆動モジュール１０の出力端）に接続されている。トランジスタＭ２のソースは、接地電圧ＰＧＮＤの印加端に接続されている。

【0039】

トランジスタＭ１及びＭ２それぞれのゲートには、それぞれ、ゲート信号Ｇ１及びＧ２が入力されている。なお、トランジスタＭ１は、Ｇ１＝Ｌであるときにオンし、Ｇ１＝Ｈであるときにオフする。また、トランジスタＭ２は、Ｇ２＝Ｌであるときにオンし、Ｇ２＝Ｈであるときにオンする。

【0040】

例えば、トランジスタＭ１をオンしてトランジスタＭ２をオフしたときには、ＳＷ＝Ｈ（≒ＰＶＩＮ）となる。逆に、トランジスタＭ１をオフしてトランジスタＭ２をオンしたときには、ＳＷ＝Ｌ（≒ＰＧＮＤ）となる。また、トランジスタＭ１及びＭ２双方をオフしたときには、ＳＷ＝ＨｉＺ（出力ハイインピーダンス状態）となる。

【0041】

なお、トランジスタＭ１としては、ＰＭＯＳＦＥＴに代えてＮＭＯＳＦＥＴを用いても構わない。ただし、その場合には、ゲート信号Ｇ１のＨレベルを入力電圧ＰＶＩＮよりも高めるための昇圧手段（チャージポンプ回路やブートストラップ回路）が必要となる。

【0042】

また、トランジスタＭ１及びＭ２は、駆動モジュール１０の後段に外付けしてもよい。

【0043】

駆動論理回路１２は、制御信号ＰＷＭとゼロクロス検出信号ＺＸに応じて、ゲート信号Ｇ１及びＧ２を生成する。より具体的に述べると、駆動論理回路１２は、基本的に、ＰＷＭ＝Ｈ（例えばＶＣＣ）であるときにＧ１＝Ｇ２＝Ｌとし、トランジスタＭ１をオンしてトランジスタＭ２をオフする一方、ＰＷＭ＝Ｌ（例えばＧＮＤ）であるときにＧ１＝Ｇ２＝Ｈとし、トランジスタＭ１をオフしてトランジスタＭ２をオンする。

【0044】

ただし、トランジスタＭ２のオン期間（ＰＷＭ＝Ｌ、Ｇ１＝Ｇ２＝Ｈ）において、ゼロクロス検出信号ＺＸがＨレベル（＝ゼロクロス検出時の論理レベル）となった場合、駆動論理回路１２は、Ｇ１＝Ｈ、Ｇ２＝Ｌとし、トランジスタＭ１及びＭ２双方をオフする。

【0045】

ゼロクロス検出回路１３は、トランジスタＭ２のオン時に流れるインダクタ電流ＩＬのゼロクロス（＝インダクタ電流ＩＬがゼロ値またはその近傍値となった状態）を検出し、その検出結果としてゼロクロス検出信号ＺＸを生成する。例えば、ゼロクロス検出信号ＺＸは、ゼロクロス未検出時にＬレベルとなり、ゼロクロス検出時にＨレベルとなる。

【0046】

論理レベル切替回路１４は、インダクタ電流ＩＬのゼロクロス検出時（ＺＸ＝Ｈ）に、制御信号ＰＷＭをＨレベル（例えばＶＣＣ）でもＬレベル（例えばＧＮＤ）でもないＭレベル（例えばＶＣＣ／２）に切り替える（詳細は後述）。

【0047】

なお、駆動モジュール１０には、上記回路ブロック以外にも、例えば、電源電圧ＶＣＣから内部基準電圧ＲＥＦを生成する基準電圧生成回路、ないしは、各種保護回路（ＵＶＬＯ［under voltage lock out］、ＯＣＰ［over current protection］、並びに、ＴＳＤ［thermal shut down］など）を集積化してもよい。

【0048】

次に、電源制御装置２０について説明する。本構成例の電源制御装置２０は、制御回路２１と入出力回路２２を集積化して成る。

【0049】

制御回路２１は、入力電圧ＰＶＩＮから所望の出力電圧Ｖｏが得られるように、制御信号ＰＷＭの出力帰還制御（オンデューティ制御）を行う主体である。また、制御回路２１は、入出力回路２２を入力待受状態として制御信号ＰＷＭの論理レベルを監視し、その監視結果に応じてスイッチング電源１の動作モード切替や駆動モジュール１０の機種判別ないしは接続判定を行う機能も備えている（詳細は後述）。

【0050】

入出力回路２２は、制御信号ＰＷＭの入出力を行う回路ブロックであり、制御回路２１からの指示に応じて、その動作状態（出力状態または入力待受状態）が切り替えられる。入出力回路２２が出力状態とされている場合、入出力回路２２は、トランジスタＭ１をオンしてトランジスタＭ２をオフするときにＰＷＭ＝Ｈとし、トランジスタＭ１をオフしてトランジスタＭ２をオンするときにＰＷＭ＝Ｌとする。一方、入出力回路２２が入力待受状態とされている場合、入出力回路２２は、制御信号ＰＷＭの論理レベル（Ｈ／Ｌ／Ｍ）を検出し、その検出結果を制御回路２１に出力する（詳細は後述）。

【0051】

＜論理レベル切替回路（Ｍレベル出力回路）＞
図３は、論理レベル切替回路１４の一構成例を示す図である。論理レベル切替回路１４は、抵抗１４１～１４３と、Ｐチャネル型ＭＯＳ電界効果トランジスタ１４４及び１４５と、Ｎチャネル型ＭＯＳ電界効果トランジスタ１４６と、インバータ１４７と、を含む。

【0052】

抵抗１４１及び１４３それぞれの第１端とトランジスタ１４５のソース及びバックゲートは、電源電圧ＶＣＣ（例えば３Ｖ）の印加端に接続されている。抵抗１４１の第２端と抵抗１４２の第１端は、中間電圧ＶＭ（例えばＶＣＣ／２＝１．５Ｖ）の印加端として、トランジスタ１４４のゲートに接続されている。抵抗１４２の第２端とトランジスタ１４４のドレインは、接地電圧ＧＮＤの印加端に接続されている。抵抗１４３の第２端とトランジスタ１４４のソース及びバックゲートは、トランジスタ１４６のゲートに接続されている。トランジスタ１４６のドレインは、トランジスタ１４５のドレインに接続されている。トランジスタ１４６のソースとバックゲートは、制御信号ＰＷＭの印加端に接続されている。トランジスタ１４５のゲートは、インバータ１４７の出力端に接続されている。インバータ１４７の入力端は、ゼロクロス検出信号ＺＸの印加端（＝ゼロクロス検出回路１３を構成するコンパレータ１３１の出力端）に接続されている。コンパレータ１３１の非反転入力端（＋）は、スイッチ電圧ＳＷの印加端に接続されている。コンパレータ１３１の反転入力端（－）は、接地電圧ＰＧＮＤの印加端に接続されている。

【0053】

トランジスタＭ２のオン期間（ＰＷＭ＝Ｌ、Ｇ１＝Ｇ２＝Ｈ）において、正方向（＝トランジスタＭ２からインダクタＬ１に向かう方向）のインダクタ電流ＩＬが流れているときには、ＳＷ＜ＰＧＮＤとなるので、ＺＸ＝Ｌとなる。従って、トランジスタ１４５がオフするので、トランジスタ１４６にドレイン電流が流れず、ＰＷＭ＝Ｌ（例えばＧＮＤ）のままとなる。

【0054】

一方、インダクタ電流ＩＬが負方向（＝インダクタＬ１からトランジスタＭ２に向かう方向）に流れ始めると、ＳＷ＞ＰＧＮＤとなるので、ＺＸ＝Ｈとなる。従って、トランジスタ１４５がオンするので、トランジスタ１４６にドレイン電流が流れて、そのソースが中間電圧ＶＭ（＝ＶＭ＋Ｖｔｈ－Ｖｔｈ）にバイアスされる。このような動作により、制御信号ＰＷＭがＬレベル（ＧＮＤ）からＭレベル（ＶＭ）に切り替えられる。

【0055】

＜論理レベル固定回路＞
また、駆動モジュール１０には、機種毎の識別情報（例えば、駆動モジュール１０が大電流出力型であるのか、小電流出力型であるのかを識別するための情報）を電源制御装置２０に通知する手段として、プルダウン型（図４）またはプルアップ型（図５）の論理レベル固定回路１５をさらに集積化しておくとよい。以下、各図を参照しながら、それぞれの回路構成及び動作について説明する。

【0056】

図４は、論理レベル固定回路１５の第１構成例（プルダウン型）を示す図である。本構成例の論理レベル固定回路１５は、例えば、大電流出力型（Ｉｏ＝１５Ａ）の駆動モジュール１０に集積化される回路ブロックであり、抵抗１５１と、インバータ１５２と、Ｎチャネル型ＭＯＳ電界効果トランジスタ１５３と、インバータ１５４と、を含む。

【0057】

抵抗１５１の第１端は、制御信号ＰＷＭの印加端に接続されている。抵抗１５１の第２端とインバータ１５２の入力端は、トランジスタ１５３のドレインに接続されている。インバータ１５２の出力端は、駆動論理回路１２の入力端に接続されている。トランジスタ１５３のソース及びバックゲートは、接地電圧ＧＮＤの印加端に接続されている。トランジスタ１５３のゲートは、インバータ１５４の出力端に接続されている。インバータ１５４の入力端は、イネーブル信号ＥＮの印加端に接続されている。

【0058】

イネーブル信号ＥＮがＨレベルまたはＭレベル（＝駆動モジュール１０のイネーブル時における論理レベルであり、例えばＶＣＣまたはＶＣＣ／２）であるときには、トランジスタ１５３がオフする。従って、制御信号ＰＷＭは、プルダウンされることなく、駆動論理回路１２に入力される。

【0059】

一方、イネーブル信号ＥＮがＬレベル（＝駆動モジュール１０のディセーブル時における論理レベルであり、例えばＧＮＤ）であるときには、トランジスタ１５３がオンする。従って、制御信号ＰＷＭは、Ｌレベル（≒ＧＮＤ）にプルダウンされる。

【0060】

図５は、論理レベル固定回路の第２構成例（プルアップ型）を示す図である。本構成例の論理レベル固定回路１５は、例えば、小電流出力型（Ｉｏ＝５Ａ）の駆動モジュール１０に集積化される回路ブロックであり、抵抗１５１と、インバータ１５２と、Ｐチャネル型ＭＯＳ電界効果トランジスタ１５５と、を含む。

【0061】

抵抗１５１の第１端は、制御信号ＰＷＭの印加端に接続されている。抵抗１５１の第２端とインバータ１５２の入力端は、トランジスタ１５５のドレインに接続されている。インバータ１５２の出力端は、駆動論理回路１２の入力端に接続されている。トランジスタ１５５のソース及びバックゲートは、電源電圧ＶＣＣの印加端に接続されている。トランジスタ１５５のゲートは、イネーブル信号ＥＮの印加端に接続されている。

【0062】

イネーブル信号ＥＮがＨレベルまたはＭレベル（＝駆動モジュール１０のイネーブル時における論理レベルであり、例えばＶＣＣまたはＶＣＣ／２）であるときには、トランジスタ１５５がオフする。従って、制御信号ＰＷＭは、プルアップされることなく、駆動論理回路１２に入力される。

【0063】

一方、イネーブル信号ＥＮがＬレベル（＝駆動モジュール１０のディセーブル時における論理レベルであり、例えばＧＮＤ）であるときには、トランジスタ１５５がオンする。従って、制御信号ＰＷＭは、Ｈレベル（≒ＶＣＣ）にプルアップされる。

【0064】

このように、論理レベル固定回路１５は、駆動モジュール１０がディセーブル（ＥＮ＝Ｌ）とされている間、言い換えれば、駆動モジュール１０がイネーブル（ＥＮ＝ＨないしはＥＮ＝Ｍ）とされるまでの間、制御信号ＰＷＭを機種毎の論理レベル（ＨレベルまたはＬレベル）に固定する。

【0065】

＜入出力回路＞
図６は、入出力回路２２の一構成例を示す図である。本構成例の入出力回路２２は、Ｐチャネル型ＭＯＳ電界効果トランジスタ２２１と、Ｎチャネル型ＭＯＳ電界効果トランジスタ２２２及び２２３と、抵抗２２４と、論理レベル検出部２２５と、を含む。

【0066】

トランジスタ２２１のソース及びバックゲートは、電源電圧ＶＣＣの印加端に接続されている。トランジスタ２２１及び２２２それぞれのドレインと抵抗２２４の第１端は、制御信号ＰＷＭの入出力端に接続されている。抵抗２２４の第２端は、トランジスタ２２３のドレインに接続されている。トランジスタ２２２及び２２３それぞれのソース及びバックゲートは、接地電圧ＧＮＤの印加端に接続されている。

【0067】

なお、トランジスタ２２１～２２３それぞれのゲートには、制御回路２１からゲート信号Ｓ１～Ｓ３が入力されている。

【0068】

例えば、制御信号ＰＷＭのＨレベル出力時には、Ｓ１＝Ｓ２＝Ｓ３＝Ｌとされる。その結果、トランジスタ２２１がオンしてトランジスタ２２２及び２２３がオフするので、ＰＷＭ＝Ｈ（≒ＶＣＣ）となる。一方、制御信号ＰＷＭのＬレベル出力時には、Ｓ１＝Ｓ２＝ＨかつＳ３＝Ｌとされる。その結果、トランジスタ２２２がオンしてトランジスタ２２１及び２２３がオフするので、ＰＷＭ＝Ｌ（≒ＧＮＤ）となる。

【0069】

また、制御信号ＰＷＭの入力待受時には、Ｓ１＝Ｓ３＝ＨかつＳ２＝Ｌとされる。その結果、トランジスタ２２１及び２２２がオフしてトランジスタ２２３がオンするので、制御信号ＰＷＭが抵抗２２４を介してプルダウンされる。従って、制御信号ＰＷＭは、論理レベル切替回路１４（図３）または論理レベル固定回路１５の動作状態、若しくは、駆動モジュール１５の接続状態に応じた論理レベルとなる（詳細は後述）。

【0070】

論理レベル検出部２２５は、入出力回路２２が入力待受状態とされているときに、制御信号ＰＷＭの論理レベル（Ｈ／Ｌ／Ｍ）を検出し、その検出結果を論理レベル検出信号Ｓ４として制御回路２１に出力する。

【0071】

＜タイミングチャート＞
図７は、スイッチング電源１の一動作例（起動シーケンス）を示すタイミングチャートであり、上から順に、電源電圧ＶＣＣ、イネーブル信号ＥＮ、制御信号ＰＷＭ（上段：論理レベル固定回路１５がプルダウン型（図４）である場合、下段：論理レベル固定回路１５がプルアップ型（図５）である場合）、スイッチ電圧ＳＷ、ゼロクロス検出信号ＺＸ、並びに、内部基準電圧ＲＥＦが描写されている。

【0072】

時刻ｔ１以前には、イネーブル信号ＥＮがＬレベルとされている。このとき、電源制御装置２０の入出力回路２２は、先述の入力待受状態となるので、制御信号ＰＷＭの論理レベル（Ｈ／Ｌ／Ｍ）が検出される。

【0073】

ここで、ＰＷＭ＝Ｌであるときには、論理レベル固定回路１５がプルダウン型（図４）であることから、例えば、駆動モジュール１０を大電流出力型と判別することができる。一方、ＰＷＭ＝Ｈであるときには、論理レベル固定回路１５がプルアップ型（図５）であることから、例えば、駆動モジュール１０を小電流出力型と判別することができる。

【0074】

このような駆動モジュール１０の機種判別を行うことにより、電源制御装置２０における制御パラメータ（出力電流帰還ループのフィードバック係数や位相補償量など）を最適値に切り替えることが可能となる。

【0075】

また、スイッチング電源１の最大駆動相数は４相であるが、負荷Ｚに必要な出力電流Ｉｏが小さいときには、電流供給能力のオーバースペックを解消するために、スイッチング電源１の駆動相数を減らす場合もあり得る。その場合、駆動モジュール１０が接続されない入出力回路２２の入出力端（＝制御信号ＰＷＭの入出力端）は、ＨレベルでもＬレベルでもないＭレベル（例えばＶＣＣ／２）にプルアップすることが望ましい。

【0076】

このような構成とすることにより、ＥＮ＝Ｌ時の入力待受状態において、ＰＷＭ＝Ｍである相については、駆動モジュール１０が接続されていないと判定することができる。従って、実際の駆動相数（駆動チャネル数）に応じた位相シフト制御（詳細は後述）を行うことが可能となる。

【0077】

なお、上記した駆動モジュール１０の機種判別並びに接続判定は、電源電圧ＶＣＣが十分に立ち上がり、制御信号ＰＷＭの論理レベルが確定した後に実施することが望ましく、例えば、図中の破線枠で示したように、イネーブル信号ＥＮをＬレベルからＨレベルに立ち上げるタイミング（時刻ｔ１）で実施するとよい。

【0078】

時刻ｔ１において、イネーブル信号ＥＮがＨレベルに立ち上げられると、内部基準電圧ＲＥＦの生成が開始される。ただし、イネーブル信号ＥＮがハイレベルに立ち上げられた後も、内部基準電圧ＲＥＦの起動待機時間Ｔｗａｉｔ（例えば６４μｓ）が経過する時刻ｔ２までは、駆動モジュール１０が動作停止状態（出力ハイインピーダンス状態）に維持されたままとなる。

【0079】

次に、時刻ｔ２～ｔ３（ＥＮ＝Ｈ）に着目して、駆動モジュール１０が第１動作モード（＝常に制御信号ＰＷＭに応じてスイッチ電圧ＳＷのパルス駆動を行う動作モード）でイネーブルとされているときの動作説明を行う。

【0080】

この場合、電源制御装置２０の入出力回路２２は、常に出力状態（＝図６のトランジスタ２２３がオフされるとともに、論理レベル検出部２２５が無効とされた状態）に固定される。従って、負荷Ｚが軽くなっても、スイッチング電源１が重負荷モード（ＰＷＭモード）から軽負荷モード（ＰＦＭモード）に切り替えられることはなく、一定のスイッチング周波数で制御信号ＰＷＭのスイッチングパルスが生成し続けられることになる。

【0081】

次に、時刻ｔ３～ｔ４（ＥＮ＝Ｍ）に着目して、駆動モジュール１０が第２動作モード（＝インダクタ電流ＩＬのゼロクロス検出時において、制御信号ＰＷＭを自らＭレベルに切り替えるとともに、スイッチ電圧ＳＷを自ら出力ハイインピーダンス状態（ＨｉＺ）とする動作モード）でイネーブルとされているときの動作説明を行う。

【0082】

この場合、電源制御装置２０の入出力回路２２は、制御信号ＰＷＭがＨレベルからＬレベルに切り替わった後、適切なタイミングで入力待受状態（＝図６のトランジスタ２２１及び２２３がいずれもオフされ、かつ、トランジスタ２２３がオンされるとともに、論理レベル検出部２２５が有効とされた状態）に切り替えられ、制御信号ＰＷＭの論理レベル（Ｈ／Ｌ／Ｍ）を検出する状態となる。

【0083】

従って、トランジスタＭ２のオン期間において、ゼロクロス検出信号ＺＸがＨレベルに立ち上がり、制御信号ＰＷＭがＬレベルからＭレベルに切り替えられた場合、電源制御装置２０（特に制御回路２１）では、駆動モジュール１０でインダクタ電流ＩＬのゼロクロスが検出されたことを認識し、スイッチング電源１を重負荷モード（ＰＷＭモード）から軽負荷モード（ＰＦＭモード）に遅滞なく移行させることができる。従って、制御信号ＰＷＭのスイッチングパルスを間引くなどして軽負荷時の効率を高めることが可能となる。

【0084】

なお、ゼロクロス検出信号ＺＸが再びＬレベルに立ち下がった後、制御信号ＰＷＭは、論理レベル切替回路１４のソース能力のみでＭレベルに維持された状態となる。従って、これ以降における制御信号ＰＷＭのパルス駆動に支障を来すことはない。

【0085】

また、当然のことながら、駆動モジュール１０が第２動作モード（ＥＮ＝Ｍ）でイネーブルとされた場合でも、ゼロクロス検出信号ＺＸがＨレベルに立ち上がらなければ、制御信号ＰＷＭがＭレベルに切り替えられることはなく、スイッチング電源１が重負荷モード（ＰＷＭモード）から軽負荷モード（ＰＦＭモード）に切り替えられることもない。

【0086】

以上で説明したように、駆動モジュール１０にゼロクロス検出回路１３と論理レベル切替回路１４（Ｍレベル出力回路）を組み込むと共に、電源制御装置２０に３値（Ｈ／Ｍ／Ｌ）対応の入出力回路２２を組み込んだ構成であれば、既存の制御信号ＰＷＭを流用して駆動モジュール１０から電源制御装置２０へのゼロクロス検出通知を行うことができる。

【0087】

従って、電流検出用の外付け部品（抵抗やキャパシタ）が不要となることはもちろん、１相（１チャネル）の駆動モジュール１０毎に必要な信号本数を僅か１本にまで削減することが可能となる。

【0088】

＜位相シフト制御＞
図８は、駆動相数（駆動チャネル数）に応じた位相シフト制御の一例を示すタイミングチャートであり、上から順番に、４相駆動時の制御信号ＰＷＭ（１）～ＰＷＭ（４）、３相駆動時の制御信号ＰＷＭ（１）～ＰＷＭ（３）、２相駆動時の制御信号ＰＷＭ（１）及びＰＷＭ（２）、並びに、１相駆動時の制御信号ＰＷＭ（１）が描写されている。

【0089】

スイッチング周期をＴ（＝２π）とした場合、４相駆動時には、制御信号ＰＷＭ（１）～ＰＷＭ（４）がＴ／４（＝π／２）ずつ位相をずらして生成される。また、３相駆動時には、制御信号ＰＷＭ（１）～ＰＷＭ（３）がＴ／３（＝２π／３）ずつ位相をずらして生成され、２相駆動時には、制御信号ＰＷＭ（１）及びＰＷＭ（２）がＴ／２（＝π）ずつ位相をずらして生成される。すなわち、電源制御装置２０は、ｎ相（ただしｎ≧２）の駆動モジュール１０（１）～１０（ｎ）を２π／ｎずつ位相をずらして駆動する。なお、１相駆動時には、制御信号ＰＷＭ（１）のみが生成される。

【0090】

＜端子配置＞
プリント配線基板上における駆動モジュール１０の実装面積を縮小するためには、駆動モジュール１０のパッケージとして、例えば、ボンディングワイヤを用いた内部配線を行うことなく半導体チップの一部をそのまま露出したＷＬＣＳＰを用いることが望ましい。以下では、ＷＬＣＳＰ採用時の端子配置について説明する。

【0091】

図９は、駆動モジュール１０（小電流出力型）の端子配置例を示す図であり、駆動モジュール１０を表面側から透視したときの端子配置が描写されている。以下、紙面の上下左右方向を駆動モジュール１０の上下左右方向と定義して説明する。

【0092】

駆動モジュール１０の裏面には、縦５行（上から下に、第Ａ行、第Ｂ行、第Ｃ行、第Ｄ行、第Ｅ行）×横６列（左から右に、第１列～第６列）に複数の外部端子が配置されている。以下の説明では、第ｘ行×第ｙ列の位置を「位置ｘｙ」と呼ぶ。

【0093】

第１列に着目すると、位置Ａ１及びＥ１には、ＣＲＮ端子（＝不使用のコーナー端子）が配置されている。位置Ｂ１には、ＩＳＥＮＳＥ端子（＝ＯＣＰ用の電流検出端子）が配置されている。位置Ｃ１には、ＧＮＤ端子（＝接地電圧ＧＮＤの印加端子）が配置されている。位置Ｄ１には、ＴＥＭＰ端子（＝ＴＳＤ用の温度検出端子）が配置されている。

【0094】

第２列に着目すると、位置Ａ２には、ＥＮ端子（＝イネーブル信号ＥＮの入力端子）が配置されている。位置Ｂ２は、ブランクとされている。位置Ｃ２及びＤ２には、ＲＳＶＤ端子（＝不使用のリザーブ端子）が配置されている。位置Ｅ２には、ＰＷＭ端子（＝制御信号ＰＷＭの入出力端子）が配置されている。

【0095】

第３列に着目すると、位置Ａ３、位置Ｂ３、位置Ｃ３、及び、位置Ｄ３には、ＰＶＩＮ端子群（＝入力電圧ＰＶＩＮの印加端子群）が配置されている。位置Ｅ３には、ＶＣＣ端子（＝電源電圧ＶＣＣの印加端子）が配置されている。

【0096】

第４列及び第５列には、ＳＷ端子群（＝スイッチ電圧ＳＷの出力端子群）が配置されている。第６列には、ＰＧＮＤ端子（＝接地電圧ＰＧＮＤの印加端子）が配置されている。

【0097】

本図で示すように、ＳＷ端子群の少なくとも一部（位置Ａ４及びＡ５、位置Ｂ４及びＢ５、位置Ｃ４及びＣ５、位置Ｄ４及びＤ５）は、パッケージの平面視において、ＰＶＩＮ端子群（位置Ａ３、位置Ｂ３、位置Ｃ３、位置Ｄ３）とＰＧＮＤ端子群（位置Ａ６、位置Ｂ６、位置Ｃ６、位置Ｄ６）との間に配列されている。

【0098】

このような端子配置を採用することにより、駆動モジュール１０が実装されるプリント配線基板上では、ＰＶＩＮ端子群及びＰＧＮＤ端子群にそれぞれ接続されるメタル配線ＭＬ１及びＭＬ２を駆動モジュール１０の上方向に延出するように敷設し、ＳＷ端子群に接続されるメタル配線ＭＬ３を駆動モジュール１０の下方向に延出するように敷設することができる。従って、メタル配線ＭＬ１及びＭＬ２とメタル配線ＭＬ３の相互干渉を考慮する必要がないので、配線レイアウトの自由度が高まる。また、メタル配線ＭＬ１及びＭＬ２相互間には、ＳＷ端子群を挟んだ分だけギャップが存在するので、キャパシタＣｉを駆動モジュール１０の近傍に配置することも容易となる。

【0099】

図１０は、駆動モジュール１０（大電流出力型）の端子配置例を示す図であり、駆動モジュール１０を表面側から透視したときの端子配置が描写されている。以下、紙面の上下左右方向を駆動モジュール１０の上下左右方向と定義して説明する。

【0100】

駆動モジュール１０の裏面には、縦５行（上から下に、第Ａ行、第Ｂ行、第Ｃ行、第Ｄ行、第Ｅ行）×横１０列（左から右に、第１列～第１０列）に複数の外部端子が配置されている。以下の説明では、第ｘ行×第ｙ列の位置を「位置ｘｙ」と呼ぶ。

【0101】

第１列～第４列の端子配置は、図９と同様であるので、重複した説明を割愛する。

【0102】

第５列には、ＰＶＩＮ端子群が配置されている。第６列及び第７列には、ＳＷ端子群が配置されている。第８列には、ＰＧＮＤ端子群が配置されている。第９列には、ＳＷ端子群が配置されている。

【0103】

第１０列に着目すると、位置Ａ１０及びＥ１０には、ＣＲＮ端子（＝不使用のコーナー端子）が配置されている。位置Ｂ１０、位置Ｃ１０、及び、位置Ｄ１０には、ＰＧＮＤ端子群が配置されている。

【0104】

このように、ＰＶＩＮ端子群、ＳＷ端子群、及び、ＰＧＮＤ端子群の本数を増やすことにより、大きな出力電流Ｉｏを流すことが可能となる。また、先の図９と同じく、ＳＷ端子群の少なくとも一部（第６列及び第７列）は、パッケージの平面視において、ＰＶＩＮ端子群（第５列）とＰＧＮＤ端子群（第８列）との間に配列されている。従って、駆動モジュール１０が実装されるプリント配線基板上では、ＰＶＩＮ端子群及びＰＧＮＤ端子群にそれぞれ接続されるメタル配線ＭＬ４及びＭＬ５とＳＷ端子群に接続されるメタル配線ＭＬ６との相互干渉を考慮せずに済むので、配線レイアウトの自由度が高まる。また、メタル配線ＭＬ４及びＭＬ５相互間のギャップにキャパシタＣｉを実装すれば、駆動モジュール１０とキャパシタＣｉとの距離を縮めることもできる。

【0105】

＜その他の変形例＞
なお、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態に限定されるものではなく、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。

【産業上の利用可能性】

【0106】

本明細書中に開示されている発明は、例えば、大電流を消費する負荷（ＣＰＵなど）に電力供給を行う多相型のスイッチング電源に利用することが可能である。

【符号の説明】

【0107】

１ スイッチング電源
１０、１０（１）～１０（４） 駆動モジュール（ＤｒＭＯＳ）
１１ スイッチ出力段
１２ 駆動論理回路
１３ ゼロクロス検出回路
１３１ コンパレータ
１４ 論理レベル切替回路
１４１～１４３ 抵抗
１４４、１４５ Ｐチャネル型ＭＯＳ電界効果トランジスタ
１４６ Ｎチャネル型ＭＯＳ電界効果トランジスタ
１４７ インバータ
１５ 論理レベル固定回路
１５１ 抵抗
１５２ インバータ
１５３ Ｎチャネル型ＭＯＳ電界効果トランジスタ
１５４ インバータ
１５５ Ｐチャネル型ＭＯＳ電界効果トランジスタ
２０ 電源制御装置（ＰＭＩＣ）
２１ 制御回路
２２ 入出力回路
２２１ Ｐチャネル型ＭＯＳ電界効果トランジスタ
２２２、２２３ Ｎチャネル型ＭＯＳ電界効果トランジスタ
２２４ 抵抗
２２５ 論理レベル検出部
Ｃｉ、Ｃｏ キャパシタ
Ｌ１、Ｌ１（１）～Ｌ１（４） インダクタ
Ｍ１ 出力トランジスタ（Ｐチャネル型ＭＯＳ電界効果トランジスタ）
Ｍ２ 同期整流トランジスタ（Ｎチャネル型ＭＯＳ電界効果トランジスタ）
ＭＬ１～ＭＬ６ メタル配線
Ｚ 負荷（ＣＰＵ）

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】