特許 7149647 半導体モジュール

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2022-09-29

(45)【発行日】2022-10-07

(54)【発明の名称】半導体モジュール

(51)【国際特許分類】

   G11C 5/04 20060101AFI20220930BHJP

   G06F 12/00 20060101ALI20220930BHJP

   G06F 13/16 20060101ALI20220930BHJP

   H01L 25/065 20060101ALI20220930BHJP

   H01L 25/07 20060101ALI20220930BHJP

   H01L 25/18 20060101ALI20220930BHJP

【ＦＩ】

G11C5/04 220

G06F12/00 560F

G06F13/16 510A

H01L25/08 H

H01L25/08 Z

【請求項の数】 3

(21)【出願番号】P 2021072722

(22)【出願日】2021-04-22

(62)【分割の表示】P 2019521924の分割

【原出願日】2017-06-02

(65)【公開番号】P2021114353

(43)【公開日】2021-08-05

【審査請求日】2021-05-24

(73)【特許権者】

【識別番号】515225518

【氏名又は名称】ウルトラメモリ株式会社

(74)【代理人】

【識別番号】100106002

【弁理士】

【氏名又は名称】正林 真之

(74)【代理人】

【識別番号】100120891

【弁理士】

【氏名又は名称】林 一好

(74)【代理人】

【識別番号】100190621

【弁理士】

【氏名又は名称】崎間 伸洋

(72)【発明者】

【氏名】梶谷 一彦

(72)【発明者】

【氏名】安達 隆郎

【審査官】堀田 和義

(56)【参考文献】

【文献】特表２０１１－５１２５９８（ＪＰ，Ａ）

【文献】特表２０１５－５０７３７２（ＪＰ，Ａ）

【文献】特表２０１５－５３５１０１（ＪＰ，Ａ）

【文献】特開２００８－１０８０５５（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｇ１１Ｃ ５／０４

Ｇ０６Ｆ １２／００

Ｇ０６Ｆ １３／１６

Ｈ０１Ｌ ２５／０６５

(57)【特許請求の範囲】

【請求項1】

所定の第１方向に並設される処理部本体と、
それぞれの前記処理部本体の前記第１方向に交差する第２方向に並設され、複数の前記処理部本体の間のデータ通信を中継する複数のルータ部と、
前記複数のルータ部を接続する通信線と、
を備え、
前記処理部本体は、少なくとも１つのコアを含む１つの演算部と前記演算部の第１方向に並設される１つのメモリ部とを有するサブセット部であって、前記第１方向に対して交差する前記第２方向に複数並設されるサブセット部を有する演算処理装置。

【請求項2】

前記演算部及び前記メモリ部を電気的に接続する配線部をさらに備え、
前記演算部は、並設される前記メモリ部に隣接する一端部に第１インタフェース部を備え、
前記メモリ部は、並設される前記演算部に隣接する一端部に第２インタフェース部であって、前記第１インタフェース部に近接配置される第２インタフェース部を備え、
前記配線部は、前記第１インタフェース部及び前記第２インタフェース部を電気的に接続する請求項１に記載の演算処理装置。

【請求項3】

前記処理部本体及び前記ルータ部が一面上に載置されるインタポーザをさらに備え、
前記配線部は、前記インタポーザ上に構成される請求項２に記載の演算処理装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体モジュールに関する。

【背景技術】

【0002】

従来より、記憶装置としてＤＲＡＭ（Dynamic Random Access Memory）等の揮発性メモリが知られている。ＤＲＡＭには、演算装置（以下、ＭＰＵという）の高性能化やデータ量の増大に耐えうる大容量化が求められている。そこで、メモリ（メモリセルアレイ、メモリチップ）の微細化及びセルの平面的な増設による大容量化が図られてきた。一方で、微細化によるノイズへの惰弱性や、ダイ面積の増加等により、この種の大容量化は限界に達してきている。

【0003】

そこで、昨今では、平面的なメモリを複数積層して３次元化（３Ｄ化）して大容量化を実現する技術が提案されている（例えば、特許文献１～４参照）。

【先行技術文献】

【特許文献】

【0004】

【文献】特表２０１６－５０２２８７号公報

【文献】特表２０１５－５０７３７２号公報

【文献】特表２０１５－５０２６６４号公報

【文献】特表２０１１－５１２５９８号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

ところで、ＭＰＵの高性能化やデータ量の増大により、ＭＰＵ及びＤＲＡＭ間の通信速度の向上も大容量化とともに求められている。メモリバンド幅（メモリ帯域幅）を向上することにより、ＭＰＵ及びＤＲＡＭ間の通信速度を向上することができるが、通信速度の向上により、データ転送電力（消費電力）も増大する。例えば、ＤＲＡＭのセンスアンプとプロセッサのプロセシングエレメントとの間で１ビットのデータを転送するのに要するエネルギを１ｐＪとすると、１２８ＴＢ／ｓのメモリバンド幅において、データ転送電力は１０２４Ｗに達する。
そこで、メモリバンド幅を広げることができるとともに、消費電力を低減することで、データ転送効率を向上することができれば非常に有用である。

【0006】

本発明は、メモリバンド幅を広げることができるとともに、消費電力を低減することで、データ転送効率を向上することが可能な半導体モジュールを提供することを目的とする。

【課題を解決するための手段】

【0007】

本発明は、インタポーザと、前記インタポーザの板面に沿う第１方向に並設される複数の処理部本体を有し、前記インタポーザに載置されるとともに、前記インタポーザと電気的に接続される処理部と、を備え、前記処理部本体は、少なくとも１つのコアを含む１つの演算部と積層型ＲＡＭモジュールで構成され前記演算部の第１方向に並設される１つのメモリ部とを有するサブセット部を複数備え、複数の前記サブセット部は、第１方向に対して交差する第２方向に並設されることを特徴とする半導体モジュールに関する。

【0008】

また、前記処理部は、前記処理部本体の第２方向に並設され、複数の前記処理部本体の間のデータ通信を中継するルータ部を更に備えることが好ましい。

【0009】

また、前記インタポーザは、複数の前記ルータ部を接続する通信線を備えることが好ましい。

【0010】

また、前記演算部は、並設される前記メモリ部に隣接する一端部に第１インタフェース部を備え、前記メモリ部は、並設される前記演算部に隣接する一端部に第２インタフェース部を備えることが好ましい。

【発明の効果】

【0011】

本発明によれば、メモリバンド幅を広げることができるとともに、消費電力を低減することで、データ転送効率を向上することが可能な半導体モジュールを提供することができる。

【図面の簡単な説明】

【0012】

【図1】本発明の一実施形態に係る半導体モジュールを示す概略平面図である。

【図2】図１のＡ－Ａ線断面図である。

【図3】一実施形態の半導体モジュールの第１処理部を示す概略平面図である。

【図4】一実施形態の半導体モジュールの第１処理部及び第２処理部とルータ部を示す概略平面図である。

【図5】一実施形態の半導体モジュールにおける信号線の長さを示す概略図である。

【発明を実施するための形態】

【0013】

以下、本発明の一実施形態に係る半導体モジュールについて図面を参照して説明する。
本実施形態に係る半導体モジュール１は、例えば、演算装置（以下、ＭＰＵという）と、積層型ＤＲＡＭとをインタポーザ上に配置したＳＩＰ（system in a package）である。半導体モジュール１は、他のインタポーザ又はパッケージ基板上に配置され、マイクロバンプを用いて電気的に接続される。半導体モジュール１は、他のインタポーザ又はパッケージ基板から電源を得るとともに、他のインタポーザ又はパッケージ基板との間でデータ送受信が可能な装置である。

【0014】

この半導体モジュール１は、図１及び図２に示すように、インタポーザ１０と、処理部２０と、を備える。
インタポーザ１０は、板状に形成され、一方の面がバンプＭ１を用いて他のインタポーザ又はパッケージ基板に電気的に接続される。インタポーザ１０は、後述する複数のルータ部３０との間を接続する通信線１２を他方の面に備える。通信線１２は、インタポーザ１０の板面に沿う第１方向Ｆ１に沿って配置される。また、インタポーザ１０は、後述する演算部２３と後述するメモリ部２４とを接続する配線部２６を備える。配線部２６の詳細については後述する。

【0015】

処理部２０は、インタポーザ１０に載置されるとともに、インタポーザ１０に電気的に接続される。処理部２０は、図１～図３に示すように、複数の処理部本体２１と、ルータ部３０と、を備える。

【0016】

処理部本体２１は、正面視矩形に形成される。処理部本体２１は、後述する演算部２３が複数並設された演算部群Ｃと、後述するメモリ部２４が複数並設されたメモリ部群Ｄと、を備える。

【0017】

演算部群Ｃは、正面視矩形に形成され、後述する演算部２３がインタポーザ１０の板面に沿い、第１方向にＦ１に交差する第２方向Ｆ２に複数並設されて構成される。即ち、演算部群Ｃは、第２方向Ｆ２に長い正面視長方形に形成される。

【0018】

メモリ部群Ｄは、正面視矩形に形成され、後述するメモリ部２４が第２方向Ｆ２に複数並設されて構成される。即ち、メモリ部群Ｄは、第２方向Ｆ２に長い正面視長方形に形成される。メモリ部群Ｄは、第１方向Ｆ１で演算部群Ｃに並設される。ここで、メモリ部群Ｄを構成するメモリ部２４は、図３及び図４に示すように、演算部群Ｃを構成する演算部２３と第１方向Ｆ１において、１対１に対応して配置される。１対１で対応する演算部２３及びメモリ部２４の組は、１つのサブセット部２２を構成する。

【0019】

以上の処理部本体２１は、本実施形態において、１６個（複数）設けられる。１６個の処理部本体２１は、図１に示すように、第１方向Ｆ１に沿って配置される８個の処理部本体２１を１列として、第２方向Ｆ２に２行配置される。また、処理部本体２１は、第１方向に並設される２つを１組として配置される。１組の処理部本体２１は、第１方向Ｆ１に沿って、メモリ部群Ｄ、演算部群Ｃ、演算部群Ｃ、及びメモリ部群Ｄの順で配置される。

【0020】

サブセット部２２は、図３及び図４に示すように、正面視矩形に形成される。本実施形態において、サブセット部２２は、１つの処理部本体２１において、第２方向Ｆ２に６４個（複数）配置される。サブセット部２２は、１つの演算部と、１つのメモリ部と、を備える。

【0021】

演算部２３は、正面視矩形に形成され、インタポーザ１０上に配置される。演算部２３は、インタポーザ１０と、ＡＣＦ（異方性導電膜）、Ｈｙｂｒｉｄ Ｂｏｎｄｉｎｇ、又はマイクロバンプ等を用いて接続される。演算部２３は、少なくとも１つのコア２５を含む。

【0022】

本実施形態において、演算部２３は、図４に示すように、４つのコア２５を含み、それぞれのコア２５が第１方向Ｆ１に沿って並設される。演算部２３は、隣接するサブセット部２２の演算部２３と通信可能に構成される。また、演算部２３は、他のサブセット部２２の演算部２３と第２方向Ｆ２に隣接して配置される。本実施形態において、演算部２３は、４つのコア２５のそれぞれが他のコア２５と通信可能に構成される。また、演算部２３は、図５に示すように、後述するメモリ部２４であって、並設されるメモリ部２４に隣接する一端部に第１インタフェース部２７が配置される。第１インタフェース部２７は、後述するメモリ部２４とデータ通信可能に構成される。演算部２３は、図５に示すように、例えば、第１方向Ｆ１の長さＬ１が１ｍｍで形成される。

【0023】

メモリ部２４は、積層型ＲＡＭモジュールで構成され、正面視矩形に形成される。本実施形態において、メモリ部２４は、積層型ＤＲＡＭモジュールで構成される。メモリ部２４は、インタポーザ１０上に配置される。メモリ部２４は、インタポーザ１０と、ＡＣＦ（異方性導電膜）、Ｈｙｂｒｉｄ Ｂｏｎｄｉｎｇ、又はマイクロバンプ等を用いて接続される。メモリ部２４は、演算部２３の第１方向Ｆ１（図３の紙面に沿って左右側の一方）に並設される。また、メモリ部２４は、他のサブセット部２２のメモリ部２４と第２方向Ｆ２に隣接して配置される。メモリ部２４は、図５に示すように、並設される演算部２３に隣接する一端部に第２インタフェース部２８が配置される。第２インタフェース部２８は、演算部２３とデータ通信可能に構成される。メモリ部２４は、図５に示すように、例えば、第１方向Ｆ１の長さＬ４が１ｍｍ、全体の厚さＬ３が０．１ｍｍで８層に形成される。メモリ部２４の容量は、各層６４Ｍｂであり、全体として６４ＭＢで構成される。１個のサブセット部２２は、配線部２６と、第１インタフェース部２７と、第２インタフェース部２８と、から構成される１チャネル分のインタフェースを有する。

【0024】

以上のサブセット部２２によれば、処理部本体２１の全体は、２５６個のコア２５（２５６ＰＥ（Processing Element）/コア）で構成され、６４チャネル構成（６４ＭＢ/チャネル）となる。また、それぞれのチャネルは、２５６ｂ幅、４Ｇｂｐｓの通信速度で構成されることにより、１２８ＧＢ／ｓのメモリバンド幅となり、６４チャネル全体として８ＴＢ/ｓのメモリバンド幅で構成される。また、処理部本体２１は、メモリ部２４の容量が４ＧＢで構成される。モジュール全体は１６個の処理部本体２１で構成されるので、４０９６個のコア２５、１０２４チャネル、１２８ＴＢ／ｓのメモリバンド幅、メモリ部２４の容量は６４ＧＢで構成される。

【0025】

また、複数のサブセット部２２において、演算部２３及びメモリ部２４のそれぞれが、図３に示すように、第１方向Ｆ１において、同じ順番で配置される。即ち、複数のサブセット部２２の演算部２３は、第２方向Ｆ２に沿って配置されるとともに、複数のサブセット部２２のメモリ部２４が第２方向Ｆ２に沿って配置される。また、１組の処理部本体２１は、図３に示すように、演算部２３が第１方向Ｆ１で隣接するように配置される。これにより、１組の処理部本体２１は、図３に示すように、第１方向Ｆ１において、メモリ部群Ｄ、演算部群Ｃ、演算部群Ｃ、及びメモリ部群Ｄの順で配置される。

【0026】

ルータ部３０は、複数の処理部本体２１の間のデータ通信を中継する。ルータ部３０は、インタポーザ１０の通信線１２により、他のルータ部３０と接続される。ルータ部３０は、処理部本体２１の第２方向Ｆ２に並設される。具体的には、ルータ部３０は、処理部本体２１の演算部２３の第２方向Ｆ２に並設される。本実施形態において、ルータ部３０は、図４に示すように、１組の処理部本体２１ごとに１つ設けられ、第２方向Ｆ２に並ぶ１組の処理部本体２１の間に配置される。ルータ部３０は、処理部本体２１のデータ通信を可能にすることにより、演算部２３を１つの演算処理装置として構成する。

【0027】

次に、配線部２６について説明する。
配線部２６は、インタポーザ１０上に構成される配線であり、インタポーザ１０上において層状に配置される。配線部２６は、第１方向Ｆ１において、サブセット部２２の１つの演算部２３の一端部と、１つのメモリ部２４の一端部とを電気的に接続する。また、配線部２６は、第２方向Ｆ２において、並設されるサブセット部２２のそれぞれの位置に合わせて複数配置される。本実施形態において、配線部２６は、２つの２μｍピッチの銅パッド（図示せず）と、１μｍピッチの銅又はアルミ配線（図示せず）とにより構成される。銅パッドは、１つのサブセット部２２において、１つの演算部２３の一端部と、１つのメモリ部２４の一端部とのそれぞれに接続され、銅又はアルミ配線の両端部のそれぞれが２つの銅パッドに接続される。銅又はアルミ配線は、第１方向Ｆ１において、例えば０．２ｍｍの長さＬ２で形成される。

【0028】

以上の半導体モジュール１は、以下のように動作する。
図５に示すように、１つのサブセット部２２において、演算部２３及びメモリ部２４は、配線部２６により、メモリバンド幅１２８ＧＢ/ｓで接続される。１つのサブセット部２２において、配線部２６の第１方向Ｆ１一端から最も遠い位置に配置されたコア２５までの距離Ｌ１は、１ｍｍとなる。また、配線部２６の第１方向Ｆ１に沿う長さＬ２は、０．２ｍｍとなる。また、メモリ部２４の厚さ方向の最大長さＬ３は、０．１ｍｍとなる。そして、第２インタフェース部２８から第１方向Ｆ１に沿って最も遠い位置のメモリブロックまでの距離Ｌ４は、１ｍｍとなる。従って、１つのサブセット部２２において、最大配線長は、２．３ｍｍとなる。

【0029】

図１に示す半導体モジュール１において、ピークにおけるメモリバンド幅を１２８ＴＢ/ｓ、最大配線長が２．３ｍｍの配線を介してＤＲＡＭのセンスアンプとプロセッサのプロセシングエレメントとの間で１ビットのデータを転送するのに要するエネルギを０．１ｐＪ/ｂとすると、１組の処理部本体２１のピーク時のデータ転送電力は、６．５５Ｗとなる。即ち、半導体モジュール１のピーク時のデータ転送電力は、１０５Ｗとなる。

【0030】

以上のような一実施形態に係る半導体モジュール１によれば、以下の効果を奏する。
（１）半導体モジュール１を、インタポーザ１０と、インタポーザ１０の板面に沿う第１方向Ｆ１に並設される複数の処理部本体２１を有し、インタポーザ１０に載置されるとともに、インタポーザ１０と電気的に接続される処理部２０と、を含んで構成した。また、処理部本体２１を、少なくとも１つのコア２５を含む１つの演算部２３と積層型ＲＡＭモジュールで構成され、演算部２３の第１方向Ｆ１に並設される１つのメモリ部２４とを有するサブセット部２２を複数含んで構成した。そして、複数のサブセット部２２を、第１方向Ｆ１に対して交差する第２方向Ｆ２に並設した。これにより、演算部２３のコア２５とメモリ部２４とを近接配置できるので、両者の接続距離を短くすることができる。これによりメモリバンド幅を広げることができ、データ通信に要する電力を削減できるので、データ転送効率を向上することができる。

【0031】

（２）処理部２０を、処理部本体２１の第２方向Ｆ２に並設され、複数の処理部本体２１の間のデータ通信を中継するルータ部３０を更に含んで構成した。これにより、処理部本体２１同士の間でデータ通信が可能になるので、複数のサブセット部２２を用いた演算効率を向上することができる。

【0032】

（３）インタポーザ１０を、複数のルータ部３０を接続する通信線１２を含んで構成した。インタポーザ１０に通信線１２を構成したので、別途配線を設けることなくルータ部３０同士を接続することができる、両者を容易に接続できる。

【0033】

（４）演算部２３を、並設されるメモリ部２４に隣接する一端部に第１インタフェース部２７を含んで構成し、メモリ部２４を、並設される演算部２３に隣接する一端部に第２インタフェース部２８を含んで構成した。第１インタフェース部２７及び第２インタフェース部２８を近接配置したので、演算部２３及びメモリ部２４を接続する信号線の長さをより短くすることができる。

【0034】

以上、本発明の半導体モジュールの好ましい一実施形態につき説明したが、本発明は、上述の実施形態に制限されるものではなく、適宜変更が可能である。

【0035】

例えば、上記実施形態において、メモリ部２４の積層方向電源接続端子と、メモリ部２４の積層方向信号接続端子との組み合わせを、以下の表１のように形成することができる。

【0036】

【表1】

【0037】

また、上記実施形態において、処理部２０の構成を、第１方向Ｆ１に８行、第２方向Ｆ２に２列で計１６個の処理部本体２１により構成したが、第１方向Ｆ１及び第２方向Ｆ２の数はこれに制限されない。処理部本体２１が第１方向Ｆ１に複数配置され、第２方向Ｆ２に１つ配置される場合、ルータ部３０は、１組の処理部本体２１ごとに、演算部２３列に隣接して配置される。また、処理部本体２１が第２方向Ｆ２において３つ以上配置される場合、ルータ部３０は、第２方向Ｆ２において、処理部本体２１のそれぞれの間において、２つの演算部群Ｃに隣接して配置しても良い。また、処理部本体２１が第１方向Ｆ１において、１組ではなく単体で配置される場合、ルータ部３０は、単体の処理部本体２１の演算部群Ｃに隣接して配置される。また処理部本体２１内の演算部２３とルータ部３０はＮｏＣ（Network on Chip）で接続されても良い。ルータ部３０の配置場所は適宜変更されても良いし、複数個配置しても良い。

【0038】

また、上記実施形態において、演算部２３、メモリ部２４、及び配線部２６のスケールやチャネル数、通信速度、コア２５数、積層数等は一例であり、これに制限されない。

【0039】

また、上記実施形態において、第２方向Ｆ２は、第１方向Ｆ１に対して直交する方向としたが、これに制限されない。即ち、第２方向Ｆ２は、インタポーザ１０の板面に沿って、第１方向Ｆ１に対して略直交する方向でもよく、第１方向Ｆ１に対して傾斜する方向であっても良い。

【0040】

また、上記実施形態において、サブセット部２２を構成する１つの演算部２３と、１つのメモリ部２４とを接触させて配置させたが、これに制限されない。１つの演算部２３と、１つのメモリ部２４とは、所定の間隔をあけて配置されて良い。また、第１方向Ｆ１において、サブセット部２２は、接触させて配置されてもよく、所定の間隔をあけて配置されても良い。

【0041】

また、演算装置はＭＰＵに限定されず、広く論理チップ全般に適用されても良く、メモリはＤＲＡＭに限定されず、広く不揮発性ＲＡＭ（例えばＭＲＡＭ、ＲｅＲＡＭ、ＦｅＲＡＭ等）を含むＲＡＭ（Random Access Memory）全般に適用されても良い。

【符号の説明】

【0042】

１ 半導体モジュール
１０ インタポーザ
２０ 処理部
２１ 処理部本体
２２ サブセット部
２３ 演算部
２４ メモリ部
２５ コア
２７ 第１インタフェース部
２８ 第２インタフェース部
Ｆ１ 第１方向
Ｆ２ 第２方向

【図1】

【図2】

【図3】

【図4】

【図5】