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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2022-09-30
(45)【発行日】2022-10-11
(54)【発明の名称】符号生成装置及びスペクトラム拡散信号受信システム
(51)【国際特許分類】
H04J 13/10 20110101AFI20221003BHJP
H04B 1/7075 20110101ALI20221003BHJP
【ＦＩ】
H04J13/10
H04B1/7075
【請求項の数】
4
(21)【出願番号】P 2018201897
(22)【出願日】2018-10-26
(65)【公開番号】P2020068505
(43)【公開日】2020-04-30
【審査請求日】2021-10-20
(73)【特許権者】
【識別番号】000004330
【氏名又は名称】日本無線株式会社
(74)【代理人】
【識別番号】100126561
【弁理士】
【氏名又は名称】原嶋 成時郎
(72)【発明者】
【氏名】小田 真嗣
【審査官】玉田 恭子
(56)【参考文献】
【文献】特開２００８－１６０１７０（ＪＰ，Ａ）
【文献】米国特許出願公開第２００９／０２２４９７３（ＵＳ，Ａ１）
【文献】特表２００９－５３５６４０（ＪＰ，Ａ）
【文献】米国特許出願公開第２０１１／００６８９５８（ＵＳ，Ａ１）
【文献】特開２００７－３２７９５２（ＪＰ，Ａ）
【文献】米国特許出願公開第２００３／０２１４４３４（ＵＳ，Ａ１）
【文献】特開平１０－２５７０２３（ＪＰ，Ａ）
【文献】米国特許出願公開第２０１７／０１０８５８８（ＵＳ，Ａ１）
【文献】中国特許出願公開第１０３４８７８１７（ＣＮ，Ａ）
【文献】米国特許出願公開第２００３／０１４７４５７（ＵＳ，Ａ１）
【文献】米国特許第６４５２９６１（ＵＳ，Ｂ１）
【文献】一色 浩，荒井 修，松本一実，Ｄｉｎｅｓｈ Ｍａｎａｎｄｈａｒ，小神野和貴，鳥本秀幸，ＧＰＳハンドブック，株式会社朝倉書店、柴崎 亮介，2010年09月25日，pp.104-137 ５．受信機，ISBN: 978-4-254-20137-6
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０４Ｊ １３／００－１３／２２
Ｈ０４Ｂ １／６９－ １／７１９
(57)【特許請求の範囲】
【請求項1】
受信信号のＭ系列符号の位相を位相状態として前記位相状態を所定のサイクルだけ変化させることにより、所望の位相状態の符号である位相レジスタ値を生成する符号生成装置であって、前記Ｍ系列符号の線形変化要因に対応した位相レジスタ値を算出する位相レジスタ算出手段と、
前記Ｍ系列符号の非線形変化要因に対応して、前記位相レジスタ値を調整する位相レジスタ調整手段と、
を備えたことを特徴とする符号生成装置。
【請求項2】
前記位相レジスタ調整手段は、前記Ｍ系列符号がガロア線形フィードバックシフトレジスタで生成され、且つ前記非線形変化要因に応じたドップラーシフト量がプラスの場合、順型のガロア線形フィードバックシフトレジスタによって、前記位相レジスタ値を調整し、
且つ前記ドップラーシフト量がマイナスの場合、相反型のガロア線形フィードバックシフトレジスタによって前記位相レジスタ値を調整することを特徴とする請求項１に記載の符号生成装置。
【請求項3】
前記位相レジスタ調整手段は、前記Ｍ系列符号がフィボナッチ線形フィードバックシフトレジスタで生成され、且つ前記非線形変化要因に応じたドップラーシフト量がプラスの場合、順型のフィボナッチ線形フィードバックシフトレジスタによって、前記位相レジスタ値を調整し、
且つ前記ドップラーシフト量がマイナスの場合、相反型のフィボナッチ線形フィードバックシフトレジスタによって前記位相レジスタ値を調整することを特徴とする請求項１に記載の符号生成装置。
【請求項4】
請求項１から３のいずれか１項に記載の符号生成装置を備え、前記符号生成装置にて生成され出力された前記位相レジスタ値を、衛星からのスペクトラム拡散信号を捕捉及び追尾するためのコード生成器に設定することを特徴とするスペクトラム拡散信号受信システム。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、「全地球測位システム」（ＧＰＳ：Ｇｌｏｂａｌ Ｐｏｓｉｔｉｏｎｉｎｇ Ｓｙｓｔｅｍ）などが放送しているＭ系列の拡散信号を受信するために、所望の位相状態の符号（０又は１）を生成する符号生成装置と、この符号生成装置を適用したスペクトラム拡散信号受信システムとに関する。
【背景技術】
【0002】
ＧＰＳのＬ２Ｃ信号はガロア線形フィードバックシフトレジスタによるＭ系列でスペクトラム拡散され、みちびき「準天項衛星システム」（ＱＺＳＳ：Ｑｕａｓｉ－Ｚｅｎｉｔｈ Ｓａｔｅｌｌｉｔｅ Ｓｙｓｔｅｍ）のＬ６信号はフィボナッチ線形フィードバックシフトレジスタによるＭ系列を組み合わせたＫａｓａｍｉ系列でスペクトラム拡散されている。Ｌ２Ｃ信号及びＬ６信号を受信するためには、受信機内のコード生成器に適切な位相レジスタ値を設定する必要がある。適切な位相レジスタ値が設定されたコード生成器の出力と受信したベースバンド信号（スペクトラム拡散信号）とを乗算することでＬ２Ｃ信号及びＬ６信号を受信することができる。
【先行技術文献】
【特許文献】
【0003】
【文献】特許４４５３３３８号
【文献】特許４８０６３４１号
【文献】特許４５１０２１９号
【発明の概要】
【発明が解決しようとする課題】
【0004】
しかしながら、従来、コード生成器に設定する位相レジスタ値を計算するために、全ての位相レジスタ値をＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）に記憶したり、ソフトウェアで計算したりしているが、ＧＰＳのＬ２Ｃ信号やＱＺＳＳのＬ６信号のような長周期のＭ系列で拡散された信号を受信するためには次の２つの技術的な問題が生じる。
【0005】
１つ目は、長周期の全ての位相レジスタ値をＲＯＭに記憶するためには、大量のＲＯＭ容量が必要になってしまうという技術的な問題点が生じる。２つ目は、長周期の位相レジスタ値を計算するためには、高性能な、言い換えると高速演算可能なＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）が必要になってしまうという技術的な問題点が生じる。
【0006】
そこで本発明は、上記の問題に鑑みてなされたものであり、Ｍ系列符号の生成に関わる各種の負荷を軽減することが可能な符号生成装置及びこの符号生成装置を適用したスペクトラム拡散信号受信システムを提供することを目的とする。
【課題を解決するための手段】
【0007】
上記課題を解決するために、請求項１に記載の発明は、受信信号のＭ系列符号の位相を位相状態として前記位相状態を所定のサイクルだけ変化させることにより、所望の位相状態の符号である位相レジスタ値を生成する符号生成装置であって、前記Ｍ系列符号の線形変化要因に対応した位相レジスタ値を算出する位相レジスタ算出手段と、前記Ｍ系列符号の非線形変化要因に対応して、前記位相レジスタ値を調整する位相レジスタ調整手段と、を備えたことを特徴とする。
【0008】
請求項２に記載の発明は、前記位相レジスタ調整手段は、前記Ｍ系列符号がガロア線形フィードバックシフトレジスタで生成され、且つ前記非線形変化要因に応じたドップラーシフト量がプラスの場合、順型のガロア線形フィードバックシフトレジスタによって、前記位相レジスタ値を調整し、且つ前記ドップラーシフト量がマイナスの場合、相反型のガロア線形フィードバックシフトレジスタによって前記位相レジスタ値を調整することを特徴とする。
【0009】
請求項３に記載の発明は、前記位相レジスタ調整手段は、前記Ｍ系列符号がフィボナッチ線形フィードバックシフトレジスタで生成され、且つ前記非線形変化要因に応じたドップラーシフト量がプラスの場合、順型のフィボナッチ線形フィードバックシフトレジスタによって、前記位相レジスタ値を調整し、且つ前記ドップラーシフト量がマイナスの場合、相反型のフィボナッチ線形フィードバックシフトレジスタによって前記位相レジスタ値を調整することを特徴とする。
【0010】
請求項４に記載の発明は、請求項１から３に記載の符号生成装置を備え、前記符号生成装置にて生成され出力された前記位相レジスタ値を、衛星からのスペクトラム拡散信号を捕捉及び追尾するためのコード生成器に設定することを特徴とするスペクトラム拡散信号受信システムである。
【発明の効果】
【0011】
請求項１に記載の発明によれば、線形変化要因及び非線形変化要因によって位相レジスタ算出手段と位相レジスタ調整手段とを使い分けることで、長周期のＭ系列符号に対して、小規模な回路構成かつ低性能なＣＰＵでも全ての位相レジスタ値をＲＯＭに記憶することなく、最適に位相レジスタ値を計算することが可能である。以上の結果、ＲＯＭ容量の小容量化とＣＰＵ処理能力の低負荷を実現可能である。
【0012】
請求項２に記載の発明によれば、順型及び相反型の両方のガロア線形フィードバックシフトレジスタを備える。特に、順型のガロア線形フィードバックシフトレジスタを備えることで、プラス方向に変化するドップラーシフト量だけ位相レジスタ値を調整することができる。他方、相反型のガロア線形フィードバックシフトレジスタを備えることで、マイナス方向に変化するドップラーシフト量だけ位相レジスタ値を調整することができる。これにより、プラス及びマイナスの両方向に変化するドップラーシフト量をより的確に区別して位相レジスタ値をより適切に少ない計算負荷で調整することができる。
【0013】
請求項３に記載の発明によれば、順型及び相反型の両方のフィボナッチ線形フィードバックシフトレジスタを備える。特に、順型のフィボナッチ線形フィードバックシフトレジスタを備えることで、プラス方向に変化するドップラーシフト量だけ位相レジスタ値を調整することができる。他方、相反型のフィボナッチ線形フィードバックシフトレジスタを備えることで、マイナス方向に変化するドップラーシフト量だけ位相レジスタ値を調整することができる。これにより、プラス及びマイナスの両方向に変化するドップラーシフト量をより的確に区別して位相レジスタ値をより適切に少ない計算負荷で調整することができる。
【0014】
請求項４に記載の発明によれば、このような符号生成装置にて生成され出力された位相レジスタ値をスペクトラム拡散信号受信システムのコード生成部に適用して、このコード生成部から出力された符号に基づいて生成される逆拡散符号を、衛星からのスペクトラム拡散信号に掛け合わせることで、スペクトラム拡散信号の捕捉及び追尾を効率良く行なうことができる。
【図面の簡単な説明】
【0015】
【図1】本実施形態に係るスペクトラム拡散信号受信システム１の構成を模式的に示すブロック図である。
【図2】本実施形態に係る位相レジスタ計算回路部と、位相レジスタ調整処理部との組み合わせによって、位相レジスタ値を計算する動作を示したタイミングチャートである。
【図3】本実施形態に係るｒ段（ｒビット）のシフトレジスタを有する４種類（順型ガロア、相反型（逆型）ガロア、順型フィボナッチ、及び相反型（逆型）フィボナッチ）線形フィードバックシフトレジスタのブロック図（図３（ａ）、図３（ｂ）、図３（ｃ）及び図３（ｄ））である。
【発明を実施するための形態】
【0016】
≪実施形態≫
＜スペクトラム拡散信号受信システムの構成＞
本発明の実施形態に係るスペクトラム拡散信号受信システム１について、図１を参照して説明する。ここに、図１は、本実施形態に係るスペクトラム拡散信号受信システム１の構成を模式的に示すブロック図である。
＜スペクトラム拡散信号受信システムの構成＞
本発明の実施形態に係るスペクトラム拡散信号受信システム１について、図１を参照して説明する。ここに、図１は、本実施形態に係るスペクトラム拡散信号受信システム１の構成を模式的に示すブロック図である。
【0017】
図１に示すように、本実施形態に係るスペクトラム拡散信号受信システム１は、アンテナ２と、周波数変換部３と、Ａ／Ｄ変換部４と、受信回路部１０と、ＣＰＵ部５０とを備えて構成され、例えば、車載用ＧＰＳ受信モジュールとして図示しない車両に搭載されている。
【0018】
ＣＰＵ部５０は、受信処理部６０と、位相レジスタ調整処理部７０とを備えて構成されている。尚、ＣＰＵ部５０は、ソフトウェアによって構成可能である。また、符号生成装置８０は、位相レジスタ計算回路部４０と、位相レジスタ調整処理部７０とを備えて構成されている。詳細には、位相レジスタ計算回路部４０、及び位相レジスタ調整処理部７０は、後述される順型ガロア、相反型（逆型）ガロア、順型フィボナッチ、及び相反型（逆型）フィボナッチ線形フィードバックシフトレジスタを夫々備えて構成されている。
【0019】
ここで、図示しない衛星から無線を介して送信されたスペクトラム拡散信号がスペクトラム拡散信号受信システム１のアンテナ２により受信された際に、周波数変換部３は、前記スペクトラム拡散信号を中間周波数の信号にダウンコンバートしてＡ／Ｄ変換部４に出力し、Ａ／Ｄ変換部４は、前記スペクトラム拡散信号をアナログ信号からデジタル信号に変換して受信回路部１０に出力する。なお、スペクトラム拡散信号受信システム１では、所定のチャンネル数（通常、８～１６チャンネル）だけの受信回路部１０を備えているが、図１では、１チャンネル分の受信回路部１０のみ図示している。
【0020】
スペクトラム拡散信号がＬ２Ｃ信号である場合に、当該Ｌ２Ｃ信号は、前記衛星内において、航法メッセージに所定周波数の搬送波を重畳し、さらに、拡散コードとしてのＣＭコード（繰り返し周期：１０２３０ビット／周期）及びＣＬコード（繰り返し周期：７６７２５０ビット／周期）によりスペクトラム拡散された信号である。また、ＣＭコード及びＣＬコードは、各衛星に固有で且つ前記各衛星の間で互いに異なるコード列であり、該各衛星で生成されるＭ系列のコード列のうち、所定の開始位置と終了位置との間を指定範囲とするコードである。従って、アンテナ２にて複数の衛星からスペクトラム拡散信号をそれぞれ受信したときに、各衛星のＣＭコード及びＣＬコードは、２７ビットのガロア線形フィードバックシフトレジスタで生成され、２の２７乗－１個のＭ系列のコード列中で、互いに異なる指定範囲を占有することになる。
【0021】
受信回路部１０は、コード生成器２１及びコード発生用ＮＣＯ２２を含むコード生成部２０と、相関器３０と、キャリア用ＮＣＯ３１と、搬送波相関部３２と、位相レジスタ計算回路部４０とを備えて構成されている。
【0022】
キャリア用ＮＣＯ３１は、ダウンコンバートされた搬送波と同一周波数のローカルキャリアを生成し、このローカルキャリアを搬送波相関部３２に出力する。搬送波相関部３２は、Ａ／Ｄ変換部４からのデジタル信号と、キャリア用ＮＣＯ３１からのローカルキャリアとを乗算し、ダウンコンバートされた搬送波を除去したベースバンド信号を相関器３０に出力する。コード発生用ＮＣＯ２２は、所定周波数のクロック信号をコード生成器２１に出力する。
【0023】
コード生成器２１は、コード発生用ＮＣＯ２２からのクロック信号に基づいて、ベースバンド信号中のＣＭコード及びＣＬコードと同相の拡散符号（以下、拡散コードともいう。）を生成して相関器３０に出力する。相関器３０は、搬送波相関部３２からのベースバンド信号と、コード生成器２１からの拡散コードとを乗算し、乗算結果を相関値としてＣＰＵ部５０に出力する。
【0024】
ＣＰＵ部５０は、測位演算制御部として機能し、相関値に基づくスペクトラム拡散信号の捕捉及び追尾を行うために、ローカルキャリアを調整するローカルキャリア用制御値（周波数及び位相）をキャリア用ＮＣＯ３１に出力し（搬送波位相追尾ループ：ＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）制御）、拡散コードの発生タイミングを調整するコード用制御値（周波数及び位相）をコード発生用ＮＣＯ２２に出力する（コード位相追尾ループ：ＤＬＬ（Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ）制御）。
【0025】
キャリア用ＮＣＯ３１は、ローカルキャリア用制御値に基づいて、搬送波とローカルキャリアとが位相同期するように、ローカルキャリアを搬送波相関部３２に出力する。また、コード発生用ＮＣＯ２２は、コード用制御値に基づいて、ＣＭコード及びＣＬコードと拡散コードとが位相同期するように、クロック信号をコード生成器２１に出力する。
【0026】
この結果、受信回路部１０内では、拡散コードとＣＭコード及びＣＬコードとの位相同期と、ローカルキャリアと搬送波との位相同期とがそれぞれ取られて、スペクトラム拡散信号の捕捉及び追尾を行うことが可能となる。また、ＣＰＵ部５０では、相関値から航法データを読み取り、さらに、複数の衛星からの各スペクトラム拡散信号の搬送波位相、ドップラー周波数及び各衛星からスペクトラム拡散信号受信システム１までの擬似距離より、該システム１の現在位置や、前記システム１を車載用ＧＰＳ受信モジュールとして搭載した車両の速度や、現在時刻を求めることができる。
【0027】
さらに、ＣＰＵ部５０は、スペクトラム拡散信号の捕捉及び追尾を行う際に、当該スペクトラム拡散信号に含まれるＣＭコード及びＣＬコードに関わる情報（Ｍ系列におけるＣＭコード及びＣＬコードの開始位置、終了位置及び指定範囲に関わる情報や、前記指定範囲内の所定位置にＣＭコードやＣＬコードが位置していることを示す情報）を含む初期設定値を符号生成装置８０で生成してコード生成器２１に出力する。従って、コード生成器２１は、初期設定値及びクロック信号より、スペクトラム拡散信号に含まれるＣＭコード及びＣＬコードの所定位置（位相）に同期した拡散コードを生成して相関器３０に出力する。
【0028】
本実施形態では、１番目の特徴として、位相レジスタ計算回路部４０と、位相レジスタ調整処理部７０とを組み合わせて目的となる位相レジスタ値を計算する。受信信号のＭ系列符号の変化要因は、（ｉ）単位時間経過による線形変化要因と、（ｉｉ）衛星（送信機）やユーザ（受信機）の加速や不規則移動による非線形変化要因とに分けられる。
【0029】
位相レジスタ計算回路部４０はＭ系列符号の線形変化要因に対応するために備えられる。他方で、位相レジスタ調整処理部７０はＭ系列符号の非線形変化要因に対応するために備えられる。
【0030】
変化要因によって位相レジスタ計算回路部４０と位相レジスタ調整処理部７０とを使い分けることで、Ｌ２Ｃ信号やＬ６信号で使用される長周期のＭ系列に対して、小規模な回路構成かつ低性能なＣＰＵでも最適に位相レジスタ値を計算することが可能である。
【0031】
本実施形態では、２番目の特徴として、（ｉ）コード生成器２１に設定する位相レジスタ値を計算する位相レジスタ計算回路部４０に加えて、（ｉｉ）位相レジスタ値を微調整するための位相レジスタ調整処理部７０を備える。
位相レジスタ調整処理部７０は短時間内のドップラーシフト量（ドップラー変化分）だけ位相レジスタ値を調整することを目的とする。
位相レジスタ調整処理部７０は短時間内のドップラーシフト量（ドップラー変化分）だけ位相レジスタ値を調整することを目的とする。
【0032】
更に、Ｍ系列のタイプがＧＰＳのＬ２Ｃ信号の場合、順型及び相反型の両方のガロア線形フィードバックシフトレジスタ（ＬＦＳＲ：Ｌｉｎｅａｒ Ｆｅｅｄｂａｃｋ Ｓｈｉｆｔ Ｒｅｇｉｓｔｅｒ）が用いられる。他方、Ｍ系列のタイプがＱＺＳＳのＬ６信号の場合、順型及び相反型の両方のフィボナッチ線形フィードバックシフトレジスタが用いられる。
【0033】
順型及び相反型の両方のガロア及びフィボナッチ線形フィードバックシフトレジスタを備えることで、プラス方向及びマイナス方向の両方向に変化するドップラーシフト量（ドップラー変化分）だけ位相レジスタ値を調整することを可能にする。
詳細には、Ｍ系列のタイプがＧＰＳのＬ２Ｃ信号の場合、順型のガロア線形フィードバックシフトレジスタを備えることで、プラス方向に変化するドップラーシフト量だけ位相レジスタ値を調整することを可能にする。他方、相反型（逆型）のガロア線形フィードバックシフトレジスタを備えることで、マイナス方向に変化するドップラーシフト量だけ位相レジスタ値を調整することを可能にする。
詳細には、Ｍ系列のタイプがＧＰＳのＬ２Ｃ信号の場合、順型のガロア線形フィードバックシフトレジスタを備えることで、プラス方向に変化するドップラーシフト量だけ位相レジスタ値を調整することを可能にする。他方、相反型（逆型）のガロア線形フィードバックシフトレジスタを備えることで、マイナス方向に変化するドップラーシフト量だけ位相レジスタ値を調整することを可能にする。
【0034】
Ｍ系列のタイプがＱＺＳＳのＬ６信号の場合、順型のフィボナッチ線形フィードバックシフトレジスタを備えることで、プラス方向に変化するドップラーシフト量だけ位相レジスタ値を調整することを可能にする。他方、相反型（逆型）のフィボナッチ線形フィードバックシフトレジスタを備えることで、マイナス方向に変化するドップラーシフト量だけ位相レジスタ値を調整することを可能にする。
【0035】
仮に、プラス方向及びマイナス方向のドップラーシフト量を区別せずに、両方とも順型ガロア及び順型フィボナッチ線形フィードバックシフトレジスタによって位相レジスタ値を求める場合、非線形変化要因に対応するドップラーシフト量がマイナスの際に、順型ガロア及び順型フィボナッチ線形フィードバックシフトレジスタに基づいて位相レジスタ値を求めることになる。ドップラーシフト量がマイナスのため、サイクルを逆方向に進めた所定数のサイクルが決定される。しかしながら、実際には、線形フィードバックシフトレジスタは逆方向サイクルに進めることはできないため（シフト方向を右シフトから左シフトに逆シフトしても正しい結果が得られないため）、所定数のサイクルに該当する位置まで順方向（プラス方向）にサイクルを進めることで位相レジスタ値が求められる。例えば、マイナスのドップラーシフト量に基づいて、決定された所定数のサイクルがマイナスＸ（Ｘは自然数）サイクルである場合、順型ガロア線形フィードバックシフトレジスタでＸサイクルだけ逆方向（マイナス方向）に進めた所望の位相レジスタ値を求めるために、実際には、順型ガロア線形フィードバックシフトレジスタで順方向に 「－Ｘ ｍｏｄｕｌｏ Ｚ（ＺはＭ系列の最大周期であり、自然数。ｍｏｄｕｌｏは最小非負剰余で定義される剰余演算。）」サイクルだけ進めることで所望の位相レジスタ値が求まる。ここで、仮にＸを１とした場合、Ｌ２Ｃ信号の２７ビットＭ系列の最大周期Ｚは１３４２１７７２７（２の２７乗－１）なので－１サイクル進めた位相レジスタ値を求めるために、実際は１３４２１７７２６サイクル分の位相レジスタ値計算が必要となり、所望の位相レジスタ値を得るまで多量の位相レジスタ値の計算が必要となってしまう。
【0036】
これに対して、本実施形態では、ドップラーシフト量がマイナスの場合、順型ガロア及び順型フィボナッチ線形フィードバックシフトレジスタの代わりに、相反型ガロア及び相反型フィボナッチ線形フィードバックシフトレジスタを用いる。これにより、マイナスのドップラーシフト量に基づいて、決定された所定数のサイクルがマイナスＸサイクルである場合、相反型ガロア及び相反型フィボナッチ線形フィードバックシフトレジスタにおいて、Ｘサイクルだけ順方向に進めることで所望の位相レジスタ値が求まる。前記の例のＸを１としたケースでは、１サイクル進めた位相レジスタ値を求めるだけで良い。即ち、全ての位相レジスタ値をＲＯＭに記憶することなく、Ｘサイクルという少ないサイクルステップでより少量の計算によって、所望の位相レジスタ値を得ることができる。
【0037】
以上の結果、ＲＯＭ容量の小容量化とＣＰＵ処理能力の低負荷を実現可能である。
【0038】
＜動作原理＞
次に、図２を参照して、本実施形態に係る位相レジスタ計算回路部と、位相レジスタ調整処理部とを組み合わせて目的となる位相レジスタ値を計算する動作原理について説明する。ここに、図２は、本実施形態に係る位相レジスタ計算回路部と、位相レジスタ調整処理部との組み合わせによって、位相レジスタ値を計算する動作を示したタイミングチャートである。
次に、図２を参照して、本実施形態に係る位相レジスタ計算回路部と、位相レジスタ調整処理部とを組み合わせて目的となる位相レジスタ値を計算する動作原理について説明する。ここに、図２は、本実施形態に係る位相レジスタ計算回路部と、位相レジスタ調整処理部との組み合わせによって、位相レジスタ値を計算する動作を示したタイミングチャートである。
【0039】
図２に示すように、ＣＰＵ部５０で動作する処理は、時間の流れに沿って４ｍｓ（ｍｉｌｌｉｓｅｃｏｎｄ）間隔で時刻ＵＴ（Ｕｓｅｒ Ｔｉｍｉｎｇ）０、時刻ＵＴ１、時刻ＵＴ２、時刻ＵＴ３、時刻ＵＴ４で発生する割り込みをきっかけにして処理が開始し、次の割り込みが発生するまでの４ｍｓ区間内で与えられた処理を終了させる必要がある。
【0040】
先ず、ＣＰＵ部５０において、時刻ＵＴ０から４ｍｓ後のＵＴ１までの間に計算回路設定処理が行われる。計算回路設定処理は位相レジスタ計算回路部４０を動作させるために必要な情報を計算して設定する。具体的には、計算回路設定処理は位相レジスタ計算回路部４０に所望の位相レジスタ値を計算してもらうために、所定のチップ値を設定する。所定のチップ値とは、図２の例においては、ＵＴ３タイミングでのチップ値になる。ＵＴ３タイミングではコード生成器２１に位相レジスタ値を設定する必要があるため、事前のＵＴ０タイミングで計算回路設定処理を動作させて、位相レジスタ計算回路部４０に所望の位相レジスタ値を計算させるための指示を発行する。
【0041】
図２の具体例では、計算回路設定処理が位相レジスタ計算回路部４０に設定する所定のチップ値は、ＵＴ３タイミングのＬ２Ｃ信号のコードチップ値である６１３８チップ（Ｍ系列の所定開始位置から６１３８サイクル）となる。ＵＴ３タイミングでのチップ値が６１３８チップとなるのは、Ｌ２Ｃ信号のチップレートは５１１．５Ｋ（ｃｈｉｐ ｐｅｒ ｓｅｃｏｎｄ）で、時刻が４ｍｓ進む毎に２０４６チップ（＝５１１．５Ｋ（ｃｈｉｐ ｐｅｒ ｓｅｃｏｎｄ）×４ｍｓ）進むことから、６１３８チップ（ｃｈｉｐ）（＝０ｃｈｉｐ（ＵＴ０タイミングのｃｈｉｐ）+５１１．５Ｋ（ｃｈｉｐ ｐｅｒ ｓｅｃｏｎｄ）×１２ｍｓ(ＵＴ０～ＵＴ３の経過時間)）と計算される。
【0042】
ここで、チップ値とはＭ系列の各コードにおける開始位置（開始位相）を起点にしたサイクル値のことであり、例えば、Ｌ２Ｃ信号の６１３８チップとはＭ系列におけるＣＭコード及びＣＬコードの所定開始位置から線形フィードバックシフトレジスタを６１３８サイクル進めた状態である言い換えられる。
【0043】
次に、位相レジスタ計算回路部４０に、ＣＰＵ部５０からデータの流れＳ１０に沿って、Ｍ系列符号の線形変化要因に対応したチップ値が入力される。線形変化要因とは「初期値＋チップレート×経過時間」として計算されるチップ値のことである。位相レジスタ計算回路部は時刻ＵＴ１の割り込みをきっかけにして設定されたチップ値に応じた位相レジスタ値の計算を開始し、ＵＴ２までに計算を終了する。位相レジスタ計算回路部４０において、位相計算終了後に、Ｍ系列符号の線形変化要因に対応したチップ値に相当する位相レジスタ値がＣＰＵ部５０に出力される。
【0044】
図２の具体例では、位相レジスタ計算回路部４０に、時刻ＵＴ３タイミングでの６１３８チップ（ｃｈｉｐ）（＝０＋５１１．５Ｋ（ｃｈｉｐ ｐｅｒ ｓｅｃｏｎｄ）×１２ｍｓ）のデータがＣＰＵ部５０からデータの流れＳ１０に沿って、入力される（６１３８チップの設定（ｓｅｔ、６１３８ｃｈｉｐ））。続いて、位相レジスタ計算回路部４０において、位相計算が時刻ＵＴ１から時刻ＵＴ２まで行われ、Ｍ系列符号の線形変化要因に対応した６１３８チップに相当する位相レジスタ値がＣＰＵ部５０にデータの流れＳ２０に沿って、出力される。
【0045】
次に、位相レジスタ調整処理部７０に、位相レジスタ計算回路部４０からデータの流れＳ２０に沿って、Ｍ系列符号の線形変化要因に対応した位相レジスタ値が入力される。これに加えて、Ｍ系列符号の非線形変化要因に対応したドップラーシフト量に相当する調整用チップ値、即ち、αチップが入力される。
【0046】
続いて、位相レジスタ調整処理部７０において、後述される位相レジスタ調整処理を施され、Ｍ系列符号の線形変化要因を考慮し、非線形変化要因に対応した位相レジスタ値がコード生成器２１及びコード発生用ＮＣＯ２２に出力される。
【0047】
図２の具体例では、位相レジスタ調整処理部７０に、時刻ＵＴ２において、位相レジスタ計算回路部４０によって計算されたＭ系列符号の線形変化要因に対応した６１３８チップに相当する位相レジスタ値が位相レジスタ計算回路部４０からデータの流れＳ２０に沿って、入力される（６１３８チップに相当する位相レジスタ値の読み込み（ｒｅａｄ「６１３８ｃｈｉｐに相当する位相レジスタ値」））。これに加えて、Ｍ系列符号の非線形変化要因に対応したドップラーシフト量に基づいて算出した調整用チップ値、即ち、αチップが入力される。ドップラーシフト量は衛星信号を受信する受信処理部６０から得る。
【0048】
続いて、位相レジスタ調整処理部７０において、後述される位相レジスタ調整処理を施され、Ｍ系列符号の線形変化要因を考慮し、非線形変化要因に対応した６１３８＋αチップに相当する位相レジスタ値がコード生成器２１及びコード発生用ＮＣＯ２２にデータの流れＳ３０に沿って、出力される（”６１３８＋α”チップに相当する位相レジスタ値の設定（ｓｅｔ「”６１３８＋α”チップに相当する位相レジスタ値」））。
【0049】
次に、コード生成器２１及びコード発生用ＮＣＯ２２において、入力されたＭ系列符号の線形変化要因を考慮し、非線形変化要因に対応した６１３８＋αチップに相当する位相レジスタ値の設定に基づいて逆拡散符号が出力される。
【0050】
＜線形フィードバックシフトレジスタ＞
次に、図３を参照して、本実施形態に係る線形フィードバックシフトレジスタ（ＬＦＳＲ：Ｌｉｎｅａｒ Ｆｅｅｄｂａｃｋ Ｓｈｉｆｔ Ｒｅｇｉｓｔｅｒ）について説明する。ここに、図３（ａ）は本実施形態に係るｒ段（ｒビット）のシフトレジスタを有する順型ガロア線形フィードバックシフトレジスタのブロック図である。図３（ｂ）は本実施形態に係るｒ段（ｒビット）のシフトレジスタを有する相反型（逆型）ガロア線形フィードバックシフトレジスタのブロック図である。図３（ｃ）は本実施形態に係るｒ段（ｒビット）のシフトレジスタを有する順型フィボナッチ線形フィードバックシフトレジスタのブロック図である。図３（ｂ）は本実施形態に係るｒ段（ｒビット）のシフトレジスタを有する相反型（逆型）フィボナッチ線形フィードバックシフトレジスタのブロック図である。
次に、図３を参照して、本実施形態に係る線形フィードバックシフトレジスタ（ＬＦＳＲ：Ｌｉｎｅａｒ Ｆｅｅｄｂａｃｋ Ｓｈｉｆｔ Ｒｅｇｉｓｔｅｒ）について説明する。ここに、図３（ａ）は本実施形態に係るｒ段（ｒビット）のシフトレジスタを有する順型ガロア線形フィードバックシフトレジスタのブロック図である。図３（ｂ）は本実施形態に係るｒ段（ｒビット）のシフトレジスタを有する相反型（逆型）ガロア線形フィードバックシフトレジスタのブロック図である。図３（ｃ）は本実施形態に係るｒ段（ｒビット）のシフトレジスタを有する順型フィボナッチ線形フィードバックシフトレジスタのブロック図である。図３（ｂ）は本実施形態に係るｒ段（ｒビット）のシフトレジスタを有する相反型（逆型）フィボナッチ線形フィードバックシフトレジスタのブロック図である。
【0051】
本実施形態では、Ｍ系列の２種類のタイプに応じて、２種類の線形フィードバックシフトレジスタ（ＬＦＳＲ：Ｌｉｎｅａｒ Ｆｅｅｄｂａｃｋ Ｓｈｉｆｔ Ｒｅｇｉｓｔｅｒ）を夫々使い分ける。
即ち、Ｍ系列のタイプがＧＰＳのＬ２Ｃ信号の場合、ガロア線形フィードバックシフトレジスタが用いられ、Ｍ系列のタイプがＱＺＳＳのＬ６信号の場合、フィボナッチ線形フィードバックシフトレジスタが用いられる。
更に、夫々の線形フィードバックシフトレジスタにおける位相レジスタ調整処理では、プラス方向又はマイナス方向のドップラーシフト量に対応するために、順型と相反型（逆型）という２つのＭ系列処理を夫々備えることを特徴とする。
即ち、Ｍ系列のタイプがＧＰＳのＬ２Ｃ信号の場合、ガロア線形フィードバックシフトレジスタが用いられ、Ｍ系列のタイプがＱＺＳＳのＬ６信号の場合、フィボナッチ線形フィードバックシフトレジスタが用いられる。
更に、夫々の線形フィードバックシフトレジスタにおける位相レジスタ調整処理では、プラス方向又はマイナス方向のドップラーシフト量に対応するために、順型と相反型（逆型）という２つのＭ系列処理を夫々備えることを特徴とする。
【0052】
＜順型ガロア線形フィードバックシフトレジスタ＞
順型ガロア線形フィードバックシフトレジスタは、図３（ａ）に示すように、ｒ個のレジスタ１００、１０１、１０２、…、１０ｒ－１と、ＸＯＲ素子（排他的論理和素子）１１１１、１１２、１１３、…、１１ｒ－１と、結線素子１２１、１２２、１２３、…、１２ｒを有する。この順型ガロア線形フィードバックシフトレジスタでは、第１のレジスタ１００、ＸＯＲ素子１１１、第２のレジスタ１０１、ＸＯＲ素子１１２、第３のレジスタ１０２、ＸＯＲ素子１１３、…の順に直列に接続され、開始コードの各ビットのデータ（１又は０）がビット列（Ｓ０、Ｓ１、Ｓ２、Ｓ３、…、Ｓｒ－３、Ｓｒ－２、Ｓｒ－１）として第１～第ｒのレジスタ１００～１０ｒ－１にそれぞれ入力される。ＸＯＲ素子１１１は、第１の結線素子１２１の出力及び第２のレジスタ１０１の出力の排他的論理和を第１のレジスタ１００に出力する。ＸＯＲ素子１１２は、第２の結線素子１２２の出力及び第３のレジスタ１０２の出力の排他的論理和を第２のレジスタ１０１に出力する。以下概ね同様にして、ＸＯＲ素子１１ｒ－１は、結線素子１２ｒ－１の出力及びレジスタ１０ｒ－１の出力の排他的論理和をレジスタ１０ｒ－２に出力する。この場合、受信回路部１０内の図示しないクロック発生部からクロック信号が入力される毎に、第１～第ｒのレジスタ１００～１０ｒ－１内の状態（ビットＳ０、Ｓ１、Ｓ２、…、Ｓｒ－１の状態）が次のレジスタに向かって順にシフトする。クロック信号に従って所定サイクルだけ動作して変化したビット列（Ｓ０、Ｓ１、Ｓ２、Ｓ３、…、Ｓｒ－３、Ｓｒ－２、Ｓｒ－１）のデータ（１又は０）は図示しない記憶部に出力される。
順型ガロア線形フィードバックシフトレジスタは、図３（ａ）に示すように、ｒ個のレジスタ１００、１０１、１０２、…、１０ｒ－１と、ＸＯＲ素子（排他的論理和素子）１１１１、１１２、１１３、…、１１ｒ－１と、結線素子１２１、１２２、１２３、…、１２ｒを有する。この順型ガロア線形フィードバックシフトレジスタでは、第１のレジスタ１００、ＸＯＲ素子１１１、第２のレジスタ１０１、ＸＯＲ素子１１２、第３のレジスタ１０２、ＸＯＲ素子１１３、…の順に直列に接続され、開始コードの各ビットのデータ（１又は０）がビット列（Ｓ０、Ｓ１、Ｓ２、Ｓ３、…、Ｓｒ－３、Ｓｒ－２、Ｓｒ－１）として第１～第ｒのレジスタ１００～１０ｒ－１にそれぞれ入力される。ＸＯＲ素子１１１は、第１の結線素子１２１の出力及び第２のレジスタ１０１の出力の排他的論理和を第１のレジスタ１００に出力する。ＸＯＲ素子１１２は、第２の結線素子１２２の出力及び第３のレジスタ１０２の出力の排他的論理和を第２のレジスタ１０１に出力する。以下概ね同様にして、ＸＯＲ素子１１ｒ－１は、結線素子１２ｒ－１の出力及びレジスタ１０ｒ－１の出力の排他的論理和をレジスタ１０ｒ－２に出力する。この場合、受信回路部１０内の図示しないクロック発生部からクロック信号が入力される毎に、第１～第ｒのレジスタ１００～１０ｒ－１内の状態（ビットＳ０、Ｓ１、Ｓ２、…、Ｓｒ－１の状態）が次のレジスタに向かって順にシフトする。クロック信号に従って所定サイクルだけ動作して変化したビット列（Ｓ０、Ｓ１、Ｓ２、Ｓ３、…、Ｓｒ－３、Ｓｒ－２、Ｓｒ－１）のデータ（１又は０）は図示しない記憶部に出力される。
【0053】
＜相反型（逆型）ガロア線形フィードバックシフトレジスタ＞
相反型（逆型）ガロア線形フィードバックシフトレジスタは、図３（ｂ）に示すように、ｒ個のレジスタ２００、２０１、２０２、…、２０ｒ－１と、ＸＯＲ素子（排他的論理和素子）２１１、２１２、２１３、…、２１ｒ－１と、結線素子２２ｒ、２２ｒ－１、２２ｒ－２、…、２２３、２２２、２２１とを有する。この相反型（逆型）ガロア線形フィードバックシフトレジスタでは、第１のレジスタ２００、ＸＯＲ素子２１１、第２のレジスタ２０１、ＸＯＲ素子２１２、…、レジスタ２０ｒ－２、ＸＯＲ素子２１ｒ－１、レジスタ２０ｒ－１の順に直列に接続され、開始コードの各ビットのデータ（１又は０）がビット列（Ｓ０、Ｓ１、Ｓ２、Ｓ３、…、Ｓｒ－３、Ｓｒ－２、Ｓｒ－１）として第１～第ｒのレジスタ２００～２０ｒ－１にそれぞれ入力される。また、第ｒのレジスタ２０ｒ－１の出力は、結線素子２２１、２２２、２２３、…、２２ｒ、即ち、ｂ１、ｂ２、ｂ３、…、ｂｒ－３、ｂｒ－２、ｂｒ－１、ｂｒの入力となる。ＸＯＲ素子２１１は、第１のレジスタ２００の出力及び結線素子２２ｒ－１の出力の排他的論理和を第２のレジスタ２０１に出力する。ＸＯＲ素子２１２は、結線素子２２ｒ－２の出力及び第２のレジスタ２０１の出力の排他的論理和を第３のレジスタ２０２に出力する。以下概ね同様にして、ＸＯＲ素子２１ｒ－１は、結線素子２２１の出力及びレジスタ２０ｒ－２の出力の排他的論理和をレジスタ２０ｒ－１に出力する。この場合、受信回路部１０内の図示しないクロック発生部からクロック信号が入力される毎に、第１～第ｒのレジスタ２００～２０ｒ－１内の状態（ビットＳ０、Ｓ１、Ｓ２、…、Ｓｒ－１の状態）が次のレジスタに向かって順にシフトする。クロック信号に従って所定サイクルだけ動作して変化したビット列（Ｓ０、Ｓ１、Ｓ２、Ｓ３、…、Ｓｒ－３、Ｓｒ－２、Ｓｒ－１）のデータ（１又は０）は図示しない記憶部に出力される。
相反型（逆型）ガロア線形フィードバックシフトレジスタは、図３（ｂ）に示すように、ｒ個のレジスタ２００、２０１、２０２、…、２０ｒ－１と、ＸＯＲ素子（排他的論理和素子）２１１、２１２、２１３、…、２１ｒ－１と、結線素子２２ｒ、２２ｒ－１、２２ｒ－２、…、２２３、２２２、２２１とを有する。この相反型（逆型）ガロア線形フィードバックシフトレジスタでは、第１のレジスタ２００、ＸＯＲ素子２１１、第２のレジスタ２０１、ＸＯＲ素子２１２、…、レジスタ２０ｒ－２、ＸＯＲ素子２１ｒ－１、レジスタ２０ｒ－１の順に直列に接続され、開始コードの各ビットのデータ（１又は０）がビット列（Ｓ０、Ｓ１、Ｓ２、Ｓ３、…、Ｓｒ－３、Ｓｒ－２、Ｓｒ－１）として第１～第ｒのレジスタ２００～２０ｒ－１にそれぞれ入力される。また、第ｒのレジスタ２０ｒ－１の出力は、結線素子２２１、２２２、２２３、…、２２ｒ、即ち、ｂ１、ｂ２、ｂ３、…、ｂｒ－３、ｂｒ－２、ｂｒ－１、ｂｒの入力となる。ＸＯＲ素子２１１は、第１のレジスタ２００の出力及び結線素子２２ｒ－１の出力の排他的論理和を第２のレジスタ２０１に出力する。ＸＯＲ素子２１２は、結線素子２２ｒ－２の出力及び第２のレジスタ２０１の出力の排他的論理和を第３のレジスタ２０２に出力する。以下概ね同様にして、ＸＯＲ素子２１ｒ－１は、結線素子２２１の出力及びレジスタ２０ｒ－２の出力の排他的論理和をレジスタ２０ｒ－１に出力する。この場合、受信回路部１０内の図示しないクロック発生部からクロック信号が入力される毎に、第１～第ｒのレジスタ２００～２０ｒ－１内の状態（ビットＳ０、Ｓ１、Ｓ２、…、Ｓｒ－１の状態）が次のレジスタに向かって順にシフトする。クロック信号に従って所定サイクルだけ動作して変化したビット列（Ｓ０、Ｓ１、Ｓ２、Ｓ３、…、Ｓｒ－３、Ｓｒ－２、Ｓｒ－１）のデータ（１又は０）は図示しない記憶部に出力される。
【0054】
＜順型フィボナッチ線形フィードバックシフトレジスタ＞
順型フィボナッチ線形フィードバックシフトレジスタは、図３（ｃ）に示すように、ｒ個のレジスタ３００、３０１、３０２、…、３０ｒ－１と、ＸＯＲ素子（排他的論理和素子）３１１、３１２、３１３、…、３１ｒ－１と、結線素子３２１、３２２、３２３、…、３２ｒ－３、３２ｒ－２、３２ｒ－１、３２ｒとを有する。この順型フィボナッチ線形フィードバックシフトレジスタでは、レジスタ３００、３０１、３０２、…、３０ｒ－４、３０ｒ－３、３０ｒ－２、３０ｒ－１の順に直列に接続され、開始コードの各ビットのデータ（１又は０）がビット列（Ｓ０、Ｓ１、Ｓ２、Ｓ３、…、Ｓｒ－３、Ｓｒ－２、Ｓｒ－１）として第１～第ｒのレジスタ３００～３０ｒ－１にそれぞれ入力される。また、第１のレジスタ３００の出力は、第２のレジスタ３０１の入力及び結線素子３２１の入力となる。ＸＯＲ素子３１１は、結線素子３２１の出力及びＸＯＲ素子３１２の出力の排他的論理和を第１のレジスタ３００に出力する。ＸＯＲ素子３１２は、結線素子３２２の出力及びＸＯＲ素子３１３の出力の排他的論理和をＸＯＲ素子３１１に出力する。以下概ね同様にして、ＸＯＲ素子３１ｒ－１は、結線素子３２ｒ－１の出力及び結線素子３２ｒの出力の排他的論理和をＸＯＲ素子３１ｒ－２に出力する。この場合、受信回路部１０内の図示しないクロック発生部からクロック信号が入力される毎に、第１～第ｒのレジスタ３００～３０ｒ－１内の状態（ビットＳ０～Ｓｒ－１の状態）が次のレジスタに順にシフトする。クロック信号に従って所定サイクルだけ動作して変化したビット列（Ｓ０、Ｓ１、Ｓ２、Ｓ３、…、Ｓｒ－３、Ｓｒ－２、Ｓｒ－１）のデータ（１又は０）は図示しない記憶部に出力される。
順型フィボナッチ線形フィードバックシフトレジスタは、図３（ｃ）に示すように、ｒ個のレジスタ３００、３０１、３０２、…、３０ｒ－１と、ＸＯＲ素子（排他的論理和素子）３１１、３１２、３１３、…、３１ｒ－１と、結線素子３２１、３２２、３２３、…、３２ｒ－３、３２ｒ－２、３２ｒ－１、３２ｒとを有する。この順型フィボナッチ線形フィードバックシフトレジスタでは、レジスタ３００、３０１、３０２、…、３０ｒ－４、３０ｒ－３、３０ｒ－２、３０ｒ－１の順に直列に接続され、開始コードの各ビットのデータ（１又は０）がビット列（Ｓ０、Ｓ１、Ｓ２、Ｓ３、…、Ｓｒ－３、Ｓｒ－２、Ｓｒ－１）として第１～第ｒのレジスタ３００～３０ｒ－１にそれぞれ入力される。また、第１のレジスタ３００の出力は、第２のレジスタ３０１の入力及び結線素子３２１の入力となる。ＸＯＲ素子３１１は、結線素子３２１の出力及びＸＯＲ素子３１２の出力の排他的論理和を第１のレジスタ３００に出力する。ＸＯＲ素子３１２は、結線素子３２２の出力及びＸＯＲ素子３１３の出力の排他的論理和をＸＯＲ素子３１１に出力する。以下概ね同様にして、ＸＯＲ素子３１ｒ－１は、結線素子３２ｒ－１の出力及び結線素子３２ｒの出力の排他的論理和をＸＯＲ素子３１ｒ－２に出力する。この場合、受信回路部１０内の図示しないクロック発生部からクロック信号が入力される毎に、第１～第ｒのレジスタ３００～３０ｒ－１内の状態（ビットＳ０～Ｓｒ－１の状態）が次のレジスタに順にシフトする。クロック信号に従って所定サイクルだけ動作して変化したビット列（Ｓ０、Ｓ１、Ｓ２、Ｓ３、…、Ｓｒ－３、Ｓｒ－２、Ｓｒ－１）のデータ（１又は０）は図示しない記憶部に出力される。
【0055】
＜相反型（逆型）フィボナッチ線形フィードバックシフトレジスタ＞
相反型（逆型）フィボナッチ線形フィードバックシフトレジスタは、図３（ｄ）に示すように、ｒ個のレジスタ４００、４０１、４０２、…、４０ｒ－１と、ＸＯＲ素子（排他的論理和素子）４１１、４１２、４１３、…、４１ｒ－１と、結線素子４２１、４２２、４２３、…、４２ｒ－３、４２ｒ－２、４２ｒ－１、４２ｒとを有する。この相反型（逆型）フィボナッチ線形フィードバックシフトレジスタでは、レジスタ４００、４０１、４０２、…、４０ｒ－１の順に直列に接続され、開始コードの各ビットのデータ（１又は０）がビット列（Ｓ０、Ｓ１、Ｓ２、Ｓ３、…、Ｓｒ－３、Ｓｒ－２、Ｓｒ－１）として第１～第ｒのレジスタ４００～４０ｒ－１にそれぞれ入力される。また、第ｒのレジスタ４０ｒ－１の出力は、結線素子４２１の入力、及び第ｒ－１のレジスタ４０ｒ－２の入力となる。ＸＯＲ素子４１１は、結線素子４２１の出力及びＸＯＲ素子４１２の出力の排他的論理和を第ｒのレジスタ４０ｒ－１に出力する。ＸＯＲ素子４１２は、結線素子４２２の出力及びＸＯＲ素子４１３の出力の排他的論理和をＸＯＲ素子４１１に出力する。以下概ね同様にして、ＸＯＲ素子４１ｒ－１は、結線素子４２ｒ－１の出力及び結線素子４２ｒの出力の排他的論理和をＸＯＲ素子４１ｒ－２に出力する。この場合、受信回路部１０内の図示しないクロック発生部からクロック信号が入力される毎に、第１～第ｒのレジスタ４００～４０ｒ－１内の状態（ビットＳ０～Ｓｒ－１の状態）が次のレジスタに順にシフトする。クロック信号に従って所定サイクルだけ動作して変化したビット列（Ｓ０、Ｓ１、Ｓ２、Ｓ３、…、Ｓｒ－３、Ｓｒ－２、Ｓｒ－１）のデータ（１又は０）は図示しない記憶部に出力される。
相反型（逆型）フィボナッチ線形フィードバックシフトレジスタは、図３（ｄ）に示すように、ｒ個のレジスタ４００、４０１、４０２、…、４０ｒ－１と、ＸＯＲ素子（排他的論理和素子）４１１、４１２、４１３、…、４１ｒ－１と、結線素子４２１、４２２、４２３、…、４２ｒ－３、４２ｒ－２、４２ｒ－１、４２ｒとを有する。この相反型（逆型）フィボナッチ線形フィードバックシフトレジスタでは、レジスタ４００、４０１、４０２、…、４０ｒ－１の順に直列に接続され、開始コードの各ビットのデータ（１又は０）がビット列（Ｓ０、Ｓ１、Ｓ２、Ｓ３、…、Ｓｒ－３、Ｓｒ－２、Ｓｒ－１）として第１～第ｒのレジスタ４００～４０ｒ－１にそれぞれ入力される。また、第ｒのレジスタ４０ｒ－１の出力は、結線素子４２１の入力、及び第ｒ－１のレジスタ４０ｒ－２の入力となる。ＸＯＲ素子４１１は、結線素子４２１の出力及びＸＯＲ素子４１２の出力の排他的論理和を第ｒのレジスタ４０ｒ－１に出力する。ＸＯＲ素子４１２は、結線素子４２２の出力及びＸＯＲ素子４１３の出力の排他的論理和をＸＯＲ素子４１１に出力する。以下概ね同様にして、ＸＯＲ素子４１ｒ－１は、結線素子４２ｒ－１の出力及び結線素子４２ｒの出力の排他的論理和をＸＯＲ素子４１ｒ－２に出力する。この場合、受信回路部１０内の図示しないクロック発生部からクロック信号が入力される毎に、第１～第ｒのレジスタ４００～４０ｒ－１内の状態（ビットＳ０～Ｓｒ－１の状態）が次のレジスタに順にシフトする。クロック信号に従って所定サイクルだけ動作して変化したビット列（Ｓ０、Ｓ１、Ｓ２、Ｓ３、…、Ｓｒ－３、Ｓｒ－２、Ｓｒ－１）のデータ（１又は０）は図示しない記憶部に出力される。
【0056】
特に、順型ガロア又は順型フィボナッチ線形フィードバックシフトレジスタで使用される結線素子ａ１、ａ２、ａ３、…、ａｒ－３、ａｒ－２、ａｒ－１、ａｒと、相反型ガロア又は相反型フィボナッチ線形フィードバックシフトレジスタで使用される結線素子ｂ１、ｂ２、ｂ３、…、ｂｒ－３、ｂｒ－２、ｂｒ－１、ｂｒは次の式を満たす。
【0057】
【数1】
【数2】
参考文献１ Ｒｏｇｅｒ Ｌ． Ｐｅｔｅｒｓｏｎ，Ｒｏｄｇｅｒ Ｅ．Ｚｉｅｍｅｒ，Ｄａｖｉｄ Ｅ．Ｂｏｒｔｈ著,丸林元 [ほか] 訳
スペクトル拡散通信入門,科学技術出版,ｐｐ．１０８－１８１，Ｓｅｐｔ．２００２．
【0058】
＜ガロア線形フィードバックシフトレジスタによる４ビットＭ系列＞
次に、図４を参照して、本実施形態に係る位相レジスタ調整処理における順型ガロア線形フィードバックシフトレジスタと相反型（逆型）ガロア線形フィードバックシフトレジスタとの関係を簡単な具体例である「４ビットＭ系列」によって説明する。ここに、図４（ａ）は本実施形態に係る４段（４ビット）のシフトレジスタを有する順型ガロア線形フィードバックシフトレジスタのブロック図である。
図４（ｂ）は本実施形態に係る４段（４ビット）のシフトレジスタを有する相反型（逆型）ガロア線形フィードバックシフトレジスタのブロック図である。
次に、図４を参照して、本実施形態に係る位相レジスタ調整処理における順型ガロア線形フィードバックシフトレジスタと相反型（逆型）ガロア線形フィードバックシフトレジスタとの関係を簡単な具体例である「４ビットＭ系列」によって説明する。ここに、図４（ａ）は本実施形態に係る４段（４ビット）のシフトレジスタを有する順型ガロア線形フィードバックシフトレジスタのブロック図である。
図４（ｂ）は本実施形態に係る４段（４ビット）のシフトレジスタを有する相反型（逆型）ガロア線形フィードバックシフトレジスタのブロック図である。
【0059】
尚、図４（ａ）及び図４（ｂ）では、一例として、４段（４ビット）のシフトレジスタを有する線形フィードバックシフトレジスタとして構成した場合を図示しているが、図３（ａ）と図３（ｂ）で示したような４ビット以外の所定ビット（ｒビット）の線形フィードバックシフトレジスタとして構成することも可能である。
【0060】
＜順型ガロア線形フィードバックシフトレジスタ＞
順型ガロア線形フィードバックシフトレジスタは、図４（ａ）に示すように、４つのレジスタ１４１～１４４と、ＸＯＲ素子（排他的論理和素子）１４０と、結合素子ａ１、ａ４と、を有する。この順型ガロア線形フィードバックシフトレジスタでは、第１のレジスタ１４１、ＸＯＲ素子１４０、第２～第４のレジスタ１４２～１４４の順に直列に接続され、開始コードの各ビットのデータ（１又は０）がビット列（Ｓ０、Ｓ１、Ｓ２、Ｓ３）として第１～第４のレジスタ１４１～１４４にそれぞれ入力される。また、第１のレジスタ１４１の出力は、ＸＯＲ素子１４０の入力及び第４のレジスタ１４４の入力となる。ＸＯＲ素子１４０は、第１のレジスタ１４１の出力及び第２のレジスタ１４２の出力の排他的論理和を第１のレジスタ１４１に出力する。この場合、受信回路部１０内の図示しないクロック発生部からクロック信号が入力される毎に、第１～第４のレジスタ１４１～１４４内の状態（ビットＳ０～Ｓ３の状態）が次のレジスタに向かって順にシフトする。クロック信号に従って所定サイクルだけ動作して変化したビット列（Ｓ０、Ｓ１、Ｓ２、Ｓ３）のデータ（１又は０）は図示しない記憶部に出力される。
この順型ガロア線形フィードバックシフトレジスタの結線素子系列を遅延オペレータＤによって多項式表現で表すと（数２）から以下になる。
順型ガロア線形フィードバックシフトレジスタは、図４（ａ）に示すように、４つのレジスタ１４１～１４４と、ＸＯＲ素子（排他的論理和素子）１４０と、結合素子ａ１、ａ４と、を有する。この順型ガロア線形フィードバックシフトレジスタでは、第１のレジスタ１４１、ＸＯＲ素子１４０、第２～第４のレジスタ１４２～１４４の順に直列に接続され、開始コードの各ビットのデータ（１又は０）がビット列（Ｓ０、Ｓ１、Ｓ２、Ｓ３）として第１～第４のレジスタ１４１～１４４にそれぞれ入力される。また、第１のレジスタ１４１の出力は、ＸＯＲ素子１４０の入力及び第４のレジスタ１４４の入力となる。ＸＯＲ素子１４０は、第１のレジスタ１４１の出力及び第２のレジスタ１４２の出力の排他的論理和を第１のレジスタ１４１に出力する。この場合、受信回路部１０内の図示しないクロック発生部からクロック信号が入力される毎に、第１～第４のレジスタ１４１～１４４内の状態（ビットＳ０～Ｓ３の状態）が次のレジスタに向かって順にシフトする。クロック信号に従って所定サイクルだけ動作して変化したビット列（Ｓ０、Ｓ１、Ｓ２、Ｓ３）のデータ（１又は０）は図示しない記憶部に出力される。
この順型ガロア線形フィードバックシフトレジスタの結線素子系列を遅延オペレータＤによって多項式表現で表すと（数２）から以下になる。
【0061】
【数3】
【0062】
＜相反型（逆型）ガロア線形フィードバックシフトレジスタ＞
相反型（逆型）ガロア線形フィードバックシフトレジスタは、図４（ｂ）に示すように、４つのレジスタ２４１～２４４と、ＸＯＲ素子（排他的論理和素子）２４０と、結合素子ｂ３、ｂ４と、を有する。この相反型（逆型）ガロア線形フィードバックシフトレジスタでは、第１のレジスタ２４１、ＸＯＲ素子２４０、第２～第４のレジスタ２４２～２４４の順に直列に接続され、開始コードの各ビットのデータ（１又は０）がビット列（Ｓ０、Ｓ１、Ｓ２、Ｓ３）として第１～第４のレジスタ２４１～２４４にそれぞれ入力される。また、第１のレジスタ２４１の出力は、ＸＯＲ素子２４０の入力となる。ＸＯＲ素子２４０は、第１のレジスタ２４１の出力及び第４のレジスタ２４４の出力の排他的論理和を第２のレジスタ２４２に出力する。この場合、受信回路部１０内の図示しないクロック発生部からクロック信号が入力される毎に、第１～第４のレジスタ２４１～２４４内の状態（ビットＳ０～Ｓ３の状態）が次のレジスタに向かって順にシフトする。クロック信号に従って所定サイクルだけ動作して変化したビット列（Ｓ０、Ｓ１、Ｓ２、Ｓ３、…、Ｓｒ－３、Ｓｒ－２、Ｓｒ－１）のデータ（１又は０）は図示しない記憶部に出力される。
この相反型（逆型）ガロア線形フィードバックシフトレジスタの結線素子系列を遅延オペレータＤによって多項式表現で表すと（数１）と（数３）から以下になる。
相反型（逆型）ガロア線形フィードバックシフトレジスタは、図４（ｂ）に示すように、４つのレジスタ２４１～２４４と、ＸＯＲ素子（排他的論理和素子）２４０と、結合素子ｂ３、ｂ４と、を有する。この相反型（逆型）ガロア線形フィードバックシフトレジスタでは、第１のレジスタ２４１、ＸＯＲ素子２４０、第２～第４のレジスタ２４２～２４４の順に直列に接続され、開始コードの各ビットのデータ（１又は０）がビット列（Ｓ０、Ｓ１、Ｓ２、Ｓ３）として第１～第４のレジスタ２４１～２４４にそれぞれ入力される。また、第１のレジスタ２４１の出力は、ＸＯＲ素子２４０の入力となる。ＸＯＲ素子２４０は、第１のレジスタ２４１の出力及び第４のレジスタ２４４の出力の排他的論理和を第２のレジスタ２４２に出力する。この場合、受信回路部１０内の図示しないクロック発生部からクロック信号が入力される毎に、第１～第４のレジスタ２４１～２４４内の状態（ビットＳ０～Ｓ３の状態）が次のレジスタに向かって順にシフトする。クロック信号に従って所定サイクルだけ動作して変化したビット列（Ｓ０、Ｓ１、Ｓ２、Ｓ３、…、Ｓｒ－３、Ｓｒ－２、Ｓｒ－１）のデータ（１又は０）は図示しない記憶部に出力される。
この相反型（逆型）ガロア線形フィードバックシフトレジスタの結線素子系列を遅延オペレータＤによって多項式表現で表すと（数１）と（数３）から以下になる。
【0063】
【数4】
【0064】
＜位相レジスタ調整処理：ガロア線形フィードバックシフトレジスタ＞
次に、図４（ｃ）及び図４（ｄ）を参照して、位相レジスタ調整処理におけるガロア線形フィードバックシフトレジスタにおける各レジスタの状態のシフト（サイクル）の変化について説明する。ここに、図４（ｃ）は、順型ガロア線形フィードバックシフトレジスタにおける各レジスタの状態のシフト（サイクル）を示す表であり、図４（ｄ）は、相反型（逆型）ガロア線形フィードバックシフトレジスタにおける各レジスタの状態のシフト（サイクル）を示す表である。
次に、図４（ｃ）及び図４（ｄ）を参照して、位相レジスタ調整処理におけるガロア線形フィードバックシフトレジスタにおける各レジスタの状態のシフト（サイクル）の変化について説明する。ここに、図４（ｃ）は、順型ガロア線形フィードバックシフトレジスタにおける各レジスタの状態のシフト（サイクル）を示す表であり、図４（ｄ）は、相反型（逆型）ガロア線形フィードバックシフトレジスタにおける各レジスタの状態のシフト（サイクル）を示す表である。
【0065】
具体的には、位相レジスタ調整処理部７０に線形変化要因に対応する位相レジスタ値が位相レジスタ計算回路部４０からデータの流れＳ２０に沿って入力され、加えて、非線形変化要因に対応するドップラーシフト量に相当する調整用チップ値、即ち、αチップが入力される。
【0066】
位相レジスタ調整処理部７０において、非線形変化要因に対応するドップラーシフト量に相当する調整用チップ値、即ち、αチップがプラスの場合、順型ガロア線形フィードバックシフトレジスタに基づいて位相レジスタ値が求められる。より具体的には、プラスのドップラーシフト量に相当する調整用チップ値、即ち、αチップに基づいて、順型ガロア線形フィードバックシフトレジスタにおいて、時間軸に沿った所定数のサイクル、言い換えると、サイクルを順方向に進んだ所定数のサイクルが決定される。例えば、プラスのドップラーシフト量に基づいて、決定された所定数のサイクルがプラス５サイクルである場合、順型ガロア線形フィードバックシフトレジスタの位相レジスタ値の位相状態（Ｓ３、Ｓ２、Ｓ１、Ｓ０）＝（０、０、０、１）（図４（ｃ）中のサイクル０を参照）から開始したとして、位相レジスタ値の位相状態（Ｓ３、Ｓ２、Ｓ１、Ｓ０）＝（１、０、０、１）（図４（ｃ）中のサイクル１を参照）、位相レジスタ値の位相状態（Ｓ３、Ｓ２、Ｓ１、Ｓ０）＝（１、１、０、１）（図４（ｃ）中のサイクル２を参照）、位相レジスタ値の位相状態（Ｓ３、Ｓ２、Ｓ１、Ｓ０）＝（１、１、１、１）（図４（ｃ）中のサイクル３を参照）、及び、位相レジスタ値の位相状態（Ｓ３、Ｓ２、Ｓ１、Ｓ０）＝（１、１、１、０）（図４（ｃ）中のサイクル４を参照）を経て、位相レジスタ値の位相状態（Ｓ３、Ｓ２、Ｓ１、Ｓ０）＝（０、１、１、１）（図４（ｃ）中のサイクル５を参照）が得られる。ここに、本実施形態に係る「位相状態」とは、０又は１の位相レジスタ値の数列を意味する。
【0067】
特に、本実施形態では、他方で、非線形変化要因に対応するドップラーシフト量に相当する調整用チップ値、即ち、αチップがマイナスの場合、順型ガロア線形フィードバックシフトレジスタではなく相反型ガロア線形フィードバックシフトレジスタに基づいて位相レジスタ値が求められる。より具体的には、マイナスのドップラーシフト量に相当する調整用チップ値、即ち、αチップに基づいて、相反型ガロア線形フィードバックシフトレジスタにおいて、サイクルを順方向に進めた所定数のサイクルが決定される。例えば、マイナスのドップラーシフト量に基づいて、決定された所定数のサイクルがマイナス２サイクルである場合、順型ガロア線形フィードバックシフトレジスタで２サイクルだけ逆方向に進むのではなく、相反型ガロア線形フィードバックシフトレジスタで２サイクルだけ順方向に進む。即ち、相反型ガロア線形フィードバックシフトレジスタの位相レジスタ値の位相状態（Ｓ３、Ｓ２、Ｓ１、Ｓ０）＝（０、０、０、１）（図４（ｄ）中のサイクル０を参照）から開始したとして、位相レジスタ値の位相状態（Ｓ３、Ｓ２、Ｓ１、Ｓ０）＝（０、０、１、０）（図４（ｄ）中のサイクル１を参照）を経て、位相レジスタ値の位相状態（Ｓ３、Ｓ２、Ｓ１、Ｓ０）＝（０、１、０、０）（図４（ｄ）中のサイクル２を参照）が得られる。このようにして得られた位相レジスタ値の位相状態（Ｓ３、Ｓ２、Ｓ１、Ｓ０）が、データの流れＳ３０に沿って、コード生成器２１及びコード発生用ＮＣＯ２２に出力される。
【0068】
このように本実施形態では、順型ガロア線形フィードバックシフトレジスタのサイクルを逆方向に進ませた、即ち、サイクル０、１４、１３、・・・と逆方向に進ませた位相状態と、相反型ガロア線形フィードバックシフトレジスタのサイクルを順方向に進ませた、サイクル０、１、２、・・・と順方向に進ませた位相状態とが完全に一致する点を利用することを特徴とする。具体的には、順型ガロア線形フィードバックシフトレジスタで２サイクルだけ逆方向に進んだ位相レジスタ値の位相状態（Ｓ３、Ｓ２、Ｓ１、Ｓ０）＝（０、１、０、０）（図４（ｃ）中のＰ１で示されたサイクル１３を参照）と、相反型ガロア線形フィードバックシフトレジスタで２サイクルだけ順方向に進んだ位相レジスタ値の位相状態（Ｓ３、Ｓ２、Ｓ１、Ｓ０）＝（０、１、０、０）（図４（ｄ）中のＰ２で示されたサイクル２を参照）とが完全に一致する点を利用することを特徴とする。
【0069】
即ち、本実施形態では、相反型（逆型）ガロア線形フィードバックシフトレジスタは上述した特徴を有することに加えて、順型と相反型（逆型）の二つのＭ系列を利用する点に特徴がある。相反型（逆型）のＭ系列を利用することで、順型のＭ系列の位相状態を逆方向（マイナス方向）にサイクルを進ませるということと等価な作用効果を得ることができる。順型のＭ系列に対する相反型（逆型）Ｍ系列は所定の関係式によって一意に決まり、それ以外の何らかのＭ系列を利用しても所望の作用効果は得られない。順型のＭ系列と相反型（逆型）のＭ系列という二つのＭ系列を利用することで、所望の作用効果を少ないサイクルステップで計算することが可能である。
【0070】
仮に、非線形変化要因に対応するドップラーシフト量に相当する調整用チップ値、即ち、αチップがマイナスの際に、順型ガロア線形フィードバックシフトレジスタに基づいて位相レジスタ値を求める場合、サイクルを逆方向に進めた所定数のサイクルが決定され、実際には、逆方向に進んだ所定数のサイクルに該当する位置まで順方向にサイクルを進めた位相レジスタ値が求められる。例えば、マイナスのドップラーシフト量に基づいて、決定された所定数のサイクルがマイナス２サイクルである場合、順型ガロア線形フィードバックシフトレジスタで２サイクルだけ逆方向に進む、即ち、実際には、順型ガロア線形フィードバックシフトレジスタで順方向に１３（＝－２ ｍｏｄｕｌｏ １５）サイクルだけ進む。即ち、順型ガロア線形フィードバックシフトレジスタの位相レジスタ値の位相状態（Ｓ３、Ｓ２、Ｓ１、Ｓ０）＝（０、０、０、１）（図４（ｃ）中のサイクル０を参照）から開始したとして、位相レジスタ値の位相状態（Ｓ３、Ｓ２、Ｓ１、Ｓ０）＝（１、０、０、１）（図４（ｃ）中のサイクル１を参照）、位相レジスタ値の位相状態（Ｓ３、Ｓ２、Ｓ１、Ｓ０）＝（１、１、０、１）（図４（ｃ）中のサイクル２を参照）、位相レジスタ値の位相状態（Ｓ３、Ｓ２、Ｓ１、Ｓ０）＝（１、１、１、１）（図４（ｃ）中のサイクル３を参照）、位相レジスタ値の位相状態（Ｓ３、Ｓ２、Ｓ１、Ｓ０）＝（１、１、１、０）（図４（ｃ）中のサイクル４を参照）、以下、サイクル５～１２を経て、所望の位相レジスタ値の位相状態（Ｓ３、Ｓ２、Ｓ１、Ｓ０）＝（０、１、０、０）（図４（ｃ）中のサイクル１３を参照）を得るまで１３サイクルステップという多量の位相レジスタ値の計算が必要となってしまう。
【0071】
これに対して、本実施形態では、ドップラーシフト量がマイナスの場合、順型ガロア線形フィードバックシフトレジスタの代わりに、相反型ガロア線形フィードバックシフトレジスタを用いる。これにより、例えば、マイナスのドップラーシフト量に基づいて、決定された所定数のサイクルがマイナス２サイクルである場合、相反型ガロア線形フィードバックシフトレジスタにおいて、２サイクルだけ順方向に進む。即ち、サイクル０～２を経た２サイクルという少ないサイクルステップでより少量の計算によって、所望の位相レジスタ値の位相状態（Ｓ３、Ｓ２、Ｓ１、Ｓ０）＝（０、１、０、０）（図４（ｄ）中のサイクル２を参照）を得ることができる。
開始コードの位相状態（Ｓ０、Ｓ１、Ｓ２、Ｓ３）が与えられれば、少ないサイクルステップで所望の位相レジスタ値の位相状態（Ｓ０、Ｓ１、Ｓ２、Ｓ３）を計算することができるため、全ての位相レジスタ値をＲＯＭに記憶する必要はない。
開始コードの位相状態（Ｓ０、Ｓ１、Ｓ２、Ｓ３）が与えられれば、少ないサイクルステップで所望の位相レジスタ値の位相状態（Ｓ０、Ｓ１、Ｓ２、Ｓ３）を計算することができるため、全ての位相レジスタ値をＲＯＭに記憶する必要はない。
【0072】
以上の結果、ＲＯＭ容量の小容量化とＣＰＵ処理能力の低負荷を実現可能である。
【0073】
＜フィボナッチ線形フィードバックシフトレジスタによる４ビットＭ系列＞
次に、図５を参照して、本実施形態に係る位相レジスタ調整処理における順型フィボナッチ線形フィードバックシフトレジスタと相反型（逆型）フィボナッチ線形フィードバックシフトレジスタとの関係を簡単な具体例である「４ビットＭ系列」によって説明する。ここに、図５（ａ）は本実施形態に係る４段（４ビット）のシフトレジスタを有する順型フィボナッチ線形フィードバックシフトレジスタのブロック図である。
図５（ｂ）は本実施形態に係る４段（４ビット）のシフトレジスタを有する相反型（逆型）フィボナッチ線形フィードバックシフトレジスタのブロック図である。
次に、図５を参照して、本実施形態に係る位相レジスタ調整処理における順型フィボナッチ線形フィードバックシフトレジスタと相反型（逆型）フィボナッチ線形フィードバックシフトレジスタとの関係を簡単な具体例である「４ビットＭ系列」によって説明する。ここに、図５（ａ）は本実施形態に係る４段（４ビット）のシフトレジスタを有する順型フィボナッチ線形フィードバックシフトレジスタのブロック図である。
図５（ｂ）は本実施形態に係る４段（４ビット）のシフトレジスタを有する相反型（逆型）フィボナッチ線形フィードバックシフトレジスタのブロック図である。
【0074】
尚、図５（ａ）及び図５（ｂ）では、一例として、４段（４ビット）のシフトレジスタを有する線形フィードバックシフトレジスタ（符号生成装置）として構成した場合を図示しているが、図３（ｃ）と図３（ｄ）で示したような４ビット以外の所定ビット（ｒビット）の線形フィードバックシフトレジスタとして構成することも可能である。
【0075】
＜順型フィボナッチ線形フィードバックシフトレジスタ＞
順型フィボナッチ線形フィードバックシフトレジスタは、図５（ａ）に示すように、４つのレジスタ３４１～３４４と、ＸＯＲ素子（排他的論理和素子）３４０と、結合素子ａ１、ａ４と、を有する。この順型フィボナッチ線形フィードバックシフトレジスタでは、第１のレジスタ３４１、ＸＯＲ素子３４０、第２～第４のレジスタ３４２～３４４の順に直列に接続され、開始コードの各ビットのデータ（１又は０）がビット列（Ｓ０、Ｓ１、Ｓ２、Ｓ３）として第１～第４のレジスタ３４１～３４４にそれぞれ入力される。また、第１のレジスタ３４１の出力は、ＸＯＲ素子３４０の入力及び第２のレジスタ３４２の入力となる。ＸＯＲ素子３４０は、第１のレジスタ３４１の出力及び第４のレジスタ３４４の出力の排他的論理和を第１のレジスタ３４１に出力する。この場合、受信回路部１０内の図示しないクロック発生部からクロック信号が入力される毎に、第１～第４のレジスタ３４１～３４４内の状態（ビットＳ０～Ｓ３の状態）が次のレジスタに順にシフトする。クロック信号に従って所定サイクルだけ動作して変化したビット列（Ｓ０、Ｓ１、Ｓ２、Ｓ３）のデータ（１又は０）は図示しない記憶部に出力される。
この順型フィボナッチ線形フィードバックシフトレジスタの結線素子系列を遅延オペレータＤによって多項式表現で表すと（数２）から以下になる。
順型フィボナッチ線形フィードバックシフトレジスタは、図５（ａ）に示すように、４つのレジスタ３４１～３４４と、ＸＯＲ素子（排他的論理和素子）３４０と、結合素子ａ１、ａ４と、を有する。この順型フィボナッチ線形フィードバックシフトレジスタでは、第１のレジスタ３４１、ＸＯＲ素子３４０、第２～第４のレジスタ３４２～３４４の順に直列に接続され、開始コードの各ビットのデータ（１又は０）がビット列（Ｓ０、Ｓ１、Ｓ２、Ｓ３）として第１～第４のレジスタ３４１～３４４にそれぞれ入力される。また、第１のレジスタ３４１の出力は、ＸＯＲ素子３４０の入力及び第２のレジスタ３４２の入力となる。ＸＯＲ素子３４０は、第１のレジスタ３４１の出力及び第４のレジスタ３４４の出力の排他的論理和を第１のレジスタ３４１に出力する。この場合、受信回路部１０内の図示しないクロック発生部からクロック信号が入力される毎に、第１～第４のレジスタ３４１～３４４内の状態（ビットＳ０～Ｓ３の状態）が次のレジスタに順にシフトする。クロック信号に従って所定サイクルだけ動作して変化したビット列（Ｓ０、Ｓ１、Ｓ２、Ｓ３）のデータ（１又は０）は図示しない記憶部に出力される。
この順型フィボナッチ線形フィードバックシフトレジスタの結線素子系列を遅延オペレータＤによって多項式表現で表すと（数２）から以下になる。
【0076】
【数5】
【0077】
＜相反型（逆型）フィボナッチ線形フィードバックシフトレジスタ＞
相反型（逆型）フィボナッチ線形フィードバックシフトレジスタは、図５（ｂ）に示すように、４つのレジスタ４４１～４４４と、ＸＯＲ素子（排他的論理和素子）４４０と、結合素子ｂ３、ｂ４と、を有する。この相反型（逆型）フィボナッチ線形フィードバックシフトレジスタでは、第１のレジスタ４４１、第２～第３のレジスタ４４２～４４３、ＸＯＲ素子４４０、第４のレジスタ４４４の順に直列に接続され、開始コードの各ビットのデータ（１又は０）がビット列（Ｓ０、Ｓ１、Ｓ２、Ｓ３）として第１～第４のレジスタ４４１～４４４にそれぞれ入力される。また、第２のレジスタ４４２の出力は、ＸＯＲ素子４４０の入力、及び第１のレジスタ４４１の入力となる。ＸＯＲ素子４４０は、第２のレジスタ４４２の出力及び第１のレジスタ４４１の出力の排他的論理和を第４のレジスタ４４４に出力する。この場合、受信回路部１０内の図示しないクロック発生部からクロック信号が入力される毎に、第１～第４のレジスタ４４１～４４４内の状態（ビットＳ０～Ｓ３の状態）が次のレジスタに順にシフトする。クロック信号に従って所定サイクルだけ動作して変化したビット列（Ｓ０、Ｓ１、Ｓ２、Ｓ３）のデータ（１又は０）は図示しない記憶部に出力される。
この相反型（逆型）フィボナッチ線形フィードバックシフトレジスタの結線素子系列を遅延オペレータＤによって多項式表現で表すと（数１）と（数５）から以下になる。
相反型（逆型）フィボナッチ線形フィードバックシフトレジスタは、図５（ｂ）に示すように、４つのレジスタ４４１～４４４と、ＸＯＲ素子（排他的論理和素子）４４０と、結合素子ｂ３、ｂ４と、を有する。この相反型（逆型）フィボナッチ線形フィードバックシフトレジスタでは、第１のレジスタ４４１、第２～第３のレジスタ４４２～４４３、ＸＯＲ素子４４０、第４のレジスタ４４４の順に直列に接続され、開始コードの各ビットのデータ（１又は０）がビット列（Ｓ０、Ｓ１、Ｓ２、Ｓ３）として第１～第４のレジスタ４４１～４４４にそれぞれ入力される。また、第２のレジスタ４４２の出力は、ＸＯＲ素子４４０の入力、及び第１のレジスタ４４１の入力となる。ＸＯＲ素子４４０は、第２のレジスタ４４２の出力及び第１のレジスタ４４１の出力の排他的論理和を第４のレジスタ４４４に出力する。この場合、受信回路部１０内の図示しないクロック発生部からクロック信号が入力される毎に、第１～第４のレジスタ４４１～４４４内の状態（ビットＳ０～Ｓ３の状態）が次のレジスタに順にシフトする。クロック信号に従って所定サイクルだけ動作して変化したビット列（Ｓ０、Ｓ１、Ｓ２、Ｓ３）のデータ（１又は０）は図示しない記憶部に出力される。
この相反型（逆型）フィボナッチ線形フィードバックシフトレジスタの結線素子系列を遅延オペレータＤによって多項式表現で表すと（数１）と（数５）から以下になる。
【0078】
【数6】
【0079】
＜位相レジスタ調整処理：フィボナッチ線形フィードバックシフトレジスタ＞
次に、図５（ｃ）及び図５（ｄ）を参照して、位相レジスタ調整処理におけるフィボナッチ線形フィードバックシフトレジスタにおける各レジスタの状態のシフト（サイクル）の変化について説明する。ここに、図５（ｃ）は、順型フィボナッチ線形フィードバックシフトレジスタにおける各レジスタの状態のシフト（サイクル）を示す表であり、図５（ｄ）は、相反型（逆型）フィボナッチ線形フィードバックシフトレジスタにおける各レジスタの状態のシフト（サイクル）を示す表である。
次に、図５（ｃ）及び図５（ｄ）を参照して、位相レジスタ調整処理におけるフィボナッチ線形フィードバックシフトレジスタにおける各レジスタの状態のシフト（サイクル）の変化について説明する。ここに、図５（ｃ）は、順型フィボナッチ線形フィードバックシフトレジスタにおける各レジスタの状態のシフト（サイクル）を示す表であり、図５（ｄ）は、相反型（逆型）フィボナッチ線形フィードバックシフトレジスタにおける各レジスタの状態のシフト（サイクル）を示す表である。
【0080】
具体的には、位相レジスタ調整処理部７０に線形変化要因に対応する位相レジスタ値が位相レジスタ計算回路部４０からデータの流れＳ２０に沿って入力され、加えて、非線形変化要因に対応するドップラーシフト量に相当する調整用チップ値、即ち、αチップが入力される。
【0081】
位相レジスタ調整処理部７０において、非線形変化要因に対応するドップラーシフト量に相当する調整用チップ値、即ち、αチップがプラスの場合、順型フィボナッチ線形フィードバックシフトレジスタに基づいて位相レジスタ値が求められる。より具体的には、プラスのドップラーシフト量に相当する調整用チップ値、即ち、αチップに基づいて、順型フィボナッチ線形フィードバックシフトレジスタにおいて、時間軸に沿った所定数のサイクル、言い換えると、サイクルを順方向に進んだ所定数のサイクルが決定される。例えば、プラスのドップラーシフト量に基づいて、決定された所定数のサイクルがプラス５サイクルである場合、順型フィボナッチ線形フィードバックシフトレジスタの位相レジスタ値の位相状態（Ｓ０、Ｓ１、Ｓ２、Ｓ３）＝（１、０、０、０）（図５（ｃ）中のサイクル０を参照）から開始したとして、位相レジスタ値の位相状態（Ｓ０、Ｓ１、Ｓ２、Ｓ３）＝（１、１、０、０）（図５（ｃ）中のサイクル１を参照）、位相レジスタ値の位相状態（Ｓ０、Ｓ１、Ｓ２、Ｓ３）＝（１、１、１、０）（図５（ｃ）中のサイクル２を参照）、位相レジスタ値の位相状態（Ｓ０、Ｓ１、Ｓ２、Ｓ３）＝（１、１、１、１）（図５（ｃ）中のサイクル３を参照）、及び、位相レジスタ値の位相状態（Ｓ０、Ｓ１、Ｓ２、Ｓ３）＝（０、１、１、１）（図５（ｃ）中のサイクル４を参照）を経て、位相レジスタ値の位相状態（Ｓ０、Ｓ１、Ｓ２、Ｓ３）＝（１、０、１、１）（図５（ｃ）中のサイクル５を参照）が得られる。
【0082】
特に、本実施形態では、他方で、非線形変化要因に対応するドップラーシフト量に相当する調整用チップ値、即ち、αチップがマイナスの場合、順型フィボナッチ線形フィードバックシフトレジスタではなく相反型フィボナッチ線形フィードバックシフトレジスタに基づいて位相レジスタ値が求められる。より具体的には、マイナスのドップラーシフト量に相当する調整用チップ値、即ち、αチップに基づいて、相反型フィボナッチ線形フィードバックシフトレジスタにおいて、サイクルを順方向に進んだ所定数のサイクルが決定される。例えば、マイナスのドップラーシフト量に基づいて、決定された所定数のサイクルがマイナス２サイクルである場合、順型フィボナッチ線形フィードバックシフトレジスタで２サイクルだけ逆方向に進むのではなく、相反型フィボナッチ線形フィードバックシフトレジスタで２サイクルだけ順方向に進む。即ち、相反型フィボナッチ線形フィードバックシフトレジスタの位相レジスタ値の位相状態（Ｓ０、Ｓ１、Ｓ２、Ｓ３）＝（１、０、０、０）（図５（ｄ）中のサイクル０を参照）から、位相レジスタ値の位相状態（Ｓ０、Ｓ１、Ｓ２、Ｓ３）＝（０、０、０、１）（図５（ｄ）中のサイクル１を参照）を経て、位相レジスタ値の位相状態（Ｓ０、Ｓ１、Ｓ２、Ｓ３）＝（０、０、１、０）（図５（ｄ）中のサイクル２を参照）が得られる。このようにして得られた位相レジスタ値の位相状態（Ｓ３、Ｓ２、Ｓ１、Ｓ０）が、データの流れＳ３０に沿って、コード生成器２１及びコード発生用ＮＣＯ２２に出力される。
【0083】
このように本実施形態では、順型フィボナッチ線形フィードバックシフトレジスタのサイクルを逆方向に進ませた、即ち、サイクル０、１４、１３、・・・と逆方向に進ませた位相状態と、相反型フィボナッチ線形フィードバックシフトレジスタのサイクルを順方向に進ませた、サイクル０、１、２、・・・と順方向に進ませた位相状態とが完全に一致する点を利用することを特徴とする。具体的には、順型フィボナッチ線形フィードバックシフトレジスタで２サイクルだけ逆方向に進んだ位相レジスタ値の位相状態（Ｓ０、Ｓ１、Ｓ２、Ｓ３）＝（０、０、１、０）（図５（ｃ）中のＰ３で示されたサイクル１３を参照）と、相反型フィボナッチ線形フィードバックシフトレジスタで２サイクルだけ順方向に進んだ位相レジスタ値の位相状態（Ｓ０、Ｓ１、Ｓ２、Ｓ３）＝（０、０、１、０）（図５（ｄ）中のＰ４で示されたサイクル２を参照）とが完全に一致する点を利用することを特徴とする。
【0084】
即ち、本実施形態では、相反型（逆型）フィボナッチ線形フィードバックシフトレジスタは上述した特徴を有することに加えて、順型と相反型（逆型）の二つのＭ系列を利用する点に特徴がある。相反型（逆型）のＭ系列を利用することで、順型のＭ系列の位相状態を逆方向（マイナス方向）にサイクルを進ませるということと等価な作用効果を得ることができる。順型のＭ系列に対する相反型（逆型）Ｍ系列は所定の関係式によって一意に決まり、それ以外の何らかのＭ系列を利用しても所望の作用効果は得られない。順型のＭ系列と相反型（逆型）のＭ系列という二つのＭ系列を利用することで、所望の作用効果を少ないサイクルステップで計算することが可能である。
【0085】
仮に、非線形変化要因に対応するドップラーシフト量に相当する調整用チップ値、即ち、αチップがマイナスの際に、順型フィボナッチ線形フィードバックシフトレジスタに基づいて位相レジスタ値を求める場合、サイクルを逆方向に進めた所定数のサイクルが決定され、実際には、逆方向に進んだ所定数のサイクルに該当する位置まで順方向にサイクルを進めた位相レジスタ値が求められる。例えば、マイナスのドップラーシフト量に基づいて、決定された所定数のサイクルがマイナス２サイクルである場合、順型フィボナッチ線形フィードバックシフトレジスタで２サイクルだけ逆方向に進む、即ち、実際には、順型フィボナッチ線形フィードバックシフトレジスタで順方向に１３（＝－２ ｍｏｄｕｌｏ １５）サイクルだけ進む。即ち、順型フィボナッチ線形フィードバックシフトレジスタの位相レジスタ値の位相状態（Ｓ０、Ｓ１、Ｓ２、Ｓ３）＝（１、０、０、０）（図５（ｃ）中のサイクル０を参照）から開始したとして、位相レジスタ値の位相状態（Ｓ０、Ｓ１、Ｓ２、Ｓ３）＝（１、１、０、０）（図５（ｃ）中のサイクル１を参照）、位相レジスタ値の位相状態（Ｓ０、Ｓ１、Ｓ２、Ｓ３）＝（１、１、１、０）（図５（ｃ）中のサイクル２を参照）、位相レジスタ値の位相状態（Ｓ０、Ｓ１、Ｓ２、Ｓ３）＝（１、１、１、１）（図５（ｃ）中のサイクル３を参照）、位相レジスタ値の位相状態（Ｓ０、Ｓ１、Ｓ２、Ｓ３）＝（０、１、１、１）（図５（ｃ）中のサイクル４を参照）、以下、サイクル５～１２を経て、所望の位相レジスタ値の位相状態（Ｓ０、Ｓ１、Ｓ２、Ｓ３）＝（０、０、１、０）（図５（ｃ）中のサイクル１３を参照）を得るまで１３サイクルステップという多量の位相レジスタ値の計算が必要となってしまう。
【0086】
これに対して、本実施形態では、ドップラーシフト量がマイナスの場合、順型フィボナッチ線形フィードバックシフトレジスタの代わりに、相反型フィボナッチ線形フィードバックシフトレジスタを用いる。これにより、例えば、マイナスのドップラーシフト量に基づいて、決定された所定数のサイクルがマイナス２サイクルである場合、相反型フィボナッチ線形フィードバックシフトレジスタにおいて、２サイクルだけ順方向に進む。即ち、サイクル０～２を経た２サイクルという少ないサイクルステップでより少量の計算によって、所望の位相レジスタ値の位相状態（Ｓ０、Ｓ１、Ｓ２、Ｓ３）＝（０、０、１、０）（図５（ｄ）中のサイクル２を参照）を得ることができる。
開始コードの位相状態（Ｓ０、Ｓ１、Ｓ２、Ｓ３）が与えられれば、少ないサイクルステップで所望の位相レジスタ値の位相状態（Ｓ０、Ｓ１、Ｓ２、Ｓ３）を計算することができるため、全ての位相レジスタ値をＲＯＭに記憶する必要はない。
開始コードの位相状態（Ｓ０、Ｓ１、Ｓ２、Ｓ３）が与えられれば、少ないサイクルステップで所望の位相レジスタ値の位相状態（Ｓ０、Ｓ１、Ｓ２、Ｓ３）を計算することができるため、全ての位相レジスタ値をＲＯＭに記憶する必要はない。
【0087】
以上の結果、ＲＯＭ容量の小容量化とＣＰＵ処理能力の低負荷を実現可能である。
【0088】
以上、この発明の実施の形態について説明したが、具体的な構成は、上記の実施の形態に限られるものではなく、この発明の要旨を逸脱しない範囲の設計の変更等があっても、この発明に含まれる。
【0089】
また、この発明はＧＰＳのＬ２Ｃ信号やＱＺＳＳのＬ６信号以外のＭ系列を使用した同種のスペクトラム拡散信号を受信するスペクトラム拡散信号受信システムにも適用できる。
【0090】
図１の符号の説明
１ スペクトラム拡散信号受信システム
２ アンテナ
３ 周波数変換部
４ Ａ／Ｄ変換部
１０ 受信回路部
２０ コード生成部
２１ コード生成器
２２ コード発生用ＮＣＯ
３０ 相関器
３１ キャリア用ＮＣＯ
３２ 搬送波相関部
４０ 位相レジスタ計算回路部
５０ ＣＰＵ部
６０ 受信処理部
７０ 位相レジスタ調整処理部
８０ 符号生成装置
１ スペクトラム拡散信号受信システム
２ アンテナ
３ 周波数変換部
４ Ａ／Ｄ変換部
１０ 受信回路部
２０ コード生成部
２１ コード生成器
２２ コード発生用ＮＣＯ
３０ 相関器
３１ キャリア用ＮＣＯ
３２ 搬送波相関部
４０ 位相レジスタ計算回路部
５０ ＣＰＵ部
６０ 受信処理部
７０ 位相レジスタ調整処理部
８０ 符号生成装置
【図1】
【図2】
【図3】
【図4】
【図5】