特許 7152684 半導体集積回路装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2022-10-04

(45)【発行日】2022-10-13

(54)【発明の名称】半導体集積回路装置

(51)【国際特許分類】

   H01L 21/82 20060101AFI20221005BHJP

   H01L 21/822 20060101ALI20221005BHJP

   H01L 27/04 20060101ALI20221005BHJP

【ＦＩ】

H01L21/82 P

H01L27/04 A

【請求項の数】 14

(21)【出願番号】P 2020547784

(86)(22)【出願日】2018-09-28

(86)【国際出願番号】 JP2018036192

(87)【国際公開番号】W WO2020065905

(87)【国際公開日】2020-04-02

【審査請求日】2021-08-18

(73)【特許権者】

【識別番号】514315159

【氏名又は名称】株式会社ソシオネクスト

(74)【代理人】

【識別番号】110001427

【氏名又は名称】弁理士法人前田特許事務所

(72)【発明者】

【氏名】松井 徹

【審査官】宇多川 勉

(56)【参考文献】

【文献】国際公開第２０１１／０６５０２２（ＷＯ，Ａ１）

【文献】特開平０１－１４０６４１（ＪＰ，Ａ）

【文献】特開２００９－１５２４５６（ＪＰ，Ａ）

【文献】特開平１０－１８９７４３（ＪＰ，Ａ）

【文献】特開２００２－０２６１３０（ＪＰ，Ａ）

【文献】特開２０１６－０４６３５８（ＪＰ，Ａ）

【文献】特開平０２－３０６６５０（ＪＰ，Ａ）

【文献】特開２００９－１１１１１９（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｌ ２１／８２

Ｈ０１Ｌ ２１／８２２

(57)【特許請求の範囲】

【請求項1】

チップと、
前記チップ上に設けられたコア領域と、
前記チップ上の、前記コア領域の周囲に設けられたＩＯ領域とを備え、
前記ＩＯ領域には、前記チップの外辺に沿う方向である第１方向に並ぶ複数のＩＯセルをそれぞれ備えた２×N（Nは２以上の整数）列のＩＯセル列が、前記第１方向と垂直をなす第２方向に並べて配置されており、
前記ＩＯセルは、それぞれ、前記第２方向において分かれて設けられた、低電源電圧領域と高電源電圧領域とを有し、
前記ＩＯセル列は、前記チップの端に最も近い位置に、前記低電源電圧領域が前記コア領域側を向くように配置された第１ＩＯセル列を含む第１ＩＯセル列群と、前記コア領域に最も近い位置に、前記低電源電圧領域が前記コア領域側を向くように配置された第２ＩＯセル列を含む第２ＩＯセル列群とを含み、
前記第１ＩＯセル列群および前記第２ＩＯセル列群の少なくとも一方は、２列以上の前記ＩＯセル列で構成され、該２列以上のＩＯセル列は、前記低電源電圧領域同士または前記高電源電圧領域同士が対向するように前記第２方向に並べて配置されている
ことを特徴とする半導体集積回路装置。

【請求項2】

請求項１記載の半導体集積回路装置において、
前記第１ＩＯセル列群は、１列で構成され、
前記第２ＩＯセル列群は、３列以上のＩＯセル列で構成され、該３列以上のＩＯセル列は、前記低電源電圧領域同士または前記高電源電圧領域同士が対向するように前記第２方向に並べて配置されている
ことを特徴とする半導体集積回路装置。

【請求項3】

請求項１記載の半導体集積回路装置において、
前記第２ＩＯセル列群は、１列で構成され、
前記第１ＩＯセル列群は、３列以上の前記ＩＯセル列で構成され、該３列以上のＩＯセル列は、前記低電源電圧領域同士または前記高電源電圧領域同士が対向するように前記第２方向に並べて配置されている
ことを特徴とする半導体集積回路装置。

【請求項4】

請求項１記載の半導体集積回路装置において、
前記第１ＩＯセル列群及び前記第２ＩＯセル列群は、それぞれ、２列以上の前記ＩＯセル列で構成され、該２列以上のＩＯセル列は、それぞれ、前記低電源電圧領域同士または前記高電源電圧領域同士が隣接するように前記第２方向に並べて配置されている
ことを特徴とする半導体集積回路装置。

【請求項5】

請求項１記載の半導体集積回路装置において、
前記第１ＩＯセル列群と前記第２ＩＯセル列群との間のスペースは、前記第１ＩＯセル列群および前記第２ＩＯセル列群を構成する前記２列以上のＩＯセル列同士の間のスペースよりも広い
ことを特徴とする半導体集積回路装置。

【請求項6】

請求項１記載の半導体集積回路装置において、
前記各ＩＯセル列を構成する前記ＩＯセル同士の、前記第２方向におけるサイズおよび位置が同一である
ことを特徴とする半導体集積回路装置。

【請求項7】

請求項１記載の半導体集積回路装置において、
前記第２方向に対向するように配置された前記ＩＯセル同士の、前記第１方向におけるサイズと位置が同一である
ことを特徴とする半導体集積回路装置。

【請求項8】

請求項１記載の半導体集積回路装置において、
前記第１ＩＯセル列群と前記第２ＩＯセル列群との間のスペースに、前記第１方向に延びる第１ガードバンドが配置されている
ことを特徴とする半導体集積回路装置。

【請求項9】

請求項８記載の半導体集積回路装置において、
前記第１ＩＯセル列群および／または前記第２ＩＯセル列群を構成する前記２列以上のＩＯセル列同士の間のスペースに、前記第１方向に延びる第２ガードバンドが配置されている
ことを特徴とする半導体集積回路装置。

【請求項10】

請求項９記載の半導体集積回路装置において、
前記第１ガードバンドの本数が、前記第２ガードバンドの本数より多い
ことを特徴とする半導体集積回路装置。

【請求項11】

請求項９記載の半導体集積回路装置において、
前記第１ガードバンドの幅が、前記第２ガードバンドの幅より大きい
ことを特徴とする半導体集積回路装置。

【請求項12】

請求項１記載の半導体集積回路装置において、
前記各ＩＯセル列において、前記第１方向に隣接して配置された２つの前記ＩＯセルの間に、フィラーセルが配置されている
ことを特徴とする半導体集積回路装置。

【請求項13】

請求項１２記載の半導体集積回路装置において、
前記第２方向に並べて配置された前記ＩＯセル列は、それぞれ、前記第１方向の位置が同一である第１フィラーセルを含む
ことを特徴とする半導体集積回路装置。

【請求項14】

請求項１３記載の半導体集積回路装置において、
前記第１フィラーセルと、該第１フィラーセルの前記チップの端側に位置する前記ＩＯセルの低電源電圧領域に設けられた端子との前記第１方向の位置が同一である
ことを特徴とする半導体集積回路装置。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、チップ上にコア領域とＩＯ領域とが配置された半導体集積回路装置に関する。

【背景技術】

【0002】

近年の半導体集積回路は、大規模化が進み、入出力信号数が増大している。このため、コア領域の周囲に入出力セル（ＩＯセル）を一重に並べて配置すると、ＩＯセルによって半導体集積回路の面積が律束され、半導体集積回路が構成される装置、すなわち半導体集積回路装置の面積が増大する場合がある、という問題がある。

【0003】

特許文献１では、ＩＯセルを二重に並べて配置した半導体集積回路装置の構成が開示されている。また、特許文献２では、ＩＯセルを、１列、２列、および、３列に並べて配置した半導体装置の構成が開示されている。また、特許文献３では、内部信号端子同士が隣接するようにＩＯセルを並べて配置した半導体集積回路装置の構成が開示されている。

【先行技術文献】

【特許文献】

【0004】

【文献】特開２００３－１００８９１号公報

【文献】米国特許出願公開第２００５／０１２７４０５号明細書

【文献】米国特許第６９１９６３２号明細書

【発明の概要】

【発明が解決しようとする課題】

【0005】

ＩＯセルは一般に、ＥＳＤ回路や半導体集積回路装置外部へ信号を出力するための出力バッファ等を含む高電源電圧領域と、半導体集積回路装置内部へ信号を入出力するための回路部等を含む低電源電圧領域とを有している。低電源電圧領域では、チップのコア領域に形成された内部回路と同じ電源電圧を使用する。

【0006】

また、近年の微細化の進展により、チップ内部の電源電圧は低下している。ところが、チップ外部の電源電圧はチップ内部の電源電圧ほど低下しておらず、特に各種インターフェース規格などのために低電圧化が進んでいない場合がある。このため、ＩＯセルにおいて、高電源電圧領域と低電源電圧領域との電源電位の差が大きくなっている。

【0007】

このため、高電源電圧領域と低電源電圧領域とで、トランジスタやウェルにかかる電圧の差が大きくなっており、いわゆるラッチアップエラーによる破壊が発生しやすくなっている。ラッチアップエラーを防ぐためには、高電源電圧領域と低電源電圧領域との間で、トランジスタ間やウェル間の距離を十分に大きくする必要がある。特に、高電源電圧領域において、チップ外部端子と直接接続されてチップ外部からのノイズが印加されやすい出力バッファやＥＳＤ回路について、この対処が必要になる。

【0008】

さらに、ＩＯセルが複数列の多重構造になった場合には、チップの端に最も近い列に配置されたＩＯセルからコア領域までの距離が遠くなるので、信号配線長が大きくなり、信号配線の遅延が大きくなる課題が発生する。

【0009】

本開示は、上記課題を解決するためになされたものである。

【課題を解決するための手段】

【0010】

本開示の一態様では、半導体集積回路装置は、チップと、前記チップ上に設けられたコア領域と、前記チップ上の、前記コア領域の周囲に設けられたＩＯ領域とを備え、前記ＩＯ領域には、前記チップの外辺に沿う方向である第１方向に並ぶ複数のＩＯセルをそれぞれ備えた２×N（Nは２以上の整数）列のＩＯセル列が、前記第１方向と垂直をなす第２方向に並べて配置されており、前記ＩＯセルは、それぞれ、前記第２方向において分かれて設けられた、高電源電圧領域と低電源電圧領域とを有し、前記ＩＯセル列は、前記チップの端に最も近い位置に、前記低電源電圧領域が前記コア領域側を向くように配置された第１ＩＯセル列を含む第１ＩＯセル列群と、前記コア領域に最も近い位置に、前記低電源電圧領域が前記コア領域側を向くように配置された第２ＩＯセル列を含む第２ＩＯセル列群とを含み、前記第１ＩＯセル列群および前記第２ＩＯセル列群の少なくとも一方は、２列以上の前記ＩＯセル列で構成され、該２列以上のＩＯセル列は、前記高電源電圧領域同士または前記低電源電圧領域同士が対向するように前記第２方向に並べて配置されている。

【0011】

本態様に係る半導体集積回路装置では、ＩＯ領域に配置された２Ｎ列のＩＯセル列のうち、チップの端に最も近い位置に、低電源電圧領域がコア領域側を向いている第１ＩＯセル列が配置されている。これにより、第１ＩＯセル列の低電源電圧領域をチップの端側に向けた場合と比較して、ＩＯセル列の第１ＩＯセルからコア領域への距離が短くなり、配線遅延を抑制することができる。また、２Ｎ列のＩＯセル列のうち、コア領域に最も近い位置に、低電源電圧領域がコア領域側を向いている第２ＩＯセル列が配置されている。これにより、第１ＩＯセル列とコア領域との間にラッチアップエラー対策のためのスペースを設ける必要がない。そして、第１ＩＯセル列群および第２ＩＯセル列群の少なくとも一方に含まれる２列以上のＩＯセル列を高電源電圧領域同士または低電源電圧領域同士が対向するように第２方向に並べて配置しているので、面積の増加を防ぐことができる。

【発明の効果】

【0012】

本開示に係る半導体集積回路装置によると、ＩＯセルが複数列の多重構造になった場合においても、半導体集積回路の面積の増加を招くことなく、配線遅延を抑制することができる。

【図面の簡単な説明】

【0013】

【図1】実施形態に係る半導体集積回路装置の全体構成を模式的に示す平面図

【図2】ＩＯセルの構成例

【図3】ＩＯセルの配置例およびパッドとＩＯセルとの配線例

【図4】ＩＯセルの配置例およびＩＯセル配置の比較例

【図5】図４のＩＯセル配置の変形例

【図6】ＩＯセル配置の他の例およびＩＯセル配置の比較例

【図7】図６のＩＯセル配置の変形例

【図8】ＩＯセル配置の他の例

【図9】ＩＯセル配置の他の例

【発明を実施するための形態】

【0014】

以下、実施の形態について、図面を参照して説明する。

【0015】

図１は実施形態に係る半導体集積回路装置の全体構成を模式的に示す平面図である。図１に示す半導体集積回路装置は、チップ１上に、内部コア回路が形成されたコア領域２と、インターフェース回路（ＩＯ回路）が形成されたＩＯ領域３とが設けられている。ＩＯ領域３は、コア領域２の周囲に設けられている。ＩＯ領域３には、チップ１の外辺に沿うように、１列のＩＯセル列１０Ｋ、２列のＩＯセル列１０Ｌ，１０Ｍ、４列のＩＯセル列１０Ａ～１０Ｄ、４列のＩＯセル列１０Ｐ～１０Ｓおよび６列のＩＯセル列１０Ｅ～１０Ｊが配置されている。なお、ＩＯ領域３のＩＯセル列の配置は、図１の配置に限定されるものではない。例えば、ＩＯ領域３のＩＯセル列が、全て「２×Ｎ」列（Ｎは、２以上の整数）で構成されていてもかまわない。また、ＩＯ領域３のＩＯセル列に８列以上のＩＯセル列が含まれていてもかまわないし、３，５列等の奇数列のＩＯセル列が含まれていてもかまわない。また図１では図示を省略しているが、半導体集積回路装置１には、複数の外部接続パッドが配置されている。

【0016】

図２はＩＯセル１０の構成例である。なお、図２では、ＩＯセル１０の内部構成（トランジスタやダイオード等のデバイス）や信号配線、電源配線等については図示を省略している。以降の図でも同様である。一般に、ＩＯセル１０は、低電源電圧領域１１と、高電源電圧領域１２とを有している。図２のＩＯセル１０では、Ｙ方向（図面縦方向）において、低電源電圧領域１１と高電源電圧領域１２とに分かれている。低電源電圧領域１１は、半導体集積回路装置内部へ信号を入出力するための回路部および内部入出力端子１１ａ等を含む。高電源電圧領域１２は、ＥＳＤ回路や半導体集積回路装置外部へ信号を出力するための出力バッファ及び外部入出力端子１２ａ等を含む。なおここでは、Ｘ方向はチップ１の外辺に沿う方向であり、ＩＯセル１０が並ぶ第１方向に相当する。Ｙ方向はチップ１の端からコア領域２に向かう方向であり、Ｘ方向と平面視で垂直をなす第２方向に相当する。なお、低電源電圧領域１１の内部入出力端子１１ａは、入力端子、出力端子、電源端子であってもよい。また、高電源電圧領域１２の外内部入出力端子１２ａは、入力端子、出力端子、電源端子であってもよい。

【0017】

（第１実施形態）
図３は第１実施形態に係る半導体集積回路装置におけるＩＯセル１０の配置例を示す図であり、図１の領域Ｒ１の拡大図に相当する。図３において、４列のＩＯセル列１０Ａ～１０Ｄは、それぞれ、Ｘ方向（図面横方向、チップ１の外辺に沿う方向）に並ぶ複数（図３では８つ）のＩＯセル１０を備えており、Ｙ方向（図面縦方向、チップ１の端からコア領域２に向かう方向）に並べて配置されている。図３では、チップ１の外部との接続のために設けられたパッド３０が示されている。また、図面左側の８個のＩＯセル１０について、パッド３０との接続配線３１を破線で示している。

【0018】

図３の配置例において、第１ＩＯセル列群２１は、第１ＩＯセル列に相当するＩＯセル列１０Ａの１列で構成されている。

【0019】

ＩＯセル列１０Ａは、Ｙ方向に並べて配置された２×Ｎ（Ｎは２以上の整数であり、図３ではＮ＝２）列のＩＯセル列（ここではＩＯセル列１０Ａ～１０Ｄ）の中で、チップ１の端に最も近く配置されている。また、ＩＯセル列１０Ａでは、低電源電圧領域１１がコア領域２側に位置するように、各ＩＯセル１０が配置されている。

【0020】

第２ＩＯセル列群２２は、第２ＩＯセル列に相当するＩＯセル列１０Ｄと、ＩＯセル列１０Ｃ，１０Ｂとの３列で構成されている。

【0021】

ＩＯセル列１０Ｄは、Ｙ方向に並べて配置された２×Ｎ列（図３では４列）のＩＯセル列（ここではＩＯセル列１０Ａ～１０Ｄ）の中で、コア領域２に最も近く配置されている。また、ＩＯセル列１０Ｄでは、低電源電圧領域１１がコア領域２側に位置するように、各ＩＯセル１０が配置されている。これにより、ＩＯセル列１０Ｄとコア領域２との間に、ラッチアップエラーを回避するためのスペースをとる必要がない（図３の矢印Ｍ１）。

【0022】

ＩＯセル列１０Ｃは、ＩＯセル列１０Ｄのチップ１の端側に隣接して配置されている。ＩＯセル列１０ＣとＩＯセル列１０Ｄとは、互いの高電源電圧領域１２同士が対向している。これにより、ＩＯセル列１０ＣとＩＯセル列１０Ｄの間に、ラッチアップエラーを回避するためのスペースをとる必要がない。

【0023】

ＩＯセル列１０Ｂは、ＩＯセル列１０Ｃのチップ１の端側に隣接して配置されている。ＩＯセル列１０ＢとＩＯセル列１０Ｃとは、互いの低電源電圧領域１１同士が対向している。これにより、ＩＯセル列１０ＢとＩＯセル列１０Ｃの間に、ラッチアップエラーを回避するためのスペースをとる必要がない。

【0024】

なお、図３では、ＩＯセル列１０ＢとＩＯセル列１０Ｃの間、および、ＩＯセル列１０ＣとＩＯセル列１０Ｄの間に、それぞれ、距離ｂのスペースを設けている例を示している。ただし、前述のとおり、ラッチアップエラーを回避するためのスペースは不要なので、図３において、距離ｂ＝０としてもよい。また、ＩＯセル列１０ＢとＩＯセル列１０Ｃの間の距離と、ＩＯセル列１０ＣとＩＯセル列１０Ｄの間の距離とを互いに異ならせてもよい。

【0025】

第１ＩＯセル列群２１と第２ＩＯセル列群２２とは、Ｙ方向に並べて配置されている。ＩＯセル列１０Ａのコア領域２側には、低電源電圧領域１１が位置し、ＩＯセル列１０Ｂのチップ１の端側には、高電源電圧領域１２が位置しているので、ＩＯセル列１０Ａの低電源電圧領域１１と、ＩＯセル列１０Ｂの高電源電圧領域１２とが対向している。したがって、ＩＯセル列１０ＡとＩＯセル列１０Ｂとの間には、ラッチアップエラーを回避する観点から、距離ａ（ａ＞ｂ）のスペースが設けられている。

【0026】

なお、図３の配置例では、各ＩＯセル列１０Ａ～１０Ｄを構成するＩＯセル１０は、それぞれの列においてＹ方向におけるサイズおよび位置が同一であるものとしている。また、ＩＯセル列１０Ａ～１０Ｄにおいて、それぞれ第２方向に対向するＩＯセル１０は、Ｘ方向におけるサイズおよび位置が同一であるものとしている。

【0027】

図４は、Ａ１として本実施形態に係るＩＯセル列１０Ａ～１０Ｄ（４列）の配置例を示し、Ｂとして比較例に係るＩＯセル列１０Ｐ～１０Ｓ（４列）の配置例を示している。図４では、ＩＯセル列１０Ａ～１０Ｄ，１０Ｐ～１０Ｓがそれぞれ１つのＩＯセル１０で構成されているものとして説明する。

【0028】

ここで、図示は省略しているが、コア領域２と、低電源電圧領域１１の内部入出力端子１１ａとの間は接続配線によって接続される。以下の説明では、その接続配線の長さを配線距離と呼ぶものとする。

【0029】

配置例Ａ１において、配線距離が一番長くなるのは、コア領域２と、チップ１の端に最も近いＩＯセル列１０Ａとの間を接続する接続配線（図示省略）となる。そこで、一番長い配線距離Ｌ１として、コア領域２とＩＯ領域３との境界Ｗ１から、ＩＯセル列１０Ａ（ＩＯセル１０）のコア側端までの距離を考えると、
Ｌ１＝３×ｈ＋ａ＋２×ｂ ・・・（１）
となる。ここで、ｈはＩＯセル１０のＹ方向の高さであり、ａ，ｂはそれぞれ前述の第２方向に隣接するＩＯセル１０間のスペースの距離である。

【0030】

一方、図４の配置例Ｂ（比較例）では、４列のＩＯセル列１０Ｐ～１０Ｓが配置されており、ＩＯセル列１０Ｓがコア領域２に最も近く配置されている。ＩＯセル列１０Ｓでは、低電源電圧領域１１がコア領域２側に位置するようにＩＯセル１０が配置されている。そして、ＩＯセル列１０Ｓのチップ１の端側に、３列のＩＯセル列１０Ｒ，１０Ｑ，１０Ｐが、低電源電圧領域１１と高電源電圧領域１２との位置を反転させながら順番に配置されている。すなわち、ＩＯセル列１０Ｐがチップ１の端に最も近く配置されている。

【0031】

そこで、一番長い配線距離Ｌ２として、配線距離Ｌ１の場合と同様に、コア領域２とＩＯ領域３との境界Ｗ２から、ＩＯセル列１０Ｐ（ＩＯセル１０）のチップ１側端までの距離を考えると、
Ｌ２＝４×ｈ＋３×ｂ ・・・（２）
となる。ここで、ｈはＩＯセル１０のＹ方向の高さであり、ｂは前述の第２方向に隣接するＩＯセル１０間のスペースの距離である。

【0032】

ｈ＋ｂ＞ａであれば、式（１），（２）から、
Ｌ１＜Ｌ２ ・・・（３）
との関係が成り立つ。

【0033】

すなわち、配置例Ａ１の配置にすることで、配置例Ｂ（比較例）の配置と比較して、チップ１の端に最も近いＩＯセル列１０Ａ（ＩＯセル１０）の内部入出力端子１１ａからコア領域２までの距離が短くなる。これにより、接続配線を短くすることができるので、配線遅延を抑制することができる。また、本実施形態の構成は、ＩＯセル列１０ＡとＩＯセル列１０Ｂとの間にのみラッチアップエラーを回避するための距離ａを確保することにより実現できるので、面積の増大量も少なくてすむ。

【0034】

なお、チップ１のＩＯ領域３の４列のＩＯセル列のすべてに、本実施形態に係る構成（ＩＯセル列１０Ａ～１０Ｄ）を適用するようにしてもよいし、図１に示すように、４列のＩＯセル列（１０Ａ～１０Ｄおよび１０Ｐ～１０Ｓ）の一部に本実施形態に係る構成を適用するようにしてもよい。例えば、高速信号を伝達する必要がある部分にのみ本実施形態に係る構成（ＩＯセル列１０Ａ～１０Ｄ）を適用し、それ以外の部分には、配置例Ｂに示すような構成（ＩＯセル列１０Ｐ～１０Ｓ）を適用するようにしてもよい。

【0035】

また、図３の配置例では、各ＩＯセル列１０Ａ～１０Ｄを構成するＩＯセル１０は、それぞれの列においてＹ方向におけるサイズおよび位置が同一であるものとしたが、本実施形態の構成はこれに限られるものではない。例えば、ＩＯセル列１０Ａを構成するＩＯセル１０の高さを他のＩＯセル列１０Ｂ～１０Ｄを構成するＩＯセル１０と異ならせて、例えば高さｈ１（ここで、ｈ１＋ｂ＞ａとする）としてもよく、同様の効果が得られる。

【0036】

また、図３の配置例では、第１ＩＯセル列群２１が１列、第２ＩＯセル列群２２が３列で構成されるものとしたが、本実施形態の構成はこれに限られるものではない。

【0037】

例えば、図５の配置例Ａ２に示すように、第１ＩＯセル列群２１がＩＯセル列１０Ａ～１０Ｃの３列で構成され、第２ＩＯセル列群２２がＩＯセル列１０Ｄの１列で構成されるようにしてもよい。ＩＯセル列１０ＡおよびＩＯセル列１０Ｄの配置は、上記実施形態と同じである。ＩＯセル列１０Ｂは、Ｙ方向に隣接配置されるＩＯセル列１０Ａとの間で、互いの低電源電圧領域１１同士が対向するように配置される。ＩＯセル列１０Ｃは、Ｙ方向に隣接配置されるＩＯセル列１０Ｂとの間で、互いの高電源電圧領域１２同士が対向するように配置される。そして、第１ＩＯセル列群２１（ＩＯセル列１０Ｃの低電源電圧領域１１）と第２ＩＯセル列群２２（ＩＯセル列１０Ｄの高電源電圧領域１２）との間に、ラッチアップエラーを回避するためのスペース（距離ａ）が設けられる。

【0038】

また、例えば、図５の配置例Ａ３に示すように、第１ＩＯセル列群２１がＩＯセル列１０Ａ，１０Ｂの２列で構成され、第２ＩＯセル列群２２がＩＯセル列１０Ｃ，１０Ｄの２列で構成されるようにしてもよい。ＩＯセル列１０ＡおよびＩＯセル列１０Ｄの配置は、上記実施形態と同じである。ＩＯセル列１０Ｂは、Ｙ方向に隣接配置されるＩＯセル列１０Ａとの間で、互いの低電源電圧領域１１同士が対向するように配置される。ＩＯセル列１０Ｃは、Ｙ方向に隣接配置されるＩＯセル列１０Ｄとの間で、互いの高電源電圧領域１２同士が対向するように配置される。そして、第１ＩＯセル列群２１（ＩＯセル列１０Ｂの高電源電圧領域１２）と第２ＩＯセル列群２２（ＩＯセル列１０Ｃの低電源電圧領域１１）との間に、ラッチアップエラーを回避するためのスペース（距離ａ）が設けられる。

【0039】

配置例Ａ２，Ａ３においても、配置例Ａ１と同様の効果が得られる。すわなち、配置例Ｂと比較して、ＩＯセル列１０Ａ（ＩＯセル１０）の内部入出力端子１１ａからコア領域２までの距離が短くなるので、配線遅延を抑制することができる。ただし、配置例Ａ１の方が、内部入出力端子１１ａからコア領域２までの距離が短いＩＯセル列１０Ａ～１０Ｄの数が配置例Ａ２，Ａ３より多くなるのでより好ましい。

【0040】

また、配置例Ａ２，Ａ３においても、第１ＩＯセル列群２１と第２ＩＯセル列群２２との間にのみラッチアップエラーを回避するためのスペース（距離ａ）を設けることにより実現できるので、面積の増大量も少なくてすむ。さらに、ＩＯセル列群２１，２２内でＹ方向に隣接するＩＯセル１０間に、ラッチアップエラーを回避するためのスペースをとる必要がない。

【0041】

（第２実施形態）
図６は、Ｃ１として本実施形態に係るＩＯセル列１０Ｅ～１０Ｊ（６列）の配置例を示し、Ｄとして比較例に係るＩＯセル列１０Ｔ～１０Ｙ（６列）の配置例を示している。図６では、ＩＯセル列１０Ｅ～１０Ｊ，１０Ｔ～１０Ｙがそれぞれ１つのＩＯセル１０で構成されているものとして説明する。なお、図１の領域Ｒ２に示すように、各ＩＯセル列１０Ｅ～１０Ｊが、それぞれ、Ｘ方向（図面横方向、チップ１の外辺に沿う方向）に並ぶ複数（図１では８つ）のＩＯセル１０を備えていてもよい。

【0042】

配置例Ｃ１において、配線距離が一番長くなるのは、コア領域２と、チップ１の端に最も近いＩＯセル列１０Ｅとの間を接続する接続配線（図示省略）となる。そこで、一番長い配線距離Ｌ３として、配線距離Ｌ１の場合と同様に、コア領域２とＩＯ領域３との境界Ｗ３から、ＩＯセル列１０Ｅ（ＩＯセル１０）のコア側端までの距離を考えると、
Ｌ３＝５×ｈ＋ａ＋４×ｂ ・・・（４）
となる。ここで、ｈはＩＯセル１０のＹ方向の高さであり、ａ，ｂは前述の第２方向に隣接するＩＯセル１０間のスペースの距離である。

【0043】

一方、図６の配置例Ｄ（比較例）では、６列のＩＯセル列１０Ｔ～１０Ｙが配置されており、ＩＯセル列１０Ｙがコア領域２に最も近く配置されている。ＩＯセル列１０Ｙでは、低電源電圧領域１１がコア領域２側に位置するようにＩＯセル１０が配置されている。そして、ＩＯセル列１０Ｙのチップ１の端側に、５列のＩＯセル列１０Ｘ，１０Ｗ，１０Ｖ，１０Ｕ，１０Ｔが、低電源電圧領域１１と高電源電圧領域１２との位置を反転させながら順番に配置されている。すなわち、ＩＯセル列１０Ｔがチップ１の端に最も近く配置されている。

【0044】

そこで、一番長い配線距離Ｌ４として、配線距離Ｌ３の場合と同様に、コア領域２とＩＯ領域３との境界Ｗ４から、ＩＯセル列１０Ｔ（ＩＯセル１０）のチップ１側端までの距離を考えると、
Ｌ４＝６×ｈ＋５×ｂ ・・・（５）
となる。ここで、ｈはＩＯセル１０のＹ方向の高さであり、ｂは前述の第２方向に隣接するＩＯセル１０間のスペースの距離である。

【0045】

ｈ＋ｂ＞ａであれば、式（４），（５）から、
Ｌ３＜Ｌ４ ・・・（６）
との関係が成り立つ。

【0046】

すなわち、配置例Ｃ１の配置にすることで、配置例Ｄ（比較例）の配置と比較して、チップ１の端に最も近いＩＯセル列１０Ｅ（ＩＯセル１０）の内部入出力端子１１ａからコア領域２までの距離が短くなる。これにより、配線遅延を抑制することができる。また、本実施形態の構成は、ＩＯセル列１０ＥとＩＯセル列１０Ｆとの間にのみラッチアップエラーを回避するためのスペース（距離ａ）を設けることにより実現できるので、面積の増大量も少なくてすむ。

【0047】

なお、第１の実施形態と同様に、チップ１のＩＯ領域３の６列のＩＯセル列のすべてに、本実施形態に係る構成（ＩＯセル列１０Ｅ～１０Ｊ）を適用するようにしてもよいし、６列のＩＯセル列の一部に本実施形態に係る構成を適用するようにしてもよい。

【0048】

また、図６の配置例では、各ＩＯセル列１０Ｅ～１０Ｊを構成するＩＯセル１０は、それぞれの列においてＹ方向におけるサイズが同一としている。しかしながら、本実施形態の構成はこれに限られるものではない。例えば、ＩＯセル列１０Ｅを構成するＩＯセル１０の高さを他のＩＯセル列１０Ｆ～１０Ｊを構成するＩＯセル１０と異ならせて高さｈ１（ここで、ｈ１＋ｂ＞ａとする）としてもよく、同様の効果が得られる。

【0049】

また、図６の配置例では、第１ＩＯセル列群２３が１列、第２ＩＯセル列群２４が５列で構成されるものとしたが、本実施形態の構成はこれに限られるものではない。

【0050】

例えば、図７の配置例Ｃ２に示すように、第１ＩＯセル列群２３がＩＯセル列１０Ｅ，１０Ｆの２列で構成され、第２ＩＯセル列群２４がＩＯセル列１０Ｇ～１０Ｊの４列で構成されるようにしてもよい。ＩＯセル列１０ＥおよびＩＯセル列１０Ｊの配置は、上記実施形態と同じである。ＩＯセル列１０Ｆは、Ｙ方向に隣接配置されるＩＯセル列１０Ｅとの間で、互いの低電源電圧領域１１同士が対向するように配置される。４列のＩＯセル列１０Ｊ，１０Ｉ，１０Ｈ，１０Ｇは、低電源電圧領域１１と高電源電圧領域１２との位置を反転させながら順番に配置されている。ＩＯセル列１０Ｉは、ＩＯセル列１０Ｊとの間で、互いの高電源電圧領域１２同士が対向するように配置される。ＩＯセル列１０Ｈは、ＩＯセル列１０Ｉとの間で、互いの低電源電圧領域１１同士が対向するように配置される。ＩＯセル列１０Ｇは、ＩＯセル列１０Ｈとの間で、互いの低電源電圧領域１１同士が対向するように配置される。そして、第１ＩＯセル列群２３（ＩＯセル列１０Ｆの高電源電圧領域１２）と第２ＩＯセル列群２４（ＩＯセル列１０Ｇの低電源電圧領域１１）との間に、ラッチアップエラーを回避するためのスペース（距離ａ）が設けられる。

【0051】

また、例えば、図７の配置例Ｃ３に示すように、第１ＩＯセル列群２３がＩＯセル列１０Ｅ～１０Ｇの３列で構成され、第２ＩＯセル列群２４がＩＯセル列１０Ｈ～１０Ｊの３列で構成されるようにしてもよい。ＩＯセル列１０ＥおよびＩＯセル列１０Ｊの配置は、上記実施形態と同じである。３列のＩＯセル列１０Ｅ，１０Ｆ，１０Ｇは、低電源電圧領域１１と高電源電圧領域１２との位置を反転させながら順番に配置される。ＩＯセル列１０Ｆは、ＩＯセル列１０Ｅとの間で、互いの低電源電圧領域１１同士が対向するように配置される。ＩＯセル列１０Ｇは、ＩＯセル列１０Ｆとの間で、互いの高電源電圧領域１２同士が対向するように配置される。３列のＩＯセル列１０Ｊ，１０Ｉ，１０Ｈは、低電源電圧領域１１と高電源電圧領域１２との位置を反転させながら順番に配置されている。ＩＯセル列１０Ｉは、ＩＯセル列１０Ｊとの間で、互いの高電源電圧領域１２同士が対向するように配置される。ＩＯセル列１０Ｈは、ＩＯセル列１０Ｉとの間で、互いの低電源電圧領域１１同士が対向するように配置される。そして、第１ＩＯセル列群２３（ＩＯセル列１０Ｇの低電源電圧領域１１）と第２ＩＯセル列群２４（ＩＯセル列１０Ｈの高電源電圧領域１２）との間に、ラッチアップエラーを回避するためのスペース（距離ａ）が設けられる。

【0052】

また、例えば、図７の配置例Ｃ４に示すように、第１ＩＯセル列群２３がＩＯセル列１０Ｅ～１０Ｈの４列で構成され、第２ＩＯセル列群２４がＩＯセル列１０Ｉ，１０Ｊの２列で構成されるようにしてもよい。ＩＯセル列１０ＥおよびＩＯセル列１０Ｊの配置は、上記実施形態と同じである。４列のＩＯセル列１０Ｅ，１０Ｆ，１０Ｇ，１０Ｈは、低電源電圧領域１１と高電源電圧領域１２との位置を反転させながら順番に配置される。ＩＯセル列１０Ｆは、ＩＯセル列１０Ｅとの間で、互いの低電源電圧領域１１同士が対向するように配置される。ＩＯセル列１０Ｇは、ＩＯセル列１０Ｆとの間で、互いの高電源電圧領域１２同士が対向するように配置される。ＩＯセル列１０Ｈは、ＩＯセル列１０Ｇとの間で、互いの低電源電圧領域１１同士が対向するように配置される。ＩＯセル列１０Ｉは、ＩＯセル列１０Ｊとの間で、互いの高電源電圧領域１２同士が対向するように配置される。そして、第１ＩＯセル列群２３（ＩＯセル列１０Ｈの高電源電圧領域１２）と第２ＩＯセル列群２４（ＩＯセル列１０Ｉの低電源電圧領域１１）との間に、ラッチアップエラーを回避するためのスペース（距離ａ）が設けられる。

【0053】

また、例えば、図７の配置例Ｃ５に示すように、第１ＩＯセル列群２３がＩＯセル列１０Ｅ～１０Ｉの５列で構成され、第２ＩＯセル列群２４がＩＯセル列１０Ｊの１列で構成されるようにしてもよい。ＩＯセル列１０ＥおよびＩＯセル列１０Ｊの配置は、上記実施形態と同じである。５列のＩＯセル列１０Ｅ，１０Ｆ，１０Ｇ，１０Ｈ，１０Ｉは、低電源電圧領域１１と高電源電圧領域１２との位置を反転させながら順番に配置される。ＩＯセル列１０Ｆは、ＩＯセル列１０Ｅとの間で、互いの低電源電圧領域１１同士が対向するように配置される。ＩＯセル列１０Ｇは、ＩＯセル列１０Ｆとの間で、互いの高電源電圧領域１２同士が対向するように配置される。ＩＯセル列１０Ｈは、ＩＯセル列１０Ｇとの間で、互いの低電源電圧領域１１同士が対向するように配置される。ＩＯセル列１０Ｉは、ＩＯセル列１０Ｈとの間で、互いの高電源電圧領域１２同士が対向するように配置される。そして、第１ＩＯセル列群２３（ＩＯセル列１０Ｉの低電源電圧領域１１）と第２ＩＯセル列群２４（ＩＯセル列１０Ｊの高電源電圧領域１２）との間に、ラッチアップエラーを回避するためのスペース（距離ａ）が設けられる。

【0054】

配置例Ｃ２～Ｃ５においても、配置例Ｃ１と同様の効果が得られる。すなわち、配置例Ｄと比較して、ＩＯセル列１０Ｅ（ＩＯセル１０）の内部入出力端子１１ａからコア領域２までの距離が短くなるので、配線遅延を抑制することができる。また、第１ＩＯセル列群２３と第２ＩＯセル列群２４との間にのみラッチアップエラーを回避するためのスペース（距離ａ）を設けることにより実現できるので、面積の増大量も少なくてすむ。さらに、ＩＯセル列群２３，２４内でＹ方向に隣接するＩＯセル１０間に、ラッチアップエラーを回避するためのスペースをとる必要がない。

【0055】

（他の構成例）
図８はＩＯセル配置の他の例である。図８の配置例は、図３の配置例とほぼ同様である。ただし、第１ＩＯセル列群２１（ＩＯセル列１０Ａの低電源電圧領域１１）と第２ＩＯセル列群２２（ＩＯセル列１０Ｂの高電源電圧領域１２）との間のスペース（距離ａ）に、Ｘ方向に延びる２本のガードバンド４１，４２（第１ガードバンドに相当）が配置されている点が、図３と異なっている。また、ＩＯセル列１０ＢとＩＯセル列１０Ｃとの間のスペース（距離ｂ）、および、ＩＯセル列１０ＣとＩＯセル列１０Ｄの間のスペース（距離ｂ）、それぞれ、Ｘ方向に延びる１本のガードバンド４３，４４（第２ガードバンドに相当）が配置されている点が、図３と異なっている。ガードバンド４１～４４は、電源またはグランドに電位固定された拡散領域であり、ガードバンド４１～４４を配置することでノイズの伝搬を低減することができる。ここで、低電源電圧領域１１と高電源電圧領域１２とが対向する場所、すなわち、第１ＩＯセル列群２１と第２ＩＯセル列群２２との間は、特にノイズ伝搬を抑制することが求められるので、複数のガードバンド（図８では２本）を配置するようにしている。なお、図８では第１ガードバンドとして複数本のガードバンドを配置している例を示しているが、これに限定されるものではない。例えば、第１ガードバンドを１本とし、その第１ガードバンドを第２ガードバンドより太い幅のものとしてもよく、同様のノイズ伝搬抑制効果が得られる。

【0056】

上記実施形態では、対向するＩＯセル１０は、Ｘ方向におけるサイズおよび位置が同一であるものとしたが、本実施形態の構成はこれに限られるものではない。

【0057】

図９はＩＯセル配置の他の例である。図９の配置例は、図３の配置例とほぼ同様である。ただし、図９の配置例では、Ｘ方向における各ＩＯセル列１０Ａ～１０Ｄを構成するＩＯセル１０のＸ方向の位置が互いに異なるものが含まれている。また、Ｘ方向に隣接配置されたＩＯセル１０の間のスペースに、信号配線を通すためのフィラーセル５０が配置されている。なお、図９に破線の矢印で示すように、ＩＯセル１０の入出力端子（例えば、内部入出力端子１１ａ）とＸ方向の同じ位置にフィラーセル５０が配置されていると、入出力端子（内部入出力端子１１ａ）とコア領域２との接続配線長を短くすることができるようになる。ただし、ＩＯセル１０の入出力端子（例えば、内部入出力端子１１ａ）とフィラーセル５０のＸ方向の位置が互いに異なっていてもよい。

【0058】

また、図示しないが、フィラーセル５０を設けずにＩＯセル１０内に信号配線を通すための領域を設けてもよい。

【産業上の利用可能性】

【0059】

本開示によると、半導体集積回路装置について、面積の増加を招くことなく、配線遅延を抑制することができるので、例えば、ＬＳＩの高速化等の性能向上に有用である。

【符号の説明】

【0060】

１ チップ
２ コア領域
３ ＩＯ領域
１０ ＩＯセル
１０Ａ ＩＯセル列（第１ＩＯセル列）
１０Ｄ ＩＯセル列（第２ＩＯセル列）
１０Ｅ ＩＯセル列（第１ＩＯセル列）
１０Ｊ ＩＯセル列（第２ＩＯセル列）
１１ 低電源電圧領域
１２ 高電源電圧領域
２１ 第１ＩＯセル列群
２２ 第２ＩＯセル列群

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】