特許 7154102 基準電圧回路及びパワーオンリセット回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2022-10-06

(45)【発行日】2022-10-17

(54)【発明の名称】基準電圧回路及びパワーオンリセット回路

(51)【国際特許分類】

   H03K 17/22 20060101AFI20221007BHJP

   G05F 3/24 20060101ALI20221007BHJP

【ＦＩ】

H03K17/22 B

H03K17/22 E

G05F3/24 B

【請求項の数】 5

(21)【出願番号】P 2018199727

(22)【出願日】2018-10-24

(65)【公開番号】P2020068445

(43)【公開日】2020-04-30

【審査請求日】2021-09-07

(73)【特許権者】

【識別番号】715010864

【氏名又は名称】エイブリック株式会社

(72)【発明者】

【氏名】渡邊 考太郎

(72)【発明者】

【氏名】シン スクウィンダー

【審査官】工藤 一光

(56)【参考文献】

【文献】特開２０１３－１７９５６１（ＪＰ，Ａ）

【文献】特開２０１１－９０６６５（ＪＰ，Ａ）

【文献】特開平８－３３５１２２（ＪＰ，Ａ）

【文献】特開平１－１７１３１８（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｇ０５Ｆ３／１６－３／３０

Ｈ０３Ｋ１７／２２－１７／２４

(57)【特許請求の範囲】

【請求項1】

ドレインが電源電圧に接続され、ゲートが接地されたディプレッション型の第１ＭＯＳトランジスタと、
一端が前記第１ＭＯＳトランジスタのソースに接続され、他端が第１基準電圧を出力する第１出力端子に接続された第１電圧降下回路と、
ドレインが前記第１出力端子に接続され、ゲート及びソースが接地されたディプレッション型の第２ＭＯＳトランジスタと
を備えることを特徴とする基準電圧回路。

【請求項2】

前記第１電圧降下回路が、
ドレイン及びゲートが前記第１ＭＯＳトランジスタのソースに接続され、ソースが前記第１出力端子に接続されたディプレッション型の第３ＭＯＳトランジスタである
ことを特徴とする請求項１に記載の基準電圧回路。

【請求項3】

ドレインが電源電圧に接続され、ゲートが前記第１出力端子に接続されたディプレッション型の第４ＭＯＳトランジスタと、
一端が前記第４ＭＯＳトランジスタのソースに接続され、他端が第２基準電圧を出力する第２出力端子に接続された第２電圧降下回路と、
ドレインが前記第２出力端子に接続され、ゲート及びソースが接地されたディプレッション型の第５ＭＯＳトランジスタと
をさらに備えることを特徴とする請求項１または請求項２に記載の基準電圧回路。

【請求項4】

前記第２電圧降下回路が、
ドレイン及びゲートが前記第４ＭＯＳトランジスタのソースに接続され、ソースが前記第２出力端子に接続されたディプレッション型の第６ＭＯＳトランジスタである
ことを特徴とする請求項３に記載の基準電圧回路。

【請求項5】

請求項１または請求項３に記載の基準電圧回路と、
前記基準電圧回路が出力する前記第１基準電圧と前記電源電圧との比較によりリセット信号を出力するリセット信号出力回路と
を備えるパワーオンリセット回路。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、基準電圧を生成する基準電圧回路及びパワーオンリセット回路に関する。

【背景技術】

【0002】

一般的に、半導体集積回路内では基準電圧回路が多用されており、その特性は、半導体集積回路の性能を決める上で重要な要素となっている。
図３は、従来の基準電圧回路１１０を用いたパワーオンリセット回路１００の構成である。基準電圧回路１１０の出力する基準電圧により、基準電圧回路１１０の後段のリセット信号出力回路１２０がリセット信号の出力が制御される。
基準電圧回路１１０は、ディプレッション型のＮチャネルＭＯＳトランジスタ（以下、ＤＮＭＯＳ）１１１と、エンハンスメント型のＮチャネルＭＯＳトランジスタ（以下、ＥＮＭＯＳ）１１２とから構成されている。

【0003】

電源電圧ＶDDが電源端子１０１に対して投入された後、この電源電圧ＶDDの電圧が上昇する過渡状態おいて、電源電圧ＶDDが予め設定された所定の電圧であるリセット解除の電圧よりも低い場合に、リセット信号出力回路１２０が出力端子１０３に接続された他の回路（不図示）をリセット状態とする信号レベルのリセット信号を出力する。
また、電源端子１０１の電源電圧が所定の電圧に到達した時点において、リセット信号出力回路１２０が他の回路のリセット解除を行なう信号レベルに遷移させたリセット信号を出力する。

【0004】

このため、基準電圧回路１１０は、電源電圧ＶDDがリセット解除の電圧まで上昇する過程において、他の回路が異常な動作となる電圧レベルの電源電圧ＶDDでリセット解除が行なわれないように、基準電圧を出力する必要がある。
すなわち、基準電圧回路１１０には、電源電圧ＶDDが上記リセット解除の電圧となった際に、このリセット解除の電圧に対応した所定の基準電圧を次段のリセット信号出力回路１２０に供給することが望まれる。

【先行技術文献】

【特許文献】

【0005】

【文献】特開２０１３－１７９５６１号公報

【発明の概要】

【発明が解決しようとする課題】

【0006】

しかしながら、特許文献１による基準電圧回路１１０においては、プロセスバラツキなどにより、ＤＮＭＯＳ１１１及びＥＮＭＯＳ１１２の閾値電圧が変動し、設計において予め設定された電源電圧に対応して基準電圧が出力されない場合がある。
設計における所定の電圧より高い電源電圧において、リセット解除を行なわせる基準電圧が出力される場合、他の回路が異常な動作を行なわない電圧に電源電圧が到達しているが、他の回路の起動が遅延する虞がある。
一方、設計における所定の電圧より低い電源電圧において、リセット解除を行なわせる基準電圧が出力される場合、他の回路が異常な動作を行なわない電圧に電源電圧が到達していないため、この他の回路が異常な動作を行なう虞がある。

【0007】

本発明は、このような事情に鑑みてなされたもので、プロセスバラツキなどで回路を構成するトランジスタの閾値電圧がロット（あるいはウェハ）間で変動しても、この閾値電圧の変動による影響を低減して、電源投入後において電源電圧ＶDDが上昇する過渡状態において、予め設定した基準電圧を異なるロット間で安定して出力することが可能な基準電圧回路及びパワーオンリセット回路を提供することを目的とする。

【課題を解決するための手段】

【0008】

本発明の基準電圧回路は、ドレインが電源電圧に接続され、ゲートが接地されたディプレッション型の第１ＭＯＳトランジスタと、一端が前記第１ＭＯＳトランジスタのソースに接続され、他端が第１基準電圧を出力する第１出力端子に接続された第１電圧降下回路と、ドレインが前記第１出力端子に接続され、ゲート及びソースが接地されたディプレッション型の第２ＭＯＳトランジスタとを備えることを特徴とする。

【発明の効果】

【0009】

この発明によれば、プロセスバラツキなどで回路を構成するトランジスタの閾値電圧がロット（あるいはウェハ）間で変動しても、この閾値電圧の変動による影響を低減して、電源投入後において電源電圧ＶDDが上昇する過渡状態において、予め設定した基準電圧を異なるロット間で安定して出力することが可能な基準電圧回路及びパワーオンリセット回路を提供することができる。

【図面の簡単な説明】

【0010】

【図1】本発明の第１の実施形態による基準電圧回路の構成例を示す回路図である。

【図2】本発明の第２の実施形態による基準電圧回路の構成例を示す回路図である。

【図3】従来の基準電圧回路を用いたパワーオンリセット回路の構成を示す回路図である。

【発明を実施するための形態】

【0011】

＜第１の実施形態＞
以下、図面を参照して、本発明の第１の実施形態について説明する。図１は、本発明の第１の実施形態による基準電圧回路の構成例を示す回路図である。基準電圧回路１（第１基準電圧回路）は、ＤＮＭＯＳ１１（第１ＭＯＳトランジスタ）、１２（第２ＭＯＳトランジスタ）及び１３（第３ＭＯＳトランジスタ）の各々を備えている。ＤＮＭＯＳ１１、１２及び１３の各々は、ディプレッション型のＮチャネルＭＯＳトランジスタである。

【0012】

ＤＮＭＯＳ１１は、ドレインＤが電源（ＶDD）端子１０１へ接続され、ゲートＧが接地（ＶSS）端子１０２に接続されている。
ＤＮＭＯＳ１３は、ドレインＤ及びゲートＧがＤＮＭＯＳ１１のソースＳに接続され、ソースＳが出力端子１５１（第１出力端子）に接続されている。
ＤＮＭＯＳ１２は、ドレインＤが出力端子１５１に接続され、ゲートＧ及びソースＳが接地端子１０２に接続されている。このＤＮＭＯＳ１２は、ドレイン電流ＩＤ1を定電流とする定電流源として動作する。

【0013】

また、ＤＮＭＯＳ１１、ＤＮＭＯＳ１２及びＤＮＭＯＳ１３の各々は、バックゲートＢＧが接地端子１０２に接続されている。
ＤＮＭＯＳ１１、ＤＮＭＯＳ１２及びＤＮＭＯＳ１３の各々は、すでに述べたように、プロセスのバラツキにより、閾値電圧Ｖthが変動するが、この変動がそれぞれにおいて連動している。

【0014】

以下の説明において、閾値電圧Ｖthとしては、設計値の閾値電圧Ｖth_typに比較して高い閾値電圧を閾値電圧Ｖth_Hとし、閾値電圧Ｖth_typに比較して比較して低い閾値電圧を閾値電圧Ｖth_Lとする。
また、ＤＮＭＯＳ１２は、閾値電圧Ｖthが高くなるに従い、ドレイン電流ＩＤも増加し、一方、閾値電圧Ｖthが低くなるに従い、ドレイン電流ＩＤも低下する。

【0015】

基準電圧Ｖref1（第１基準電圧）は、出力端子１５１から出力される電圧であり、接続点Ｐ１の電圧ＶT1から、ＤＮＭＯＳ１２のドレイン電流ＩＤ1と、ＤＮＭＯＳ１３の抵抗値Ｒ１とによる電圧降下ＩＤ1・Ｒ1を減算した電圧となる。したがって、基準電圧Ｖref1は、以下の（１）式で表される。
Ｖref1＝ＶT1－ＩＤ1・Ｒ1 …（１）
となる。
ここで、接続点Ｐ１の電圧ＶT1は、電源電圧ＶDDがＤＮＭＯＳ１１の閾値電圧Ｖthの絶対値を超える電圧であれば、ＤＮＭＯＳ１１の閾値電圧Ｖthの絶対値の電圧となる。

【0016】

例えば、閾値電圧Ｖthが閾値電圧Ｖth_Hとなった場合、電圧ＶT1が上昇するが、ドレイン電流ＩＤ1も閾値電圧Ｖthの上昇に連動して増加する。
このため、（１）式から判るように、閾値電圧Ｖthの増加した電圧が、ドレイン電流の増加による電圧降下の増加分によりキャンセルされ、基準電圧Ｖref1の変化が抑制される。
一方、閾値電圧Ｖthが閾値電圧Ｖth_Lとなった場合、電圧ＶT1が下降するが、ドレイン電流ＩＤ1も閾値電圧Ｖthの下降に連動して減少する。
このため、（１）式から判るように、閾値電圧ＶThの低下した電圧が、ドレイン電流の減少による電圧降下の減少分によりキャンセルされ、閾値電圧Ｖthが増加した場合と同様に、基準電圧Ｖref1の変化が抑制される。

【0017】

ここで、ＤＮＭＯＳ１３は、閾値電圧Ｖthが増加するに従い、抵抗値Ｒ1が低下し、閾値電圧Ｖthが低下するに従い、抵抗値Ｒ1が増加する。
このため、ＤＮＭＯＳ１３は、閾値電圧Ｖthの変動による、基準電圧Ｖref1の変動量のキャンセルの効果を低減する。
しかしながら、閾値電圧Ｖth_Hにおけるドレイン電流ＩＤ1_H及び閾値電圧Ｖth_Lにおけるドレイン電流ＩＤ1_Lの比率α（＝ＩＤ1_H／ＩＤ1_L）と、抵抗値Ｒ1_H及び抵抗値Ｒ1_Lとの比率β（＝Ｒ1_H／Ｒ1_L）とは、α・β＞１となる。

【0018】

このため、本実施形態における基準電圧回路１は、閾値電圧Ｖthの増加に対して、基準電圧Ｖref1の上昇を抑制し、一方、閾値電圧Ｖthの低下に対して、基準電圧Ｖref1の下降を抑制して、閾値電圧Ｖthの変動に対しても、電源電圧ＶDDに対応して同様の基準電圧Ｖref1を出力することができる。
すなわち、本実施形態によれば、プロセスのバラツキによるロット間による閾値電圧Ｖthの変動において、基準電圧回路１におけるＤＮＭＯＳ１１の閾値電圧Ｖthの増加に連動して、ドレイン電流ＩＤ1が増加するＤＮＭＯＳ１２により、基準電圧Ｖref1に対する変動の影響を低減（キャンセル）することが可能であるため、安定した電圧レベルで基準電圧Ｖref1を出力することが可能である。

【0019】

また、ＤＮＭＯＳ１１、１２及び１３の各々の閾値電圧Ｖth（すなわち、閾値電圧Ｖth_L、Ｖth_typ、Ｖth_H）の温度による変動に対しても、ドレイン電流ＩＤ1及び抵抗値Ｒ1の各々の変動も連動して、同様の変動の特性を有する。
このため、本実施形態における基準電圧回路１は、温度の変動に対しても、ドレイン電流ＩＤ1及び抵抗値Ｒ1の各々の変動をキャンセルして、安定した電圧レベルの基準電圧Ｖref1を出力することができる。

【0020】

また、本実施形態においては、ＤＮＭＯＳ１３のドレインとゲートとを接続する構成としたが、ゲートを接地したり、ゲートに所定の定電圧を印加する構成としても良い。
上述した本実施形態においては、電圧降下回路（第１電圧降下回路）としてＤＮＭＯＳ１３を用いたが、α・β＞１が満足されれば、閾値電圧Ｖthの変動量に比較して、基準電圧Ｖref1の変動量を抑制することができる。

【0021】

このため、α・β＞１が満足される構成であれば、どのような構成の電圧降下回路を用いても良い。
例えば、ＤＮＭＯＳ１３に換える電圧降下回路として、多結晶シリコン、アモルファスシリコンまたは拡散層などで形成した純抵抗を用いても良い。
また、電圧降下回路として、ＤＮＭＯＳ１３に換えて、エンハンスメント型のＮチャネルＭＯＳのゲートに所定の電圧を印加して、ＯＮ（オン）抵抗とした構成を用いても良い。

【0022】

また、図１に示す出力端子１５１から供給される基準電圧Ｖref1を、図３のリセット信号出力回路１２０に供給することにより、本実施形態のパワーオンリセット回路を構成することができる。
リセット信号出力回路１２０は、ＰＭＯＳ１２１、コンデンサ１２２及び波形整形回路１２３を備えている。ＰＭＯＳ１２１は、エンハンスメント型のＰチャネルＭＯＳトランジスタである。基準電圧Ｖref1がＰＭＯ１２１のゲートに印加されている。ここで、基準電圧回路１は、電源電圧ＶDDがＤＮＭＯＳ１１の閾値電圧Ｖthを超えた後に、リセット信号出力回路１２０に対して、上記基準電圧Ｖref1を供給する。

【0023】

そして、電源電圧ＶDDが所定の電圧に上昇し、電源電圧ＶDDと基準電圧Ｖerf1との電圧差（ＶDD－Vref1）がＰＭＯＳ１２１の閾値電圧の絶対値を超えた場合、ＰＭＯＳ１２１がオフ状態からオン状態に遷移し、ドレイン電流をコンデンサ１２２に供給する。
これにより、ＰＭＯＳ１２１に流れるドレイン電流によりコンデンサ１２２が充電され、波形整形回路１２３に入力される電圧が、予め設定されたリセット解除を行なう電圧を超えた場合、リセット信号をリセット状態から、このリセット状態を解除する電圧レベルに遷移させる。

【0024】

上述した構成により、本実施形態のパワーオンリセット回路は、プロセスのバラツキによるＤＮＭＯＳ１１、１２及び１３の閾値電圧Ｖthの変動及び温度変動の各々の影響が抑制された基準電圧Ｖref1が基準電圧回路１から供給される。このため、パワーオンリセット回路は、供給される基準電圧Ｖref1により、ロット（あるいはウェハ）間におけるプロセスのバラツキ、周囲環境の温度によらず、電源電圧ＶDDが設計値である所定の電圧になるまで、リセット状態を継続し、所定の電圧となった際にリセット状態を解除するリセット信号を出力端子１０３から供給することができる。

【0025】

＜第２の実施形態＞
以下、図面を参照して、本発明の第２の実施形態について説明する。図２は、本発明の第２の実施形態による基準電圧回路の構成例を示す回路図である。
図２において、第２の実施形態による基準電圧回路２は、第１の実施形態の基準電圧回路１と、基準電圧回路１Ａ（第２基準電圧回路）とを備えている。
基準電圧回路１Ａは、ＤＮＭＯＳ１１Ａ（第４ＭＯＳトランジスタ）、１２Ａ（第５ＭＯＳトランジスタ）及び１３Ａ（第６ＭＯＳトランジスタ）の各々を備えている。ＤＮＭＯＳ１１Ａ、１２Ａ及び１３Ａの各々は、基準電圧回路１のＤＮＭＯＳ１１、１２、１３それぞれと同様に、ディプレッション型のＮチャネルＭＯＳトランジスタである。

【0026】

ＤＮＭＯＳ１１Ａは、ドレインＤが電源端子１０１へ接続され、ゲートＧが基準電圧回路１の出力端子１５１に接続されている。
ＤＮＭＯＳ１３Ａは、ドレインＤ及びゲートＧがＤＮＭＯＳ１１ＡのソースＳに接続され、ソースＳが出力端子１５２（第２出力端子）に接続されている。
ＤＮＭＯＳ１２Ａは、ドレインＤが出力端子１５２に接続され、ゲートＧ及びソースＳが接地端子１０２に接続されている。このＤＮＭＯＳ１２Ａは、ドレイン電流ＩＤ2を定電流とする定電流源として動作する。
また、ＤＮＭＯＳ１１Ａ、ＤＮＭＯＳ１２Ａ及びＤＮＭＯＳ１３Ａの各々は、バックゲートＢＧが接地端子１０２に接続されている。

【0027】

以下の説明において、第１の実施形態と同様に、閾値電圧Ｖthとしては、設計値の閾値電圧Ｖth_typに比較して高い閾値電圧を閾値電圧Ｖth_Hとし、閾値電圧Ｖth_typに比較して比較して低い閾値電圧を閾値電圧Ｖth_Lとする。また、ＤＮＭＯＳ１２及びＤＮＭＯＳ１２Ａは、閾値電圧Ｖthが高くなるとドレイン電流ＩＤ１、ＩＤ２が増加し、閾値電圧Ｖthが低くなるとドレイン電流ＩＤ１、ＩＤ２が減少する。
基準電圧Ｖref2（第２基準電圧）は、出力端子１５２から出力される電圧であり、接続点Ｐ２の電圧ＶT2から、ＤＮＭＯＳ１２Ａのドレイン電流ＩＤ2と、ＤＮＭＯＳ１３Ａの抵抗値Ｒ2とによる電圧降下ＩＤ2・Ｒ2を減算した電圧となる。

【0028】

したがって、基準電圧Ｖref2は、以下の（２）式で表される。
Ｖref2＝ＶT2－ＩＤ2・Ｒ2 …（２）
となる。
ここで、接続点Ｐ２の電圧ＶT2は、電源電圧ＶDDがＤＮＭＯＳ１１Ａの閾値電圧Ｖthの絶対値を超える電圧であれば、ゲートに対して基準電圧Ｖref1が印加されるため、ＤＮＭＯＳ１１Ａの閾値電圧Ｖthの絶対値に対して基準電圧Ｖref1を加算した電圧（Ｖth＋Ｖref1）となる。

【0029】

第１の実施形態で説明した基準電圧回路１と同様に、閾値電圧Ｖthが閾値電圧Ｖth_Hとなった場合、電圧ＶT2が上昇するが、ドレイン電流ＩＤ2も閾値電圧Ｖthの上昇に連動して増加する。
このため、（２）式から判るように、閾値電圧Ｖthの増加した電圧が、ドレイン電流の増加による電圧降下の増加分によりキャンセルされ、基準電圧Ｖref2の変化が抑制される。
一方、閾値電圧Ｖthが閾値電圧Ｖth_Lとなった場合、電圧ＶT2が下降するが、ドレイン電流ＩＤ2も閾値電圧Ｖthの下降に連動して減少する。
このため、閾値電圧Ｖthの低下した電圧が、ドレイン電流の減少による電圧降下の減少分によりキャンセルされ、閾値電圧Ｖthが増加した場合と同様に、基準電圧Ｖref2の変化が抑制される。

【0030】

また、ＤＮＭＯＳ１３Ａは、ＤＮＭＯＳ１３と同様に、閾値電圧Ｖthが増加するに従い、抵抗値Ｒ2が低下し、閾値電圧Ｖthが低下するに従い、抵抗値Ｒ2が増加する。
このため、ＤＮＭＯＳ１３Ａは、閾値電圧Ｖthの変動による、基準電圧Ｖref2の変動量のキャンセルの効果を低減する。
しかしながら、閾値電圧Ｖth_Hにおけるドレイン電流ＩＤ2_H及び閾値電圧Ｖth_Lにおけるとのドレイン電流ＩＤ2_Lの比率αA（＝ＩＤ2_H／ＩＤ2_L）と、抵抗値Ｒ2_H及び抵抗値Ｒ2_Lとの比率βA（＝Ｒ2_H／Ｒ2_L）とは、αA・βA＞１となる。

【0031】

これにより、図２に示す基準電圧回路１Ａの回路構成が、ＤＮＭＯＳ１１Ａ、１２Ａ及び１３Ａの閾値電圧Ｖthの変動量に比較して、基準電圧Ｖref2の変動量を抑制する方向に機能することが判る。
したがって、本実施形態における基準電圧回路１Ａは、第１の実施形態と同様に、閾値電圧Ｖthの増加に対して、基準電圧Ｖref2の上昇を抑制し、一方、閾値電圧Ｖthの低下に対して、基準電圧Ｖref2の下降を抑制して、閾値電圧Ｖthの変動に対して、電源電圧ＶDDに対応して同様の基準電圧Ｖref2を出力することができる。
すなわち、本実施形態の基準電圧回路２は、基準電圧回路１及１Ａの各々において、閾値電圧Ｖthのプロセスのバラツキ及び温度による変動がキャンセルされるため、基準電圧Ｖref1及び基準電圧Vref2の各々を、安定した電圧レベルで出力することができる。

【0032】

上述した構成により、本実施形態の基準電圧回路１Ａは、ＤＮＭＯＳ１１Ａのゲートに基準電圧Ｖref1が印加されているため、基準電圧Ｖref1に比較して高い基準電圧Ｖref2を出力することができる。
したがって、本実施形態の基準電圧回路２は、基準電圧回路１の一段構成に比較し、基準電圧回路１と基準電圧回路１Ａとを連結した二段構成とすることにより、基準電圧Ｖref1より高い基準電圧Ｖref2を使用する用途に対応させることができる。
例えば、電源電圧ＶDDがより高い所定の電圧に到達するまで、リセット状態を維持する必要があるデバイスに対して、リセット信号を供給したい場合には第１の実施形態の基準電圧回路１では実現が困難である。この場合、基準電圧Ｖrefを十分にパワーオンリセットの効果が得らる程度に高くする必要があるため、基準電圧回路１の一段構成ではなく、基準電圧回路１と基準電圧回路１Ａとを連結した二段構成を用いて実現することができる。

【0033】

また、本実施形態においては、電圧降下回路（第２電圧降下回路）であるＤＮＭＯＳ１３Ａのドレインとゲートとを接続する構成としたが、ＤＮＭＯＳ１３と同様に、ゲートを接地したり、ゲートに所定の定電圧を印加する構成としても良い。
上述した本実施形態においては、電圧降下回路としてＤＮＭＯＳ１３Ａを用いたが、αA・βA＞１が満足されれば、閾値電圧Ｖthの変動量に比較して、基準電圧Ｖref2の変動量を抑制することができる。
このため、αA・βA＞１が満足される構成であれば、第１の実施形態のＤＮＭＯＳ１３Ａと同様に、どのような構成の電圧降下回路を用いても良い。

【0034】

以上、この発明の実施形態を図面を参照して詳述してきたが、具体的な構成はこの実施形態に限られるものではなく、この発明の要旨を逸脱しない範囲の設計等も含まれる。

【符号の説明】

【0035】

１，１Ａ，２…基準電圧回路
１１，１１Ａ，１２，１２Ａ，１３，１３Ａ…ＤＮＭＯＳ
１０１…電源端子
１０２…接地端子
１２０…リセット信号出力回路
１５１，１５２…出力端子

【図1】

【図2】

【図3】