(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2022-10-11
(45)【発行日】2022-10-19
(54)【発明の名称】半導体装置
(51)【国際特許分類】
H01L 21/338 20060101AFI20221012BHJP
H01L 29/812 20060101ALI20221012BHJP
H01L 29/778 20060101ALI20221012BHJP
H01L 29/47 20060101ALI20221012BHJP
H01L 29/872 20060101ALI20221012BHJP
H01L 29/41 20060101ALI20221012BHJP
【ＦＩ】
H01L29/80 L
H01L29/80 H
H01L29/80 E
H01L29/48 D
H01L29/48 M
H01L29/44 P
【請求項の数】
5
(21)【出願番号】P 2018171589
(22)【出願日】2018-09-13
(65)【公開番号】P2020043295
(43)【公開日】2020-03-19
【審査請求日】2021-06-21
(73)【特許権者】
【識別番号】000154325
【氏名又は名称】住友電工デバイス・イノベーション株式会社
(74)【代理人】
【識別番号】100088155
【弁理士】
【氏名又は名称】長谷川 芳樹
(74)【代理人】
【識別番号】100113435
【弁理士】
【氏名又は名称】黒木 義樹
(74)【代理人】
【識別番号】100136722
【弁理士】
【氏名又は名称】▲高▼木 邦夫
(74)【代理人】
【識別番号】100186761
【弁理士】
【氏名又は名称】上村 勇太
(72)【発明者】
【氏名】水江 千帆子
【審査官】岩本 勉
(56)【参考文献】
【文献】特開２００５－１５９１５７（ＪＰ，Ａ）
【文献】米国特許出願公開第２００８／００７３６７１（ＵＳ，Ａ１）
【文献】特開２００８－０３４４０６（ＪＰ，Ａ）
【文献】特開２０１２－１１９５８６（ＪＰ，Ａ）
【文献】米国特許出願公開第２０１２／０１３８９５６（ＵＳ，Ａ１）
【文献】中国特許出願公開第１０２５６９３７８（ＣＮ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０１Ｌ ２９／８１２
Ｈ０１Ｌ ２９／７７８
Ｈ０１Ｌ ２１／３３８
Ｈ０１Ｌ ２９／４７
Ｈ０１Ｌ ２９／４１
(57)【特許請求の範囲】
【請求項1】
活性領域及び当該活性領域を囲む外領域と、前記活性領域上で第１の方向に沿って延在するゲート電極、ドレイン電極及びソース電極と、
前記ドレイン電極の平面形状に沿った形状を有するドレインフィンガ、及び、前記外領域にて前記第１の方向に直交する第２の方向に沿って延在し、当該ドレインフィンガに接続されるドレインバーを含むドレイン配線と、
前記ソース電極の平面形状に沿った形状を有するソースフィンガ、及び、前記外領域において前記第２の方向に沿って延在し、当該ソースフィンガに接続するソースバーを含むソース配線と、
を備え、
前記ソースバーは、前記活性領域を挟んで前記ドレインバーとは反対側に位置し、
前記ソース電極及び前記ソースフィンガのそれぞれにおいて、前記ドレインバーに対向する第１の辺の中央部には、当該第１の辺と前記ドレインバーとの間隔以上に当該第１の辺の両側部に対して窪む第１の凹部が設けられる、半導体装置。
【請求項2】
前記ソースバーと前記活性領域との間に位置すると共に前記第２の方向に沿って延在し、前記ゲート電極に接続されるゲート配線をさらに備え、前記ソース電極において前記ゲート配線に対向する第２の辺の中央部には、当該第２の辺と前記ゲート配線との間隔以上に当該第２の辺の両側部に対して窪む第２の凹部が設けられる、請求項１に記載の半導体装置。
【請求項3】
前記ソースフィンガは、前記第２の凹部に重なる開口を有する、請求項２に記載の半導体装置。
【請求項4】
前記第１の凹部と前記第２の凹部との前記第１の方向に沿った間隔は、前記第１の方向に沿った前記ソース電極の長さの１５０／３５０以下である、請求項２又は３に記載の半導体装置。
【請求項5】
前記活性領域において前記ドレインバーに対向する第３の辺には、前記第１の凹部に沿って窪む第３の凹部が設けられる、請求項１～４のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置に関する。
【背景技術】
【0002】
半導体装置として、例えば下記特許文献１に記載される高周波用の電界効果トランジスタ（ＦＥＴ：Field Effect Transistor）が挙げられる。下記特許文献１におけるＦＥＴは、ソースオーミック電極及びドレインオーミック電極を備える。ソースオーミック電極は、ソースフィンガを介してソース引出し電極に接続される。ドレインオーミック電極は、ドレインフィンガを介してドレイン引出し電極に接続される。また、ソースオーミック電極に比較してソースフィンガの先端が後退し、且つ、ドレインオーミック電極に比較してドレインフィンガの先端が後退している。
【先行技術文献】
【特許文献】
【0003】
【文献】特開２００１－２８４３６７号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
上記特許文献１に示されるようなＦＥＴの高周波特性を向上するためには、局所的な発熱の抑制、及び寄生容量の低減が効果的である。ここで、上記特許文献１のＦＥＴの抵抗値は、後退したソースフィンガ及びドレインフィンガによって上昇する傾向にある。この抵抗値上昇に起因して、ＦＥＴに局所的な発熱が生じやすくなってしまう。局所的な発熱を抑制するため、ソースフィンガの先端をソースオーミック電極に合わせ、ドレインフィンガの先端をドレインオーミック電極に合わせることが考えられる。この場合、例えばドレインフィンガとソース引き出し電極との寄生容量が増加してしまう。
【0005】
本発明の一側面は、局所的な発熱と寄生容量の上昇とを抑制できる半導体装置の提供を目的とする。
【課題を解決するための手段】
【0006】
本発明の一側面に係る半導体装置は、活性領域及び当該活性領域を囲む外領域と、活性領域上で第１の方向に沿って延在するゲート電極、ドレイン電極及びソース電極と、ドレイン電極の平面形状に沿った形状を有するドレインフィンガ、及び、外領域にて第１の方向に直交する第２の方向に沿って延在し、当該ドレインフィンガに接続されるドレインバーを含むドレイン配線と、ソース電極の平面形状に沿った形状を有するソースフィンガ、及び、外領域において第２の方向に沿って延在し、当該ソースフィンガに接続するソースバーを含むソース配線と、を備える。ソースバーは、活性領域を挟んでドレインバーとは反対側に位置し、ソース電極及びソースフィンガのそれぞれにおいて、ドレインバーに対向する第１の辺の中央部には、当該第１の辺とドレインバーとの間隔以上に当該第１の辺の両側部に対して窪む第１の凹部が設けられる。
【発明の効果】
【0007】
本発明の一側面によれば、局所的な発熱と寄生容量の上昇とを抑制できる半導体装置を提供できる。
【図面の簡単な説明】
【0008】
【発明を実施するための形態】
【0009】
本発明の実施形態に係る半導体装置の具体例を、以下に図面を参照しつつ説明する。なお、本発明はこれらの例示に限定されるものではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味及び範囲内でのすべての変更が含まれることが意図される。以下の説明では、図面の説明において同一の要素には同一の符号を付し、重複する説明を省略する。
【0010】
図１は、本実施形態に係る半導体装置の一例を示す概略平面図である。図１に示される半導体装置であるトランジスタ１は、互いに並列接続される複数のトランジスタを有するマルチフィンガートランジスタであり、例えばパワーデバイスとして利用される。トランジスタ１は、活性領域２に設けられており、複数のゲート電極３、複数のドレイン電極４及び複数のソース電極５を有する。活性領域２は、平面視にて不活性領域（外領域）６に囲まれる半導体領域である。活性領域２及び不活性領域６のそれぞれは、後述する基板１０１上に設けられる。
【0011】
複数のゲート電極３は、活性領域２上で一方向に沿って延在する導電体である。以下では、ゲート電極３が延在する方向を第１の方向Ｄ１とし、平面視にて第１の方向Ｄ１に直交する方向を第２の方向Ｄ２とする。各ゲート電極３の一部は、活性領域２上だけでなく不活性領域６上にも延在する。当該一部同士は、ゲート配線７を介して互いに接続される。ゲート配線７は、第２の方向Ｄ２に沿って延在するゲートバー１１と、ゲートバー１１に接続されるゲートパッド１２とを有する。ゲートバー１１は、不活性領域６上に位置している。ゲートパッド１２は、ゲートバー１１を介してゲート電極３の反対側に位置する。ゲート電極３とゲート配線７とは、同時に形成される。
【0012】
複数のドレイン電極４は、ゲート電極３と同様に、活性領域２上で第１の方向Ｄ１に沿って延在する導電体である。第１の方向Ｄ１に沿ったドレイン電極４の長さｄ１は、例えば３５０μｍである。この長さｄ１は、第１の方向Ｄ１に沿った活性領域２の長さと略同一である。また、第２の方向Ｄ２に沿ったドレイン電極４の長さｄ２は、例えば２０μｍ以上４０μｍ以下である。なお、第２の方向Ｄ２においてドレイン電極４を挟む２つのゲート電極３の間隔は、例えば２５μｍ以上４５μｍ以下である。ドレイン電極４を構成する材料等の説明は、後述する。
【0013】
各ドレイン電極４上にはドレイン配線８が位置している。ドレイン配線８は、ドレイン電極４に接続される導電体であり、ドレイン電極４の平面形状に沿った形状を有するドレインフィンガ２１と、ドレインフィンガ２１に接続されるドレインバー２２とを有する。ドレインフィンガ２１の一部は、活性領域２上だけでなく不活性領域６上にも延在する。このため、ドレインフィンガ２１は、活性領域２上に位置すると共にドレイン電極４の平面形状に沿った形状を有する領域と、不活性領域６上に位置する領域とを含む。ドレインフィンガ２１は、ドレイン電極４を覆う第２のＳｉＮ膜１１２の開口１１２ｂと、絶縁膜１１３の開口１１３ａとを介して、ドレイン電極４に接続される（後述する図２を参照）。ドレインバー２２は、ドレインフィンガ２１同士を接続するための導電体であり、不活性領域６上にて第２の方向Ｄ２に沿って延在する。ドレインバー２２は、ドレインフィンガ２１において不活性領域６上に位置する領域に接続される。ドレインフィンガ２１とドレインバー２２とは、同時に形成される。
【0014】
複数のソース電極５は、ゲート電極３及びドレイン電極４と同様に、活性領域２上で第１の方向に沿って延在する導電体である。第１の方向Ｄ１に沿ったソース電極５の長さｄ３は、例えば３５０μｍである。また、第２の方向Ｄ２に沿ったソース電極５の長さｄ４は、例えば２５μｍ以上８０μｍ以下である。第２の方向Ｄ２の方向においてゲート電極３、ソース電極５、ゲート電極３、ドレイン電極４の順になるように、活性領域２上に設けられる。ソース電極５を構成する材料等の説明は、後述する。
【0015】
各ソース電極５上にはソース配線９が位置している。ソース配線９は、ソース電極５に接続される導電体であり、ソース電極５の平面形状に沿った形状を有するソースフィンガ３１と、ソースフィンガ３１に接続されるソースバー３２と、ソースバー３２に接続されるソースパッド３３とを有する。ソースフィンガ３１の一部は、活性領域２上だけでなく不活性領域６上にも延在する。このため、ソースフィンガ３１は、活性領域２上に位置すると共にソース電極５の平面形状に沿った形状を有する領域と、不活性領域６上に位置する領域とを含む。ソースフィンガ３１は、ソース電極５を覆う第２のＳｉＮ膜１１２の開口１１２ｃと、絶縁膜１１３の開口１１３ｂとを介して、ソース電極５に接続される（後述する図２を参照）。ソースバー３２は、ソースフィンガ３１同士を接続するための導電体であり、不活性領域６上にて第２の方向Ｄ２に沿って延在する。ソースバー３２は、平面視にて活性領域２を挟んでドレインバー２２の反対側に位置する。また、ソースバー３２は、平面視にてゲートバー１１を介して活性領域２の反対側に位置する。換言すると、ゲートバー１１は、平面視にてソースバー３２と活性領域２との間に位置する。ソースバー３２は、ソースフィンガ３１において不活性領域６上に位置する領域と接続する。ソースパッド３３は、ソースバー３２を挟んでソースフィンガ３１の反対側に位置する。本実施形態ではソース配線９は複数のソースパッド３３を有しているが、これに限られない。ソースフィンガ３１と、ソースバー３２と、ソースパッド３３とは、同時に形成される。
【0016】
次に、平面視におけるソース電極５及びソースフィンガ３１の具体的な形状について説明する。まず、平面視におけるソース電極５の形状について説明する。ソース電極５は、第１の方向Ｄ１においてドレインバー２２に対向する辺５ａ（第１の辺）と、第１の方向Ｄ１においてゲートバー１１に対向する辺５ｂ（第２の辺）とを有する。辺５ａは、第２の方向Ｄ２に沿って延在しており、中央部と、当該中央部を挟む両側部とを有する。第２の方向Ｄ２における当該中央部の長さは長いほどよく、例えば辺５ｂに対する当該中央部の長さは、４０％以上９０％以下である。一実施例では、第２の方向Ｄ２に沿った当該中央部の長さＷ１は、例えば１５μｍ以上６０μｍ以下であり、第２の方向Ｄ２に沿った各側部の長さＷ２は、例えば５μｍ以上１０μｍ以下である。辺５ａの上記中央部には、辺５ａの両側部に対して窪む凹部５ｃ（第１の凹部）が設けられる。よって、辺５ａの中央部は、辺５ａの両側部よりもソース電極５の中心側に位置する。第１の方向Ｄ１に沿った辺５ａの両側部とドレインバー２２との間隔Ｓ１は、例えば１５μｍ以上３０μｍ以下である。一方、第１の方向Ｄ１に沿った凹部５ｃの深さｄ５は、間隔Ｓ１以上であり、例えば１５μｍ以上１００μｍ以下である。
【0017】
辺５ｂは、辺５ａと同様に第２の方向Ｄ２に沿って延在しており、且つ、中央部と、当該中央部を挟む両側部とを有する。第２の方向Ｄ２における当該中央部の長さは長いほどよい。一実施例では、辺５ｂの中央部の長さは、辺５ａの中央部の長さＷ１と同一である。辺５ｂの中央部には、辺５ｂの両側部に対して窪む凹部５ｄ（第２の凹部）が設けられる。ここで、第１の方向Ｄ１に沿った辺５ｂの両側部とゲートバー１１との間隔Ｓ２は、例えば１５μｍ以上３０μｍ以下である。一方、第１の方向Ｄ１に沿った凹部５ｄの深さｄ６は、間隔Ｓ２以上であり、例えば１５μｍ以上１００μｍ以下である。このため、ソース電極５は、平面視にて略Ｈ型形状を呈する。また、第１の方向Ｄ１に沿った凹部５ｃ，５ｄの間隔Ｓ３は、ソース電極５の長さｄ３の１５０／３５０以下である。
【0018】
続いて、平面視におけるソースフィンガ３１の形状について説明する。上述したように、ソース配線９のソースフィンガ３１は、ソース電極５の平面形状に沿った形状を有する領域を含む。ソースフィンガ３１は、第１の方向Ｄ１においてドレインバー２２に対向する辺３１ａ（第１の辺）を有する。辺３１ａは、辺５ａに沿って設けられており、中央部と、当該中央部を挟む両側部とを有する。第２の方向Ｄ２に沿った辺３１ａの中央部の長さは、辺５ａの中央部の長さＷ１と同程度である。辺３１ａの中央部には、辺３１ａの両側部に対して窪む凹部３１ｂ（第１の凹部）が設けられる。第１の方向Ｄ１に沿った凹部３１ｂの深さは、ソース電極５の凹部５ｃの深さｄ５と同程度である。加えて、ソースフィンガ３１は、凹部５ｄに重なる開口３１ｃを有する。開口３１ｃは、活性領域２上及び不活性領域６上に設けられる。平面視にて、第１の方向Ｄ１における開口３１ｃは、ソースバー３２から辺５ｂまで延在している。このため、ソースフィンガ３１は、平面視にて略Ｈ型形状を呈する。加えて、開口３１ｃはゲートバー１１にも重なっている。第１の方向Ｄ１に沿った凹部３１ｂと開口３１ｃとの間隔Ｓ４は、第１の方向Ｄ１に沿った凹部５ｃ，５ｄの間隔Ｓ３と略同一である。
【0019】
次に、図２を参照しながらトランジスタ１に含まれる一つの電界効果トランジスタ（ＦＥＴ）の構成を説明する。図２は、図１のＩＩ－ＩＩ線に沿った断面図である。図２に示されるように、ＦＥＴ１００は、基板１０１、半導体積層体１０２、第１のＳｉＮ膜１１１１、第２のＳｉＮ膜１１２、ゲート電極３、ドレイン電極４、ソース電極５、絶縁膜１１３、ドレインフィンガ２１、及びソースフィンガ３１を備える。半導体積層体１０２は、基板１０１から順に、バッファ層１０３、チャネル層１０４、バリア層１０５、及びキャップ層１０６を含む半導体層である。ＦＥＴ１００は、高電子移動度トランジスタ（ＨＥＭＴ）である。チャネル層１０４内であってチャネル層１０４とバリア層１０５との界面近傍には、２次元電子ガス（2 Dimensional Electron Gas；２ＤＥＧ）が生じる。これにより、チャネル層１０４内にチャネル領域が形成される。
【0020】
基板１０１は、結晶成長用の基板である。基板１０１として、例えばＳｉＣ基板、ＧａＮ基板、又はサファイア（Ａｌ２Ｏ３）基板が挙げられる。バッファ層１０３は、チャネル層１０４及びバリア層１０５を基板１０１上にエピタキシャル成長するための緩衝層である。バッファ層１０３は、窒化物半導体から構成され、例えばＡｌＮ層である。チャネル層１０４は、バッファ層１０３上にエピタキシャル成長した半導体層である。チャネル層１０４は、窒化物半導体から構成され、例えばＧａＮ層である。バリア層１０５は、チャネル層１０４上にエピタキシャル成長した半導体層である。バリア層１０５は、チャネル層１０４よりも電子親和力が大きい窒化物半導体から構成され、例えばＡｌＧａＮ層、ＩｎＡｌＮ層、あるいはＩｎＡｌＧａＮ層を含む。バリア層１０５はｎ型の導電性を示してもよい。キャップ層１０６は、バリア層１０５上にエピタキシャル成長した半導体層である。キャップ層１０６は、窒化物半導体から構成され、例えばＧａＮ層である。キャップ層１０６も不純物を含んでもよい。
【0021】
第１のＳｉＮ膜１１１は、キャップ層１０６上に設けられた絶縁性の保護膜である。第１のＳｉＮ膜１１１は、半導体積層体１０２の表面を保護するために設けられる。後述するように、第２のＳｉＮ膜１１２よりもエッチング耐性を高めるために、第１のＳｉＮ膜１１１は減圧ＣＶＤ法（Low Pressure Chemical Vapor Deposition；ＬＰＣＶＤ）、もしくはプラズマＣＶＤ法によって形成される。ＬＰＣＶＤ法は、成膜圧力を下げ、成膜温度を高くすることによって、緻密な膜を形成する方法である。
【0022】
第１のＳｉＮ膜１１１には、ゲート開口１１１ａと、ドレイン開口１１１ｂと、ソース開口１１１ｃとが形成されている。ゲート開口１１１ａは、ドレイン開口１１１ｂとソース開口１１１ｃとの間に位置する。ゲート開口１１１ａ内では、キャップ層１０６が露出している。ゲート開口１１１ａの開口幅は、例えば５０ｎｍ以上６００ｎｍ以下である。ドレイン開口１１１ｂ及びソース開口１１１ｃ内ではキャップ層１０６が除去されており、バリア層１０５が露出している。
【0023】
ゲート電極３は、半導体積層体１０２においてドレイン電極４とソース電極５との間に位置する領域上に設けられ、ゲート開口１１１ａを介してキャップ層１０６に接している。具体的には、ゲート電極３は、少なくともゲート開口１１１ａを埋め込んでいる。また、ゲート電極３の一部は、第２のＳｉＮ膜１１２上に位置する。ゲート電極３は、キャップ層１０６とショットキ接触する材料を含み、例えばニッケル（Ｎｉ）層と金（Ａｕ）層との積層構造を有する。この場合、Ｎｉ層がキャップ層１０６にショットキ接触する。なお、キャップ層１０６とショットキ接触できる材料としては、Ｎｉの他にＰｔ（白金）等が挙げられる。ゲート電極３の厚さは、例えば０．３μｍ以上１μｍ以下である。
【0024】
ドレイン電極４は、ドレイン開口１１１ｂを塞ぎ、かつ、半導体積層体１０２上に設けられる。ドレイン電極４は、ドレイン開口１１１ｂを介してバリア層１０５と接している。ソース電極５は、ソース開口１１１ｃを塞ぎ、かつ、半導体積層体１０２上に設けられる。ソース電極５は、ソース開口１１１ｃを介してバリア層１０５と接している。ドレイン電極４及びソース電極５は、オーミック電極であり、例えば互いに重なるタンタル（Ｔａ）層とアルミニウム（Ａｌ）層との合金である。ドレイン電極４及びソース電極５は、Ｔａ層、Ａｌ層、及びＡｌ層の上に位置する他のＴａ層との合金でもよい。ドレイン電極４及びソース電極５の厚さは、例えば０．３μｍ以上１μｍである。Ｔａ層の代わりにチタン（Ｔｉ）層が用いられてもよい。
【0025】
第２のＳｉＮ膜１１２は、第１のＳｉＮ膜１１１上に設けられる。第２のＳｉＮ膜１１２は、例えばプラズマＣＶＤ法によって形成される。プラズマＣＶＤ法では成膜温度が比較的低温（例えば３００℃～３５０℃）に設定される。プラズマＣＶＤ法によって形成されるＳｉＮ膜の膜質は、ＬＰＣＶＤ法によって形成されるＳｉＮ膜よりも疎である。第２のＳｉＮ膜１１２の厚さは、例えば３０ｎｍ以上２００ｎｍ以下である。
【0026】
第２のＳｉＮ膜１１２には、開口１１２ａ，１１２ｂ及び１１２ｃが形成されている。開口１１２ａは、第１のＳｉＮ膜１１１のゲート開口１１１ａ上に位置し、第１のＳｉＮ膜１１１のうちゲート開口１１１ａ及びその周辺部を露出させる。開口１１２ａの開口幅は、ゲート開口１１１ａの開口幅よりも広い。開口１１２ｂは、第２のＳｉＮ膜１１２のうちドレイン電極４を覆う部分に形成されており、ドレイン電極４の上面を露出する。開口１１２ｃは、第２のＳｉＮ膜１１２のうちソース電極５を覆う部分に形成されており、ソース電極５の上面を露出する。
【0027】
絶縁膜１１３は、ゲート電極３、ドレイン電極４及びソース電極５上に設けられた保護膜である。絶縁膜１１３は、例えばプラズマＣＶＤ法によって形成されるＳｉＮ膜である。絶縁膜１１３の厚さは、例えばゲート電極３の厚さよりも大きく、０．５μｍ以上５μｍ以下である。この場合、ゲート電極３を良好に保護できる。絶縁膜１１３には、開口１１３ａ及び１１３ｂが形成されている。開口１１３ａは、開口１１２ｂに重なって設けられ、ドレイン電極４の上面を露出する。開口１１３ａにはドレインフィンガ２１を構成する導電体が充填される。このためドレイン電極４は、開口１１２ｂ，１１３ａを介してドレインフィンガ２１に接続される。開口１１３ｂは、開口１１２ｃに重なって設けられ、ソース電極５の上面を露出する。開口１１３ｂにはソースフィンガ３１を構成する導電体が充填される。このためソース電極５は、開口１１２ｃ，１１３ｂを介してソースフィンガ３１に接続される。
【0028】
次に、図３～図９を参照しながらトランジスタ１の製造方法を説明する。図３（ａ）～（ｃ）、図４（ａ）～（ｃ）、図５～図７、図８（ａ），（ｂ）及び図９（ａ），（ｂ）は、本実施形態に係るトランジスタ１の製造方法を説明する図である。なお、図５は、ゲート電極３が形成されたときの概略平面図である。図６は、絶縁膜１１３に各開口が形成されたときの概略平面図であり、図７は、図６のＶＩＩ－ＶＩＩ線に沿った断面図である。図８（ａ），（ｂ）及び図９（ａ），（ｂ）は、トランジスタ１のうちソースフィンガ３１付近の製造方法を拡大した図である。
【0029】
まず、図３（ａ）に示されるように、バッファ層１０３、チャネル層１０４、バリア層１０５、及びキャップ層１０６を含む半導体積層体１０２を基板１０１上に形成する。例えば、バッファ層１０３として機能するＡｌＮ層、チャネル層１０４として機能するＧａＮ層、バリア層１０５として機能するＡｌＧａＮ層、及びキャップ層１０６として機能するＧａＮ層を、ＳｉＣ基板上に順にエピタキシャル成長する。例えば、有機金属気相成長法（Metal Organic Chemical Vapor Deposition；ＭＯＣＶＤ）によって、半導体積層体１０２を形成する。そして、半導体積層体１０２の一部を不活性化する。これにより、活性領域２及び不活性領域６（図１を参照）を基板１０１上に形成する。例えば半導体積層体１０２の一部にイオン注入することによって、当該一部に不活性領域６が形成される。もしくは、半導体積層体１０２において活性領域２を除く部分を除去することによって、基板１０１上に不活性領域６が形成されてもよい。この場合、活性領域２はメサ構造を有する。
【0030】
続いて、図３（ｂ）に示されるように、半導体積層体１０２の表面（キャップ層１０６の表面１０６ａ）を覆う第１のＳｉＮ膜１１１を成膜する。この工程では、例えばジクロロシランガス及びアンモニアガスを原料とするＬＰＣＶＤ法により、第１のＳｉＮ膜１１１をキャップ層１０６上に形成する。第１のＳｉＮ膜１１１の成膜温度の下限値は例えば８００℃であり、その上限値は例えば９００℃である。これは、プラズマＣＶＤ法における成膜温度よりも極めて高い温度である。但し、この温度は、半導体積層体１０２の成長温度よりも低い。
【0031】
続いて、図３（ｃ）に示されるように、第１のＳｉＮ膜１１１の一部を選択的にエッチングし、ドレイン開口１１１ｂ及びソース開口１１１ｃを形成する。例えば、レジストマスクを用いたドライエッチングにより、第１のＳｉＮ膜１１１にドレイン開口１１１ｂ及びソース開口１１１ｃを形成する。さらに、ドレイン開口１１１ｂ及びソース開口１１１ｃ内のキャップ層１０６を、塩素系ガスを反応ガスとするドライエッチングにより除去する。これにより、ドレイン開口１１１ｂ及びソース開口１１１ｃ内においてバリア層１０５が露出する。その後、ドレイン開口１１１ｂ内にドレイン電極４を形成し、ソース開口１１１ｃ内にソース電極５を形成する。この工程では、ドレイン電極４及びソース電極５のための金属（例えば、Ｔｉ層及びＡｌ層）を、例えば真空蒸着法等の物理気相成長法（Physical Vapor Deposition；ＰＶＤ）及びリフトオフにより形成する。その後、これらをオーミック電極とするため、例えば５００℃～６００℃の熱処理によって上記金属を合金化する。
【0032】
続いて、図４（ａ）に示されるように、第１のＳｉＮ膜１１１上に第２のＳｉＮ膜１１２を成膜する。第２のＳｉＮ膜１１２は、第１のＳｉＮ膜１１１、ドレイン電極４及びソース電極５を覆う。この工程では、例えばシランガス及びアンモニアガスを原料とするプラズマＣＶＤ法により、第２のＳｉＮ膜１１２を形成する。
【0033】
続いて、図４（ｂ）に示されるように、第２のＳｉＮ膜１１２に開口１１２ａを形成すると共に、第１のＳｉＮ膜１１１にゲート開口１１１ａを形成する。この工程では、例えば第２のＳｉＮ膜１１２上に形成したレジストを用いて、開口１１２ａ及びゲート開口１１１ａをプラズマエッチングによって連続形成する。第１のＳｉＮ膜１１１に対するエッチング条件は、第２のＳｉＮ膜１１２に対しても適用される。これにより、第２のＳｉＮ膜１１２に有意なサイドエッチが生ずるので、第２のＳｉＮ膜１１２に設けられる開口１１２ａの開口幅は、ゲート開口１１１ａの開口幅よりも大きくなる。プラズマエッチングは、例えば反応性イオンエッチング（ReactiveIon Etching；ＲＩＥ）である。エッチングガスとしては、例えばフッ素系ガスが用いられる。フッ素系ガスとしては、例えば、ＳＦ６，ＣＦ４，ＣＨＦ３，Ｃ３Ｆ６，及びＣ２Ｆ６からなる群から１つ以上が選択される。フッ素系ガスを用いる場合のエッチング条件としては、例えば、エッチングガスがＳＦ６、反応圧力が２．０Ｐａ、ＲＦパワーが１００Ｗにそれぞれ設定される。
【0034】
続いて、図４（ｃ）に示されるように、ゲート開口１１１ａ及び開口１１２ａに充填されるゲート電極３を形成する。ゲート電極３は、例えばＰＶＤ法及びリフトオフにより形成される。図５は、ゲート電極３が形成されたときの概略平面図である。図５に示されるように、ゲート電極３は、ゲートバー１１及びゲートパッド１２を有するゲート配線７と同時に形成される。すなわち、同一の導電体によってゲート電極３、ゲートバー１１及びゲートパッド１２が形成される。図５に示されるように、平面視にて略Ｉ型形状を呈するドレイン電極４と、略Ｈ型形状を呈するソース電極５とが、第１の方向Ｄ１に沿って延在している。
【0035】
続いて、図６及び図７に示されるように、ドレイン電極４及びソース電極５上に、開口１１３ａ，１１３ｂを有する絶縁膜１１３を形成する。この工程では、まずプラズマＣＶＤ法によって、ゲート電極３及び第２のＳｉＮ膜１１２上に絶縁膜１１３を形成する。そして種々のエッチングによって、ドレイン電極４及びソース電極５を露出するための開口１１３ａ，１１３ｂを絶縁膜１１３にそれぞれ形成する。このとき、第２のＳｉＮ膜１１２において開口１１３ａ，１１３ｂに重なる部分もエッチングする。これにより、開口１１３ａに重なる開口１１２ｂと、開口１１３ｂに重なる開口１１２ｃとを第２のＳｉＮ膜１１２に形成する。加えて、ゲートパッド１２を露出するための開口１１３ｃを絶縁膜１１３に形成する。
【0036】
ここで図８及び図９を参照しながら、ドレイン配線８及びソース配線９の形成方法を説明する。以下では、主にソース配線９の形成方法を説明する。まず、図８（ａ）に示されるように、絶縁膜１１３上にレジスト１２１を形成する。レジスト１２１は、後に形成されるドレイン配線８及びソース配線９を選択的に形成するために設けられる。レジスト１２１には、開口１２１ａが形成される。開口１２１ａは、後に形成されるソース配線９の形状に沿って形成される。このため開口１２１ａは、少なくとも開口１１２ｃ，１１３ｂに重なる。レジスト１２１には、開口１２１ａとは異なる開口が形成される。この開口は、後に形成されるドレイン配線８の形状に沿って形成される。このため図示はしないが、当該開口は、少なくとも開口１１２ｂ，１１３ａに重なる。レジスト１２１の厚さは、例えば０．５μｍ以上２μｍ以下である。
【0037】
続いて、図８（ｂ）に示されるように、シード層１３１を形成する。シード層１３１は、例えばスパッタリング等のＰＶＤ法によって形成される導電層である。シード層１３１は、レジスト１２１の表面上に加えて、第２のＳｉＮ膜１１２及び絶縁膜１１３の露出面上に形成される。このため、開口１１２ｂ，１１２ｃ，１１３ａ，１１３ｂの縁がシード層１３１によって覆われる。シード層１３１は、例えばＴｉ層とＡｕ層との積層構造を有する。Ｔｉ層は、第２のＳｉＮ膜１１２及び絶縁膜１１３の露出面等に対して良好な密着性を示す。Ａｕ層は、後に説明するメッキ工程におけるシードメタルとして機能する。シード層１３１の厚さは、例えば１００ｎｍ以上３００ｎｍ以下である。
【0038】
続いて、図９（ａ）に示されるように、シード層１３１上にレジスト１４１を形成する。レジスト１４１は、シード層１３１を用いたメッキを選択的に実施するために形成される。レジスト１４１には、開口１４１ａが形成される。開口１４１ａは、レジスト１２１の開口１２１ａと同様に、後に形成されるソース配線９の形状に沿って形成される。開口１４１ａの開口幅は、レジスト１２１の開口１２１ａの開口幅よりも大きい。レジスト１４１には、開口１４１ａとは異なる開口が形成される。この開口は、後に形成されるドレイン配線８の形状に沿って形成され、少なくとも開口１１２ｂ，１１３ａに重なる。レジスト１４１の厚さは、例えば３μｍ以上６μｍ以下である。
【0039】
続いて、図９（ｂ）に示されるように、シード層１３１を用いたメッキを実施する。これにより、レジスト１４１から露出したシード層１３１上にメッキ層１５１が形成される。メッキ層１５１は、例えば電解メッキによって形成されるＡｕ層である。メッキ層１５１の厚さは、シード層１３１と比較して十分に厚く、例えば２μｍ以上５μｍ以下である。一実施例では、メッキ液の温度を６０℃以上８５℃以下とし、メッキ液の流量を１２リットル／分以上２５リットル／分とし、メッキ時の電流密度を０．１Ａ／ｄｍ２以上０．２Ａ／ｄｍ２以下とした条件にて、上記電解メッキが実施される。メッキ液は、例えばシアン系溶液である。
【0040】
メッキ層１５１を形成後、レジスト１４１を除去する。レジスト１４１を除去した後、メッキ層１５１から露出するシード層１３１を除去する。例えば、シード層１３１が設けられる表面全体をエッチングする。上述したようにメッキ層１５１はシード層１３１と比較して十分に厚い。このため上記エッチングを実施したとしても、レジスト１４１から露出したシード層１３１のみを除去できる。そして、レジスト１２１を除去する。これにより、ソース配線９が形成される。また、ソース配線９の形成と同時にドレイン配線８も形成される。以上の工程を経て、図１に示されるトランジスタ１が形成される。
【0041】
以上に説明した本実施形態に係るトランジスタ１によって得られる作用効果について、図１０を参照しながら説明する。図１０は、従来のトランジスタを示す概略平面図である。図１０に示されるように、従来のトランジスタ２００のソース配線２０９は、平面視にて略Ｉ型形状を呈するソースフィンガ２３１と、ソースフィンガ２３１に接続されるソースバー２３２とを有する。すなわち、従来のソースフィンガ２３１には、凹部が設けられない。図示はしないが、ソースフィンガ２３１は、ソース電極の平面形状に沿った形状を有している。ここで、一般に、マルチフィンガートランジスタにおいては、隣り合うゲート電極同士の間隔（Ｌｇｇ）が、少なくとも１００μｍ以上に設定される。加えて、Ｌｇｇが長いほど、局所的な発熱が抑制される傾向にある。一方、Ｌｇｇを長くするほど、平面視にてドレインバー２２に対向するソースフィンガ２３１の辺２３１ａは、長くなる。この場合、辺２３１ａとドレインバー２２との寄生容量Ｃが大きくなる。例えば辺２３１ａの長さが２倍になると、寄生容量Ｃは約３０％増加する。したがって、Ｌｇｇを長くするほど、局所的な発熱は抑制される一方で、寄生容量Ｃが増加する傾向にある。
【0042】
これに対して、本実施形態に係るトランジスタ１は、ドレイン電極４の平面形状に沿った形状を有するドレインフィンガ２１と、ソース電極５の平面形状に沿った形状を有するソースフィンガ３１とを備える。このため、例えば上記特許文献１等と比較して、ドレインフィンガ２１及びソースフィンガ３１に起因したトランジスタ１の抵抗値上昇を抑制できる。よって、トランジスタ１における局所的な発熱を抑制できる。加えて、ソースフィンガ３１はドレインバー２２に対向する辺３１ａを有し、且つ、辺３１ａの中央部には辺３１ａの両側部に対して辺３１ａとドレインバー２２との間隔以上に窪む３１ｂが設けられる。これにより、辺３１ａの中心部とドレインバー２２との寄生容量は、辺３１ａの側部とドレインバー２２との寄生容量に比べて顕著に小さくなる。このため、Ｌｇｇを長くしたとしても、ソースフィンガ３１とドレインバー２２との寄生容量の上昇を抑制できる。したがって本実施形態に係るトランジスタ１によれば、局所的な発熱と寄生容量の上昇とを抑制できる。
【0043】
さらには、ソース電極５はドレインバー２２に対向する辺５ａを有し、且つ、辺５ａの中央部には辺５ａの両側部に対して辺５ａとドレインバー２２との間隔Ｓ１以上に窪む５ｃが設けられる。これにより、辺５ａの中心部とドレインバー２２との寄生容量もまた、辺５ａの側部とドレインバー２２との寄生容量に比べて顕著に小さくなる。このため、Ｌｇｇを長くしたとしても、ソースフィンガ３１とドレインバー２２との寄生容量の上昇だけでなく、ソース電極５とドレインバー２２との寄生容量の上昇も抑制できる。
【0044】
また本実施形態のように、ドレイン配線８及びソース配線９の主部であるメッキ層１５１は、メッキ液の温度を６０℃以上８５℃以下とし、メッキ液の流量を１２リットル／分以上２５リットル／分とし、メッキ時の電流密度を０．１Ａ／ｄｍ２以上０．２Ａ／ｄｍ２以下とした条件にて形成されてもよい。本実施形態では、レジスト１２１，１４１に影響しない範囲でメッキ液の温度を一般よりも上昇している。加えて、メッキ液の流量を一般よりも増加させ、且つ、電流密度を一般よりも低下させている。このため本実施形態では、微細パターンに対してもメッキ層１５１を良好に形成できる。
【0045】
本実施形態のトランジスタ１は、ソースバー３２と活性領域２との間に位置すると共に第２の方向Ｄ２に沿って延在し、ゲート電極３に接続されるゲート配線７を備え、ソース電極５においてゲート配線７に対向する辺５ｂの中央部には、辺５ｂとゲート配線７との間隔Ｓ２以上に辺５ｂの両側部に対して窪む凹部５ｄが設けられてもよい。この場合、辺５ｂの中心部とゲート配線７との寄生容量もまた、辺５ｂの側部とゲート配線７との寄生容量に比べて顕著に小さくなる。このため、Ｌｇｇを長くしたとしても、ソースフィンガ３１とドレインバー２２との寄生容量の上昇だけでなく、ソース電極５とゲート配線７との寄生容量の上昇も抑制できる。
【0046】
本実施形態のように、ソースフィンガ３１は、凹部５ｄに重なる開口３１ｃを有してもよい。この場合、ソースフィンガ３１とゲート配線７との寄生容量を低減できる。
【0047】
本実施形態では、凹部５ｃと凹部５ｄとの第１の方向Ｄ１に沿った間隔Ｓ３は、第１の方向Ｄ１に沿ったソース電極５の長さｄ３の１５０／３５０以下であってもよい。この場合、ソース電極５とドレインバー２２との寄生容量、及び、ソース電極５とゲート配線７との寄生容量の合計値を良好に抑制できる。
【0048】
次に、図１１を用いながら上記実施形態の変形例を説明する。図１１は、変形例に係るトランジスタの概略平面図である。図１１に示されるトランジスタ１Ａは、実施形態のトランジスタ１と異なる形状の活性領域２Ａを有している。活性領域２Ａはメサ構造を有しており、活性領域２Ａの一部には、凹部４１，５１が設けられる。具体的には、活性領域２Ａにおいてドレインバー２２に対向する辺２ａ（第３の辺）には、凹部５ｃに沿って窪む凹部４１（第３の凹部）が設けられる。このため、凹部５ｃの少なくとも一部は、不活性領域６に重なる。また、活性領域２Ａにおいてゲートバー１１に対向する辺２ｂには、凹部５ｄに沿って窪む凹部５１が設けられる。このため、凹部５ｄの少なくとも一部もまた、不活性領域６に重なる。このような変形例であっても、上記実施形態と同様の作用効果が奏される。加えて、トランジスタ１Ａの寄生容量をより良好に低減できる。
【0049】
本発明による半導体装置は、上述した実施形態及び変形例に限られるものではなく、他に様々な変形が可能である。例えば、上記実施形態及び上記変形例では、ソース電極とソースフィンガとの両方に凹部が設けられたが、これに限られない。また、ドレイン電極においてゲートバーに対向する辺の中央部には、凹部が設けられてもよい。もしくは、ソース電極においてゲートバーに対向する辺の中央部には、凹部が設けられてもよい。これらの場合、トランジスタの寄生容量の上昇をさらに抑制できる。
【符号の説明】
【0050】
１，１Ａ…トランジスタ、２，２Ａ…活性領域、２ａ…辺（第３の辺）、３…ゲート電極、４…ドレイン電極、５…ソース電極、５ａ…辺（第１の辺）、５ｂ…辺（第２の辺）、５ｃ…凹部（第１の凹部）、５ｄ…凹部（第２の凹部）、６…不活性領域、７…ゲート配線、８…ドレイン配線、９…ソース配線、１１…ゲートバー、１２…ゲートパッド、２１…ドレインフィンガ、２２…ドレインバー、３１…ソースフィンガ、３１ａ…辺（第１の辺）、３１ｂ…凹部（第１の凹部）、３１ｃ…開口、３２…ソースバー、３３…ソースパッド、４１，５１…凹部、１０２…半導体積層体、１１１…第１のＳｉＮ膜、１１２…第２のＳｉＮ膜、１１３…絶縁膜、１１３ａ，１１３ｂ…開口、１２１，１４１…レジスト、１３１…シード層、１５１…メッキ層。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】