特許 7156369 キャパシタ集合体

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2022-10-11

(45)【発行日】2022-10-19

(54)【発明の名称】キャパシタ集合体

(51)【国際特許分類】

   H01G 4/33 20060101AFI20221012BHJP

   H01G 4/30 20060101ALI20221012BHJP

【ＦＩ】

H01G4/33 102

H01G4/30 541

【請求項の数】 6

(21)【出願番号】P 2020516202

(86)(22)【出願日】2019-04-10

(86)【国際出願番号】 JP2019015622

(87)【国際公開番号】W WO2019208221

(87)【国際公開日】2019-10-31

【審査請求日】2020-09-25

(31)【優先権主張番号】P 2018087212

(32)【優先日】2018-04-27

(33)【優先権主張国・地域又は機関】JP

(73)【特許権者】

【識別番号】000006231

【氏名又は名称】株式会社村田製作所

(74)【代理人】

【識別番号】110001195

【氏名又は名称】弁理士法人深見特許事務所

(72)【発明者】

【氏名】原田 真臣

(72)【発明者】

【氏名】竹内 雅樹

(72)【発明者】

【氏名】香川 武史

(72)【発明者】

【氏名】松原 弘

【審査官】田中 晃洋

(56)【参考文献】

【文献】特開２００５－１７０５１１（ＪＰ，Ａ）

【文献】国際公開第２０１８／００３４４５（ＷＯ，Ａ１）

【文献】特開平１１－０７９２３６（ＪＰ，Ａ）

【文献】特開２０１５－１３３３９２（ＪＰ，Ａ）

【文献】特開２０１２－０１５３２６（ＪＰ，Ａ）

【文献】実開平０５－０３６８２８（ＪＰ，Ｕ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｇ ４／３３

Ｈ０１Ｇ ４／３０

(57)【特許請求の範囲】

【請求項1】

複数のキャパシタと、
前記複数のキャパシタを保持する保持体とを備え、
前記複数のキャパシタの各々は、
一方の主面を有する半導体基板と、
前記半導体基板の一方の主面側に位置する第１電極層と、
前記第１電極層に積層された誘電体層と、
前記誘電体層に積層された第２電極層と、
前記第１電極層および前記第２電極層の各々に対応して接続された外部電極とを含み、
前記複数のキャパシタは、
第１キャパシタと、
前記第１キャパシタとは、前記第１電極層、前記第２電極層および前記外部電極の少なくとも１つにおいて異なる形状を有し、前記半導体基板が別々に切り出されている、第２キャパシタとを含み、
前記第１キャパシタおよび前記第２キャパシタの各々においては、外部電極側から見て、前記第１電極層、前記第２電極層および前記外部電極の少なくとも１つが、最大面積を占める矩形形状を有する第１領域と、前記第１領域から突出した少なくとも１つの第２領域とを有し、
前記第１キャパシタと前記第２キャパシタとは、前記第２領域の形状が互いに異なる、キャパシタ集合体。

【請求項2】

前記第１キャパシタと前記第２キャパシタとは、前記第１電極層の形状が互いに異なる、請求項１に記載のキャパシタ集合体。

【請求項3】

前記第１キャパシタと前記第２キャパシタとは、前記第２電極層の形状が互いに異なる、請求項１または請求項２に記載のキャパシタ集合体。

【請求項4】

前記第１キャパシタと前記第２キャパシタとは、前記外部電極の形状が互いに異なる、請求項１から請求項３のいずれか１項に記載のキャパシタ集合体。

【請求項5】

前記第１キャパシタと前記第２キャパシタとは、外部電極側から見て、前記第１電極層、前記第２電極層および前記外部電極の少なくとも１つにおいて、互いに異なる面積を有する、請求項１から請求項４のいずれか１項に記載のキャパシタ集合体。

【請求項6】

前記第１キャパシタと前記第２キャパシタとは、前記誘電体層の厚さが互いに異なっており、
前記第１キャパシタおよび前記第２キャパシタのうち厚い前記誘電体層を含むキャパシタは、薄い前記誘電体層を含むキャパシタと比較して、外部電極側から見たときの前記第２電極層の面積が大きい、請求項５に記載のキャパシタ集合体。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、キャパシタ集合体に関する。

【背景技術】

【0002】

複数キャパシタ収納体が備えるキャパシタの構成を開示した先行文献として、特開２０１１－４４６１３号公報(特許文献１)がある。特許文献１に記載された電子部品であるキャパシタは、基板上に形成された回路素子と、回路素子と接続する電極層と、電極層を覆う保護層と、保護層を貫通するビア導体を介して電極層と接続され、かつ、保護層の上部に設けられた端子電極とを備え、端子電極の一方端は保護層の側壁面上に位置している。

【先行技術文献】

【特許文献】

【0003】

【文献】特開２０１１－４４６１３号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

ウェハ状態の半導体基板に成膜されることにより、複数のキャパシタが製造される。成膜時の膜厚のばらつきにより、ウェハ状態の半導体基板の面内において応力分布が発生することがある。具体的には、電極層の膜厚が厚い部分ほど成膜時の収縮量が大きく、高い応力が発生する。電極層に高い応力が作用している場合、クラックまたは剥離が生じることがある。電極層にクラックまたは剥離が生じたキャパシタは、不良品となるため、ウェハ状態の半導体基板から製造できるキャパシタの歩留まりが低くなる。その結果、キャパシタの低コスト化が阻害されるという問題があった。

【0005】

本発明は、上記問題点に鑑みてなされたものであって、キャパシタを低コスト化できる、キャパシタ集合体を提供することを目的とする。

【課題を解決するための手段】

【0006】

本発明に基づくキャパシタ集合体は、複数のキャパシタと、複数のキャパシタを保持する保持体とを備える。複数のキャパシタの各々は、半導体基板と、第１電極層と、誘電体層と、第２電極層と、外部電極とを含む。半導体基板は、一方の主面を有している。第１電極層は、半導体基板の一方の主面側に位置している。誘電体層は、第１電極層に積層されている。第２電極層は、誘電体層に積層されている。外部電極は、第１電極層および第２電極層の各々に対応して接続されている。複数のキャパシタは、第１キャパシタと、第２キャパシタとを含んでいる。第２キャパシタは、第１キャパシタとは、第１電極層、第２電極層および外部電極の少なくとも１つにおいて異なる形状を有している。

【発明の効果】

【0007】

本発明によれば、キャパシタを低コスト化することができる。

【図面の簡単な説明】

【0008】

【図1】本発明の実施形態１に係るキャパシタ集合体が備える複数のキャパシタのうちの一例のキャパシタを外部電極側から見た平面図である。

【図2】図１のキャパシタをＩＩ－ＩＩ線矢印方向から見た断面図である。

【図3】図１のキャパシタの製造方法において、半導体基板の一方の主面上に絶縁層を設けた状態を示す断面図である。

【図4】図１のキャパシタの製造方法において、絶縁層上に第１電極層を設けた状態を示す断面図である。

【図5】図１のキャパシタの製造方法において、第１電極層上に誘電体層を設けた状態を示す断面図である。

【図6】図１のキャパシタの製造方法において、誘電体層上に第２電極層を設けた状態を示す断面図である。

【図7】図１のキャパシタの製造方法において、保護層を設けた状態を示す断面図である。

【図8】本発明の実施形態１に係るキャパシタ集合体が備える複数のキャパシタのうちの第１キャパシタを外部電極側から見た平面図である。

【図9】ウェハ状態の半導体基板に成膜した際の、ウェハ状態の半導体基板の面内における応力分布の一例を示す図である。

【図10】本発明の実施形態１に係るキャパシタ集合体の構成を示す斜視図である。

【図11】本実施形態に係るキャパシタ集合体の他の一例として、保持体がダイシングテープであるキャパシタ集合体を示す平面図である。

【図12】本実施形態に係るキャパシタ集合体のさらに他の一例として、保持体がチップトレイであるキャパシタ集合体を示す斜視図である。

【図13】本発明の実施形態１の第１変形例に係るキャパシタ集合体が備えるキャパシタを外部電極側から見た平面図である。

【図14】本発明の実施形態１の第２変形例に係るキャパシタ集合体が備えるキャパシタを外部電極側から見た平面図である。

【図15】本発明の実施形態２に係るキャパシタ集合体が備えるキャパシタを外部電極側から見た平面図である。

【図16】本発明の実施形態２の第１変形例に係るキャパシタ集合体が備えるキャパシタを外部電極側から見た平面図である。

【図17】本発明の実施形態２の第２変形例に係るキャパシタ集合体が備えるキャパシタを外部電極側から見た平面図である。

【図18】本発明の実施形態３に係るキャパシタ集合体が備えるキャパシタを外部電極側から見た平面図である。

【発明を実施するための形態】

【0009】

以下、本発明の各実施形態に係るキャパシタ集合体について図面を参照して説明する。以下の実施形態の説明においては、図中の同一または相当部分には同一符号を付して、その説明は繰り返さない。

【0010】

(実施形態１)
図１は、本発明の実施形態１に係るキャパシタ集合体が備える複数のキャパシタのうちの一例のキャパシタを外部電極側から見た平面図である。図２は、図１のキャパシタをＩＩ－ＩＩ線矢印方向から見た断面図である。

【0011】

図１および図２に示すように、本発明の実施形態１に係るキャパシタ集合体が備える複数のキャパシタ１００の各々は、半導体基板１１０と、第１電極層１２０と、誘電体層１３０と、第２電極層１４０と、外部電極１６０とを含んでいる。なお、第１電極層１２０、第２電極層１４０および外部電極１６０の各々の構造および形状は、図１および図２に示した構造および形状に限られない。

【0012】

半導体基板１１０は、一方の主面１１１を有している。図１に示すように、半導体基板１１０は、外部電極１６０側から見て、２つの外部電極１６０が並んでいる方向に長辺を有する矩形形状の外形を有している。上記矩形形状は、たとえば、２００μｍ以上６００μｍ以下の長辺と、１００μｍ以上３００μｍ以下の短辺とを有している。本実施形態において、半導体基板１１０は、シリコンなどの半導体材料で構成されている。なお、半導体基板１１０に代えて、ガラス若しくはアルミナなどの絶縁性材料で構成される絶縁性基板が用いられていてもよい。

【0013】

本実施形態においては、図２に示すように、複数のキャパシタ１００の各々が、さらに絶縁層１１５を含んでいる。絶縁層１１５は、半導体基板１１０の一方の主面１１１の全面に亘って積層されている。絶縁層１１５は、それぞれ異なる材料から構成された複数の層を有していてもよい。

【0014】

絶縁層１１５の厚さは、半導体基板１１０が絶縁層１１５によって他の構成部材と電気的に絶縁される厚さであれば、特に限定されない。絶縁層の厚さは、０．５μｍ以上３μｍ以下であることが好ましい。絶縁層１１５の材料は特に限定されないが、酸化シリコン、窒化シリコン、または、酸化アルミニウムなどで構成されていることが好ましい。

【0015】

なお、半導体基板１１０に代えて絶縁性基板が用いられる場合、キャパシタ１００は、絶縁層１１５を含んでいなくてもよい。キャパシタ１００が絶縁層１１５を含んでいない場合、キャパシタ１００が絶縁層１１５を含んでいときに絶縁層１１５に積層される部材は、絶縁性基板に直接積層される。

【0016】

第１電極層１２０は、半導体基板１１０の一方の主面１１１側に位置している。本実施形態においては、半導体基板１１０に積層された絶縁層１１５の一部に第１電極層１２０が積層されている。図１に示すように、キャパシタ１００を外部電極側から見て、第１電極層１２０の周縁は、半導体基板１１０の周縁の内側に沿うように位置している。第１電極層１２０は、それぞれ異なる材料から構成された複数の層を有していてもよい。

【0017】

第１電極層１２０の厚さは、特に限定されないが、０．３μｍ以上１０μｍ以下が好ましく、０．５μｍ以上５μｍ以下であることがより好ましい。第１電極層１２０の厚さが比較的厚いものであれば、キャパシタ１００の直列抵抗を低減することができる。

【0018】

第１電極層１２０の材料は、導電性材料であれば特に限定されないが、第１電極層１２０は、銅、銀、金、アルミニウム、ニッケル、クロムもしくはチタンなどの金属、または、これらの少なくとも一種の金属を含む合金で構成されることが好ましい。

【0019】

誘電体層１３０は、第１電極層１２０に積層されている。図２に示すように、誘電体層１３０は、絶縁層１１５において第１電極層１２０が積層されていない部分にも延在するように積層されている。

【0020】

誘電体層１３０の厚さは、複数のキャパシタ１００に要求される静電容量に従って調節され、特に限定されないが、０．０２μｍ以上２μｍ以下であることが好ましい。

【0021】

誘電体層１３０の材料は特に限定されないが、誘電体層１３０は、酸化シリコン、窒化シリコン、酸化アルミニウム、酸化ハフニウム、酸化タンタル若しくは酸化ジルコニウムなどの酸化物、または、窒化物などの、誘電性および絶縁性を有する材料で構成されることが好ましい。

【0022】

図２に示すように、第２電極層１４０は、誘電体層１３０を間に挟んで第１電極層１２０と対向するように、誘電体層１３０の一部に積層されている。なお、図１には、キャパシタ１００を外部電極１６０側から見たときの第２電極層１４０の形状が十字型であることが示されているが、本実施形態における第２電極層１４０の形状はこれに限られない。本実施形態における第２電極層１４０の形状の詳細については後述する。

【0023】

第２電極層１４０の厚さは特に限定されないが、０．３μｍ以上１０μｍ以下が好ましく、０．５μｍ以上５μｍ以下がより好ましい。第２電極層１４０の厚さが比較的厚いものであれば、キャパシタ１００の直列抵抗を低減することができる。

【0024】

第２電極層１４０の材料は、導電性材料であれば特に限定されないが、第２電極層１４０は、銅、銀、金、アルミニウム、ニッケル、クロム若しくはチタンなどの金属、または、これらの少なくとも一種の金属を含む合金で構成されることが好ましい。

【0025】

本実施形態においては、複数のキャパシタ１００の各々が保護層１５０をさらに備えている。図１に示すように、キャパシタ１００を外部電極１６０側から見て、保護層１５０の周縁は、半導体基板１１０の周縁と第１電極層１２０の周縁との間において、各々の周縁に沿うように位置している。また、図２に示すように、保護層１５０は、誘電体層１３０の半導体基板側とは反対側の一部、および、第２電極層１４０の一部に積層されている。

【0026】

保護層１５０の厚さは特に限定されないが、１μｍ以上２０μｍ以下が好ましい。保護層１５０の材料は特に限定されないが、保護層１５０は、ポリイミドなどの樹脂材料、または、酸化シリコンなどの絶縁性材料で構成されることが好ましい。

【0027】

外部電極１６０は、第１電極層１２０および第２電極層１４０の各々に対応して接続されている。図２に示すように、第１電極層１２０に接続された外部電極１６０は、第１電極層１２０において誘電体層１３０が積層されていない部分に積層されている。第２電極層１４０に接続された外部電極１６０は、第２電極層１４０において保護層１５０が積層されていない部分に積層されている。なお、第２電極層１４０と、第２電極層１４０に積層された外部電極１６０との間には、第２電極層１４０の材料とは異なる材料で構成されたほかの電極層が位置していてもよい。

【0028】

また、外部電極１６０は保護層１５０の一部にも積層されている。図１に示すように、キャパシタ１００を外部電極側から見て、第１電極層１２０に積層された外部電極１６０は、保護層１５０の一部に積層された外部電極１６０に取り囲まれており、第２電極層１４０に積層された外部電極１６０は、保護層１５０の一部に積層された外部電極１６０に取り囲まれている。

【0029】

外部電極１６０の厚さは特に限定されないが、１μｍ以上１０μｍ以下が好ましい。外部電極１６０の材料は、導電性材料であれば特に限定されないが、外部電極１６０は、銅若しくはアルミニウムなどの金属、または、これらの少なくとも一種の金属を含む合金で構成されることが好ましい。外部電極１６０を構成する材料は、第１電極層１２０および第２電極層１４０よりも電気抵抗率の低い材料であることが好ましい。また、キャパシタ１００がはんだ付けで実装され得るという観点から、外部電極１６０は、半導体基板側とは反対側の面の少なくとも一部が金またはスズで構成されていることが好ましい。

【0030】

以下、図１および図２に示すキャパシタ１００の製造方法について説明する。
図３は、図１のキャパシタの製造方法において、半導体基板の一方の主面上に絶縁層を設けた状態を示す断面図である。図３に示すように、ＣＶＤ(chemical vapor deposition)法またはＰＶＤ(physical vapor deposition)法などによって半導体基板１１０の一方の主面１１１に絶縁層１１５を設ける。

【0031】

図４は、図１のキャパシタの製造方法において、絶縁層上に第１電極層を設けた状態を示す断面図である。図４に示すように、エッチング法などにより絶縁層１１５の半導体基板側とは反対側に第１電極層１２０を設ける。すなわち、半導体基板１１０の一方の主面側に、第１電極層１２０を設ける。

【0032】

図５は、図１のキャパシタの製造方法において、第１電極層上に誘電体層を設けた状態を示す断面図である。図５に示すように、ＣＶＤ法またはＰＶＤ法などにより、第１電極層１２０の半導体基板側とは反対側の全面、第１電極層１２０の周縁部、および、絶縁層１１５の半導体基板側とは反対側において第１電極層１２０が設けられていない面に、誘電体層１３０を設けた後、誘電体層１３０の一部をエッチングすることにより、誘電体層１３０に貫通孔１３１を形成する。

【0033】

図６は、図１のキャパシタの製造方法において、誘電体層上に第２電極層を設けた状態を示す断面図である。図６に示すように、エッチング法などにより、誘電体層１３０の半導体基板側とは反対側の一部に第２電極層１４０を設ける。

【0034】

図７は、図１のキャパシタの製造方法において、保護層を設けた状態を示す断面図である。図７に示すように、半導体基板１１０の一方の主面１１１側を覆うように設けた保護層１５０を、フォトリソグラフィ法により、第１電極層１２０の一部および第２電極層１４０の各々が露出するようにパターニングする。

【0035】

次に、スパッタリング法、めっき法またはエッチング法などにより、第１電極層１２０および第２電極層１４０の各々に対応して接続されるように、外部電極を設ける。上記の工程により、図１および図２に示すようなキャパシタ１００が製造される。

【0036】

以下、本発明の実施形態１に係るキャパシタ集合体が備える複数のキャパシタに含まれる、第１キャパシタおよび第２キャパシタについて説明する。なお、以下の図８の説明では、説明を簡易にするため、後述する第２領域を２つ有するキャパシタ１００に代えて、第２領域を１つ有するキャパシタについて説明する。

【0037】

図８は、本発明の実施形態１に係るキャパシタ集合体が備える複数のキャパシタのうちの第１キャパシタを外部電極側から見た平面図である。図８においては、第１電極層１２０および第２電極層１４０の各々の形状のみ図示している。

【0038】

図８に示すように、本実施形態に係る第１キャパシタにおいては、外部電極１６０側から見て、第２電極層１４０は、最大面積を占める矩形形状を有する第１領域１９１と、第１領域１９１から突出した１つの第２領域１９２とを有している。第１領域１９１は、２つの長辺および２つの短辺を有している。

【0039】

第２領域１９２は、第１領域１９１の２つの長辺のうちの一辺の一部から突出するように設けられている。なお、第２領域は、第１領域１９１の上記長辺のいずれの位置から突出していてもよい。または、第２領域１９２は、第１領域１９１の２つの短辺のうちの一辺の一部から、突出するように設けられていてもよい。本実施形態においては、第２領域１９２は矩形形状を有しているが、これに限定されない。第２領域１９２は、三角形状または扇形状などであってもよい。

【0040】

第２領域１９２の矩形形状においては、第２領域１９２が第１領域から突出する方向と平行な辺の長さがＸ、この辺に垂直な他方の辺の長さがＹである。

【0041】

本発明の実施形態１に係るキャパシタ集合体が備える複数のキャパシタのうちの第２キャパシタは、第１キャパシタとは、上記の長さＸおよび長さＹの少なくとも一方が異なり、他の構成は同一である。すなわち、第１キャパシタと第２キャパシタとは、第２領域１９２の形状が互いに異なる。

【0042】

本実施形態においては、第２キャパシタは、第１キャパシタとは、第２電極層１４０において異なる形状を有している。また、本実施形態において、第１キャパシタと第２キャパシタとは、外部電極１６０側から見て、第２電極層１４０において、互いに異なる面積を有している。

【0043】

ここで、本発明の実施形態１に係るキャパシタ集合体が備える複数のキャパシタが、第１キャパシタおよび第２キャパシタを含む理由について説明する。

【0044】

複数のキャパシタは、ウェハ状態の半導体基板に成膜されることにより製造される。図９は、ウェハ状態の半導体基板に成膜した際のウェハ状態の半導体基板の面内における応力分布の一例を示す図である。

【0045】

図９に示すように、ウェハ状態の半導体基板２１０は、略円形状の外形を有している。ウェハ状態の半導体基板２１０上に、キャパシタ１００を構成する各層が成膜される。成膜時の膜厚のばらつきにより、ウェハ状態の半導体基板２１０の面内において応力分布が発生することがある。特に、熱膨張率の大きい、第１電極層１２０、第２電極層１４０および外部電極１６０の少なくとも１つの膜厚がばらついた際には、ウェハ状態の半導体基板２１０の面内において応力分布が発生する。

【0046】

たとえば、第２電極層１４０の膜厚が、ウェハ状態の半導体基板２１０の外周部に位置する領域Ａにおいて比較的薄く、ウェハ状態の半導体基板２１０の中央部に位置する領域Ｂにおいて比較的厚くなった場合、ウェハ状態の半導体基板２１０の面内における応力は、径方向Ｒ外側に行くにしたがって低くなる。

【0047】

また、第２電極層１４０の膜厚が、ウェハ状態の半導体基板２１０の外周部に位置する領域Ａにおいて比較的厚く、ウェハ状態の半導体基板２１０の中央部に位置する領域Ｂにおいて比較的薄くなった場合には、ウェハ状態の半導体基板２１０の面内における応力は、径方向Ｒ外側に行くにしたがって高くなる。

【0048】

なお、図９に示したウェハ状態の半導体基板２１０においては、領域Ａは円環状の外形を有しており、領域Ｂは円形状の外形を有している。また、ウェハ状態の半導体基板２１０上においては、領域Ａおよび領域Ｂの各々がウェハ状態の半導体基板２１０と同心円状に位置している。なお、領域Ａおよび領域Ｂの各々は、必ずしもウェハ状態の半導体基板２１０と同心円状に位置するとは限らない。

【0049】

このように応力分布が発生した状態のウェハ状態の半導体基板２１０から複数のキャパシタを製造した場合、ウェハ状態の半導体基板２１０の面内の応力の高い部分から切り出されたキャパシタの電極層に高い応力が作用し、クラックまたは剥離が生じることがある。

【0050】

そこで、本実施形態においては、ウェハ状態の半導体基板２１０の面内の応力分布に対応して、第２領域１９２の形状を異ならせている。たとえば、ウェハ状態の半導体基板２１０の面内の応力の高い部分から第１キャパシタが切り出され、ウェハ状態の半導体基板２１０の面内の応力の低い部分から第２キャパシタが切り出される場合、第１キャパシタの第２領域１９２の面積が、第２キャパシタの第２領域１９２の面積より小さくなるように、第１キャパシタの第２領域１９２の形状と第２キャパシタの第２領域１９２の形状とを互いに異ならせる。

【0051】

これにより、ウェハ状態の半導体基板２１０の面内の応力の高い部分から切り出された第１キャパシタの電極層に作用する応力を緩和することができるため、第１キャパシタにおいてクラックまたは剥離が生じることを抑制できる。

【0052】

なお、図９に例示したウェハ状態の半導体基板２１０の面内の応力分布は、複数のキャパシタの全てが同一の構造を有するように成膜したときの応力分布である。本実施形態に係る複数のキャパシタ１００を製造する際には、事前に把握された上記応力分布の傾向に基づき、第２領域１９２の形状および面積の各々が設定される。

【0053】

また、１つの第２領域１９２の形状を異ならせる場合に限られず、ウェハ状態の半導体基板２１０の面内の応力分布に対応して、第２領域１９２の数および配置を適宜変更することにより、キャパシタの電極層に作用する応力を緩和することができる。

【0054】

さらに、本実施形態においては、第１キャパシタと第２キャパシタとにおいて、誘電体層１３０の厚さが互いに異なる場合においては、第２電極層１４０の大きさを適宜変更する。たとえば、第１キャパシタおよび第２キャパシタのうち厚い誘電体層１３０を含むキャパシタは、薄い誘電体層１３０を含むキャパシタと比較して、外部電極１６０側から見たときの第２電極層１４０の面積が大きくなるように、第１キャパシタの第２領域１９２の形状と第２キャパシタの第２領域１９２との形状とを互いに異ならせる。これにより、誘電体層１３０の膜厚のばらつきによる第１キャパシタの静電容量と第２キャパシタの静電容量との差を、小さくすることができる。

【0055】

図１０は、本発明の実施形態１に係るキャパシタ集合体の構成を示す斜視図である。図１０に示すように、本発明の実施形態１に係るキャパシタ集合体５００は、複数のキャパシタ１００と、複数のキャパシタ１００を保持する保持体とを備えている。複数のキャパシタ１００には、第１キャパシタ１００Ｆおよび第２キャパシタ１００Ｓが含まれている。

【0056】

複数のキャパシタ１００は、第１キャパシタ１００Ｆおよび第２キャパシタ１００Ｓ各々とは、第１電極層１２０、第２電極層１４０および外部電極１６０の少なくとも１つにおいて異なる形状を有する他のキャパシタをさらに含んでいてもよい。

【0057】

本実施形態に係る保持体は、テープリール３００ａで構成されている。テープリール３００ａは、複数のポケット３１０ａを備えている。複数のポケット３１０ａの各々に、第１キャパシタ１００Ｆと第２キャパシタ１００Ｓとを含む複数のキャパシタ１００が収納されている。

【0058】

なお、保持体は、テープリール３００ａに限られない。ここで、保持体のみ異なるキャパシタ集合体の他の態様について説明する。

【0059】

図１１は、本実施形態に係るキャパシタ集合体の他の一例として、保持体がダイシングテープであるキャパシタ集合体を示す平面図である。図１１に示すように、複数のキャパシタ１００を保持する保持体として、ウェハ状態の半導体基板２１０をダイシングする際にウェハ状態の半導体基板２１０に貼り付けられるダイシングテープ３００ｂを用いてもよい。この場合、キャパシタ集合体５００は、ウェハ状態の半導体基板２１０の外周に配置され、ダイシングテープ３００ｂが貼り付けられたダイシングリング３２０ｂをさらに備えている。ダイシングテープ３００ｂは、ダイシング後においても切断されず、複数のキャパシタ１００を保持することができる。

【0060】

図１２は、本実施形態に係るキャパシタ集合体のさらに他の一例として、保持体がチップトレイであるキャパシタ集合体を示す斜視図である。図１２に示すように、複数のキャパシタ１００を保持する保持体として、チップトレイ３００ｃを用いてもよい。チップトレイ３００ｃは、複数のポケット３１０ｃを備えている。複数のポケット３１０ｃの各々に、第１キャパシタ１００Ｆと第２キャパシタ１００Ｓとを含む複数のキャパシタ１００が収納される。

【0061】

上記のように、本実施形態に係るキャパシタ集合体５００においては、ウェハ状態の半導体基板２１０の面内の応力分布に対応して第２電極層１４０の形状が互いに異なる、第１キャパシタ１００Ｆと第２キャパシタ１００Ｓとを含む複数のキャパシタ１００を備えている。これにより、ウェハ状態の半導体基板２１０の面内の応力の高い部分から切り出されたキャパシタにおいてクラックまたは剥離が生じることを抑制できるため、キャパシタの不良率を低減して、ウェハ状態の半導体基板から製造できるキャパシタの歩留まりを向上することができる。その結果、キャパシタを低コスト化できる。

【0062】

ここで、第２領域の配置または数が異なる、本発明の実施形態１の各変形例に係るキャパシタ集合体について説明する。

【0063】

図１３は、本発明の実施形態１の第１変形例に係るキャパシタ集合体が備えるキャパシタを外部電極側から見た平面図である。図１３においては、第１電極層１２０および第２電極層１４０の各々の形状のみ図示している。

【0064】

図１３に示すように、第１変形例に係るキャパシタにおいては、第２電極層１４０が、外部電極１６０側から見て、最大面積を占める矩形形状を有する第１領域１９１と、第１領域１９１から突出した２つの第２領域１９２とを有している。第２領域１９２は、第１電極層１２０の短辺に沿う方向に突出している。

【0065】

図１４は、本発明の実施形態１の第２変形例に係るキャパシタ集合体が備えるキャパシタを外部電極側から見た平面図である。図１４においては、第１電極層１２０および第２電極層１４０の各々の形状のみ図示している。

【0066】

図１４に示すように、第２変形例に係るキャパシタにおいては、第２電極層１４０が、外部電極１６０側から見て、最大面積を占める矩形形状を有する第１領域１９１と、第１領域１９１から突出した４つの第２領域１９２とを有している。第２領域１９２は、第１領域１９１の２つの長辺から２つずつ突出するように設けられている。

【0067】

また、第１領域１９１の一方の長辺から突出する２つの第２領域１９２は、それぞれ、第１領域１９１を挟んで他の２つの第２領域１９２と互いに対向するように設けられている。すなわち、本変形例において、第２電極層１４０は、アルファベットのＨのような形状を有している。なお、４つの第２領域１９２は、第１領域１９１の長辺に平行な方向において、互いに異なる位置に設けられてもよい。

【0068】

本実施形態においては、第１キャパシタと第２キャパシタとにおいて、第２領域の形状を互いに異ならせたが、第１領域の形状を互いに異ならせるようにしてもよい。

【0069】

(実施形態２)
以下、本発明の実施形態２に係るキャパシタ集合体について説明する。本発明の実施形態２に係るキャパシタ集合体において、第１キャパシタ１００Ｆと第２キャパシタ１００Ｓとは、第１電極層１２０の形状が互いに異なる点で、本発明の実施形態１に係るキャパシタ集合体５００と異なる。よって、本発明の実施形態１に係るキャパシタ集合体５００と同様である構成については説明を繰り返さない。

【0070】

図１５は、本発明の実施形態２に係るキャパシタ集合体が備えるキャパシタを外部電極側から見た平面図である。図１５においては、第１電極層１２０および第２電極層１４０の各々の形状のみ図示している。

【0071】

図１５に示すように、本発明の実施形態２に係るキャパシタにおいては、第１電極層１２０が、外部電極１６０側から見て、最大面積を占める矩形形状を有する第１領域１９１ａと、第１領域１９１ａから突出した１つの第２領域１９２ａとを有している。本実施形態における第１領域１９１ａおよび第２領域１９２ａの各々の形状は、実施形態１における第１領域１９１および第２領域１９２の各々の形状と同様に設定することができる。

【0072】

また、外部電極１６０側から見て、第２電極層１４０が第１電極層１２０の内側に位置していることにより、外部電極１６０と、第１電極層１２０との間で発生する寄生容量を低減させることができる。

【0073】

本実施形態においては、第１キャパシタ１００Ｆと第２キャパシタ１００Ｓとは、第１電極層１２０の形状が互いに異なっていることにより、複数のキャパシタ１００の各々を構成する各層のうち、第１電極層１２０の応力を選択的に緩和することができる。そのため、より効果的に同一のウェハ状態の半導体基板から製造されるキャパシタの歩留まりを高めることができ、キャパシタ集合体を構成するキャパシタを低コスト化することができる。

【0074】

本実施形態においては、第１電極層１２０における１つの第１領域１９１ａに対して、２つ以上の第２領域１９２ａが突出していてもよい。また、第１キャパシタ１００Ｆと第２キャパシタ１００Ｓとは、さらに、第２電極層１４０の形状も互いに異なっていてもよい。ここで、本発明の実施形態２の各変形例に係るキャパシタ集合体５００について説明する。

【0075】

図１６は、本発明の実施形態２の第１変形例に係るキャパシタ集合体が備えるキャパシタを外部電極側から見た平面図である。図１６においては、第１電極層１２０および第２電極層１４０の各々の形状のみ図示している。

【0076】

図１６に示すように、本発明の実施形態２の第１変形例に係るキャパシタにおいては、第１電極層１２０が、外部電極１６０側から見て、最大面積を占める矩形形状を有する第１領域１９１ａと、第１領域１９１ａから突出した２つの第２領域１９２ａとを有している。第２領域１９２ａは、第１領域１９１ａの２つの長辺のそれぞれの一部から突出するように設けられている。

【0077】

本変形例における第１領域１９１ａおよび第２領域１９２ａの各々の形状は、実施形態１の第１変形例における第１領域１９１および第２領域１９２の各々の形状と同様に設定することができる。

【0078】

図１７は、本発明の実施形態２の第２変形例に係るキャパシタ集合体が備えるキャパシタを外部電極側から見た平面図である。図１７においては、第１電極層１２０および第２電極層１４０の各々の形状のみ図示している。

【0079】

図１７に示すように、本発明の実施形態２の第２変形例に係るキャパシタにおいては、第２電極層１４０が、外部電極１６０側から見て、最大面積を占める矩形形状を有する第１領域１９１と、第１領域１９１から突出した２つの第２領域１９２とを有している。第２領域１９２は、第１領域１９１の２つの長辺のそれぞれの一部から突出するように設けられている。

【0080】

また、外部電極１６０側から見て、第２電極層１４０の第１領域１９１は、図１７に示すように第１電極層１２０の第１領域１９１ａに亘って設けられていてもよく、第１電極層１２０の第１領域１９１ａの内側に位置するように設けられていてもよい。

【0081】

本変形例における第１領域１９１および第２領域１９２の各々の形状は、実施形態１の第２変形例における第１領域１９１および第２領域１９２の各々の形状と同様に設定することができる。

【0082】

(実施形態３)
以下、本発明の実施形態３に係るキャパシタ集合体について説明する。本発明の実施形態３に係るキャパシタ集合体において、第１キャパシタ１００Ｆと第２キャパシタ１００Ｓとは、外部電極１６０の形状が互いに異なる点で、本発明の実施形態１に係るキャパシタ集合体５００と異なる。よって、本発明の実施形態１に係るキャパシタ集合体５００と同様である構成については説明を繰り返さない。

【0083】

図１８は、本発明の実施形態３に係るキャパシタ集合体が備えるキャパシタを外部電極側から見た平面図である。図１８においては、キャパシタの内部の構造は図示していない。

【0084】

図１８に示すように、本発明の実施形態３に係るキャパシタにおいては、外部電極１６０の少なくとも１つが、外部電極１６０側から見て、最大面積を占める矩形形状を有する第１領域１９１ｂと、第１領域１９１ｂから突出した１つの第２領域１９２ｂとを有している。なお、本実施形態においては、すべての外部電極１６０の各々が、第１領域１９１ｂと第２領域１９２ｂを有している。

【0085】

本実施形態における第１領域１９１ｂおよび第２領域１９２ｂの各々の形状は、実施形態１における第１領域１９１および第２領域１９２の各々の形状と同様に設定することができる。

【0086】

本実施形態においては、第１キャパシタ１００Ｆと第２キャパシタ１００Ｓとは、外部電極１６０の形状が互いに異なっていることにより、複数のキャパシタ１００の各々を構成する各層のうち、外部電極１６０の応力を選択的に緩和することができる。そのため、より効果的に同一のウェハ状態の半導体基板から製造されるキャパシタの歩留まりを高めることができ、キャパシタ集合体を構成するキャパシタを低コスト化することができる。

【0087】

上述した実施形態の説明において、組み合わせ可能な構成を相互に組み合わせてもよい。すなわち、キャパシタ集合体５００においては、第１キャパシタ１００Ｆと第２キャパシタ１００Ｓとが、第１電極層１２０、第２電極層１４０および、外部電極１６０の少なくとも１つにおいて互いに異なる形状を有していればよい。

【0088】

また、第１キャパシタ１００Ｆと第２キャパシタ１００Ｓとは、外部電極１６０側から見て、第１電極層１２０、第２電極層１４０および外部電極１６０の少なくとも１つにおいて、互いに異なる面積を有していればよい。

【0089】

また、第１キャパシタ１００Ｆと第２キャパシタ１００Ｓとは、誘電体層１３０の厚みが互いに異なっていてもよい。積層方向における第１キャパシタ１００Ｆの誘電体層１３０の厚みが、第２キャパシタ１００Ｓの誘電体層１３０の厚みより厚い場合、第１キャパシタ１００Ｆの第１電極層１２０、第２電極層１４０および外部電極１６０の少なくとも１つの面積が、対応する第２キャパシタ１００Ｓの第１電極層１２０、第２電極層１４０および外部電極１６０の少なくとも１つの面積よりも大きくなっていればよい。

【0090】

この場合、第１キャパシタ１００Ｆの第１電極層１２０の面積が第２キャパシタ１００Ｓの第１電極層１２０の面積よりも大きくてもよく、第１キャパシタ１００Ｆの第２電極層１４０の面積が第２キャパシタ１００Ｓの第２電極層１４０の面積よりも大きくてもよい。

【0091】

今回開示された実施形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

【符号の説明】

【0092】

１００ キャパシタ、１００Ｆ 第１キャパシタ、１００Ｓ 第２キャパシタ、１１０ 半導体基板、１１１ 主面、１１５ 絶縁層、１２０ 第１電極層、１３０ 誘電体層、１３１ 貫通孔、１４０ 第２電極層、１５０ 保護層、１６０ 外部電極、１９１，１９１ａ，１９１ｂ 第１領域、１９２，１９２ａ，１９２ｂ 第２領域、２１０ ウェハ状態の半導体基板、３００ａ テープリール、３００ｂ ダイシングテープ、３００ｃ チップトレイ、３１０ａ，３１０ｃ ポケット、３２０ｂ ダイシングリング、５００ キャパシタ集合体。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】