特許 7156611 固体撮像素子及びその形成方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2022-10-11

(45)【発行日】2022-10-19

(54)【発明の名称】固体撮像素子及びその形成方法

(51)【国際特許分類】

   H01L 27/146 20060101AFI20221012BHJP

   H04N 5/369 20110101ALI20221012BHJP

   H04N 5/374 20110101ALI20221012BHJP

   H01L 21/76 20060101ALI20221012BHJP

   H01L 31/08 20060101ALI20221012BHJP

【ＦＩ】

H01L27/146 A

H04N5/369

H04N5/374

H01L21/76 M

H01L21/76 L

H01L31/00 A

【請求項の数】 14

(21)【出願番号】P 2018096005

(22)【出願日】2018-05-18

(65)【公開番号】P2019201163

(43)【公開日】2019-11-21

【審査請求日】2021-02-10

(73)【特許権者】

【識別番号】517398689

【氏名又は名称】マッハコーポレーション株式会社

(73)【特許権者】

【識別番号】503361400

【氏名又は名称】国立研究開発法人宇宙航空研究開発機構

(74)【代理人】

【識別番号】100103894

【弁理士】

【氏名又は名称】家入 健

(72)【発明者】

【氏名】原口 能純

(72)【発明者】

【氏名】福田 盛介

(72)【発明者】

【氏名】池田 博一

【審査官】加藤 俊哉

(56)【参考文献】

【文献】特開２００５－２６５６０６（ＪＰ，Ａ）

【文献】特開２０１６－１４９３８７（ＪＰ，Ａ）

【文献】特開２０１５－１７７１９１（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｌ ２７／１４６

Ｈ０４Ｎ ５／３６９

Ｈ０４Ｎ ５／３７４

Ｈ０１Ｌ ２１／７６

Ｈ０１Ｌ ３１／０８

(57)【特許請求の範囲】

【請求項1】

半導体基板と、
前記半導体基板のＰウェル上に形成され、当該ＰウェルとともにＰＮ接合型のフォトダイオードを構成するＮ型拡散領域と、
平面視上、前記フォトダイオードを囲むようにして前記半導体基板に形成された素子分離領域と、
前記素子分離領域と前記Ｎ型拡散領域との間に前記Ｎ型拡散領域と分離するようにして形成され、接地電圧又は当該接地電圧より高い電圧が印加されたＮ型の第１ガードリング領域と、
を備え、
前記第１ガードリング領域のＮ型不純物の濃度は、前記Ｎ型拡散領域のＮ型不純物の濃度よりも高い、
固体撮像素子。

【請求項2】

前記第１ガードリング領域は、平面視上、前記素子分離領域の内周辺に沿って前記素子分離領域と隣接するように形成されている、
請求項１に記載の固体撮像素子。

【請求項3】

前記第１ガードリング領域の表面上に設けられた金属シリサイドをさらに備えた、
請求項１又は２に記載の固体撮像素子。

【請求項4】

前記第１ガードリング領域と前記Ｎ型拡散領域との間に、前記Ｎ型拡散領域及び前記第１ガードリング領域と分離するようにして形成され、接地電圧が印加されたＰ型の第２ガードリング領域をさらに備えた、
請求項１又は２に記載の固体撮像素子。

【請求項5】

前記第１ガードリング領域には、前記接地電圧が印加され、
前記第１及び前記第２ガードリング領域の少なくとも何れかの表面上に設けられた金属シリサイドをさらに備えた、
請求項４に記載の固体撮像素子。

【請求項6】

前記第１ガードリング領域には、前記接地電圧よりも高い電圧が印加され、
前記第１及び前記第２ガードリング領域の少なくとも何れかの表面上に、前記第１及び前記第２ガードリング領域が電気的に分離するようにして設けられた金属シリサイドをさらに備えた、
請求項４に記載の固体撮像素子。

【請求項7】

平面視上、前記素子分離領域に囲まれた前記半導体基板の表面のうち少なくとも前記Ｎ型拡散領域の全面を含む領域に形成されたＰ型のピニング層をさらに備え、
前記第２ガードリング領域のＰ型不純物の濃度は、前記ピニング層のＰ型不純物の濃度よりも高い、
請求項４～６の何れか一項に記載の固体撮像素子。

【請求項8】

第１のＮ型拡散領域である前記Ｎ型拡散領域とは別の、浮遊拡散容量が形成された第２のＮ型拡散領域と、
第１のＮ型拡散領域と前記第２のＮ型拡散領域との間のＰウェル上に設けられたポリシリコンゲートと、をさらに備え、
前記第１及び前記第２ガードリング領域は、さらに、前記素子分離領域と前記第２のＮ型拡散領域との間に、互いに分離するように、かつ、前記第２のＮ型拡散領域と分離するようにして形成されている、
請求項４～７の何れか一項に記載の固体撮像素子。

【請求項9】

平面視上、前記素子分離領域に囲まれた前記半導体基板の表面のうち少なくとも前記Ｎ型拡散領域の全面を含む領域に形成されたＰ型のピニング層をさらに備えた、
請求項１～６の何れか一項に記載の固体撮像素子。

【請求項10】

半導体基板のＰウェル上に、当該ＰウェルとともにＰＮ接合型のフォトダイオードを構成するためのＮ型拡散領域を形成し、
平面視上、前記フォトダイオードを囲むようにして前記半導体基板に素子分離領域を形成し、
接地電圧又は当該接地電圧より高い電圧が印加されたＮ型の第１ガードリング領域を、前記素子分離領域と前記Ｎ型拡散領域との間に前記Ｎ型拡散領域と分離するようにして形成する、
固体撮像素子の形成方法であって、
前記Ｎ型拡散領域よりも高濃度のＮ型不純物をドーピングすることにより、前記第１ガードリング領域を、前記半導体基板上のＮチャネルＭＯＳトランジスタのドレイン及びソースとして用いられる拡散領域とともに形成する、
固体撮像素子の形成方法。

【請求項11】

Ｐ型の第２ガードリング領域を、前記第１ガードリング領域と前記Ｎ型拡散領域との間に、前記Ｎ型拡散領域及び前記第１ガードリング領域と分離するようにしてさらに形成する、
請求項１０に記載の固体撮像素子の形成方法。

【請求項12】

Ｐ型不純物をドーピングすることにより、前記第２ガードリング領域を、前記半導体基板上のＰチャネルＭＯＳトランジスタのドレイン及びソースとして用いられる拡散領域とともに形成する、
請求項１１に記載の固体撮像素子の形成方法。

【請求項13】

平面視上、前記素子分離領域に囲まれた前記半導体基板の表面のうち少なくとも前記Ｎ型拡散領域の全面を含む領域に、Ｐ型のピニング層をさらに形成し、
前記第２ガードリング領域は、前記ピニング層よりも高濃度のＰ型不純物をドーピングすることにより形成される、
請求項１１又は１２に記載の固体撮像素子の形成方法。

【請求項14】

平面視上、前記素子分離領域に囲まれた前記半導体基板の表面のうち少なくとも前記Ｎ型拡散領域の全面を含む領域に、Ｐ型のピニング層をさらに形成する、
請求項１０～１２の何れか一項に記載の固体撮像素子の形成方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、固体撮像素子及びその形成方法に関し、例えば放射線の照射に起因して生じる画質の劣化を防ぐのに適した固体撮像素子及びその形成方法に関する。

【背景技術】

【0002】

近年、宇宙技術分野、原子力分野等では、高性能カメラの運用が期待されている。しかしながら、宇宙空間、原子力施設、放射線施設内等で用いられる電子機器に搭載された半導体装置では、通常環境とは異なり、ガンマ線等の放射線の照射によって発生するトータルドーズ効果の電離作用によって絶縁体中に固定正電荷が蓄積されるため、その影響で諸特性が劣化してしまうという問題があった。

【0003】

例えば、ＣＭＯＳイメージセンサに代表される固体撮像素子では、放射線照射によって絶縁体中に蓄積された固定正電荷と、当該絶縁体に隣接するＮ型拡散領域と、の界面において熱励起によって発生した暗電流が、光センサであるフォトダイオードのＮ型拡散領域（Ｎ^－領域）に流れ込んでしまう。それにより、フォトダイオードに暗電流が蓄積されてしまうため、ホワイトアウト等の画質の劣化が生じてしまうという問題があった。

【0004】

このような問題に対する解決策が特許文献１に開示されている。特許文献１には、放射線照射によって絶縁体中に蓄積された固定正電荷と、当該絶縁体に隣接するＮ型拡散領域と、の界面において熱励起によって発生した暗電流が、フォトダイオードのＮ型拡散領域に流れ込むのを防ぐための仕組みが開示されている。

【先行技術文献】

【特許文献】

【0005】

【文献】米国特許第６，６９０，０７４号明細書

【発明の概要】

【発明が解決しようとする課題】

【0006】

しかしながら、特許文献１の構成でも、依然として、暗電流が、フォトダイオードのＮ型拡散領域に流れ込むのを十分に抑制することができなかった。それにより、フォトダイオードに暗電流が蓄積されてしまうため、ホワイトアウト等の画質の劣化が生じてしまうという問題があった。その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

【課題を解決するための手段】

【0007】

一実施の形態によれば、固体撮像素子は、半導体基板と、前記半導体基板のＰウェル上に形成され、当該ＰウェルとともにＰＮ接合型のフォトダイオードを構成するＮ型拡散領域と、平面視上、前記フォトダイオードを囲むようにして前記半導体基板に形成された素子分離領域と、前記素子分離領域と前記Ｎ型拡散領域との間に前記Ｎ型拡散領域と分離するようにして形成され、接地電圧又は当該接地電圧より高い電圧が印加されたＮ型の第１ガードリング領域と、を備える。

【0008】

また、一実施の形態によれば、固体撮像素子の形成方法は、半導体基板のＰウェル上に、当該ＰウェルとともにＰＮ接合型のフォトダイオードを構成するためのＮ型拡散領域を形成し、平面視上、前記フォトダイオードを囲むようにして前記半導体基板に素子分離領域を形成し、接地電圧又は当該接地電圧より高い電圧が印加されたＮ型の第１ガードリング領域を、前記素子分離領域と前記Ｎ型拡散領域との間に前記Ｎ型拡散領域と分離するようにして形成する。

【発明の効果】

【0009】

前記一実施の形態によれば、固体撮像素子及びその形成方法に関し、例えば放射線の照射に起因して生じる画質の劣化を防ぐのに適した固体撮像素子及びその形成方法を提供することができる。

【図面の簡単な説明】

【0010】

【図1】実施の形態１に係るＣＭＯＳイメージセンサの画素部の基本的な回路構成を示す図である。

【図2】実施の形態１に至る前の構想に係るＣＭＯＳイメージセンサの画素部の平面レイアウト図である。

【図3】実施の形態１に至る前の構想に係るＣＭＯＳイメージセンサの断面模式図である。

【図4】図３に示す断面が受ける放射線の影響を説明するための図である。

【図5】実施の形態１に至る前の構想に係るＣＭＯＳイメージセンサの画素部の平面レイアウト図である。

【図6】実施の形態１に至る前の構想に係るＣＭＯＳイメージセンサの断面模式図である。

【図7】図６に示す断面が受ける放射線の影響を説明するための図である。

【図8】実施の形態１に係るＣＭＯＳイメージセンサの画素部の平面レイアウト図である。

【図9】実施の形態１に係るＣＭＯＳイメージセンサの画素部の断面模式図である。

【図10】実施の形態１に係るＣＭＯＳイメージセンサの画素部の断面模式図である。

【図11】図９に示す断面が受ける放射線の影響及び本発明の効果を説明するための図である。

【図12】図１０に示す断面が受ける放射線の影響及び本発明の効果を説明するための図である。

【発明を実施するための形態】

【0011】

以下、図面を参照しつつ、実施の形態について説明する。なお、図面は簡略的なものであるから、この図面の記載を根拠として実施の形態の技術的範囲を狭く解釈してはならない。また、同一の要素には、同一の符号を付し、重複する説明は省略する。

【0012】

以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。

【0013】

さらに、以下の実施の形態において、その構成要素（動作ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等（個数、数値、量、範囲等を含む）についても同様である。

【0014】

＜実施の形態１＞
図１は、実施の形態１にかかるＣＭＯＳイメージセンサ（固体撮像素子）に用いられる画素部１の基本的な回路構成を示す図である。図１に示すＣＭＯＳイメージセンサの画素部１は、所謂、ＡＰＳ（Ａｃｔｉｖｅ Ｐｉｘｅｌ Ｓｅｎｓｏｒ）とも呼ばれる典型的な４トランジスタ型ＣＭＯＳイメージセンサの画素部である。

【0015】

図１に示すように、画素部１は、４つのＮチャネルＭＯＳトランジスタＭＴＧ，ＭＲ，ＭＤＲ，ＭＳＥＬと、フォトダイオードＰＰＤと、を備える。以下、４つのＮチャネルＭＯＳトランジスタＭＴＧ，ＭＲ，ＭＤＲ，ＭＳＥＬを、それぞれ、トランスファトランジスタＭＴＧ、リセットトランジスタＭＲ、増幅トランジスタＭＤＲ、及び、行選択トランジスタＭＳＥＬとも称す。

【0016】

フォトダイオードＰＰＤのアノードは、接地電圧線ＧＮＤに接続され、フォトダイオードＰＰＤのカソードは、トランスファトランジスタＭＴＧのソース（ＭＴＧ＿Ｓ）に接続されている。トランスファトランジスタＭＴＧでは、ドレイン（ＭＴＧ＿Ｄ）がノードＮ１に接続され、ゲート（ＭＴＧ＿Ｇ）が、転送ゲート駆動信号φＴＧの伝搬する転送ゲート駆動ライン４に接続されている。

【0017】

リセットトランジスタＭＲでは、ソース（ＭＲ＿Ｓ）がノードＮ１に接続され、ドレイン（ＭＲ＿Ｄ）が電源電圧線ＶＤＤに接続され、ゲート（ＭＲ＿Ｇ）が、リセット信号φＲの伝搬するリセット信号線５に接続されている。

【0018】

増幅トランジスタＭＤＲでは、ソース（ＭＤＲ＿Ｓ）がノードＮ２に接続され、ドレイン（ＭＤＲ＿Ｄ）が電源電圧線ＶＤＤに接続され、ゲート（ＭＤＲ＿Ｇ）がノードＮ１に接続されている。つまり、トランスファトランジスタＭＴＧのドレイン、リセットトランジスタＭＲのソース、及び、増幅トランジスタＭＤＲのゲートは、ノードＮ１において互いに接続されている。また、ノードＮ１には、信号電荷を信号電圧に変換する役割を担う浮遊拡散容量ＦＤが形成されている。

【0019】

行選択トランジスタＭＳＥＬでは、ソース（ＭＳＥＬ＿Ｓ）が、列方向に設けられた他の複数の画素とともに出力信号線ＶＯＵＴに接続され、ドレインがノードＮ２に接続され、ゲート（ＭＳＥＬ＿Ｇ）が、行選択信号φＳＥＬの伝搬する行選択信号線６に接続されている。

【0020】

フォトダイオードＰＰＤは、受光した光信号を電気信号に変換する。トランスファトランジスタＭＴＧは、転送ゲート駆動信号φＴＧがアクティブになった場合にオンし、フォトダイオードＰＰＤによって光信号から変換された電気信号をノードＮ１に転送する。それにより、ノードＮ１に形成された浮遊拡散容量ＦＤには、フォトダイオードＰＰＤからの電気信号に応じた電荷が蓄積される。増幅トランジスタＭＤＲは、ノードＮ１の電圧をドライブしてノードＮ２に出力する。行選択トランジスタＭＳＥＬは、行選択信号φＳＥＬがアクティブになった場合にオンし、ノードＮ２の電圧（即ち、フォトダイオードＰＰＤによって光信号から変換された電気信号）を、出力信号線ＶＯＵＴに出力する。

【0021】

（発明者らによる事前検討）
実施の形態１にかかるＣＭＯＳイメージセンサに用いられる画素部１の詳細な構造について説明する前に、発明者らが事前検討した内容について説明する。

【0022】

（事前検討段階における画素部５０の説明）
図２は、図１に示す画素部１の第１比較例である画素部５０の平面レイアウト図である。図３は、図２に示す平面レイアウト図のＡ－Ａ’部分の断面模式図である。なお、画素部５０の回路構成については、画素部１の場合と同様であるため、その説明を省略する。

【0023】

図２に示すように、平面視上、画素部５０の大部分を占める領域には、一辺に凹部を有する矩形状のフォトダイオードＰＰＤが形成されている。また、フォトダイオードＰＰＤの表面上には、当該フォトダイオードＰＰＤを覆うようにしてＰ型のピニング層（Ｐ^＋領域）１０４が形成されている。

【0024】

また、平面視上、矩形状のフォトダイオードＰＰＤの凹部領域に形成されているＰウェル１０１の表面には、フォトダイオードＰＰＤの構成要素の一つであるＮ型拡散領域（Ｎ^－領域）１０３と分離して、Ｎ型拡散領域１０３よりもＮ型不純物濃度の高いＮ型拡散領域（Ｎ^＋＋領域）１０８が形成されている。また、Ｎ型拡散領域１０３とＮ型拡散領域１０８との間に形成されているＰウェル１０１上には、ポリシリコン１０９が形成されている。ここで、Ｎ型拡散領域１０３をソースＭＴＧ＿Ｓ、Ｎ型拡散領域１０８をドレインＭＴＧ＿Ｄ、ポリシリコン１０９をゲートＭＴＧ＿Ｇとすることによって、トランスファトランジスタＭＴＧが構成されている。

【0025】

さらに、平面視上、矩形状のフォトダイオードＰＰＤの凹部を有する一辺側の周辺領域（図２の紙面の下部）には、トランスファトランジスタＭＴＧ以外の残りのトランジスタＭＲ，ＭＤＲ，ＭＳＥＬも形成されている。

【0026】

図３の断面模式図に示すように、半導体基板１００に形成されたＰウェル１０１の表面から内側にかけて、Ｎ型拡散領域１０３が形成されている。このＮ型拡散領域１０３は、Ｐウェル１０１の表面に低濃度のＮ型不純物をドーピングすることにより形成されている。ここで、Ｐウェル１０１とＮ型拡散領域１０３とによってＰＮ接合型のフォトダイオードＰＰＤが構成されている。

【0027】

また、Ｐウェル１０１の表面から内側にかけて、Ｎ型拡散領域１０３と間隔を空けるようにして、素子分離領域１０２が形成されている。本例では、素子分離領域１０２として、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）が用いられている場合について説明するが、これに限られず、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）が用いられても良い。Ｎ型拡散領域１０３の表面を含む、素子分離領域１０２によって囲まれた基板表面（活性領域の表面）には、Ｐ型のピニング層（Ｐ^＋領域）１０４が形成されている。このピニング層１０４は、素子分離領域１０２によって囲まれた基板表面にＰ型不純物をドーピングすることにより形成されている。

【0028】

なお、フォトダイオードＰＰＤの外周辺（換言すると、Ｎ型拡散領域１０３の外周辺）は、図２において一点鎖線１１で示されている。また、素子分離領域１０２とそれに囲まれた活性領域との境界線は、図２において実線１０で示されている。ただし、素子分離領域１０２とそれに囲まれた領域との境界線のうち、配線層に隠れている境界線については、破線１０で示されている。

【0029】

さらに、半導体基板１００の表面上（即ち、ピニング層１０４及び素子分離領域１０２の表面上）には、例えばＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法によって、ＳｉＯ_２等の透明の絶縁膜であるＰＭＤ（ＰＭＤ；Ｐｒｅ Ｍｅｔａｌ Ｄｉｅｌｅｃｔｒｉｃ）１０５が形成されている。

【0030】

固体撮像素子に用いられるフォトダイオードでは、通常、光信号によって励起された信号電子に加えて、熱励起による暗電流電子が生成される。この暗電流電子の出力は０に近いほどよく、暗電流の増大は、画質の劣化を生じさせる。

【0031】

例えば、ピニング層１０４を持たないフォトダイオードの場合、フォトダイオードの構成要素の一つであるＮ型拡散領域１０３と、ＰＭＤ１０５と、の界面にダングリングボンドや結晶欠陥が多数存在するため、バンド構造の禁制帯領域に欠陥準位が生じてしまう。その結果、熱励起によって生成される暗電流電子が増加して、暗電流が増大してしまう。それに対し、ピニング層１０４を持つ埋め込みフォトダイオードＰＰＤの場合、熱励起によって生成された暗電流電子は、Ｐ型のピニング層１０４及びＰウェル１０１を伝搬してグランドに掃引される。それにより、暗電流の増大が抑制されるため、画像の品質劣化は抑制される。

【0032】

続いて、図４を用いて、画素部５０のフォトダイオードＰＰＤが宇宙空間、原子力施設、放射線施設内等で用いられた場合の課題について説明する。図４には、図２に示す平面レイアウト図のＡ－Ａ’部分の断面が受ける放射線の影響が示されている。なお、図４では、図３において既に説明された符号の一部が省略されている。

【0033】

図４に示すように、ガンマ線等の放射線がフォトダイオードＰＰＤに照射された場合、放射線の照射によって発生するトータルドーズ効果の電離作用により、ＰＭＤ１０５や素子分離領域１０２等の絶縁体中に電荷が生成される。この電荷のうち、負電荷である電子は、移動度が高いため、比較的短い時間で電極側に掃引され、電極において消滅する。それに対し、正電荷である正孔は、負電荷よりも移動度が低いため、絶縁体中に取り残されてしまう。この正電荷は、徐々に絶縁体外に掃引されるが、その過程において、絶縁体とシリコン基板との界面近傍に存在する欠陥にトラップされ、固定正電荷となる。

【0034】

ここで、絶縁体の一つであるＰＭＤ１０５と、それに隣接するピニング層１０４と、の界面近傍に固定正電荷が発生した場合でも、Ｐ型不純物濃度の高いＰ型のピニング層１０４は、固定正電荷の影響を受けにくく、Ｎ型に反転する可能性は低い。したがって、ピニング層１０４による暗電流抑制の効果は維持される。

【0035】

それに対し、もう一つの絶縁体である素子分離領域１０２と、それに隣接するＰウェル１０１と、の界面近傍に固定正電荷が発生した場合、素子分離領域１０２近傍のＰ型不純物濃度の低いＰウェル１０１は、固定正電荷の影響を受けてＮ型に反転し、Ｎ型反転領域１０６を形成する。

【0036】

このとき、Ｎ型反転領域１０６と、フォトダイオードＰＰＤのＮ型拡散領域１０３と、の間には、Ｐ型不純物濃度が低くかつ薄いＰウェル１０１が存在するに過ぎず、Ｎ型反転領域１０６とＮ型拡散領域１０３とが空間電荷領域を介してつながった状態となりやすい。あるいは、Ｎ型反転領域１０６と、フォトダイオードＰＰＤのＮ型拡散領域１０３と、が直接的につながった状態となる可能性もある。それにより、素子分離領域１０２とＮ型反転領域１０６との界面において熱励起によって発生した暗電流電子のうち、Ｐウェル１０１からグランドに掃引されずに残った暗電流電子が、フォトダイオードＰＰＤのＮ型拡散領域１０３に流れ込むため、フォトダイオードＰＰＤに暗電流が蓄積され、その結果、画質が劣化してしまう。

【0037】

このような問題を解決するため、発明者らは次に画素部６０を検討した。

【0038】

（事前検討段階における画素部６０の説明）
図５は、図１に示す画素部１の第２比較例である画素部６０の平面レイアウト図である。図６は、図５に示す平面レイアウト図のＢ－Ｂ’部分の断面模式図である。なお、画素部６０の回路構成については、画素部１の場合と同様であるため、その説明を省略する。

【0039】

図５及び図６に示すように、画素部６０には、画素部５０の場合と比較して、素子分離領域１０２とフォトダイオードＰＰＤ（より詳細にはＮ型拡散領域１０３）との間の基板表面から内側にかけて、ピニング層１０４よりもＰ型不純物濃度の高いＰ型のガードリング領域（Ｐ^＋＋領域）１０７がさらに形成されている。より具体的には、Ｐ型のガードリング領域１０７は、素子分離領域１０２とフォトダイオードＰＰＤとの間の基板表面から内側にかけて、Ｎ型拡散領域１０３と分離するように、かつ、好ましくは素子分離領域１０２と隣接するように形成されている。

【0040】

ここで、Ｐ型のガードリング領域１０７は、平面視上、素子分離領域１０２に囲まれた基板表面のうち、素子分離領域１０２の内周辺に沿って形成された基板表面に対して高濃度のＰ型不純物をドーピングすることにより形成される。また、Ｐ型のガードリング領域１０７は、接地電圧が供給される接地電圧線ＧＮＤに接続されている。画素部６０のその他の構造については、画素部５０の場合と同様であるため、その説明を省略する。

【0041】

なお、Ｐ型のガードリング領域１０７は、例えば同じ半導体基板上に形成されるＰチャネルＭＯＳトランジスタのソース及びドレインとして用いられるＰ型拡散領域などと同じ製造工程で形成されることができる。また、ピニング層１０４は、Ｐ型のガードリング領域１０７を含む、素子分離領域１０２に囲まれた基板表面の全体にＰ型不純物をドーピングすることにより形成されることができる。

【0042】

このように、画素部６０は、素子分離領域１０２とフォトダイオードＰＰＤとの間の基板表面にＰ型不純物濃度の高いＰ型のガードリング領域１０７を設けることにより、素子分離領域１０２とそれに隣接するＰウェル１０１との界面近傍に発生した固定正電荷の影響で素子分離領域１０２近傍のＰウェル１０１がＮ型に反転してしまうのを抑制している。それにより、素子分離領域１０２とＮ型反転領域１０６との界面において発生する暗電流電子が抑制されるため、素子分離領域１０２とＮ型反転領域１０６との界面からフォトダイオードＰＰＤのＮ型拡散領域１０３への暗電流電子の流れ込みが抑制される。

【0043】

しかしながら、画素部６０でも、依然として、素子分離領域１０２とＮ型反転領域１０６との界面において発生した暗電流電子の抑制が十分ではないため、素子分離領域１０２とＮ型反転領域１０６との界面からフォトダイオードＰＰＤのＮ型拡散領域１０３への暗電流電子の流れ込みを十分に抑制することができなかった。

【0044】

以下、図７を用いて、画素部６０のフォトダイオードＰＰＤが宇宙空間、原子力施設、放射線施設内等で用いられた場合の課題について説明する。図７には、図５に示す平面レイアウト図のＢ－Ｂ’部分の断面が受ける放射線の影響が示されている。なお、図７では、図６において既に説明された符号の一部が省略されている。

【0045】

まず、Ｐ型不純物濃度の高いＰ型のガードリング領域１０７は、ＰチャネルＭＯＳトランジスタのソース及びドレインとして用いられるＰ型拡散領域などと同じ製造工程で形成されることが考えられる。その場合、図７に示すように、ガードリング領域１０７は、素子分離領域１０２とピニング層１０４との間の基板表面から基板内部の浅い領域にのみ形成される。そのため、素子分離領域１０２とそれに隣接するＰウェル１０１との界面は、依然として、基板内部の大部分（素子分離領域１０２の側面の大部分及び底面）において存在することになる。

【0046】

そのため、基板内部に存在する素子分離領域１０２とそれに隣接するＰウェル１０１との界面近傍に固定正電荷が発生した場合、素子分離領域１０２近傍のＰ型不純物濃度の低いＰウェル１０１は、固定正電荷の影響を受けてＮ型に反転し、Ｎ型反転領域１０６を形成する。それにより、素子分離領域１０２とＮ型反転領域１０６との界面において熱励起によって発生した暗電流電子のうち、Ｐウェル１０１からグランドに掃引されずに残った暗電流電子が、フォトダイオードＰＰＤのＮ型拡散領域１０３に流れ込むため、フォトダイオードＰＰＤに暗電流が蓄積され、その結果、画質が劣化してしまう。

【0047】

そこで、発明者らは、素子分離領域１０２とＰウェル１０１との界面において発生した暗電流電子がフォトダイオードＰＰＤに流れ込むのを防ぐことによって、放射線の照射に起因して生じる画質の劣化を防ぐことが可能な、実施の形態１にかかるＣＭＯＳイメージセンサ（固体撮像素子）を見いだした。

【0048】

（実施の形態１に係る画素部１の説明）
図８は、図１に示す画素部１の平面レイアウト図である。なお、図８では、第１配線層のメタル以下が示されており、第２層以上のメタルは省略されている。図９は、図８に示す平面レイアウト図のＣ－Ｃ’部分の断面模式図である。図１０は、図８に示す平面レイアウト図のＤ－Ｄ’部分の断面模式図である。

【0049】

図８～図１０に示すように、画素部１には、画素部５０の場合と比較して、素子分離領域１０２とフォトダイオードＰＰＤ（より詳細にはＮ型拡散領域１０３）との間の基板表面から内側にかけて、Ｎ型拡散領域１０３よりもＮ型不純物濃度の高いＮ型のガードリング領域（Ｎ^＋＋領域）１０８ａがさらに形成されている。より具体的には、Ｎ型のガードリング領域１０８ａは、素子分離領域１０２とフォトダイオードＰＰＤとの間の基板表面から内側にかけて、Ｎ型拡散領域１０３と分離するように、かつ、好ましくは素子分離領域１０２と隣接するように形成されている。

【0050】

ここで、Ｎ型のガードリング領域１０８ａは、平面視上、素子分離領域１０２に囲まれた基板表面のうち、素子分離領域１０２の内周辺に沿って形成された基板表面に対して高濃度のＮ型不純物をドーピングすることにより形成される。また、Ｎ型のガードリング領域１０８ａは、接地電圧ＧＮＤ又はそれより高い電圧が供給される電圧線Ｖｇｒに接続されている。

【0051】

なお、Ｎ型のガードリング領域１０８ａは、例えば同じ半導体基板上に形成されるＮチャネルＭＯＳトランジスタのソース及びドレインとして用いられるＮ型拡散領域などと同じ製造工程で形成されることができる。

【0052】

また、ピニング層１０４は、Ｎ型のガードリング領域１０７を含む、素子分離領域１０２に囲まれた基板表面の全体にＰ型不純物をドーピングすることによって形成されることができる。即ち、Ｎ型のガードリング領域１０８ａは、高濃度のＮ型不純物をドーピングすることによって形成されているため、ピニング層１０４形成用の低濃度のＰ型不純物がドーピングされたとしてもＮ型不純物濃度の高い状態に維持される。

【0053】

さらに、画素部１には、画素部５０の場合と比較して、Ｎ型のガードリング領域１０８ａとフォトダイオードＰＰＤ（より詳細にはＮ型拡散領域１０３）との間の基板表面から内側にかけて、ピニング層１０４よりもＰ型不純物濃度が高く、かつ、Ｎ型のガードリング領域１０８ａと同程度の不純物濃度のＰ型のガードリング領域（Ｐ^＋＋領域）１０７がさらに形成されている。より具体的には、Ｐ型のガードリング領域１０７は、Ｎ型のガードリング領域１０８ａとフォトダイオードＰＰＤとの間の基板表面から内側にかけて、Ｎ型のガードリング領域１０８ａ及びＮ型拡散領域１０３と分離するように形成されている。

【0054】

ここで、Ｐ型のガードリング領域１０７は、平面視上、素子分離領域１０２に囲まれた基板表面のうち、Ｎ型のガードリング領域１０８ａ及びフォトダイオードＰＰＤ間の基板表面に対して高濃度のＰ型不純物をドーピングすることにより形成される。また、Ｐ型のガードリング領域１０７は、接地電圧が供給される接地電圧線ＧＮＤに接続されている。

【0055】

なお、Ｐ型のガードリング領域１０７は、同じ半導体基板上に形成されるＰチャネルＭＯＳトランジスタのソース及びドレインとして用いられるＰ型拡散領域などと同じ製造工程で形成されることができる。

【0056】

また、ピニング層１０４は、Ｎ型のガードリング領域１０８ａだけでなくＰ型のガードリング領域１０７を含む、素子分離領域１０２に囲まれた基板表面の全体にＰ型不純物をドーピングすることによって形成されることができる。

【0057】

本実施の形態では、ピニング層１０４は、ガードリング領域１０７，１０８ａの形成前又は形成後に、素子分離領域１０２に囲まれた基板表面の全体にＰ型不純物をドーピングすることによって形成されている。それにより、ピニング層１０４は、フォトダイオードＰＰＤの表面のみならず、フォトダイオードＰＰＤとＰ型ガードリング領域１０７との間の基板表面、及び、Ｐ型ガードリング領域１０７とＮ型ガードリング領域１０８ａとの間の基板表面に形成される。なお、ピニング層１０４を形成する際に、フォトダイオードＰＰＤとＰ型ガードリング領域１０７との間の基板表面、及び、Ｐ型ガードリング領域１０７とＮ型ガードリング領域１０８ａとの間の基板表面、に形成されたＰ型拡散領域は、Ｐ型のガードリング領域１０７より低濃度のＰ不純物濃度のＰ型のガードリング領域１０４としての役割を果たす。

【0058】

なお、図１０には、トランスファトランジスタＭＴＧのドレイン（ＭＴＧ＿Ｄ）として用いられるＮ型拡散領域１０８、及び、ゲート（ＭＴＧ＿Ｇ）として用いられるポリシリコン１０９が示されている。ここで、浮遊拡散容量ＦＤが形成されるＮ型拡散領域１０８と、素子分離領域１０２と、の間の基板表面から内側にかけての断面構造は、フォトダイオードＰＰＤのＮ型拡散領域１０３と、素子分離領域１０２と、の間の基板表面から内側にかけての断面構造と同様となっている。

【0059】

続いて、図１１及び図１２を用いて、画素部１のフォトダイオードＰＰＤが宇宙空間、原子力施設、放射線施設等で用いられた場合の影響について説明する。図１１には、図８に示す断面が受ける放射線の影響及び本発明の効果が示されている。図１２には、図８に示す断面が受ける放射線の影響及び本発明の効果が示されている。なお、図１１，１２では、それぞれ図９，１０において既に説明された符号の一部が省略されている。

【0060】

図１１，図１２に示すように、ガンマ線等の放射線がフォトダイオードＰＰＤに照射された場合、放射線の照射によって発生するトータルドーズ効果の電離作用により、ＰＭＤ１０５や素子分離領域１０２等の絶縁体中に電荷が生成される。この電荷のうち、負電荷である電子は、移動度が高いため、比較的短い時間で電極側に掃引され、電極において消滅する。それに対し、正電荷である正孔は、負電荷よりも移動度が低いため、絶縁体中に取り残されてしまう。この正電荷は、徐々に絶縁体外に掃引されるが、その過程において、絶縁体とシリコン基板との界面近傍に存在する欠陥にトラップされ、固定正電荷となる。

【0061】

ここで、絶縁体の一つであるＰＭＤ１０５と、それに隣接するピニング層１０４と、の界面近傍に固定正電荷が発生した場合でも、Ｐ型不純物濃度の高いＰ型のピニング層１０４は、固定正電荷の影響を受けにくく、Ｎ型に反転する可能性は低い。したがって、ピニング層１０４による暗電流抑制の効果は維持される。

【0062】

それに対し、もう一つの絶縁体である素子分離領域１０２と、それに隣接するＰウェル１０１と、の界面近傍に固定正電荷が発生した場合、素子分離領域１０２近傍のＰ型不純物濃度の低いＰウェル１０１は、固定正電荷の影響を受けてＮ型に反転し、Ｎ型反転領域１０６を形成する。

【0063】

そこで、本実施の形態では、素子分離領域１０２とフォトダイオードＰＰＤと間において、素子分離領域１０２近傍の基板表面から内側にかけて、接地電圧又は接地電圧より高い電圧が印加されたＮ型のガードリング領域１０８ａを設けている。このＮ型のガードリング領域１０８ａと、素子分離領域１０２とＰウェル１０１との界面近傍に形成されたＮ型反転領域１０６とは、互いに低抵抗で接続された状態となる。それにより、素子分離領域１０２とＮ型反転領域１０６との界面において熱励起によって発生した暗電流電子は、Ｎ型のガードリング領域１０８ａを介してグランドに掃引される。そのため、素子分離領域１０２とＮ型反転領域１０６との界面からフォトダイオードＰＰＤのＮ型拡散領域１０３への暗電流電子の流れ込みが抑制される。その結果、放射線の照射に起因して生じる画質の劣化が抑制される。

【0064】

また、本実施の形態では、素子分離領域１０２と、浮遊拡散容量ＦＤが形成されるＮ型拡散領域１０８と、の間においても、素子分離領域１０２近傍の基板表面から内側にかけて、接地電圧又は接地電圧より高い電圧が印加されたＮ型のガードリング領域１０８ａを設けている。それにより、素子分離領域１０２とＮ型反転領域１０６との界面から、浮遊拡散容量ＦＤが形成されるＮ型拡散領域１０８への暗電流電子の流れ込みが抑制される。これは、例えばグローバルシャッター動作させる場合など、浮遊拡散容量ＦＤに信号電荷を保持し続ける必要がある場合に特に有効である。

【0065】

ここで、ピニング層１０４は、フォトダイオードＰＰＤのＮ型拡散領域１０３とＰＭＤ１０５との界面において発生した暗電流電子を掃引させるため、例えばＰウェル１０１を介してグランドに接続されている必要がある。しかしながら、Ｎ型のガードリング領域１０８ａが形成されることにより、ピニング層１０４とＰウェル１０１との間の接続が絶たれてしまう可能性がある。その場合、ピニング層１０４は、フローティング状態となるため暗電流電子を掃引させることができなくなってしまう。

【0066】

そこで、本実施の形態では、Ｎ型のガードリング領域１０８ａとフォトダイオードＰＰＤとの間の基板表面から内側にかけて、接地電圧が印加されたＰ型のガードリング領域１０７をさらに設けている。それにより、ピニング層１０４は、Ｐ型のガードリング層１０４，１０７を介してグランドに接続されるため、暗電流電子を正常に掃引させることができる。

【0067】

ここで、Ｎ型のガードリング領域１０８ａは、接地電圧よりも高い電圧にバイアスされることによって、負電荷である暗電流電子をより容易に引き込むことができる。しかしながら、その場合、不純物濃度の高いＮ型のガードリング領域１０８ａ及びＰ型のガードリング領域１０７からなるＰＮ接合ダイオードによってリーク暗電流が生じてしまう可能性がある。そのため、仮に、Ｐ型のガードリング領域１０７が、フォトダイオードＰＰＤのＮ型拡散領域１０３や、浮遊拡散容量ＦＤが形成されるＮ型拡散領域１０８に接触している場合、リーク暗電流がＮ型拡散領域１０３やＮ型拡散領域１０８に流れ込んでしまうため、画質の劣化が生じてしまう可能性がある。

【0068】

そこで、本実施の形態では、Ｐ型のガードリング領域１０７が、Ｎ型のガードリング領域１０８ａ、フォトダイオードＰＰＤのＮ型拡散領域１０３、及び、浮遊拡散容量ＦＤが形成されるＮ型拡散領域１０８と分離するようにして設けられ、かつ、それらの間には、ガードリング領域１０７よりもＰ型不純物濃度の低いＰ型のガードリング領域１０４が形成されている。それにより、意図しないＰＮ接合ダイオードの形成を防ぐことができるとともに、意図せず形成されたＰＮ接合ダイオードとＮ型拡散領域１０３，１０８との接触を防ぐことができるため、リーク暗電流による画質の劣化が抑制される。

【0069】

さらに、本実施の形態では、ガードリング領域１０７，１０８ａが、ＭＯＳトランジスタのソース及びドレインとして用いられる拡散領域などと同じ製造工程で形成されることができる。つまり、ガードリング領域１０７，１０８ａを形成するための製造工程を別途追加する必要がない。そのため、プロセス設計の工数及び費用の増大が抑制される。

【0070】

（実施の形態１に係るＣＭＯＳイメージセンサに用いられる画素部１の変形例）
一般的なＣＭＯＳプロセスでは、トランジスタのソース、ドレイン及びポリシリコンゲートのそれぞれの抵抗率を低下させるため技術として金属シリサイド技術が採用されることが多い。しかしながら、ＣＭＯＳイメージセンサに用いられるフォトダイオードＰＰＤは、シリサイド形成時における表面の金属汚染、及び、シリサイド化による結晶欠陥の発生等による暗電流増加を避けるため、例えばシリサイドブロック膜（絶縁膜）でマスクされることでシリサイド化されないようにしている。

【0071】

それに対し、ガードリング領域１０７，１０８ａは、フォトダイオードＰＰＤと分離して設けられているため、シリサイド化されてもフォトダイオードＰＰＤに悪影響を与えることはない。したがって、ガードリング領域１０７，１０８ａは、シリサイドブロック膜などの絶縁膜でマスクされずにシリサイド化される。これにより、ガードリング領域１０７，１０８ａのそれぞれの抵抗率を低下させることができるため、ガードリング領域１０７，１０８ａによるガードリング能力を強化させることができる。

【0072】

なお、Ｎ型のガードリング領域１０８ａが接地電圧にバイアスされている場合、金属シリサイドは、例えばガードリング領域１０７，１０８ａのそれぞれの表面上に形成される。他方、Ｎ型のガードリング領域１０８ａが接地電圧よりも高い電圧にバイアスされている場合、異電位間の短絡を防ぐため、金属シリサイドは、Ｎ型のガードリング領域１０７上の表面上にのみ、Ｐ型のガードリング領域１０８ａの表面上にのみ、又は、ガードリング領域１０７，１０８ａのそれぞれの表面上に電気的に分離して形成される。

【0073】

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は既に述べた実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々の変更が可能であることはいうまでもない。例えば、各ＭＯＳトランジスタの導電型は、Ｐ型からＮ型、Ｎ型からＰ型にそれぞれ置き換えられてもよい。

【符号の説明】

【0074】

１ 画素部
４ 転送ゲート駆動ライン
５ リセット信号線
６ 行選択信号線
１０ 素子分離領域とそれに囲まれた活性領域との境界線
１１ Ｎ型拡散領域の外周辺
１００ 半導体基板
１０１ Ｐウェル
１０２ 素子分離領域
１０３ Ｎ型拡散領域（Ｎ^－領域）
１０４ ピニング層
１０５ ＰＭＤ（絶縁膜）
１０６ Ｎ型反転領域
１０７ ガードリング領域（Ｐ^＋＋領域）
１０８ Ｎ型拡散領域（Ｎ^＋＋領域）
１０８ａ ガードリング領域（Ｎ^＋＋領域）
１０９ ポリシリコン
ＣＴ１ コンタクト
ＭＴＬ１ メタル（ノードＮ１）
ＦＤ 浮遊拡散容量
Ｎ１，Ｎ２ ノード
ＰＰＤ フォトダイオード
ＭＴＧ トランスファトランジスタ
ＭＲ リセットトランジスタ
ＭＤＲ 増幅トランジスタ
ＭＳＥＬ 行選択トランジスタ
ＧＮＤ 接地電圧線
ＶＤＤ 電源電圧線
ＶＯＵＴ 出力信号線

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】