特許 7157895 Ｃ－ＰＨＹハーフレートワイヤ状態のエンコーダおよびデコーダ

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B1)

(11)【特許番号】

(24)【登録日】2022-10-12

(45)【発行日】2022-10-20

(54)【発明の名称】Ｃ－ＰＨＹハーフレートワイヤ状態のエンコーダおよびデコーダ

(51)【国際特許分類】

   H04L 25/493 20060101AFI20221013BHJP

   H04L 25/02 20060101ALI20221013BHJP

   H04L 25/49 20060101ALI20221013BHJP

【ＦＩ】

H04L25/493

H04L25/02 V

H04L25/49 K

【請求項の数】 12

(21)【出願番号】P 2022523966

(86)(22)【出願日】2020-10-15

(86)【国際出願番号】 US2020055804

(87)【国際公開番号】W WO2021086625

(87)【国際公開日】2021-05-06

【審査請求日】2022-04-22

(31)【優先権主張番号】62/927,524

(32)【優先日】2019-10-29

(33)【優先権主張国・地域又は機関】US

(31)【優先権主張番号】17/070,219

(32)【優先日】2020-10-14

(33)【優先権主張国・地域又は機関】US

【早期審査対象出願】

(73)【特許権者】

【識別番号】595020643

【氏名又は名称】クゥアルコム・インコーポレイテッド

【氏名又は名称原語表記】ＱＵＡＬＣＯＭＭ ＩＮＣＯＲＰＯＲＡＴＥＤ

(74)【代理人】

【識別番号】100108855

【弁理士】

【氏名又は名称】蔵田 昌俊

(74)【代理人】

【識別番号】100158805

【弁理士】

【氏名又は名称】井関 守三

(74)【代理人】

【識別番号】100112807

【弁理士】

【氏名又は名称】岡田 貴志

(72)【発明者】

【氏名】リ、チョルキュ

(72)【発明者】

【氏名】ドゥアン、イン

(72)【発明者】

【氏名】チョウ、シ－ウェイ

【審査官】阿部 弘

(56)【参考文献】

【文献】特表２０１８－５２５９０２（ＪＰ，Ａ）

【文献】特表２０１８－５２６８８９（ＪＰ，Ａ）

【文献】国際公開第２０１８／１５９３０４（ＷＯ，Ａ１）

【文献】米国特許出願公開第２０１８／０１３１５０３（ＵＳ，Ａ１）

【文献】米国特許出願公開第２０１０／２３５６７３（ＵＳ，Ａ１）

【文献】米国特許第１０４５４７２５（ＵＳ，Ｂ１）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０４Ｌ ２５／４９３

Ｈ０４Ｌ ２５／０２

Ｈ０４Ｌ ２５／４９

(57)【特許請求の範囲】

【請求項1】

データ通信装置であって、
３ワイヤリンクに前記データ通信装置を結合するように構成された複数のラインドライバと、
前記複数のラインドライバを制御するように構成されたドライバ制御回路と、
前記３ワイヤリンクが第１のシグナリング状態にあるときにシンボルのシーケンス中の第１のシンボルを受信し、前記第１のシンボルと前記第１のシグナリング状態とに基づいて前記３ワイヤリンクのための第２のシグナリング状態を定義するように構成された第１のワイヤ状態のエンコーダと、
シンボルの前記シーケンス中の第２のシンボルを受信し、前記第２のシンボルと前記第２のシグナリング状態とに基づいて前記３ワイヤリンクのための第３のシグナリング状態を定義するように構成された第２のワイヤ状態のエンコーダと、ここにおいて、前記第１のシンボルは、シンボルの前記シーケンス中の前記第２のシンボルの直前にあり、ここにおいて、前記３ワイヤリンクは、連続するシンボル送信間隔中で前記第１のシグナリング状態から前記第２のシグナリング状態に遷移し、前記第２のシグナリング状態から前記第３のシグナリング状態に遷移し、ここにおいて、前記３ワイヤリンク中の少なくとも１つのワイヤのシグナリング状態は、前記３ワイヤリンクが前記第２のシグナリング状態から前記第３のシグナリング状態に遷移するときに変化する、
各シンボル送信間隔の持続時間の２倍の期間を有するハーフレートシンボルクロック信号を与えるように構成されたクロック生成回路と、
前記ドライバ制御回路にワイヤ状態情報を与えるために前記第２のシグナリング状態と前記第３のシグナリング状態との間で選択するマルチプレクサと、
を備える、データ通信装置。

【請求項2】

前記第１のワイヤ状態のエンコーダおよび前記第２のワイヤ状態のエンコーダの各々は、２つのシンボル送信間隔ごとに前記３ワイヤリンクのためのシグナリング状態を定義する、請求項１に記載のデータ通信装置。

【請求項3】

前記マルチプレクサは、前記ハーフレートシンボルクロック信号の位相に基づいて前記第２のシグナリング状態と前記第３のシグナリング状態との間で選択する、請求項１に記載のデータ通信装置。

【請求項4】

前記ハーフレートシンボルクロック信号の逆によってクロック制御され、前記第２のシグナリング状態を表す第１の制御信号をキャプチャするように構成された第１の複数のフリップフロップと、
前記ハーフレートシンボルクロック信号によってクロック制御され、前記第３のシグナリング状態を表す第２の制御信号をキャプチャするように構成された第２の複数のフリップフロップと、
ここにおいて、前記マルチプレクサは、前記ワイヤ状態情報として前記第１の制御信号または前記第２の制御信号を与えるようにさらに構成された、
をさらに備える、請求項１に記載のデータ通信装置。

【請求項5】

シンボルの前記シーケンス中の少なくとも７つのシンボルに少なくとも１６ビットのデータをマッピングするように構成された１つまたは複数のマッパー、
ここにおいて、前記３ワイヤリンクは、Ｃ－ＰＨＹプロトコルに従って操作される、
をさらに備える、請求項１に記載のデータ通信装置。

【請求項6】

データ通信装置であって、
３ワイヤリンクに前記データ通信装置を結合するように構成された複数のラインドライバと、
前記３ワイヤリンクが第１のシグナリング状態にあるときにシンボルのシーケンス中の第１のシンボルを受信し、前記第１のシンボルと前記第１のシグナリング状態とに基づいて前記３ワイヤリンクのための第２のシグナリング状態を定義するように構成された第１のワイヤ状態のエンコーダと、
シンボルの前記シーケンス中の第２のシンボルを受信し、前記第２のシンボルと前記第２のシグナリング状態とに基づいて前記３ワイヤリンクのための第３のシグナリング状態を定義するように構成された第２のワイヤ状態のエンコーダと、ここにおいて、前記第１のシンボルは、シンボルの前記シーケンス中の前記第２のシンボルの直前にあり、ここにおいて、前記３ワイヤリンクは、連続するシンボル送信間隔中で前記第１のシグナリング状態から前記第２のシグナリング状態に遷移し、前記第２のシグナリング状態から前記第３のシグナリング状態に遷移し、ここにおいて、前記３ワイヤリンク中の少なくとも１つのワイヤのシグナリング状態は、前記３ワイヤリンクが前記第２のシグナリング状態から前記第３のシグナリング状態に遷移するときに変化する、
前記第２のシグナリング状態と前記第３のシグナリング状態との遅延されたバージョンを受信し、前記第２のシグナリング状態と前記第３のシグナリング状態との間の差に基づいて前記第３のシグナリング状態の送信を開始するときに前記複数のラインドライバを構成するように構成されたイコライザ回路と、
を備える、データ通信装置。

【請求項7】

３ワイヤリンクに結合されるように複数のラインドライバを構成することと、
前記３ワイヤリンクが第１のシグナリング状態にあるときに第１のワイヤ状態のエンコーダにおいてシンボルのシーケンス中の第１のシンボルを受信することと、
前記第１のシンボルと前記第１のシグナリング状態とに基づいて前記３ワイヤリンクのための第２のシグナリング状態を定義することと、
第２のワイヤ状態のエンコーダにおいてシンボルの前記シーケンス中の第２のシンボルを受信することと、
前記第２のシンボルと前記第２のシグナリング状態とに基づいて前記３ワイヤリンクのための第３のシグナリング状態を定義することと、ここにおいて、前記第１のシンボルは、シンボルの前記シーケンス中の前記第２のシンボルの直前にあり、ここにおいて、前記３ワイヤリンクは、連続するシンボル送信間隔中で前記第１のシグナリング状態から前記第２のシグナリング状態に遷移し、前記第２のシグナリング状態から前記第３のシグナリング状態に遷移し、ここにおいて、前記３ワイヤリンク中の少なくとも１つのワイヤのシグナリング状態は、前記３ワイヤリンクが前記第２のシグナリング状態から前記第３のシグナリング状態に遷移するときに変化する、
各シンボル送信間隔の持続時間の２倍の期間を有するハーフレートシンボルクロック信号を与えることと、
前記複数のラインドライバを制御するドライバ制御回路にワイヤ状態情報を与えるために前記第２のシグナリング状態と前記第３のシグナリング状態との間で選択することと、ここにおいて、選択は、前記ハーフレートシンボルクロック信号の位相に基づく、
を備える、データ通信方法。

【請求項8】

前記第１のワイヤ状態のエンコーダおよび前記第２のワイヤ状態のエンコーダの各々は、２つのシンボル送信間隔ごとに前記３ワイヤリンクのためのシグナリング状態を定義する、請求項７に記載のデータ通信方法。

【請求項9】

前記ハーフレートシンボルクロック信号の逆を使用して第１の複数のフリップフロップをクロック制御することと、ここにおいて、前記第１の複数のフリップフロップは、前記第２のシグナリング状態を表す第１の制御信号をキャプチャするように構成される、
前記ハーフレートシンボルクロック信号を使用して第２の複数のフリップフロップをクロック制御することと、ここにおいて、前記第２の複数のフリップフロップは、前記第３のシグナリング状態を表す第２の制御信号をキャプチャするように構成される、
前記ワイヤ状態情報として前記第１の制御信号または前記第２の制御信号を与えることと
をさらに備える、請求項７に記載のデータ通信方法。

【請求項10】

シンボルの前記シーケンス中の少なくとも７つのシンボルに少なくとも１６ビットのデータをマッピングすること、ここにおいて、前記３ワイヤリンクは、Ｃ－ＰＨＹプロトコルに従って操作される、
をさらに備える、請求項７に記載のデータ通信方法。

【請求項11】

前記第２のシグナリング状態と前記第３のシグナリング状態との間の差に基づいて前記第３のシグナリング状態の送信を開始するときに前記複数のラインドライバを構成すること
をさらに備える、請求項７に記載のデータ通信方法。

【請求項12】

３ワイヤリンクに結合されるように複数のラインドライバを構成することと、
前記３ワイヤリンクが第１のシグナリング状態にあるときに第１のワイヤ状態のエンコーダにおいてシンボルのシーケンス中の第１のシンボルを受信することと、
前記第１のシンボルと前記第１のシグナリング状態とに基づいて前記３ワイヤリンクのための第２のシグナリング状態を定義することと、
第２のワイヤ状態のエンコーダにおいてシンボルの前記シーケンス中の第２のシンボルを受信することと、
前記第２のシンボルと前記第２のシグナリング状態とに基づいて前記３ワイヤリンクのための第３のシグナリング状態を定義することと、ここにおいて、前記第１のシンボルは、シンボルの前記シーケンス中の前記第２のシンボルの直前にあり、ここにおいて、前記３ワイヤリンクは、連続するシンボル送信間隔中で前記第１のシグナリング状態から前記第２のシグナリング状態に遷移し、前記第２のシグナリング状態から前記第３のシグナリング状態に遷移し、ここにおいて、前記３ワイヤリンク中の少なくとも１つのワイヤのシグナリング状態は、前記３ワイヤリンクが前記第２のシグナリング状態から前記第３のシグナリング状態に遷移するときに変化する、
各シンボル送信間隔の持続時間の２倍の期間を有するハーフレートシンボルクロック信号を与えることと、
前記複数のラインドライバを制御するドライバ制御回路にワイヤ状態情報を与えるために前記第２のシグナリング状態と前記第３のシグナリング状態との間で選択することと、ここにおいて、選択は、前記ハーフレートシンボルクロック信号の位相に基づく、
を行うためのコードを備える非一時的なプロセッサ可読記憶媒体。

【発明の詳細な説明】

【技術分野】

【0001】

関連出願の相互参照
[0001] 本出願は、それらの内容全体が以下にすべて完全に記載されるかのように、すべての適用可能な目的のために参照により本明細書に組み込まれる、２０２０年１０月１４日に米国特許庁において出願された非仮特許出願第１７／０７０，２１９号、および２０１９年１０月２９日に米国特許庁において出願された仮特許出願第６２／９２７，５２４号の優先権および利益を主張する。

【0002】

[0002] 本開示は、一般に、高速データ通信インターフェース（high-speed data communication interface）に関し、より詳細には、多重ワイヤ（multi-wire）、多相データ通信リンク（multi-phase data communication link）を介したデータスループット（data throughput）を改善することに関する。

【背景技術】

【0003】

[0003] 携帯電話などのモバイルデバイスの製造業者は、異なる製造業者を含む様々な供給源からモバイルデバイスの部品を入手することがある。たとえば、携帯電話中のアプリケーションプロセッサは、第１の製造業者から取得され得るが、イメージングデバイスまたはカメラは、第２の製造業者から取得され得、ディスプレイは、第３の製造業者から取得され得る。アプリケーションプロセッサ、イメージングデバイス、およびディスプレイコントローラ、または他のタイプのデバイスは、規格に基づいた、またはプロプライエタリな物理インターフェースを使用して相互接続され得る。一例では、イメージングデバイスは、モバイルインダストリプロセッサインターフェース（ＭＩＰＩ：Mobile Industry Processor Interface）アライアンスによって定義されたカメラシリアルインターフェース（ＣＳＩ：Camera Serial Interface）を使用して接続され得る。別の例では、ディスプレイは、モバイルインダストリプロセッサインターフェース（ＭＩＰＩ）アライアンスによって指定されるディスプレイシリアルインターフェース（ＤＳＩ：Display Serial Interface）規格に準拠するインターフェースを含み得る。

【0004】

[0004] ＭＩＰＩアライアンスによって定義された多相３ワイヤ（Ｃ－ＰＨＹ）インターフェースは、デバイス間で情報を送信するために導体のトリオを使用する。３つのワイヤ（wire）の各々は、Ｃ－ＰＨＹインターフェースを介したシンボル（symbol）の送信中に３つのシグナリング状態（three signaling states）のうちの１つにあり得る。クロック情報（clock information）は、Ｃ－ＰＨＹインターフェース上で送信されるシンボルのシーケンス（sequence）で符号化され、受信機（receiver）は、連続するシンボルの間の遷移からクロック信号を生成する。Ｃ－ＰＨＹインターフェースの最大速度とクロック情報を回復するクロックおよびデータ回復（ＣＤＲ：clock and data recovery）回路の能力とは、毎秒送信されるシンボルの数を制限することができる通信リンクの異なるワイヤ上で送信される信号の遷移に関係する最大時間変動によって制限され得る。モバイルデバイスによって提供されるサービスおよび性能の連続的な増加は、多相、多重ワイヤインターフェース上での増加したデータスループットに対する継続的な需要を生じている。

【発明の概要】

【0005】

[0005] 本明細書で開示されるいくつかの実施形態は、改善された符号化技法およびプロトコルを通した多重ワイヤおよび／または多相通信リンク上での改善された通信を可能にするシステム、方法および装置を提供する。いくつかの実施形態では、データスループットは、通信リンク上で使用されるシンボルクロックレート（symbol clock rate）を増加させることによって改善される。通信リンクは、複数の集積回路（ＩＣ）デバイスを有するモバイル端末などの装置中に展開され得る。

【0006】

[0006] 本開示の様々な態様では、データ通信装置（data communication apparatus）は、３ワイヤリンク（3-wire link）に装置を結合するように構成された複数のラインドライバ（line driver）と、３ワイヤリンクが第１のシグナリング状態（first signaling state）にあるときにシンボルのシーケンス中の第１のシンボル（first symbol）を受信し、第１のシンボルと第１のシグナリング状態とに基づいて３ワイヤリンクのための第２のシグナリング状態（second signaling state）を定義するように構成された第１のワイヤ状態のエンコーダ（first wire state encoder）と、シンボルのシーケンス中の第２のシンボル（second symbol）を受信し、第２のシンボルと第２のシグナリング状態とに基づいて３ワイヤリンクのための第３のシグナリング状態（third signaling state）を定義するように構成された第２のワイヤ状態のエンコーダ（second wire state encoder）とを有する。第１のシンボルは、シンボルのシーケンス中の第２のシンボルの直前にある（immediately precede）。３ワイヤリンクは、連続するシンボル送信間隔（consecutive symbol transmission intervals）中で第１のシグナリング状態から第２のシグナリング状態に遷移し、第２のシグナリング状態から第３のシグナリング状態に遷移する。３ワイヤリンク中の少なくとも１つのワイヤのシグナリング状態は、３ワイヤリンクが第２のシグナリング状態から第３のシグナリング状態に遷移するときに変化する。

【0007】

[0007] 一態様では、第１のワイヤ状態のエンコーダおよび第２のワイヤ状態のエンコーダの各々は、２つのシンボル送信間隔（two symbol transmission intervals）ごとに３ワイヤリンクのためのシグナリング状態を定義する。

【0008】

[0008] いくつかの態様では、装置は、各シンボル送信間隔（each symbol transmission interval）の持続時間（duration）の２倍の期間（period）を有するハーフレートシンボルクロック信号（half-rate symbol clock signal）を与えるように構成されたクロック生成回路（clock generation circuit）を含む。本装置は、複数のラインドライバを制御するように構成されたドライバ制御回路（driver control circuit）と、ドライバ制御回路にワイヤ状態情報（wire state information）を与えるために第２のシグナリング状態と第３のシグナリング状態との間で選択するマルチプレクサ（multiplexer）とを有し得る。マルチプレクサは、ハーフレートシンボルクロック信号の位相（phase）に基づいて第２のシグナリング状態と第３のシグナリング状態との間で選択し得る。本装置は、ハーフレートシンボルクロック信号の逆（inverse）によってクロック制御され、第２のシグナリング状態を表す第１の制御信号（first control signal）をキャプチャするように構成された第１の複数のフリップフロップ（first plurality of flipflops）と、ハーフレートシンボルクロック信号によってクロック制御され、第３のシグナリング状態を表す第２の制御信号（second control signal）をキャプチャするように構成された第２の複数のフリップフロップ（second plurality of flipflops）とを有し得る。マルチプレクサは、ワイヤ状態情報として第１の制御信号または第２の制御信号を与えるようにさらに構成され得る。

【0009】

[0009] 一態様では、本装置は、シンボルのシーケンス中の少なくとも７つのシンボルに少なくとも１６ビットのデータをマッピングするように構成された１つまたは複数のマッパー（mapper）を有する。３ワイヤリンクは、Ｃ－ＰＨＹプロトコルに従って操作され得る。

【0010】

[0010] 一態様では、本装置は、第２のシグナリング状態と第３のシグナリング状態との遅延されたバージョン（delayed version）を受信し、第２のシグナリング状態と第３のシグナリング状態との間の差（difference）に基づいて第３のシグナリング状態の送信を開始するときに複数のラインドライバを構成するように構成されたイコライザ回路（equalizer circuit）を有する。

【0011】

[0011] 本開示の様々な態様では、データ通信方法は、３ワイヤリンクに本装置を結合するように複数のラインドライバを構成することと、３ワイヤリンクが第１のシグナリング状態にあるときに第１のワイヤ状態のエンコーダにおいてシンボルのシーケンス中の第１のシンボルを受信することと、第１のシンボルと第１のシグナリング状態とに基づいて３ワイヤリンクのための第２のシグナリング状態を定義することと、第２のワイヤ状態のエンコーダにおいてシンボルのシーケンス中の第２のシンボルを受信することと、第２のシンボルと第２のシグナリング状態とに基づいて３ワイヤリンクのための第３のシグナリング状態を定義することとを含む。第１のシンボルは、シンボルのシーケンス中の第２のシンボルの直前にある。３ワイヤリンクは、連続するシンボル送信間隔中で第１のシグナリング状態から第２のシグナリング状態に遷移し、第２のシグナリング状態から第３のシグナリング状態に遷移する。３ワイヤリンク中の少なくとも１つのワイヤのシグナリング状態は、３ワイヤリンクが第２のシグナリング状態から第３のシグナリング状態に遷移するときに変化する。

【0012】

[0012] 本開示の様々な態様では、プロセッサ可読記憶媒体（processor-readable storage medium）は、３ワイヤリンクに本装置を結合するように複数のラインドライバを構成することと、３ワイヤリンクが第１のシグナリング状態にあるときに第１のワイヤ状態のエンコーダにおいてシンボルのシーケンス中の第１のシンボルを受信することと、第１のシンボルと第１のシグナリング状態とに基づいて３ワイヤリンクのための第２のシグナリング状態を定義することと、第２のワイヤ状態のエンコーダにおいてシンボルのシーケンス中の第２のシンボルを受信することと、第２のシンボルと第２のシグナリング状態とに基づいて３ワイヤリンクのための第３のシグナリング状態を定義することとを行うためのコード（code）を含む。第１のシンボルは、シンボルのシーケンス中の第２のシンボルの直前にある。３ワイヤリンクは、連続するシンボル送信間隔中で第１のシグナリング状態から第２のシグナリング状態に遷移し、第２のシグナリング状態から第３のシグナリング状態に遷移する。３ワイヤリンク中の少なくとも１つのワイヤのシグナリング状態は、３ワイヤリンクが第２のシグナリング状態から第３のシグナリング状態に遷移するときに変化する。

【0013】

[0013] 本開示の様々な態様では、データ通信装置は、３ワイヤリンク中のワイヤの各ペア（pair）の間でのシグナリング状態の差を表す差分信号（difference signal）を与えるように構成された複数の受信機と、シンボルクロック（symbol clock）の第１の半サイクル（first half-cycle）における差分信号の状態（state）とシンボルクロック中で第１の半サイクルの直前にあるシンボルクロックの第２の半サイクル（second half-cycle）における差分信号の状態との間の差に基づいて第１のシンボルを与えるように構成された第１のワイヤ状態のデコーダ（first wire state decoder）と、シンボルクロックの第２の半サイクルにおける差分信号の状態とシンボルクロック中で第２の半サイクルの直前にあるシンボルクロックの第３の半サイクル（third half-cycle）における差分信号の状態との間の差（difference）に基づいて第２のシンボルを与えるように構成された第２のワイヤ状態のデコーダ（second wire state decoder）と、第１のシンボルと第２のシンボルとを含むシンボルのシーケンスからのデータを復号するように構成されたデマッパ（demapper）とを有する。第１のシンボルは、シンボルのシーケンス中の第２のシンボルの直前にある。

【0014】

[0014] いくつかの態様では、少なくとも１つの差分信号のシグナリング状態は、ハーフレートシンボルクロック（half-rate symbol clock）の半サイクル（half-cycle）の間の各遷移において変化する。本装置は、差分信号からシンボルクロックを導出するように構成されたクロック回復回路（clock recovery circuit）を含み得る。

【0015】

[0015] いくつかの態様では、本装置は、複数の差分信号プロセッサ（difference signal processor）を含む。各差分信号プロセッサは、関連する差分信号に結合される。各差分信号プロセッサは、シンボルクロックの第１の半サイクル中の対応する差分信号の状態を表す第１の信号と、シンボルクロックの第２の半サイクル中の対応する差分信号の状態を表す第２の信号と、シンボルクロックの第３の半サイクル中の対応する差分信号の状態を表す第３の信号とを与えるように構成され得る。

【0016】

[0016] 一態様では、デマッパは、７つのシンボルの複数のシーケンスの各々から１６ビットのワード（16-bit word）を復号すること、または第１のワイヤ状態のデコーダと第２のワイヤ状態のデコーダとによって同時に生成された７つのシンボルのシーケンスの各ペアから３２ビットのワード（32-bit word）を復号することを行うようにさらに構成される。３ワイヤリンクは、Ｃ－ＰＨＹプロトコルに従って操作され得る。

【0017】

[0017] 本開示の様々な態様では、データ通信方法は、３ワイヤリンク中のワイヤの各ペアの間でのシグナリング状態の差を表す差分信号を与えることと、シンボルクロックの第１の半サイクルにおける差分信号の状態とシンボルクロック中で第１の半サイクルの直前にあるシンボルクロックの第２の半サイクルにおける差分信号の状態との間の差に基づいて第１のシンボルを与えることと、シンボルクロックの第２の半サイクルにおける差分信号の状態とシンボルクロック中で第２の半サイクルの直前にあるシンボルクロックの第３の半サイクルにおける差分信号の状態との間の差に基づいて第２のシンボルを与えることと、第１のシンボルと第２のシンボルとを含むシンボルのシーケンスからのデータを復号することとを含む。第１のシンボルは、シンボルのシーケンス中の第２のシンボルの直前にあることがある。

【0018】

[0018] 本開示の様々な態様では、３ワイヤリンク中のワイヤの各ペアの間でのシグナリング状態の差を表す差分信号を与えることと、シンボルクロックの第１の半サイクルにおける差分信号の状態とシンボルクロック中で第１の半サイクルの直前にあるシンボルクロックの第２の半サイクルにおける差分信号の状態との間の差に基づいて第１のシンボルを与えることと、シンボルクロックの第２の半サイクルにおける差分信号の状態とシンボルクロック中で第２の半サイクルの直前にあるシンボルクロックの第３の半サイクルにおける差分信号の状態との間の差に基づいて第２のシンボルを与えることと、第１のシンボルと第２のシンボルとを含むシンボルのシーケンスからのデータを復号することとを行うためのコードを含む。第１のシンボルは、シンボルのシーケンス中の第２のシンボルの直前にあることがある。

【図面の簡単な説明】

【0019】

【図1】[0019] Ｃ－ＰＨＹプロトコルを含み得る複数の利用可能な規格またはプロトコルのうちの１つに従って選択的に操作されるＩＣデバイス間のデータリンクを採用する装置を示す図。

【図2】[0020] 複数の利用可能な規格のうちの１つに従って選択的に動作するＩＣデバイス間のデータリンクを採用する装置のためのシステムアーキテクチャを示す図。

【図3】[0021] Ｃ－ＰＨＹ ３相送信機を示す図。

【図4】[0022] Ｃ－ＰＨＹ ３相符号化インターフェース中でシグナリングすることを示す図。

【図5】[0023] Ｃ－ＰＨＹ ３相受信機を示す図。

【図6】[0024] Ｃ－ＰＨＹ ３相符号化インターフェース中での潜在的な状態遷移（state transition）を示す状態図。

【図7】[0025] Ｃ－ＰＨＹ ３相送信機中での符号化の一例を示す図。

【図8】[0026] Ｃ－ＰＨＹ ３相受信機中での復号の一例を示す図。

【図9】[0027] 本開示の態様による、デュアル経路アーキテクチャ（dual path architecture）を用いて実装されるマッピング回路の例を示す図。

【図10】[0028] 本明細書で開示されるいくつかの態様による、Ｃ－ＰＨＹインターフェースのための入力データを符号化するためにハーフレートシンボルクロック信号を使用するように構成された送信機の第１の例を示す図。

【図11】[0029] 図１０に示されている送信機のためのタイミングの一例を示す図。

【図12】[0030] 本明細書で開示されるいくつかの態様による、Ｃ－ＰＨＹインターフェースのための入力データを符号化するためにハーフレートシンボルクロック信号を使用するように構成された送信機の第２の例を示す図。

【図13】[0031] 本開示のいくつかの態様による、ハーフレートシンボルクロック動作のために構成された受信機において使用され得る差分信号プロセッサを示す図。

【図14】[0032] 本明細書で開示されるいくつかの態様による、Ｃ－ＰＨＹバスのシグナリング状態からのデータを復号するためにハーフレートシンボルクロック信号を使用するように構成された受信機回路を示す図。

【図15】[0033] 図１４に示されている受信機に関連するタイミングを示す図。

【図16】[0034] 本開示の態様による、デュアル経路アーキテクチャを用いて実装されるデマッピング回路の例を示す図。

【図17】[0035] 本明細書で開示されるいくつかの態様に従って適応され得る処理回路を採用する装置の一例を示す図。

【図18】[0036] 本明細書で開示されるいくつかの態様による、送信機において実施される方法のフローチャート。

【図19】[0037] 本明細書で開示されるいくつかの態様による、受信装置のためのハードウェア実装形態の一例を示す図。

【図20】[0038] 本明細書で開示されるいくつかの態様による、受信機において実施される方法のフローチャート。

【図21】[0039] 本明細書で開示されるいくつかの態様による、受信装置のためのハードウェア実装形態の一例を示す図。

【発明を実施するための形態】

【0020】

[0040] 添付の図面に関して以下に記載される発明を実施するための形態は、様々な構成の説明として意図されており、本明細書に記載される概念が実践され得る構成のみを表すように意図されていない。発明を実施するための形態は、様々な概念を完全に理解する目的で具体的な詳細を含む。しかしながら、これらの概念はこれらの具体的な詳細なしに実践され得ることは、当業者には明らかであろう。いくつかの事例では、そのような概念を不明瞭にすることを回避するために、よく知られている構造および構成要素がブロック図の形態で示される。

【0021】

[0041] 本出願で使用される「構成要素」、「モジュール」、「システム」などの用語は、限定はされないが、ハードウェア、ファームウェア、ハードウェアとソフトウェアの組合せ、ソフトウェア、または実行中のソフトウェアなどの、コンピュータ関連のエンティティを含むことが意図される。たとえば、構成要素は、限定はされないが、プロセッサ上で実行されるプロセス、プロセッサ、オブジェクト、実行ファイル、実行スレッド、プログラム、および／またはコンピュータであり得る。例として、コンピューティングデバイス上で動作しているアプリケーションと、そのコンピューティングデバイスの両方が構成要素であり得る。１つまたは複数の構成要素がプロセスおよび／または実行スレッド内に存在することができ、構成要素は１つのコンピュータ上に配置され得、および／または２つ以上のコンピュータ間に分散され得る。さらに、これらの構成要素は、様々なデータ構造を記憶している様々なプロセッサ可読媒体から実行することができる。これらの構成要素は、信号を介して、ローカルシステム、分散システムの中の別の構成要素と相互作用し、および／またはインターネットなどのネットワーク上で他のシステムと相互作用する１つの構成要素からのデータなどの、１つまたは複数のデータパケットを有する信号に従うことなどによって、ローカルプロセスおよび／またはリモートプロセスを介して通信し得る。

【0022】

[0042] さらに、「または」という用語は、排他的な「または」ではなく、包括的な「または」を意味することが意図される。すなわち、別段に規定されていない限り、または文脈から明らかでない限り、「ＸはＡまたはＢを使用する」という句は、自然な包括的並べ替えのいずれかを意味することが意図される。すなわち、「ＸはＡまたはＢを使用する」という句は、以下の場合、すなわち、ＸがＡを使用する場合、ＸがＢを使用する場合、またはＸがＡとＢの両方を使用する場合のうちのいずれかによって満足される。その上、本出願および添付の特許請求の範囲において使用されるとき、冠詞「ａ」および「ａｎ」は、別段に規定されていない限り、または単数形を対象とすべきであることが文脈から明らかでない限り、通常、「１つまたは複数」を意味すると解釈されるべきである。

【0023】

概説（Overview）
[0043] 本発明のいくつかの態様は、ＭＩＰＩアライアンスによって指定されたＣ－ＰＨＹインターフェースを改善するために適用可能であり得、これは、しばしば、電話、モバイルコンピューティングデバイス、アプライアンス、自動車電子回路、アビオニクスシステムなどのモバイル装置の副構成要素である電子デバイスを接続するために展開される。モバイル装置の例は、携帯電話、スマートフォン、セッション開始プロトコル（ＳＩＰ）フォン、ラップトップ、ノートブック、ネットブック、スマートブック、携帯情報端末（ＰＤＡ）、衛星無線、全地球測位システム（ＧＰＳ）デバイス、マルチメディアデバイス、ビデオデバイス、デジタルオーディオプレーヤ（たとえば、ＭＰ３プレーヤ）、カメラ、ゲーム機、ウェアラブルコンピューティングデバイス（たとえば、スマートウォッチ、ヘルスまたはフィットネストラッカーなど）、アプライアンス、センサ、自動販売機、または他の同様の機能デバイスを含む。

【0024】

[0044] 本明細書で開示されるいくつかの態様は、従来のＣ－ＰＨＹシンボルレートを使用して可能になるよりも高いデータレートで３ワイヤ通信リンクを介してデバイスが通信することを可能にする。本開示の様々な態様では、データ通信装置は、３ワイヤリンクに装置を結合するように構成された複数のラインドライバと、連続的に送信されるシンボルの各ペアが２つの異なるシンボルを含むように３ワイヤリンクを介して複数のラインドライバによって連続的に送信される２つのシンボル間の各遷移中に少なくとも４ビットのバイナリデータを符号化するように構成されたデータエンコーダとを有する。各シンボルは、３ワイヤリンクの各ワイヤが、関連するシンボル送信間隔中に３ワイヤリンクの他のワイヤとは異なるシグナリング状態にあるように関連するシンボル送信間隔中に３ワイヤリンクのシグナリング状態を定義する。データは、３相およびパルス振幅変調の組合せを使用して符号化され得る。本装置は、データエンコーダからシンボルのシーケンスを受信し、複数のラインドライバに制御信号を与えるように構成されたワイヤ状態のエンコーダを含み得る。制御信号は、シンボルのシーケンス中の各シンボルのために与えられるシンボル送信間隔中に各シンボルによって定義されたシグナリング状態に３ワイヤリンクの１つのワイヤを駆動することを複数のラインドライバの各々に行わせる。

【0025】

[0045] Ｃ－ＰＨＹインターフェースは、帯域幅が限定されたチャネルを介して高スループットを与えることができる高速シリアルインターフェースである。Ｃ－ＰＨＹインターフェースは、ディスプレイとカメラとを含む周辺機器にアプリケーションプロセッサを接続するために展開され得る。Ｃ－ＰＨＹインターフェースは、トリオまたはワイヤのトリオと呼ばれることがある３つのワイヤのセットを介して３相信号中で送信されるシンボルにデータを符号化する。３相信号は、異なる位相でトリオの各ワイヤ上で送信される。各３ワイヤトリオは、通信リンク上のレーンを与える。シンボル間隔は、単一のシンボルがトリオのシグナリング状態を制御する時間間隔として定義され得る。各シンボル間隔中に、１つのワイヤは、駆動されないか、または中間の電圧状態に駆動されるが、３つのワイヤのうちの残りの２つは、２つの差分的に駆動されたワイヤのうちの１つが第１の電圧レベルを仮定し、他の差分的に駆動されたワイヤが、第１の電圧レベルとは異なる第２の電圧レベルに仮定するように差分的に駆動される。駆動されないワイヤは、浮動し、および／または第１の電圧レベルと第２の電圧レベルとの間の中位の電圧レベルであり得る中間の電圧レベルにまたはそれの近くにある第３の電圧レベルを仮定するように終端され得る。一例では、駆動された電圧レベルは、第３の電圧が０ボルトである状態で＋Ｖと－Ｖとであり得る。別の例では、駆動された電圧レベルは、駆動されない電圧が＋Ｖ／２である状態で＋Ｖと０ボルトとであり得る。異なるシンボルは、それぞれ連続的に送信されるペアのシンボル中で送信され、ワイヤの異なるペアは、異なるシンボル間隔中で差分的に駆動され得る。

【0026】

[0046] 図１は、１つまたは複数の通信リンクを実装するためにＣ－ＰＨＹ ３相プロトコルを採用し得る装置１００の一例を示す。装置１００は、１つもしくは複数のＡＳＩＣまたはＳｏＣ中に実装され得る複数の回路またはデバイス１０４、１０６、および／もしくは１０８を有するＳｏＣ処理回路１０２を含み得る。一例では、装置１００は、通信デバイスであり得、処理回路１０２は、ＡＳＩＣ１０４中に与えられる処理デバイスと、１つまたは複数の周辺デバイス１０６と、装置が無線ネットワークアクセス、コアアクセスネットワーク、インターネットおよび／または別のネットワークとアンテナ１２４を通して通信することを可能にするトランシーバ１０８とを含み得る。

【0027】

[0047] ＡＳＩＣ１０４は、１つもしくは複数のプロセッサ１１２、１つもしくは複数のモデム１１０、オンボードメモリ１１４、バスインターフェース回路１１６および／または他の論理回路もしくは機能を有し得る。処理回路１０２は、処理回路１０２上に与えられるオンボードメモリ１１４または他のプロセッサ可読記憶装置１２２中に常駐するソフトウェアモジュールを１つまたは複数のプロセッサ１１２が実行することを可能にするアプリケーションプログラミングインターフェース（ＡＰＩ）レイヤを与え得るオペレーティングシステムによって制御され得る。ソフトウェアモジュールは、オンボードメモリ１１４またはプロセッサ可読記憶装置１２２中に記憶された命令およびデータを含み得る。ＡＳＩＣ１０４は、それのオンボードメモリ１１４、プロセッサ可読記憶装置１２２、および／または処理回路１０２の外部の記憶装置にアクセスし得る。オンボードメモリ１１４、プロセッサ可読記憶装置１２２は、読取り専用メモリ（ＲＯＭ）もしくはランダムアクセスメモリ（ＲＡＭ）、電気的消去可能プログラマブルＲＯＭ（ＥＥＰＲＯＭ（登録商標））、フラッシュカード、または処理システムおよびコンピューティングプラットフォームにおいて使用され得る任意のメモリデバイスを含み得る。処理回路１０２は、装置１００および／または処理回路１０２を構成し動作させるために使用される動作パラメータと他の情報とを維持することができるローカルデータベースまたは他のパラメータ記憶装置を含むか、それを実装するか、またはそれへのアクセスを有し得る。ローカルデータベースは、データベースモジュール、フラッシュメモリ、磁気媒体、ＥＥＰＲＯＭ、ソフトディスクまたはハードディスクなどを使用して実装され得る。処理回路１０２はまた、構成要素の中でもとりわけ、アンテナ１２４、ディスプレイ１２６、スイッチもしくはボタン１２８、１３０および／または内蔵もしくは外部キーパッド１３２などのオペレータ制御装置などの外部デバイスに動作可能に結合され得る。ユーザインターフェースモジュールは、専用の通信リンクを通してまたは１つもしくは複数のシリアルデータ相互接続を通してディスプレイ１２６、外部キーパッド１３２などを用いて動作するように構成され得る。

【0028】

[0048] 処理回路１０２は、いくつかのデバイス１０４、１０６、および／または１０８が通信することを可能にする１つまたは複数のバス１１８ａ、１１８ｂ、１２０を与え得る。一例では、ＡＳＩＣ１０４は、回路と、カウンタと、タイマーと、制御論理と、他の構成可能な回路またはモジュールとの組合せを含むバスインターフェース回路１１６を含み得る。一例では、バスインターフェース回路１１６は、通信仕様またはプロトコルに従って動作するように構成され得る。処理回路１０２は、装置１００の動作を構成し、管理する電力管理機能を含むかまたはそれを制御し得る。

【0029】

[0049] 図２は、通信リンク２２０を通してデータと制御情報とを交換することができる複数のＩＣデバイス２０２および２３０を含む装置２００のいくつかの態様を示す。通信リンク２２０は、互いに近接して位置する、または装置２００の異なる部分に物理的に位置するＩＣデバイス２０２および２３０のペアを接続するために使用され得る。一例では、通信リンク２２０は、ＩＣデバイス２０２と２３０とを担持するチップキャリア、基板、または回路板上に与えられ得る。別の例では、第１のＩＣデバイス２０２は折り畳み型電話のキーパッド部分に位置し得、一方、第２のＩＣデバイス２３０は折り畳み型電話のディスプレイ部分に位置し得る。別の例では、通信リンク２２０の一部分は、ケーブル接続または光接続を含み得る。

【0030】

[0050] 通信リンク２２０は、複数のチャネル２２２と、２２４と、２２６とを含み得る。１つまたは複数のチャネル２２６は、双方向であり得、半二重モードおよび／または全二重モードで動作し得る。１つまたは複数のチャネル２２２および２２４は単方向であり得る。通信リンク２２０は、非対称であり、一方向により大きな帯域幅を与え得る。本明細書で説明される一例では、第１のチャネル２２２は順方向チャネル２２２と呼ばれることがあり、一方、第２のチャネル２２４は逆方向チャネル２２４と呼ばれることがある。ＩＣデバイス２０２および２３０の両方がチャネル２２２上で送信し受信するように構成される場合であっても、第１のＩＣデバイス２０２がホストシステムまたは送信機として指定され得、一方、第２のＩＣデバイス２３０がクライアントシステムまたは受信機として指定され得る。一例では、順方向チャネル２２２は、第１のＩＣデバイス２０２から第２のＩＣデバイス２３０にデータを通信するときにより高いデータレートで動作し得、一方、逆方向チャネル２２４は、第２のＩＣデバイス２３０から第１のＩＣデバイス２０２にデータを通信するときにより低いデータレートで動作し得る。

【0031】

[0051] ＩＣデバイス２０２および２３０はそれぞれ、プロセッサ２０６、２３６または他の処理および／もしくはコンピューティング回路もしくはデバイスを含み得る。一例では、第１のＩＣデバイス２０２は、ワイヤレストランシーバ２０４およびアンテナ２１４を通してワイヤレス通信を確立し維持することを含む装置２００の主要な機能を実施し得、一方、第２のＩＣデバイス２３０は、ディスプレイコントローラ２３２を管理または動作するユーザインターフェースをサポートし得、カメラコントローラ２３４を使用してカメラまたはビデオ入力デバイスの動作を制御し得る。ＩＣデバイス２０２および２３０のうちの１つまたは複数によってサポートされる他の特徴は、キーボードと、音声認識構成要素と、他の入力デバイスまたは出力デバイスとを含み得る。ディスプレイコントローラ２３２は、液晶ディスプレイ（ＬＣＤ）パネル、タッチスクリーンディスプレイ、インジケータなどのディスプレイをサポートする、回路とソフトウェアドライバとを含み得る。記憶媒体２０８および２３８は、それぞれのプロセッサ２０６および２３６、ならびに／またはＩＣデバイス２０２および２３０の他の構成要素によって使用される命令とデータとを維持するように適合される、一時的および／または非一時的記憶デバイスを含み得る。各プロセッサ２０６、２３６と、それの対応する記憶媒体２０８および２３８と、他のモジュールおよび回路との間の通信は、通信リンク２２０の１つまたは複数の内部バス２１２および２４２ならびに／またはチャネル２２２、２２４および／もしくは２２６によって容易にされ得る。

【0032】

[0052] 逆方向チャネル２２４は順方向チャネル２２２と同じ方式で動作することがあり、順方向チャネル２２２および逆方向チャネル２２４は、同等の速度または異なる速度で送信することが可能であることがあり、ここで、速度はデータ転送レート、シンボル送信レートおよび／またはクロッキングレートとして表され得る。順方向データレートおよび逆方向データレートは、用途に応じて、実質的に同じであり得るか、または桁が異なり得る。いくつかの用途では、単一の双方向チャネル２２６が、第１のＩＣデバイス２０２と第２のＩＣデバイス２３０との間の通信をサポートし得る。順方向チャネル２２２および／または逆方向チャネル２２４は、たとえば、順方向チャネル２２２および逆方向チャネル２２４が同じ物理的接続を共有し、半二重の方式で動作するとき、双方向モードで動作するように構成され得る。一例では、通信リンク２２０は、業界規格または他の規格に従って第１のＩＣデバイス２０２と第２のＩＣデバイス２３０との間で制御情報と、コマンド情報と、他の情報とを通信するように動作し得る。

【0033】

[0053] 図２の通信リンク２２０は、Ｃ－ＰＨＹのためのＭＩＰＩアライアンス仕様に従って実装され得、（Ｍ個のワイヤとして示される）複数の信号ワイヤを含むワイヤードバスを与え得る。Ｍ個のワイヤは、モバイルディスプレイデジタルインターフェース（ＭＤＤＩ）などの高速デジタルインターフェース中でＮ相符号化データを搬送するように構成され得る。Ｍ個のワイヤは、チャネル２２２、２２４および２２６のうちの１つまたは複数の上でのＮ相極性符号化を容易にし得る。物理レイヤドライバ２１０および２４０は、通信リンク２２０上での送信のためのＮ相極性符号化データを生成するように構成または適応され得る。Ｎ相極性符号化の使用は、高速データ転送を与え、Ｎ相極性符号化データリンク中でより少数のドライバがアクティブであるので他のインターフェースの電力の半分以下を消費し得る。

【0034】

[0054] 物理レイヤドライバ２１０および２４０は、一般に、Ｎ相極性符号化のために構成されたときに通信リンク２２０上での遷移ごとに複数のビットを符号化することができる。一例では、３相符号化と極性符号化との組合せは、フレームバッファなしのワイドビデオグラフィックアレイ（ＷＶＧＡ：wide video graphics array）の８０フレーム毎秒のＬＣＤドライバＩＣをサポートするために使用され、ディスプレイリフレッシュのために８１０Ｍｂｐｓで画素データを配信し得る。

【0035】

[0055] 図３は、図２に示されている通信リンク２２０のいくつかの態様を実装するために使用され得る３ワイヤ、３相極性エンコーダ（3-wire, 3-phase polarity encoder）を示す図３００である。３ワイヤ、３相符号化の例は、本発明のいくつかの態様の説明を簡略化する目的だけのために選択される。３ワイヤ、３相エンコーダのために開示される原則および技法は、他の構成のＭ個のワイヤ、Ｎ相極性のエンコーダにおいて適用され得る。

【0036】

[0056] ３ワイヤ、３相極性符号化方式（3-wire, 3-phase polarity encoder）における３つのワイヤの各々に対して定義されるシグナリング状態は、正方向に駆動された状態と、負方向に駆動された状態と、中間のまたは駆動されていない状態とを含み得る。正方向に駆動された状態と負方向に駆動された状態とは、電流が２つの信号ワイヤ３１８ａ、３１８ｂおよび／もしくは３１８ｃ中を異なる方向に流れるように信号ワイヤ３１８ａ、３１８ｂおよび／もしくは３１８ｃのうちの２つの間に電圧差を与えることによってならびに／または直列に接続された信号ワイヤ３１８ａ、３１８ｂおよび／もしくは３１８ｃのうちの２つを通して電流を駆動することによって取得され得る。第３の状態は、高インピーダンスモードに信号ワイヤ３１８ａ、３１８ｂまたは３１８ｃのドライバの出力を配置することによって実現される駆動されていない状態として与えられ得る。一般に、駆動されていない信号ワイヤ３１８ａ、３１８ｂまたは３１８ｃを通る有意な電流の流れはない。代替または追加として、第３の状態は、駆動された信号ワイヤ３１８ａ、３１８ｂおよび／または３１８ｃ上に与えられる正の電圧レベルと負の電圧レベルとの間の実質的に途中に位置する電圧レベルを達成することを１つの信号ワイヤ３１８ａ、３１８ｂまたは３１８ｃに受動的にまたは能動的に行わせることによって信号ワイヤ３１８ａ、３１８ｂまたは３１８ｃ上に取得された中間の状態であり得る。３ワイヤ、３相極性符号化方式に対して定義されるシグナリング状態は、３つの電圧または電流状態（＋１、－１、および０）を使用して示され得る。

【0037】

[0057] ３ワイヤ、３相極性エンコーダは、信号ワイヤ３１８ａ、３１８ｂおよび３１８ｃのシグナリング状態を制御するためにラインドライバ３０８を採用し得る。ラインドライバ３０８は、ユニットレベルの電流モードまたは電圧モードドライバとして実装され得る。いくつかの実装形態では、各ラインドライバ３０８は、対応する信号ワイヤ３１８ａ、３１８ｂおよび３１８ｃの出力状態を決定する信号３１６ａ、３１６ｂおよび３１６ｃのセットを受信し得る。一例では、信号３１６ａ、３１６ｂおよび３１６ｃのセットの各々は、高であるとき、それぞれ、より高いレベルの電圧またはより低いレベルの電圧に信号ワイヤ３１８ａ、３１８ｂおよび３１８ｃを駆動するプルアップ回路およびプルダウン回路をアクティブ化するプルアップ信号（ＰＵ信号）およびプルダウン信号（ＰＤ信号）を含む２つ以上の信号を含み得る。この例では、ＰＵ信号とＰＤ信号との両方が低であるとき、信号ワイヤ３１８ａ、３１８ｂおよび３１８ｃは中位の電圧に終端され得る。

【0038】

[0058] ３ワイヤ、３相極性符号化方式で送信されるシンボル間隔ごとに、少なくとも１つの符号のワイヤ３１８ａ、３１８ｂまたは３１８ｃが、中位の／駆動されていない（０）電圧または電流状態にあり、一方、正方向に駆動された（＋１の電圧または電流状態の）信号ワイヤ３１８ａ、３１８ｂまたは３１８ｃの数は、負方向に駆動された（－１の電圧または電流状態の）信号ワイヤ３１８ａ、３１８ｂまたは３１８ｃの数に等しくなり、したがって、受信機に流れる電流の和は、常に０になる。シンボルごとに、少なくとも１つの信号ワイヤ３１８ａ、３１８ｂまたは３１８ｃのシグナリング状態は、前の送信間隔中に送信されるワイヤ状態から変更される。

【0039】

[0059] 動作中、マッパー３０２は、１６ビットのデータ３１０を受信し、それを７つのシンボル３１２にマッピングし得る。Ｃ－ＰＨＹの例では、７つのシンボルの各々は、１つのシンボル間隔の間の信号ワイヤ３１８ａ、３１８ｂおよび３１８ｃの状態を定義する。７つのシンボル３１２は、信号ワイヤ３１８ａ、３１８ｂおよび３１８ｃごとにシンボルの時限シーケンス３１４を与える並直列変換器３０４を使用して直列化され得る。シンボルのシーケンス３１４は、一般に、送信クロックを使用して時限設定される。３ワイヤ、３相エンコーダ３０６は、一度に１つのシンボルずつマッパーによって生成された７つのシンボルのシーケンス３１４を受信し、シンボル間隔ごとに各信号ワイヤ３１８ａ、３１８ｂおよび３１８ｃの状態を計算する。３ワイヤ、３相エンコーダ３０６は、現在の入力シンボル３１４と信号ワイヤ３１８ａ、３１８ｂおよび３１８ｃの前の状態とに基づいて信号ワイヤ３１８ａ、３１８ｂおよび３１８ｃの状態を選択する。

【0040】

[0060] ３ワイヤ、３相符号化（3-wire, 3-phase encoding）の使用は、いくつかのビットを複数のシンボル中に符号化することを可能にし、ここで、シンボルごとのビットは整数でない。Ｃ－ＰＨＹ通信リンクの例では、同時に駆動され得る２つのワイヤの３つの利用可能な組合せと駆動されるワイヤのペアの極性の２つの可能な組合せとがあり、６つの可能な状態をもたらす。各遷移が現在の状態から行われるので、６つの状態のうちの５つがあらゆる遷移において利用可能になる。各遷移において変化するために少なくとも１つのワイヤの状態が必要とされる。５つの状態の場合、シンボルごとにｌｏｇ₂（５）≒２．３２ビットが符号化され得る。したがって、シンボルごとに２．３２ビットを搬送する７つのシンボルが１６．２４ビットを符号化することができるので、マッパーは、１６ビットのワードを受け入れ、それを７つのシンボルに変換し得る。言い換えれば、５つの状態を符号化する７つのシンボルの組合せは、５⁷（７８，１２５）個の順列を有する。したがって、７つのシンボルは、１６ビットの２¹⁶（６５，５３６）個の順列を符号化するために使用され得る。

【0041】

[0061] 図４は、円形状態図４５０に基づく３相変調データ符号化方式を使用して符号化される信号のためのタイミングチャート４００の一例を含む。情報は、シグナリング状態のシーケンスで符号化され得、ここで、たとえば、ワイヤまたはコネクタは、円形状態図４５０によって定義される３相状態Ｓ₁、Ｓ₂およびＳ₃のうちの１つにある。各状態は、１２０度の位相シフトだけ他の状態から分離され得る。一例では、データは、ワイヤまたはコネクタ上の位相状態の回転の方向に符号化され得る。信号中の位相状態は、時計回りの方向４５２および４５２’に回転するか、または反時計回りの方向４５４および４５４’に回転し得る。時計回りの方向４５２および４５２’では、たとえば、位相状態は、Ｓ₁からＳ₂への遷移、Ｓ₂からＳ₃への遷移、およびＳ₃からＳ₁への遷移のうちの１つまたは複数を含むシーケンスで進行し得る。反時計回りの方向４５４および４５４’では、位相状態は、Ｓ₁からＳ₃への遷移、Ｓ₃からＳ₂への遷移、およびＳ₂からＳ₁への遷移のうちの１つまたは複数を含むシーケンスで進行し得る。３つの信号ワイヤ３１８ａ、３１８ｂおよび３１８ｃは、同じ信号の異なるバージョンを搬送し、ここで、バージョンは、互いに対して１２０度だけ位相シフトされ得る。各シグナリング状態は、ワイヤもしくはコネクタ上の異なる電圧レベルおよび／またはワイヤもしくはコネクタを通る電流の流れの方向として表され得る。３ワイヤシステムにおけるシグナリング状態のシーケンスの各々の間に、各信号ワイヤ３１８ａ、３１８ｂおよび３１８ｃは、他のワイヤとは異なるシグナリング状態にある。３相符号化システムにおいて３つの信号ワイヤ３１８ａ、３１８ｂおよび３１８ｃより多くが使用されるとき、２つ以上の信号ワイヤ３１８ａ、３１８ｂおよび／または３１８ｃが、各シグナリング間隔において同じシグナリング状態にあり得るが、各状態が、あらゆるシグナリング間隔中に少なくとも１つの信号ワイヤ３１８ａ、３１８ｂおよび／または３１８ｃ上に存在する。

【0042】

[0062] 情報は、各位相遷移４１０において回転の方向に符号化され得、３相信号は、シグナリング状態ごとに方向を変更し得る。駆動されていない信号ワイヤ３１８ａ、３１８ｂおよび／または３１８ｃは、回転の方向にかかわらず回転する３相信号中であらゆるシグナリング状態に変化するので、回転の方向は、どの信号ワイヤ３１８ａ、３１８ｂおよび／または３１８ｃが位相遷移の前後に「０」状態にあるのかを考慮することによって決定され得る。

【0043】

[0063] 符号化方式はまた、能動的に駆動される２つの信号ワイヤ３１８ａ、３１８ｂおよび／または３１８ｃの極性４０８中に情報を符号化し得る。３ワイヤ実装における任意の時間に、信号ワイヤ３１８ａ、３１８ｂ、３１８ｃのうちの厳密に２つが、反対方向の電流でおよび／または電圧差で駆動される。一実装形態では、データは、２ビット値４１２を使用して符号化され得、ここで、１ビットは、位相遷移４１０の方向中に符号化され、第２のビットは、現在の状態について極性４０８中に符号化される。

【0044】

[0064] タイミングチャート４００は、位相回転方向と極性との両方を使用したデータ符号化を示す。曲線４０２、４０４および４０６は、複数の位相状態について、それぞれ、３つの信号ワイヤ３１８ａ、３１８ｂおよび３１８ｃ上で搬送される信号に関する。最初に、位相遷移４１０の回転が、最上位ビットの２進数「０」によって表される逆時計回り方向に時間４１４において切り替えるまで、位相遷移４１０は、時計回り方向にあり、最上位ビットはバイナリ「１」に設定される。最下位ビットは、各状態にある信号の極性４０８を反映する。

【0045】

[0065] 本明細書で開示されるいくつかの態様によれば、１ビットのデータは、３ワイヤ、３相符号化システムにおいて回転または相変化中に符号化され得、追加のビットは、２つの駆動されたワイヤの極性中に符号化され得る。追加情報は、現在の状態から可能な状態のいずれかへの遷移を可能にすることによって３ワイヤ、３相符号化システムの各遷移中に符号化され得る。３つの回転位相と位相ごとの２つの極性とを仮定すれば、３ワイヤ、３相符号化システムにおいて６つの状態が利用可能になる。したがって、５つの状態が任意の現在の状態から利用可能であり、シンボル（遷移）ごとに符号化されるｌｏｇ₂（５）≒２．３２ビットがあり得、これは、マッパー３０２が、１６ビットのワードを受け入れ、それを７つのシンボル中に符号化することを可能にする。

【0046】

[0066] 図５は、３ワイヤ、３相デコーダ（3-wire, 3-phase decoder）５００のいくつかの態様を示す図である。差分受信機５０２ａ、５０２ｂ、５０２ｃとワイヤ状態のデコーダ５０４とは、互いに対して３つの送信線（たとえば、図３に示されている信号ワイヤ３１８ａ、３１８ｂおよび３１８ｃ）の状態のデジタル表現を与え、前のシンボル期間中に送信された状態と比較した３つの送信線の状態の変化を検出するように構成される。７つの連続する状態は、デマッパ５０８によって処理されることになる７つのシンボル５１６のセットを取得するために直並列コンバータ５０６によって組み立てられる。デマッパ５０８は、出力データ５２０を与えるために先入れ先出し（ＦＩＦＯ）レジスタ５１０中にバッファリングされ得る１６ビットのデータ５１８を生成する。

【0047】

[0067] ワイヤ状態のデコーダ５０４は、信号ワイヤ３１８ａ、３１８ｂおよび３１８ｃ上で受信される位相符号化信号からシンボル５１４のシーケンスを抽出し得る。シンボル５１４は、本明細書で開示される位相回転と極性との組合せとして符号化される。ワイヤ状態のデコーダは、信号ワイヤ３１８ａ、３１８ｂおよび３１８ｃからワイヤ状態を確実にキャプチャするために使用され得るクロック５２６を抽出するＣＤＲ回路５２４を含み得る。遷移は、各シンボル境界において信号ワイヤ３１８ａ、３１８ｂおよび３１８ｃのうちの少なくとも１つ上で行われ、ＣＤＲ回路５２４は、遷移または複数の遷移の発生に基づいてクロック５２６を生成するように構成され得る。クロックのエッジは、すべての信号ワイヤ３１８ａ、３１８ｂおよび３１８ｃが安定化することを可能にし、それによって、現在のワイヤ状態が復号目的のためにキャプチャされることを保証するために遅延され得る。

【0048】

[0068] 図６は、各状態から示される可能な遷移とともに３つのワイヤの可能なシグナリング状態６０２、６０４、６０６、６１２、６１４、６１６を示す状態図６００である。３ワイヤ、３相通信リンクの例では、６つの状態および３０個の状態遷移（state transition）が利用可能である。状態図６００中の可能なシグナリング状態６０２、６０４、６０６、６１２、６１４および６１６は、図４の円形状態図４５０に示されている状態を含み、詳述する。状態要素６２８の例に示されているように、状態図６００中の各シグナリング状態６０２、６０４、６０６、６１２、６１４および６１６は、それぞれ、Ａ、ＢおよびＣと標示された信号ワイヤ３１８ａ、３１８ｂ、３１８ｃの電圧シグナリング状態を定義する。たとえば、シグナリング状態６０２（＋ｘ）では、ワイヤＡ＝＋１であり、ワイヤＢ＝－１であり、ワイヤＣ＝０であり、差分受信機５０２ａ（Ａ－Ｂ）＝＋２、差分受信機５０２ｂ（Ｂ－Ｃ）＝－１および差分受信機５０２ｃ（Ｃ－Ａ）＝－１の出力をもたらす。受信機中の相変化検出回路によって取られた遷移決定は、差分受信機５０２ａ、５０２ｂ、５０２ｃによって生成される５つの可能なレベルに基づき、それらは、－２、－１、０、＋１および＋２の電圧状態を含む。

【0049】

[0069] 状態図６００中の遷移は、セット｛０００，００１，０１０，０１１，１００｝中の３ビットの２進値のうちの１つを有する反転（Flip）、回転（Rotate）、極性（Polarity）シンボル（symbol）（たとえば、ＦＲＰシンボル６２６）によって表され得る。ＦＲＰシンボル６２６の回転ビット６２２は、次の状態への遷移に関連する位相回転の方向を示す。ＦＲＰシンボル６２６の極性ビット６２４は、次の状態への遷移が極性の変化を伴うときにバイナリ１に設定される。ＦＲＰシンボル６２６の反転ビット６２０がバイナリ１に設定されるとき、回転および極性値は無視および／またはゼロ化され得る。反転は、極性の変化のみを伴う状態遷移を表す。したがって、反転が行われるとき、３相信号の位相は回転していると見なされなく、反転が行われるとき、極性ビットは冗長である。ＦＲＰシンボル６２６は、遷移ごとのワイヤの状態変化に対応する。状態図６００は、正の極性シグナリング状態６０２、６０４、６０６を含む内円６０８と負の極性シグナリング状態６１２、６１４、６１６を包含する外円６１８とに分離され得る。

【0050】

[0070] 図７は、いくつかのＣ－ＰＨＹインターフェースにおいて使用され得るワイヤ状態符号化（wire state encoding）７００の一例を示す。シンボルエンコーダ７０２は、図６に示されるＦＲＰシンボル６２６のフォーマットを有し得るＦＲＰシンボル７０８のストリームを受信する。マッパー３０２（図３を参照）は、Ｃ－ＰＨＹバスを介して通信されるべきデータからＦＲＰシンボル７０８のストリームを生成し得る。シンボルエンコーダ７０２は、直前の送信シンボル７１６に基づいてＦＲＰシンボル７０８のストリーム中の各ＦＲＰシンボルに現在の送信シンボル７１４を与える。直前の送信シンボル７１６は、シンボルクロック信号７１０によって与えられたタイミングに基づいて現在の送信シンボル７１４をキャプチャするように構成されたフリップフロップまたはレジスタ７０６によって維持される。シンボルクロック信号７１０はまた、Ｃ－ＰＨＹバスに結合されたラインドライバの動作を制御する事前駆動および制御回路７０４のためのタイミングを与える。いくつかの例では、事前駆動および制御回路７０４は、シンボルクロック信号７１０のサイクルの持続時間の間に現在の送信シンボル７１４をキャプチャし、保持し得る。いくつかの例では、事前駆動および制御回路７０４は、ラインドライバ回路のプルアップおよびプルダウンセクションを制御する信号のセット７１２を与え得る。表７２０は、Ｃ－ＰＨＹバスに対して定義される各ワイヤ状態７２２のための電圧レベル７２４を生成する信号のセット７１２の状態を示す。

【0051】

[0071] 図８は、いくつかのＣ－ＰＨＹインターフェースにおいて使用され得るワイヤ状態復号（wire state decoding）８００の一例を示す。コンパレータのセット８０２は、Ｃ－ＰＨＹバスのシグナリング状態８２２を監視し、シンボルクロック信号８２０によって与えられたタイミングに基づいて第１のフリップフロップまたはレジスタ８０４によって現在のワイヤ状態８２６としてキャプチャされる差分信号を生成する。クロック回復回路８１２は、Ｃ－ＰＨＹバスのシグナリング状態８２２を監視し、シンボルクロック信号８２０を生成するためにゲーティング論理８１６によってゲートされ得る受信クロック信号８２８を生成する。ゲーティング論理８１６は、クロックウィンドウ論理８１４からイネーブル信号８３０を受信し得、ゲーティング論理８１６は、受信クロック信号８２８が有効であることを確立（settle）信号８１８が示すときにシンボルクロック信号８２０を与える。第２のフリップフロップまたはレジスタ８０６は、シンボルクロック信号８２０によって与えられたタイミングに基づいて現在のワイヤ状態８２６をキャプチャすることによって前のワイヤ状態８２４を与える。

【0052】

[0072] シンボルデコーダ８０８は、図６に示されるＦＲＰシンボル６２６のフォーマットを有し得るＦＲＰシンボル８１０のストリームを生成する。ＦＲＰシンボル８１０のストリームは、ＦＲＰシンボル８１０のストリームからデータを復号するデマッパ５０８（図５を参照）に与えられ得る。シンボルデコーダ８０８は、前のワイヤ状態８２４と現在のワイヤ状態８２６との間の差に基づいてＦＲＰシンボル８１０のストリーム中に各ＦＲＰシンボルを生成する。

【0053】

[0073] アプリケーションおよびセンサの複雑性および性能を増加させることは、データレートおよびスループットに対する対応する増加した需要を生成した。たとえば、イメージングデバイスの増加した解像度とイメージングデバイスとは、アプリケーションプロセッサと他のデバイスとの間でＣ－ＰＨＹバスを介して通信されるべき絶えず増加するボリュームの画像データを生成することが予想され得る。より高いフレームレートに対する需要と装置中での複数のイメージングデバイスの提供とはまた、送信されるべき画像データのボリュームを増加し、画像データを送信するために利用可能な時間を低減することができる。ディスプレイシステムは、増加した解像度を同時に与えられており、増加したフレームレートを扱う必要があり得る。スループットに対する増加した需要は、従来のＣ－ＰＨＹインターフェースを使用して満たすことが困難であり得る。

【0054】

[0074] Ｃ－ＰＨＹデータの経路は、フルレートクロックで動作し、それにより、データは、それぞれ、送信機のシンボルクロック信号または受信機のシンボルクロック信号の単一のタイプのエッジ上で送信され、サンプリングされる。シンボルクロック信号中でタイミングのために使用されるエッジのタイプは、実装形態において採用される回路設計に基づいて立上りエッジまたは立下りエッジであり得る。データスループットは、Ｃ－ＰＨＹインターフェースのシンボルレートによって決定され、ここで、シンボルレートは、Ｃ－ＰＨＹバスを介して毎秒送信されるシンボルの数として表され得る。従来のＣ－ＰＨＹ仕様によれば、以下の通りである。

【0055】

【数1】

【0056】

データスループットは、Ｃ－ＰＨＹバスを介して送信される１秒当たりのビット数として測定され得る。一例では、約２．３２ビットが、連続的に送信されるシンボル間の遷移中に符号化され得、したがって、以下の通りである。

【0057】

【数2】

【0058】

[0075] 増加したデータスループットは、シンボルクロック周波数を増加させることによって取得され得る。シンボルクロック周波数を増加させる能力は、Ｃ－ＰＨＹ送信機および受信機中の回路の性能によって制限される。多くの実装形態では、論理ゲートに対して定義されるスイッチング時間は、最大シンボルクロック周波数を制限し得、および／またはシンボルクロック周波数で動作する回路中のゲートのレベルの数を制限し得る。一例では、受信機の論理回路を通した伝搬時間の差は、シンボルが確実にサンプリングされ得る時間間隔を制限することができる。別の例では、高速フルレートシンボルクロック信号の生成および配信は、達成することが困難であり得、集積回路の設計を複雑にし得る。

【0059】

[0076] 本開示のいくつかの態様に従って実装されるＣ－ＰＨＹインターフェースは、シンボルクロックレート（symbol clock rate）を増加させることなしにＣ－ＰＨＹインターフェースのためのデータスループットを増加させることができる。一態様では、Ｃ－ＰＨＹデータ経路中でタイミングは、ハーフレートシンボルクロック信号によって制御され得る。シンボルは、ハーフレートシンボルクロック信号が使用されるときにシンボルクロック信号の立上りエッジと立下りエッジとの両方上で送信され、より高いシンボルレートでのシンボルクロック信号のための周波数要求を緩和し得る。本開示のいくつかの態様によるハーフレートシンボルクロック信号の使用は、以下を与える。

【0060】

【数3】

【0061】

データスループットは、Ｃ－ＰＨＹバスを介して送信される１秒当たりのビット数として測定される。２．３２ビットが連続的に送信されるシンボル間の遷移中に符号化されるとき、以下の通りである。

【0062】

【数4】

【0063】

一例では、従来のＣ－ＰＨＹインターフェース中で１０ＧＨｚのシンボルクロック信号を使用して取得されるデータスループットは、本開示のいくつかの態様に従って実装されるＣ－ＰＨＹインターフェース中で５ＧＨｚのシンボルクロック信号を使用して取得され得る。

【0064】

[0077] 本開示のいくつかの態様は、ハーフレートシンボルクロック信号を使用して動作することができるＣ－ＰＨＹ送信機および受信機の構造および構成に関する。様々な例では、Ｃ－ＰＨＹ送信機および受信機は、デュアル経路アーキテクチャのために構成され、各経路は、シンボルのシーケンス中の１つおきのシンボルを符号化または復号する。本明細書では、ハーフレートシンボルクロックとともに使用するように構成された送信機または受信機中の経路は、奇数および偶数経路として指定される。一例では、送信機または受信機中の奇数経路は、送信された第１のシンボル、第３のシンボル、第５のシンボルなどであるシーケンス中のシンボルを扱い、送信機または受信機中の偶数経路は、送信された第２のシンボル、第４のシンボル、第６のシンボルなどであるシーケンス中のシンボルを扱う。動作中、経路は、構造中で対称であり、シンボルまたは経路は、奇数および偶数として任意に指定され得る。一態様によれば、デュアル経路アーキテクチャを用いて実装されるＣ－ＰＨＹ送信機は、対応する奇数および偶数経路に奇数および偶数シンボルを与えるマッパーを含む。一態様によれば、デュアル経路アーキテクチャを用いて実装されるＣ－ＰＨＹ受信機は、対応する奇数および偶数経路から奇数および偶数シンボルを受信し、復号のためのシンボルのシーケンスを与えるために奇数および偶数シンボルをインターリーブするデマッパを含む。

【0065】

[0078] 図９は、本開示の態様による、デュアル経路アーキテクチャで構成されたＣ－ＰＨＹ送信機中に実装され得るマッピング回路９００、９３０の例を示す。第１のマッピング回路９００は、２つのマッパー９０２、９０４を含み、各マッパー９０２、９０４は、送信機中の経路のうちの１つを供給し、ここで、送信機は、偶数シンボル経路と奇数シンボル経路とを用いて実装される。各偶数シンボルは、奇数シンボルによって定義されたシグナリング状態が直後に続くシグナリング状態を定義し、各奇数シンボルは、偶数シンボルによって定義されたシグナリング状態が直後に続くシグナリング状態を定義する。

【0066】

[0079] 第１のマッピング回路９００は、２つの１６ビットのワードとしてまたは単一の３２ビットのワードとして入力データ９１２を受信し得る。第１のマッピング回路９００は、３２ビットのワードを２つの１６ビットのワードに分割する。各１６ビットのワードは、それぞれのマッパー９０２、９０４によって７つのＦＲＰシンボルのシーケンスにマッピングされ得る。７つのＦＲＰシンボルのシーケンスの各２１ビット表現は、それぞれの並直列変換器９０６、９０８を使用してＦＲＰシンボルの時限シーケンスを取得するために直列化され得る。並直列変換器９０６、９０８は、ハーフレートシンボルクロック信号９１０のクロックサイクルごとに１つのシンボルを与え、これは、所望のシンボル送信レートの半分に等しい周波数を有する。図示の例では、２つのマッパー９０２、９０４は、対応する並直列変換器９０６、９０８に７つの３ビットのＦＲＰシンボルのシーケンスを与える。

【0067】

[0080] マッパー９０２、９０４のタイミングは、ハーフレートシンボルクロック信号９１０を７で除算する回路９１４によって与えられたワードクロック信号９１６によって制御される。並直列変換器９０６、９０８の入力タイミングは、ワードクロック信号９１６によって制御され、並直列変換器９０６、９０８の出力タイミングは、ハーフレートシンボルクロック信号９１０によって制御される。

【0068】

[0081] 一例では、第１のマッピング回路９００は、奇数シンボル経路９２０に与えられるＦＲＰシンボル中に符号化される１６ビットのワードとは異なる１６ビットのワードを符号化する偶数シンボル経路９１８にＦＲＰシンボルを与える。たとえば、ＦＲＰシンボルＮは、偶数シンボル経路９１８に与えられ、シンボルＮ＋１は、奇数シンボル経路９２０に与えられ、ここで、シンボルＮ＋１は、送信中にシンボルＮに続く。２つのマッパー９０２、９０４から取得されたシーケンスは、次に、偶数および奇数シンボル経路９１８、９２０に与えられ、７つのＦＲＰシンボルの２つのシーケンスを１４シンボルシーケンスに効果的に組み合わせ得る。

【0069】

[0082] 別の例では、２つのマッパー９０２、９０４の各々は、偶数マッパー９０２および奇数マッパー９０４として構成され、マッパー９０２、９０４の両方は、同じ３２ビットのワードを受信するように構成され得る。この例では、偶数マッパー９０２は、３２ビットのワードを表す１４シンボルシーケンス中の偶数シンボルを与え、一方、奇数マッパー９０４は、３２ビットのワードを表す１４シンボルシーケンス中の奇数シンボルを与える。マッパー９０２、９０４によって生成されたシンボルは、直列化され、対応するシンボル経路９１８、９２０に与えられ得る。この例では、シリアルバス上のシグナリングは、従来のＣ－ＰＨＹ送信機に一致する。

【0070】

[0083] 第２のマッピング回路９３０は、単一のマッパー９３４を使用し、１６ビットのワード中でデータを受信するように構成される。単一のマッパー９３４は、７つのＦＲＰシンボルのシーケンス中に各１６ビットのワードを符号化するように構成される。７つのＦＲＰシンボルのシーケンスは、対応する偶数および奇数シンボル経路９１８、９２０に結合されたシフトレジスタに偶数および奇数シンボルを与えるデマルチプレクサ９３６を使用して７対２シフトレジスタ９３８にロードされ得る。デマルチプレクサ９３６は、ディバイダ９４０の動作を通してシンボルクロック信号９１０から導出されるクロック信号９４２を使用して入力データクロックレートの半分にクロック制御される。

【0071】

[0084] 図１０は、Ｃ－ＰＨＹトリオ１０２４のシグナリング状態を制御するシンボル中に入力データ１０２０を符号化するためにハーフレートシンボルクロック信号９１０を使用するように構成された送信機１０００の第１の例を示す。送信機１０００は、偶数シンボル経路と奇数シンボル経路とを用いて実装され、ここで、各偶数シンボルは、奇数シンボルによって定義されたシグナリング状態が直後に続くシグナリング状態を定義し、各奇数シンボルは、偶数シンボルによって定義されたシグナリング状態が直後に続くシグナリング状態を定義する。いくつかの実装形態では、シンボルの得られたシーケンスは、Ｃ－ＰＨＹプロトコルに準拠する。図１１は、送信機１０００のためのタイミング１１００を示す。

【0072】

[0085] 入力データ１０２０は、２つの１６ビットのワードとしてまたは単一の３２ビットのワードとしてマッピング回路１００２によって受信され得る。マッピング回路１００２は、たとえば、図９に示されるマッピング回路９００、９３０のうちの１つに対応し得る。マッピング回路１００２によって与えられたＦＲＰシンボルのシーケンス中の各シンボルは、送信のための符号化されることになる次のＦＲＰシンボル１０３０、１０３２を維持するフリップフロップ１００４および１０１４のうちの１つによってキャプチャされる。ハーフレートシンボルクロック信号９１０のサイクルごとに、偶数シンボル経路中のフリップフロップ１００４は、第１のワイヤ状態のエンコーダ１００６への入力を与え、奇数シンボル経路中のフリップフロップ１０１４は、第２のワイヤ状態のエンコーダ１０１６への入力を与える。

【0073】

[0086] 第１のワイヤ状態のエンコーダ（first wire state encoder）１００６は、それの出力として、Ｃ－ＰＨＹトリオ１０２４の各ワイヤのシグナリング状態を定義するために次の偶数の３ビットのワイヤ状態シンボル１０３４を与える。次の偶数の３ビットのワイヤ状態シンボル１０３４は、偶数の３ビットのシンボル１０３０と奇数シンボル経路上に生成された現在の奇数の３ビットのワイヤ状態シンボル１０４０との間の差に基づいて生成される。ハーフレートシンボルクロック信号９１０の逆によってクロック制御されるフリップフロップ１００８は、それが送信されるためにフリップフロップ１００８を通してクロック制御されるときに次の偶数の３ビットのワイヤ状態シンボル１０３４をキャプチャすることによって現在の偶数の３ビットのワイヤ状態シンボル１０３８を与える。

【0074】

[0087] 第２のワイヤ状態のエンコーダ（second wire state encoder）１０１６は、それの出力として、Ｃ－ＰＨＹトリオ１０２４の各ワイヤのシグナリング状態を定義するために次の奇数の３ビットのワイヤ状態シンボル１０３６を与える。次の奇数の３ビットのワイヤ状態シンボル１０３６は、奇数の３ビットのシンボル１０３２と偶数シンボル経路上に生成された現在の偶数の３ビットのワイヤ状態シンボル１０３８との間の差に基づいて生成される。ハーフレートシンボルクロック信号９１０によってクロック制御されるフリップフロップ１０１８は、それが送信されるためにフリップフロップ１０１８を通してクロック制御されるときに次の奇数の３ビットのワイヤ状態シンボル１０３６をキャプチャすることによって現在の奇数の３ビットのワイヤ状態シンボル１０４０を与える。

【0075】

[0088] マルチプレクサ１０１０は、現在の偶数の３ビットのワイヤ状態シンボル１０３８と現在の奇数の３ビットのワイヤ状態シンボル１０４０とからそれの出力１０４２を選択する。マルチプレクサ１０１０の出力１０４２は、Ｃ－ＰＨＹトリオ１０２４に結合されたラインドライバのセット１０２２を制御する事前駆動および制御回路１０１２に与えられる。マルチプレクサ１０１０は、ハーフレートシンボルクロック信号９１０によって制御され、したがって、偶数シンボルおよび奇数シンボルがハーフレートシンボルクロック信号９１０の異なる位相（半サイクル）において１００２の状態を制御する。

【0076】

[0089] 図１２は、Ｃ－ＰＨＹトリオ１２４２のシグナリング状態を制御するシンボル中に入力データ１２２０を符号化するためにハーフレートシンボルクロック信号９１０を使用するように構成された送信機１２００の第２の例を示す。送信機１２００は、等化をサポートする追加されたパイプライン回路１２２６、１２３６を用いて図１０の送信機１０００と同様の方式で動作する。

【0077】

[0090] 送信機１２００は、偶数シンボル経路と奇数シンボル経路とを用いて実装され、ここで、各偶数シンボルは、奇数シンボルによって定義されたシグナリング状態が直後に続くシグナリング状態を定義し、各奇数シンボルは、偶数シンボルによって定義されたシグナリング状態が直後に続くシグナリング状態を定義する。シンボルの得られたシーケンスは、Ｃ－ＰＨＹプロトコルに準拠する。

【0078】

[0091] 入力データ１２２０は、２つの１６ビットのワードとしてまたは単一の３２ビットのワードとしてマッピング回路１２０２によって受信され得る。マッピング回路１２０２は、たとえば、図９に示されるマッピング回路９００、９３０のうちの１つに対応し得る。マッピング回路１２０２によって与えられたＦＲＰシンボルのシーケンス中の各シンボルは、処理のために次のＦＲＰシンボルを維持するフリップフロップ１２０４および１２１４のうちの１つによってキャプチャされる。ハーフレートシンボルクロック信号９１０のサイクルごとに、偶数シンボル経路中のフリップフロップ１２０４は、第１のワイヤ状態のエンコーダ１２０６への入力を与え、奇数シンボル経路中のフリップフロップ１２１４は、第２のワイヤ状態のエンコーダ１２１６への入力を与える。

【0079】

[0092] 第１のワイヤ状態のエンコーダ１２０６は、それの出力として、Ｃ－ＰＨＹトリオ１２４２の各ワイヤのシグナリング状態を定義するために次の偶数の３ビットのワイヤ状態シンボルを与える。次の偶数の３ビットのワイヤ状態シンボルは、次の偶数ＦＲＰシンボルと奇数シンボル経路上に生成された現在の奇数の３ビットのワイヤ状態シンボル１２４６との間の差に基づいて生成される。ハーフレートシンボルクロック信号９１０の逆によってクロック制御されるフリップフロップ１２０８は、それが送信されるためにフリップフロップ１２０８を通してクロック制御されるときに第１のワイヤ状態のエンコーダ１２０６によって与えられる次の偶数の３ビットのワイヤ状態シンボル１２０６をキャプチャすることによって現在の偶数の３ビットのワイヤ状態シンボル１２４４を与える。

【0080】

[0093] 第２のワイヤ状態のエンコーダ１２１６は、それの出力として、Ｃ－ＰＨＹトリオ１２４２の各ワイヤのシグナリング状態を定義するために次の奇数の３ビットのワイヤ状態シンボルを与える。次の奇数の３ビットのワイヤ状態シンボルは、次の奇数ＦＲＰシンボルと偶数シンボル経路上に生成された現在の偶数の３ビットのワイヤ状態シンボル１２４４との間の差に基づいて生成される。ハーフレートシンボルクロック信号９１０によってクロック制御されるフリップフロップ１２１８は、それが送信されるためにフリップフロップ１２１８を通してクロック制御されるときに第２のワイヤ状態のエンコーダ１２１６によって与えられる次の奇数の３ビットのワイヤ状態シンボル１２１６をキャプチャすることによって現在の奇数の３ビットのワイヤ状態シンボル１２４６を与える。

【0081】

[0094] 図示の例では、現在の偶数の３ビットのワイヤ状態シンボル１２４４と現在の奇数の３ビットのワイヤ状態シンボル１２４６とは、Ｃ－ＰＨＹトリオ１２４２に結合されたラインドライバのセット１２１０を制御するように構成された１つまたは複数のドライバ制御信号１２２４、１２３４を生成するそれぞれの偶数のおよび奇数の事前駆動および制御回路１２２２、１２３２に与えられる。ドライバ制御信号１２２４、１２３４は、等化回路１２２８、１２３８がドライバ制御信号１２２４、１２３４のための等化構成を決定することを可能にするのに十分な遅延を与えるそれぞれのパイプライン回路１２２６、１２３６に与えられる。図示の例では、パイプライン回路１２２６、１２３６は、対応する２つ以上のクロックサイクルだけドライバ制御信号１２２４、１２３４を遅延させる２つ以上のフリップフロップを含む。偶数シンボル経路と奇数シンボル経路との間に確立されるタイミング関係を維持するために、偶数シンボル経路のためのパイプライン回路１２２６中のフリップフロップは、ハーフレートシンボルクロック信号９１０の逆によってクロック制御され、奇数シンボル経路のためのパイプライン回路１２３６中のフリップフロップは、ハーフレートシンボルクロック信号９１０によってクロック制御される。遅延ドライバ制御信号は、遅延ドライバ制御信号のうちのいくつかにタイミング調整を適用すること、遅延ドライバ制御信号のうちのいくつかのためのドライバ振幅制御信号を生成すること、またはタイミングおよび振幅調整の何らかの組合せを与えることを行い得るイコライザ回路１２２８、１２３８にそれぞれのパイプライン回路１２２６、１２３６によって与えられる。イコライザ回路１２２８、１２３８は、マルチプレクサ１２４０に遅延されたドライバ制御信号ならびに／またはタイミングおよび振幅調整制御信号を与える。

【0082】

[0095] マルチプレクサ１２４０は、それの出力を与えるためにイコライザ回路１２２８、１２３８の出力の間で選択する。マルチプレクサ１２４０の出力は、Ｃ－ＰＨＹトリオ１２４２に結合されたラインドライバのセット１２１０に与えられる。マルチプレクサ１２４０は、ハーフレートシンボルクロック信号９１０によって制御され、したがって、偶数シンボルと奇数シンボルとは、ハーフレートシンボルクロック信号９１０の異なる位相（半サイクル）においてＣ－ＰＨＹトリオ１２４２の状態を制御する。

【0083】

[0096] ハーフレートシンボルクロック信号によって与えられたタイミングに従って送信されるシンボルのシーケンスを復号するように構成された受信機は、別個の偶数および奇数シンボル経路で構成され得る。差分信号プロセッサは、現在および前のワイヤ状態を取得するために差分信号を多重分離するために採用され得る。

【0084】

[0097] 図１３は、本開示のいくつかの態様による、ハーフレートシンボルクロック動作のために構成された受信機において使用され得る差分信号プロセッサ１３００、１３３０および１３６０の一例を示す。

【0085】

[0098] ＡＢ差分信号プロセッサ１３００は、コンパレータまたはライン受信機回路からＡＢ差分信号１３０２を受信する。ＡＢ差分信号１３０２は、図８に示されるコンパレータ８０２のセットなどのコンパレータのセットのうちの１つから受信され得る。コンパレータは、Ｃ－ＰＨＹバス中の（ワイヤＡ、ＢおよびＣとして参照される）ワイヤのトリオのシグナリング状態の差を表す差分信号のセット｛ＡＢ，ＢＣ，ＣＡ｝を与える。いくつかの実装形態では、ＡＢ差分信号１３０２は、マルチビット信号であり、および／または２つ以上のコネクタもしくはワイヤを介して送信され得る。図１５は、受信されたシンボル間隔｛Ｎ，Ｎ＋１，．．．Ｎ＋８｝のためのシグナリング状態をカバーするＡＢ差分信号１３０２のスナップショットを含むタイミング図１５００である。ＡＢ差分信号プロセッサ１３００は、ハーフレートシンボルクロック信号１３２４によってクロック制御され、シンボルのセット｛Ｎ－１，Ｎ＋１，Ｎ＋３，Ｎ＋５およびＮ＋７｝の各々のためのＡＢ状態を含む偶数のＡＢ状態１３２０をキャプチャするように構成された第１のフリップフロップ１３０４を含む。

【0086】

[0099] ＡＢ差分信号プロセッサ１３００は、ハーフレートシンボルクロック信号１３２４によってクロック制御され、シンボルのセット｛Ｎ＋２，Ｎ＋４およびＮ＋６｝の各々のための状態を含む奇数のＡＢ状態１３２２をキャプチャするように構成された第２のフリップフロップ１３０６を含む。ＡＢ差分信号プロセッサ１３００はまた、ハーフレートシンボルクロック信号１３２４によってクロック制御され、整列された現在の偶数のＡＢ状態１３１４と現在の奇数のＡＢ状態１３１６とを与える第３のおよび第４のフリップフロップ１３０８、１３１０を含む。ＡＢ差分信号プロセッサ１３００はまた、ハーフレートシンボルクロック信号１３２４によってクロック制御され、対応する現在の偶数のＡＢ状態１３１４および現在の奇数のＡＢ状態１３１６と時間的に整合された前の奇数のＡＢ状態１３１８を与えるために現在の奇数のＡＢ状態１３１６をキャプチャする第５のフリップフロップ１３１２を含む。

【0087】

[0100] ＢＣ差分信号プロセッサ１３３０は、コンパレータまたはライン受信機回路からＢＣ差分信号１３３２を受信する。ＢＣ差分信号１３３２は、図８に示されるコンパレータ８０２のセットなどのコンパレータのセットのうちの１つから受信され得る。いくつかの実装形態では、ＢＣ差分信号１３３２は、マルチビット信号であり、および／または２つ以上のコネクタもしくはワイヤを介して送信され得る。ＢＣ差分信号プロセッサ１３３０は、ハーフレートシンボルクロック信号１３２４によってクロック制御され、シンボルのセット｛Ｎ－１，Ｎ＋１，Ｎ＋３，Ｎ＋５およびＮ＋７｝の各々のためのＢＣ状態を含む偶数のＢＣ状態１３５０をキャプチャするように構成された第１のフリップフロップ１３３４を含む。

【0088】

[0101] ＢＣ差分信号プロセッサ１３３０は、ハーフレートシンボルクロック信号１３２４によってクロック制御され、シンボルのセット｛Ｎ＋２，Ｎ＋４およびＮ＋６｝の各々のための状態を含む奇数のＢＣ状態１３５２をキャプチャするように構成された第２のフリップフロップ１３３６を含む。ＢＣ差分信号プロセッサ１３３０はまた、ハーフレートシンボルクロック信号１３２４によってクロック制御され、整列された現在の偶数のＢＣ状態１３４４と現在の奇数のＢＣ状態１３４６とを与える第３のおよび第４のフリップフロップ１３３８、１３４０を含む。ＢＣ差分信号プロセッサ１３３０はまた、ハーフレートシンボルクロック信号１３２４によってクロック制御され、対応する現在の偶数のＢＣ状態１３４４および現在の奇数のＢＣ状態１３４６と時間的に整合された前の奇数のＢＣ状態１３４８を与えるために現在の奇数のＢＣ状態１３４６をキャプチャする第５のフリップフロップ１３４２を含む。

【0089】

[0102] ＣＡ差分信号プロセッサ１３６０は、コンパレータまたはライン受信機回路からＣＡ差分信号１３６２を受信する。ＣＡ差分信号１３６２は、図８に示されるコンパレータ８０２のセットなどのコンパレータのセットのうちの１つから受信され得る。いくつかの実装形態では、ＣＡ差分信号１３６２は、マルチビット信号であり、および／または２つ以上のコネクタもしくはワイヤを介して送信され得る。ＣＡ差分信号プロセッサ１３６０は、ハーフレートシンボルクロック信号１３２４によってクロック制御され、シンボルのセット｛Ｎ－１，Ｎ＋１，Ｎ＋３，Ｎ＋５およびＮ＋７｝の各々のためのＣＡ状態を含む偶数のＣＡ状態１３８０をキャプチャするように構成された第１のフリップフロップ１３６４を含む。

【0090】

[0103] ＣＡ差分信号プロセッサ１３６０は、ハーフレートシンボルクロック信号１３２４によってクロック制御され、シンボルのセット｛Ｎ＋２，Ｎ＋４およびＮ＋６｝の各々のための状態を含む奇数のＣＡ状態１３８２をキャプチャするように構成された第２のフリップフロップ１３６６を含む。ＣＡ差分信号プロセッサ１３６０はまた、ハーフレートシンボルクロック信号１３２４によってクロック制御され、整列された現在の偶数のＣＡ状態１３７４と現在の奇数のＣＡ状態１３７６とを与える第３のおよび第４のフリップフロップ１３６８、１３７０を含む。ＣＡ差分信号プロセッサ１３６０はまた、ハーフレートシンボルクロック信号１３２４によってクロック制御され、対応する現在の偶数のＣＡ状態１３７４および現在の奇数のＣＡ状態１３７６と時間的に整合された前の奇数のＣＡ状態１３７８を与えるために現在の奇数のＣＡ状態１３７６をキャプチャする第５のフリップフロップ１３７２を含む。

【0091】

[0104] 図１４は、Ｃ－ＰＨＹバスのシグナリング状態からのデータ１４５０を復号するためにハーフレートシンボルクロック信号１３２４を使用するように構成された受信機回路１４００を示す。受信機回路１４００は、偶数シンボル経路と奇数シンボル経路とを用いて実装され、ここで、各シンボルは、連続するシグナリング状態間での遷移中に符号化されるデータに対応する。各偶数シンボルは、奇数シンボルによって表される第２のシグナリング状態が直後に続く第１のシグナリング状態を表し、各奇数シンボルは、偶数シンボルによって表される第４のシグナリング状態が直後に続く第３のシグナリング状態を表す。シンボルのシーケンスは、Ｃ－ＰＨＹプロトコルに準拠する。図１５は、受信機回路１４００に関連するタイミングを示す。

【0092】

[0105] 受信機回路１４００は、図８に示されるコンパレータ８０２のセットなどのコンパレータを含み得るか、またはそれに結合され得る。コンパレータは、Ｃ－ＰＨＹバス中の（ワイヤＡ、ＢおよびＣとして参照される）ワイヤのトリオのシグナリング状態の差を表す差分信号のセット｛ＡＢ，ＢＣ，ＣＡ｝を与える。３つの差分信号プロセッサ１４０２、１４０４、１４０６は、Ｃ－ＰＨＹバス上のシンボル送信間隔のシーケンス中のシグナリング状態から情報を抽出するために与えられる。シンボル送信間隔は、シンボル送信レートによって定義される。差分信号のセットはまた、ハーフレートシンボルクロック信号１３２４を生成するクロック回復回路１４３０に与えられる。ハーフレートシンボルクロック信号１３２４の各期間は、２つのシンボル送信間隔を定義する。

【0093】

[0106] ＡＢ差分信号プロセッサ１４０２は、ワイヤ状態のデコーダのペアに現在の偶数のＡＢ状態と、現在の奇数のＡＢ状態と、前の奇数のＡＢ状態とを与える。ＢＣ差分信号プロセッサ１４０４は、ワイヤ状態のデコーダのペアに現在の偶数のＢＣ状態と、現在の奇数のＢＣ状態と、前の奇数のＢＣ状態とを与える。ＣＡ差分信号プロセッサ１４０６は、ワイヤ状態のデコーダのペアに現在の偶数のＣＡ状態と、現在の奇数のＣＡ状態と、前の奇数のＣＡ状態とを与える。

【0094】

[0107] 偶数のワイヤ状態のデコーダ１４０８は、ＡＢ、ＢＣおよびＣＡ差分信号のための現在の奇数の状態１４１２とＡＢ、ＢＣおよびＣＡ差分信号のための現在の偶数の状態１４１４との間の差を決定することによって３ビットの偶数ＦＲＰシンボル１４３６を与える。ＡＢ、ＢＣおよびＣＡ差分信号のための現在の偶数の状態１４１４は、ＡＢ、ＢＣおよびＣＡのための現在の奇数の状態１４１２の前に発生する。奇数のワイヤ状態のデコーダ１４１０は、ＡＢ、ＢＣおよびＣＡ差分信号のための現在の偶数の状態１４１４とＡＢ、ＢＣおよびＣＡ差分信号のための前の奇数の状態１４１６との間の差を決定することによって３ビットの奇数のＦＲＰシンボル１４３８を与える。ＡＢ、ＢＣおよびＣＡ差分信号のための前の奇数の状態１４１６は、ＡＢ、ＢＣおよびＣＡのための現在の偶数の状態１４１４の前に発生する。

【0095】

[0108] 偶数ＦＲＰシンボル１４３６と奇数ＦＲＰシンボル１４３８とは、１対７直並列コンバータ１４２２、１４２４に偶数ＦＲＰ入力１４４０と奇数ＦＲＰ入力１４４２とを与えるために、それぞれ、対応するレジスタまたはフリップフロップ１４１８および１４２０中に保持される。レジスタまたはフリップフロップ１４１８および１４２０と直並列コンバータ１４２２、１４２４の入力とは、ハーフレートシンボルクロック信号１３２４によってクロック制御される。直並列コンバータ１４２２、１４２４は、ハーフレートシンボルクロック信号１３２４を７で除算する回路１４２８によって与えられるデータクロック信号１４３４によって与えられるタイミングに基づいてデマッパ１４２６に偶数および奇数入力１４４４としてシンボルのシーケンスの２１ビット表現を与える。デマッパ１４２６は、１６ビットまたは３２ビットのワードでの出力であり得る復号データ１４５０を取得するために偶数および奇数入力１４４４をインターリーブし、復号する。直並列コンバータ１４２２、１４２４とデマッパ１４２６とは、データクロック信号１４３４によって与えられるタイミングに基づいて動作し得る。

【0096】

[0109] 図１６は、本開示の態様による、デュアル経路アーキテクチャで構成されたＣ－ＰＨＹ受信機中に実装され得るデマッピング回路１６００、１６３０の例を示す。第１のデマッピング回路１６００は、２つのデマッパ１６０６、１６０８を含む。第１の直並列変換器（deserializer）１６０２または直並列コンバータは、偶数シンボル経路１６１２から受信された７つの３ビットのシンボルの各シーケンスの２１ビット表現を第１のデマッパ１６０６に与える。第２の直並列変換器１６０４は、奇数シンボル経路１６１４から受信された７つの３ビットのシンボルの各シーケンスの２１ビット表現を第２のデマッパ１６０８に与える。偶数シンボル経路１６１２と奇数シンボル経路１６１４とから受信されたシンボルは、ＦＲＰシンボルとして構成され得る。デマッパ１６０６、１６０８は、Ｃ－ＰＨＹ符号化に従って７シンボルシーケンスをデータに変換するように構成され得る。いくつかの実装形態では、デマッパ１６０６、１６０８の各々は、７つのシンボルのシーケンスの２１ビット表現を使用してルックアップテーブルをインデックス付けすることによって７つのシンボルのシーケンスを復号し得る。一例では、第１のデマッピング回路１６００は、２つの１６ビットのワードとして出力データ１６２０を与え得る。別の例では、第１のデマッピング回路１６００は、２つの１６ビットのワードとしてまたは単一の３２ビットのワードとして出力データ１６２０を与え得る。

【0097】

[0110] 直並列変換器１６０２、１６０４は、ハーフレートシンボルクロック信号１６１０のクロックサイクルごとに１つのシンボルを受信し、これは、所望のシンボル送信レートの半分に等しい周波数を有する。図示の例では、２つのデマッパ１６０６、１６０８の各々は、対応する直並列変換器１６０２、１６０４から７つの３ビットのＦＲＰシンボルのセットを受信する。デマッパ１６０６、１６０８の動作と直並列変換器１６０２、１６０４の出力とのタイミングは、ハーフレートシンボルクロック信号１６１０を７で除算する回路１６１６によって与えられるワードクロック信号１６１８によって制御される。図示の例では、ＦＲＰシンボルＮは、偶数シンボル経路１６１２から受信され、シンボルＮ＋１は、奇数シンボル経路１６１４から受信され、ここで、シンボルＮ＋１は、シンボルＮの後にＣ－ＰＨＹバスから受信される。

【0098】

[0111] いくつかの実装形態では、２つのデマッパ１６０６、１６０８の各々は、偶数デマッパ１６０６および奇数デマッパ１６０８として構成され得、デマッパ１６０６、１６０８の両方は、同じ３２ビットのワードの部分を出力するように構成される。いくつかの実装形態では、シリアルバス上のシグナリングは、従来のＣ－ＰＨＹ送信機に一致する。

【0099】

[0112] 第２のデマッピング回路１６３０は、単一のデマッパ１６４２を使用し、偶数シンボル経路１６５２と奇数シンボル経路１６５４とから受信されたシンボルをインターリーブするように構成される。一例では、７つのＦＲＰシンボルのシーケンスは、フリップフロップ１６３６、１６３８のセットによって直並列変換器１６３２、１６３４からキャプチャされ、ここで、フリップフロップ１６３６、１６３８のセットと直並列変換器１６３２、１６３４の出力とは、ハーフレートシンボルクロック信号１６１０を７で除算するディバイダ１６４６から取得され得るワードクロック信号１６５６によって制御される。一例では、直並列変換器１６３２、１６３４は、フリップフロップ１６３６、１６３８のそれぞれのセットによってキャプチャされたシンボルのシーケンスに最高７つの受信されたシンボルを組み立てるように構成される。フリップフロップ１６３６の第１のセットは、偶数シンボル経路１６５２から７シンボルシーケンスをキャプチャし、フリップフロップ１６３８の第２のセットは、奇数シンボル経路１６５４から７シンボルシーケンスをキャプチャする。マルチプレクサ１６４０は、ハーフレートシンボルクロック信号１６１０を３．５で除算するディバイダ１６４８から取得され得るハーフワードクロック信号１６５８によって与えられる選択信号に従ってデマッパ１６４２を供給する。デマッパ１６４２は、ハーフレートシンボルクロック信号１６１０のサイクルごとに第２のデマッピング回路１６３０の出力１６５０において２つの１６ビットのデータワードを生成する。一例では、第１の１６ビットのデータワードは、偶数シンボル経路１６５２を通して処理される７シンボルシーケンスから復号され、第２の１６ビットのデータワードは、奇数シンボル経路１６５４を通して処理される７シンボルシーケンスから復号される。

【0100】

処理回路および方法の例（Examples of Processing Circuits and Methods）
[0113] 図１７は、本明細書で開示される１つまたは複数の機能を実施するように構成され得る、処理回路１７０２を採用する装置のためのハードウェア実装形態の一例を示す概念図１７００である。本開示の様々な態様によれば、本明細書で開示される要素、または要素の任意の部分、または要素の任意の組合せが、処理回路１７０２を使用して実装され得る。処理回路１７０２は、本明細書で開示される様々なエンコーディングスキームをサポートするいくつかのデバイス、回路、および／または論理を含み得る。一例では、処理回路１７０２は、シンボルへのデータの符号化を容易にする回路とモジュールとの何らかの組合せと、シリアルバスのワイヤ上に３つ以上の電圧レベルをアサートするように適応されたラインドライバとを含み得る。別の例では、処理回路１７０２は、３相エンコーダ、マッパー、ドライバおよび／またはイコライザを使用してシンボルへのデータの符号化を容易にする回路とモジュールとの何らかの組合せを含み得る。処理回路１７０２は、本明細書で開示される符号化および／または復号処理を管理する状態機械または別のタイプの処理デバイスを含み得る。

【0101】

[0114] 処理回路１７０２は、ハードウェアおよびソフトウェアモジュールのいくつかの組合せによって制御される１つまたは複数のプロセッサ１７０４を含み得る。プロセッサ１７０４の例としては、マイクロプロセッサ、マイクロコントローラ、デジタル信号プロセッサ（ＤＳＰ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、プログラマブル論理デバイス（ＰＬＤ）、状態機械、シーケンサ、ゲート論理、個別ハードウェア回路、および本開示全体にわたって説明される様々な機能を実施するように構成された他の好適なハードウェアがある。１つまたは複数のプロセッサ１７０４は、特定の機能を実施し、ソフトウェアモジュール１７１６のうちの１つによって構成され、拡張されまたは制御され得る、専用プロセッサを含み得る。１つまたは複数のプロセッサ１７０４は、初期化中にロードされるソフトウェアモジュール１７１６の組合せを通して構成され得、動作中に１つまたは複数のソフトウェアモジュール１７１６をロードまたはアンロードすることによってさらに構成され得る。

【0102】

[0115] 図示の例では、処理回路１７０２は、バス１７１０によって概略的に表されるバスアーキテクチャを用いて実装され得る。バス１７１０は、処理回路１７０２の特定の適用例および全体的な設計制約に応じて、任意の数の相互接続バスおよびブリッジを含み得る。バス１７１０は、１つまたは複数のプロセッサ１７０４とプロセッサ可読記憶媒体１７０６とを含む様々な回路を互いにリンクする。プロセッサ可読記憶媒体１７０６は、メモリデバイスと大容量ストレージデバイスとを含み得、本明細書ではコンピュータ可読媒体および／またはプロセッサ可読媒体と呼ばれることがある。バス１７１０は、タイミングソース、タイマー、周辺機器、電圧調節器、および電力管理回路など、様々な他の回路をもリンクし得る。バスインターフェース１７０８は、バス１７１０と１つまたは複数のトランシーバ１７１２との間のインターフェースを与え得る。トランシーバ１７１２は、処理回路によってサポートされる各ネットワーキング技術のために与えられ得る。いくつかの事例では、複数のネットワーキング技術は、トランシーバ１７１２中で見つけられる回路または処理モジュールの一部または全部を共有し得る。各トランシーバ１７１２は、伝送媒体を介して様々な他の装置と通信するための手段を与える。装置の性質に応じて、ユーザインターフェース１７１８（たとえば、キーパッド、ディスプレイ、スピーカー、マイクロフォン、ジョイスティック）も与えられ得、直接またはバスインターフェース１７０８を通してバス１７１０に通信可能に結合され得る。

【0103】

[0116] プロセッサ１７０４は、バス１７１０を管理することと、プロセッサ可読記憶媒体１７０６を含み得るプロセッサ可読記憶媒体に記憶されたソフトウェアの実行を含み得る一般的な処理とを担当し得る。この点において、プロセッサ１７０４を含む処理回路１７０２は、本明細書で開示される方法、機能および技法のいずれかを実装するために使用され得る。プロセッサ可読記憶媒体１７０６は、ソフトウェアを実行するとき、プロセッサ１７０４によって操作されるデータを記憶するために使用され得、ソフトウェアは、本明細書で開示される方法のいずれか１つを実装するように構成され得る。

【0104】

[0117] 処理回路１７０２中の１つまたは複数のプロセッサ１７０４はソフトウェアを実行し得る。ソフトウェアは、ソフトウェア、ファームウェア、ミドルウェア、マイクロコード、ハードウェア記述言語などの名称にかかわらず、命令、命令セット、コード、コードセグメント、プログラムコード、プログラム、サブプログラム、ソフトウェアモジュール、アプリケーション、ソフトウェアアプリケーション、ソフトウェアパッケージ、ルーチン、サブルーチン、オブジェクト、実行ファイル、実行スレッド、プロシージャ、関数、アルゴリズムなどを意味すると広く解釈されたい。ソフトウェアは、プロセッサ可読記憶媒体１７０６中または別の外部プロセッサ可読媒体中にコンピュータ可読形式で常駐し得る。プロセッサ可読記憶媒体１７０６は、非一時的プロセッサ可読媒体を含み得る。非一時的プロセッサ可読媒体は、例として、磁気ストレージデバイス（たとえば、ハードディスク、フロッピー（登録商標）ディスク、磁気ストリップ）、光ディスク（たとえば、コンパクトディスク（ＣＤ）またはデジタル多用途ディスク（ＤＶＤ））、スマートカード、フラッシュメモリデバイス（たとえば、「フラッシュドライブ」、カード、スティック、またはキードライブ）、ランダムアクセスメモリ（ＲＡＭ）、ＲＯＭ、ＰＲＯＭ、消去可能ＰＲＯＭ（ＥＰＲＯＭ）、ＥＥＰＲＯＭ、レジスタ、リムーバブルディスク、ならびにコンピュータによってアクセスされ、読み取られ得るソフトウェアおよび／または命令を記憶するための任意の他の好適な媒体を含む。プロセッサ可読記憶媒体１７０６はまた、例として、搬送波、伝送線路、ならびにコンピュータによってアクセスされ、読み取られ得るソフトウェアおよび／または命令を送信するための任意の他の好適な媒体を含み得る。プロセッサ可読記憶媒体１７０６は、プロセッサ１７０４中の処理回路１７０２中に存在するか、処理回路１７０２の外部にあるか、または処理回路１７０２を含む複数のエンティティにわたって分散され得る。プロセッサ可読記憶媒体１７０６はコンピュータプログラム製品において実施され得る。例として、コンピュータプログラム製品は、パッケージング材料中にプロセッサ可読媒体を含み得る。特定の適用例と、全体的なシステムに課される全体的な設計制約とに応じて、本開示全体にわたって提示される記載の機能をいかにして最も良く実装することができるかを当業者は認識されよう。

【0105】

[0118] プロセッサ可読記憶媒体１７０６は、本明細書ではソフトウェアモジュール１７１６と呼ばれることがある、ロード可能なコードセグメント、モジュール、アプリケーション、プログラムなどの中で維持および／または編成されたソフトウェアを維持し得る。ソフトウェアモジュール１７１６の各々は、処理回路１７０２上にインストールまたはロードされ、１つまたは複数のプロセッサ１７０４によって実行されたとき、１つまたは複数のプロセッサ１７０４の動作を制御するランタイムイメージ１７１４に寄与する、命令およびデータを含み得る。実行されたとき、いくつかの命令は、処理回路１７０２に、本明細書で説明されるいくつかの方法、アルゴリズムおよびプロセスによる機能を実施させ得る。

【0106】

[0119] ソフトウェアモジュール１７１６のうちのいくつかは、処理回路１７０２の初期化中にロードされ得、これらのソフトウェアモジュール１７１６は、本明細書で開示される様々な機能の性能を可能にするように処理回路１７０２を構成し得る。たとえば、いくつかのソフトウェアモジュール１７１６は、プロセッサ１７０４の内部デバイスおよび／または論理回路１７２２を構成し得、トランシーバ１７１２、バスインターフェース１７０８、ユーザインターフェース１７１８、タイマー、数学的コプロセッサなど、外部デバイスへのアクセスを管理し得る。ソフトウェアモジュール１７１６は、割込みハンドラおよびデバイスドライバと対話し、処理回路１７０２によって与えられる様々なリソースへのアクセスを制御する、制御プログラムおよび／またはオペレーティングシステムを含み得る。リソースは、メモリ、処理時間、トランシーバ１７１２、ユーザインターフェース１７１８へのアクセスなどを含み得る。

【0107】

[0120] 処理回路１７０２の１つまたは複数のプロセッサ１７０４は多機能であり得、それにより、ソフトウェアモジュール１７１６のうちのいくつかが異なる機能または同じ機能の異なるインスタンスを実施するようにロードされ、構成される。１つまたは複数のプロセッサ１７０４は、たとえば、ユーザインターフェース１７１８、トランシーバ１７１２、およびデバイスドライバからの入力に応答して開始されるバックグラウンドタスクを管理するようにさらに適応され得る。複数の機能の性能をサポートするために、１つまたは複数のプロセッサ１７０４は、マルチタスキング環境を与えるように構成され得、それにより、複数の機能の各々が、必要または所望に応じて、１つまたは複数のプロセッサ１７０４によってサービスされるタスクのセットとして実装される。一例では、マルチタスキング環境は、異なるタスク間にプロセッサ１７０４の制御を受け渡す時分割プログラム１７２０を使用して実装され得、それにより、各タスクは、未処理の動作の完了時におよび／または割込みなどの入力に応答して、１つまたは複数のプロセッサ１７０４の制御を時分割プログラム１７２０に戻す。タスクが１つまたは複数のプロセッサ１７０４の制御を有するとき、処理回路は、制御タスクに関連する機能によって対処される目的のために効果的に専用化される。時分割プログラム１７２０は、オペレーティングシステム、ラウンドロビンベースで制御を転送するメインループ、機能の優先度付けに従って１つまたは複数のプロセッサ１７０４の制御を割り振る機能、および／または処理機能に１つまたは複数のプロセッサ１７０４の制御を与えることによって外部イベントに応答する割込み駆動型メインループを含み得る。

【0108】

[0121] 図１８は、マルチワイヤ通信リンクに結合された送信機において実施され得るデータ通信方法のフローチャート１８００である。一例では、通信リンクは、３つのワイヤを有し得、データは、３つのワイヤの各々上の異なる位相中で送信される信号の位相状態と振幅との中に符号化され得る。本方法は、少なくとも部分的に、それぞれ、図１０および図１２に示された送信機１０００または１２００において実施され得る。

【0109】

[0122] ブロック１８０２において、送信機１０００または１２００は、３ワイヤリンクに装置を結合するように複数のラインドライバを構成し得る。ブロック１８０４において、送信機１０００または１２００は、３ワイヤリンクが第１のシグナリング状態にあるときに第１のワイヤ状態のエンコーダにおいてシンボルのシーケンス中の第１のシンボルを受信し得る。ブロック１８０６において、送信機１０００または１２００は、第１のシンボルと第１のシグナリング状態とに基づいて３ワイヤリンクのための第２のシグナリング状態を定義し得る。ブロック１８０８において、送信機１０００または１２００は、第２のワイヤ状態のエンコーダにおいてシンボルのシーケンス中の第２のシンボルを受信し得る。ブロック１８１０において、送信機１０００または１２００は、第２のシンボルと第２のシグナリング状態とに基づいて３ワイヤリンクのための第３のシグナリング状態を定義し得る。第１のシンボルは、シンボルのシーケンス中の第２のシンボルの直前にあることがある。３ワイヤリンクは、連続するシンボル送信間隔中で第１のシグナリング状態から第２のシグナリング状態に遷移し、第２のシグナリング状態から第３のシグナリング状態に遷移する。３ワイヤリンク中の少なくとも１つのワイヤのシグナリング状態は、３ワイヤリンクが第２のシグナリング状態から第３のシグナリング状態に遷移するときに変化する。

【0110】

[0123] 一例では、第１のワイヤ状態のエンコーダおよび第２のワイヤ状態のエンコーダの各々は、２つのシンボル送信間隔ごとに３ワイヤリンクのためのシグナリング状態を定義する。

【0111】

[0124] いくつかの例では、各シンボル送信間隔の持続時間の２倍の期間を有するハーフレートシンボルクロック信号が与えられ得る。送信機１０００または１２００は、複数のラインドライバを制御するドライバ制御回路にワイヤ状態情報を与えるために第２のシグナリング状態と第３のシグナリング状態との間で選択し得る。選択は、ハーフレートシンボルクロック信号の位相に基づき得る。送信機１０００または１２００は、ハーフレートシンボルクロック信号の逆を使用してクロック制御される第１のフリップフロップをクロック制御し得る。第１のフリップフロップは、第２のシグナリング状態を表す第１の制御信号をキャプチャするように構成され得る。送信機１０００または１２００は、ハーフレートシンボルクロック信号を使用して第２のフリップフロップをクロック制御し得る。第２のフリップフロップは、第３のシグナリング状態を表す第２の制御信号をキャプチャするように構成され得る。送信機１０００または１２００は、ワイヤ状態情報として第１の制御信号または第２の制御信号を与え得る。送信機１０００または１２００は、シンボルのシーケンス中の少なくとも７つのシンボルに少なくとも１６ビットのデータをマッピングし得る。３ワイヤリンクは、Ｃ－ＰＨＹプロトコルに従って操作され得る。

【0112】

[0125] いくつかの実装形態では、送信機１０００または１２００は、第２のシグナリング状態と第３のシグナリング状態との間の差に基づいて第３のシグナリング状態の送信を開始するときに複数のラインドライバを構成し得る。

【0113】

[0126] 図１９は、処理回路１９０２を利用する装置１９００のためのハードウェア実装形態の一例を示す図である。処理回路１９０２は、一般に、マイクロプロセッサ、マイクロコントローラ、デジタル信号プロセッサ、シーケンサまたは状態機械であり得るプロセッサ１９１６を有する。処理回路１９０２は、バス１９１０によって全般に表されるバスアーキテクチャを用いて実装され得る。バス１９１０は、処理回路１９０２の具体的な適用例および全体的な設計制約に応じて、任意の数の相互接続バスおよびブリッジを含み得る。バス１９１０は、プロセッサ１９１６、モジュールまたは回路１９０４、１９０６および１９０８、３ワイヤリンク１９２０のワイヤを駆動するように構成されたラインドライバ１９１２、ならびにプロセッサ可読記憶媒体１９１８によって表される１つまたは複数のプロセッサおよび／またはハードウェアモジュールを含む様々な回路を互いにリンクする。また、バス１９１０はまた、タイミングソース、周辺機器、電圧レギュレータ、および電力管理回路などの様々な他の回路もリンクし得るが、これらの回路は当技術分野においてよく知られており、したがって、これ以上説明しない。

【0114】

[0127] プロセッサ１９１６は、プロセッサ可読記憶媒体１９１８に記憶されたソフトウェアの実行を含む一般的な処理を担当する。ソフトウェアは、プロセッサ１９１６によって実行されたとき、処理回路１９０２に、特定の装置のための上記で説明された様々な機能を実施させる。プロセッサ可読記憶媒体１９１８は、シンボルテーブルとシンボルテーブルにアクセスするために使用される中間インデックスとを含む、ソフトウェアを実行するときにプロセッサ１９１６によって操作されるデータを記憶するために使用され得る一時的および／または非一時的媒体を含み得る。処理回路１９０２は、モジュール１９０４、１９０６、および１９０８のうちの少なくとも１つをさらに含む。モジュール１９０４、１９０６および１９０８は、プロセッサ可読記憶媒体１９１８中に常駐する／記憶されたプロセッサ１９１６中で動作するソフトウェアモジュール、プロセッサ１９１６に結合された１つまたは複数のハードウェアモジュール、またはそれらの何らかの組合せとして実装され得る。モジュール１９０４、１９０６および／または１９０８は、マイクロコントローラ命令、状態機械構成パラメータ、またはそれらの何らかの組合せを含み得る。

【0115】

[0128] 一構成では、装置１９００は、マルチワイヤインターフェースを介したデータ通信のために構成され得る。装置１９００は、３相符号化を使用して奇数および偶数のシンボル中のデータを符号化するように構成されたシンボルマッピングモジュールおよび／または回路１９０８を含み得る。装置１９００は、シンボルのシーケンスを取得するために奇数および偶数のシンボルをマージまたはインターリーブするように構成されたシンボル多重化モジュールおよび／または回路１９０６を含み得る。装置１９００は、対応するシンボル送信間隔中に３ワイヤリンク１９２０のシグナリング状態を構成することをラインドライバ１９１２に行わせるシンボルのシーケンスを使用するように構成されたワイヤ状態符号化モジュールおよび／または回路１９０４を含み得る。一例では、ラインドライバ１９１２は、各ワイヤ上に７つ以上のシグナリング状態を与え、各ワイヤは、３ワイヤリンク１９２０中の他のワイヤとは異なるシグナリング状態に駆動される。

【0116】

[0129] 一例では、装置１９００は、ワイヤ状態のエンコーダのペアを有し、ラインドライバ１９１２は、３ワイヤリンク１９２０に装置を結合するように構成される。第１のワイヤ状態のエンコーダは、３ワイヤリンク１９２０が第１のシグナリング状態にあるときにシンボルのシーケンス中の第１のシンボルを受信し、第１のシンボルと第１のシグナリング状態とに基づいて３ワイヤリンクのための第２のシグナリング状態を定義するように構成される。第２のワイヤ状態のエンコーダは、シンボルのシーケンス中の第２のシンボルを受信し、第２のシンボルと第２のシグナリング状態とに基づいて３ワイヤリンクのための第３のシグナリング状態を定義するように構成される。第１のシンボルは、シンボルのシーケンス中の第２のシンボルの直前にある。３ワイヤリンク１９２０は、連続するシンボル送信間隔中で第１のシグナリング状態から第２のシグナリング状態に遷移し、第２のシグナリング状態から第３のシグナリング状態に遷移する。３ワイヤリンク１９２０中の少なくとも１つのワイヤのシグナリング状態は、３ワイヤリンク１９２０が第２のシグナリング状態から第３のシグナリング状態に遷移するときに変化する。一例では、それぞれのワイヤ状態のエンコーダは、２つのシンボル送信間隔ごとに３ワイヤリンク１９２０のためのシグナリング状態を定義する。

【0117】

[0130] いくつかの実装形態では、装置１９００は、各シンボル送信間隔の持続時間の２倍の期間を有するハーフレートシンボルクロック信号を与えるように構成されたクロック生成回路を有する。本装置は、ラインドライバ１９１２を制御するように構成されたドライバ制御回路と、ドライバ制御回路にワイヤ状態情報を与えるために第２のシグナリング状態と第３のシグナリング状態との間で選択するマルチプレクサとを有し得る。マルチプレクサは、ハーフレートシンボルクロック信号の位相に基づいて第２のシグナリング状態と第３のシグナリング状態との間で選択し得る。装置１９００は、ハーフレートシンボルクロック信号の逆によってクロック制御され、第２のシグナリング状態を表す第１の制御信号をキャプチャするように構成された第１のフリップフロップと、ハーフレートシンボルクロック信号によってクロック制御され、第３のシグナリング状態を表す第２の制御信号をキャプチャするように構成された第２のフリップフロップとをさらに含み得る。マルチプレクサは、ワイヤ状態情報として第１の制御信号または第２の制御信号を与えるようにさらに構成され得る。

【0118】

[0131] いくつかの実装形態では、装置１９００は、シンボルのシーケンス中の少なくとも７つのシンボルに少なくとも１６ビットのデータをマッピングするように構成された１つまたは複数のマッパーを有する。３ワイヤリンク１６２０は、Ｃ－ＰＨＹプロトコルに従って操作され得る。

【0119】

[0132] いくつかの実装形態では、装置１９００は、第２のシグナリング状態と第３のシグナリング状態との遅延されたバージョンを受信し、第２のシグナリング状態と第３のシグナリング状態との間の差に基づいて第３のシグナリング状態の送信を開始するときに複数のラインドライバを構成するように構成されたイコライザ回路を有する。

【0120】

[0133] プロセッサ可読記憶媒体１９１８は、図１８に示されている方法に関係する命令および他の情報を記憶し得る。たとえば、プロセッサ可読記憶媒体１９１８は、処理回路１９０２に、３ワイヤリンク１９２０に装置を結合するようにラインドライバ１９１２を構成することと、３ワイヤリンク１９２０が第１のシグナリング状態にあるときに第１のワイヤ状態のエンコーダにおいてシンボルのシーケンス中の第１のシンボルを受信することと、第１のシンボルと第１のシグナリング状態とに基づいて３ワイヤリンク１９２０のための第２のシグナリング状態を定義することと、第２のワイヤ状態のエンコーダにおいてシンボルのシーケンス中の第２のシンボルを受信することと、第２のシンボルと第２のシグナリング状態とに基づいて３ワイヤリンクのための第３のシグナリング状態を定義することとを行わせる命令を含み得る。第１のシンボルは、シンボルのシーケンス中の第２のシンボルの直前にある。３ワイヤリンク１９２０は、連続するシンボル送信間隔中で第１のシグナリング状態から第２のシグナリング状態に遷移し、第２のシグナリング状態から第３のシグナリング状態に遷移する。３ワイヤリンク１９２０中の少なくとも１つのワイヤのシグナリング状態は、３ワイヤリンク１９２０が第２のシグナリング状態から第３のシグナリング状態に遷移するときに変化し得る。

【0121】

[0134] いくつかの例では、第１のワイヤ状態のエンコーダおよび第２のワイヤ状態のエンコーダの各々は、２つのシンボル送信間隔ごとに３ワイヤリンク１９２０のためのシグナリング状態を定義する。

【0122】

[0135] いくつかの実装形態では、プロセッサ可読記憶媒体１９１８は、処理回路１９０２に、各シンボル送信間隔の持続時間の２倍の期間を有するハーフレートシンボルクロック信号を与えることを行わせる命令を含む。プロセッサ可読記憶媒体１９１８は、処理回路１９０２に、複数のラインドライバを制御するドライバ制御回路にワイヤ状態情報を与えるために第２のシグナリング状態と第３のシグナリング状態との間で選択することを行わせる命令を含み得る。選択は、ハーフレートシンボルクロック信号の位相に基づき得る。プロセッサ可読記憶媒体１９１８は、処理回路１９０２に、ハーフレートシンボルクロック信号の逆を使用してクロック制御された第１のフリップフロップをクロック制御すること、ここで、第１のフリップフロップは、第２のシグナリング状態を表す第１の制御信号をキャプチャするように構成される、を行わせる命令を含み得る。プロセッサ可読記憶媒体１９１８は、処理回路１９０２に、ハーフレートシンボルクロック信号を使用して第２の複数のフリップフロップをクロック制御することと、ここで、第２のフリップフロップは、第３のシグナリング状態を表す第２の制御信号をキャプチャするように構成される、ワイヤ状態情報として第１の制御信号または第２の制御信号を与えることとを行わせる命令を含み得る。

【0123】

[0136] プロセッサ可読記憶媒体１９１８は、処理回路１９０２に、シンボルのシーケンス中の少なくとも７つのシンボルに少なくとも１６ビットのデータをマッピングすることを行わせる命令を含み得る。３ワイヤリンク１９２０は、Ｃ－ＰＨＹプロトコルに従って操作され得る。プロセッサ可読記憶媒体１９１８は、処理回路１９０２に、第２のシグナリング状態と第３のシグナリング状態との間の差に基づいて第３のシグナリング状態の送信を開始するときに複数のラインドライバを構成することを行わせる命令を含み得る。

【0124】

[0137] 図２０は、マルチワイヤ通信リンクに結合された受信機において実施され得るデータ通信方法のフローチャート２０００である。一例では、データは、３ワイヤリンク１９２０中の３つのワイヤの各々上の異なる位相中で送信される信号の位相状態と振幅との中に符号化され得る。本方法は、少なくとも部分的に、図１４に示された受信機回路１４００において実施され得る。

【0125】

[0138] ブロック２００２において、受信機回路１４００は、３ワイヤリンク１９２０中のワイヤの各ペアの間でのシグナリング状態の差を表す差分信号を与え得る。ブロック２００４において、受信機回路１４００は、シンボルクロックの第１の半サイクルにおける差分信号の状態とシンボルクロック中で第１の半サイクルの直前にあるシンボルクロックの第２の半サイクルにおける差分信号の状態との間の差に基づいて第１のシンボルを与え得る。ブロック２００６において、受信機回路１４００は、シンボルクロックの第２の半サイクルにおける差分信号の状態とシンボルクロック中で第２の半サイクルの直前にあるシンボルクロックの第３の半サイクルにおける差分信号の状態との間の差に基づいて第２のシンボルを与え得る。ブロック２００８において、受信機回路１４００は、第１のシンボルと第２のシンボルとを含むシンボルのシーケンスからのデータを復号し得る。第１のシンボルは、シンボルのシーケンス中の第２のシンボルの直前にある。

【0126】

[0139] 様々な例では、少なくとも１つの差分信号のシグナリング状態は、ハーフレートシンボルクロックの半サイクルの間の各遷移において変化する。本方法は、差分信号からシンボルクロックを導出することを含み得る。３ワイヤリンク１９２０は、Ｃ－ＰＨＹプロトコルに従って操作される。本方法は、各差分信号のために、シンボルクロックの第１の半サイクル中の対応する差分信号の状態を表す第１の信号と、シンボルクロックの第２の半サイクル中の対応する差分信号の状態を表す第２の信号と、シンボルクロックの第３の半サイクル中の対応する差分信号の状態を表す第３の信号とを与えることを含み得る。本方法は、７つのシンボルの複数のシーケンスの各々から１６ビットのワードを復号すること、または第１のワイヤ状態のデコーダと第２のワイヤ状態のデコーダとによって同時に生成された７つのシンボルのシーケンスの各ペアから３２ビットのワードを復号することを含み得る。

【0127】

[0140] 図２１は、処理回路２１０２を利用する装置２１００のためのハードウェア実装形態の一例を示す図である。処理回路２１０２は、一般に、マイクロプロセッサ、マイクロコントローラ、デジタル信号プロセッサ、シーケンサまたは状態機械であり得るプロセッサ２１１６を有する。処理回路２１０２は、バス２１１０によって全般に表されるバスアーキテクチャを用いて実装され得る。バス２１１０は、処理回路２１０２の具体的な適用例および全体的な設計制約に応じて、任意の数の相互接続バスおよびブリッジを含み得る。バス２１１０は、プロセッサ２１１６、モジュールまたは回路２１０４、２１０６および２１０８、３ワイヤリンク２１２０のワイヤを駆動するように構成された受信機２１１２、ならびにプロセッサ可読記憶媒体２１１８によって表される１つまたは複数のプロセッサおよび／またはハードウェアモジュールを含む様々な回路を互いにリンクする。また、バス２１１０はまた、タイミングソース、周辺機器、電圧レギュレータ、および電力管理回路などの様々な他の回路もリンクし得るが、これらの回路は当技術分野においてよく知られており、したがって、これ以上説明しない。

【0128】

[0141] プロセッサ２１１６は、プロセッサ可読記憶媒体２１１８に記憶されたソフトウェアの実行を含む一般的な処理を担当する。ソフトウェアは、プロセッサ２１１６によって実行されたとき、処理回路２１０２に、特定の装置のための上記で説明された様々な機能を実施させる。プロセッサ可読記憶媒体２１１８は、シンボルテーブルとシンボルテーブルにアクセスするために使用される中間インデックスとを含む、ソフトウェアを実行するときにプロセッサ２１１６によって操作されるデータを記憶するために使用され得る一時的および／または非一時的媒体を含み得る。処理回路２１０２は、モジュール２１０４、２１０６、および２１０８のうちの少なくとも１つをさらに含む。モジュール２１０４、２１０６および２１０８は、プロセッサ可読記憶媒体２１１８中に常駐する／記憶されたプロセッサ２１１６中で動作するソフトウェアモジュール、プロセッサ２１１６に結合された１つまたは複数のハードウェアモジュール、またはそれらの何らかの組合せとして実装され得る。モジュール２１０４、２１０６および／または２１０８は、マイクロコントローラ命令、状態機械構成パラメータ、またはそれらの何らかの組合せを含み得る。

【0129】

[0142] 一構成では、装置２１００は、３ワイヤリンク２１２０を介したデータ通信のために構成され得る。３ワイヤリンクは、Ｃ－ＰＨＹプロトコルに従って操作され得る。装置２１００は、３ワイヤリンク２１２０中のワイヤのペア間のシグナリング状態の差を決定するように構成された差分信号処理モジュールおよび／または回路２１０４を含み得る。一例では、受信機２１１２は、各ワイヤ上の７つ以上のシグナリング状態間の差を決定する。装置２１００は、各シンボル送信間隔中の差分信号を表す奇数および偶数のシンボルを生成するように構成されたワイヤ状態復号モジュールおよび／または回路２１０６を含み得る。装置２１００は、奇数および偶数のシンボルからのデータを復号するように構成されたシンボルデマッピングモジュールおよび／または回路２１０８を含み得る。

【0130】

[0143] 一例では、受信機２１１２は、３ワイヤリンク２１２０中のワイヤの各ペアの間でのシグナリング状態の差を表す差分信号を与えるように構成され、装置２１００は、シンボルクロックの第１の半サイクルにおける差分信号の状態とシンボルクロック中で第１の半サイクルの直前にあるシンボルクロックの第２の半サイクルにおける差分信号の状態との間の差に基づいて第１のシンボルを与えるように構成された第１のワイヤ状態のデコーダと、シンボルクロックの第２の半サイクルにおける差分信号の状態とシンボルクロック中で第２の半サイクルの直前にあるシンボルクロックの第３の半サイクルにおける差分信号の状態との間の差に基づいて第２のシンボルを与えるように構成された第２のワイヤ状態のデコーダとを有する。装置２１００は、第１のシンボルと第２のシンボルとを含むシンボルのシーケンスからのデータを復号するように構成されたデマッパを有し得る。第１のシンボルは、シンボルのシーケンス中の第２のシンボルの直前にある。

【0131】

[0144] いくつかの実装形態では、少なくとも１つの差分信号のシグナリング状態は、ハーフレートシンボルクロックの半サイクルの間の各遷移において変化する。クロック回復回路は、差分信号からシンボルクロックを導出するように構成され得る。

【0132】

[0145] 一例では、装置２１００は、複数の差分信号プロセッサを有し、各差分信号プロセッサは、関連する差分信号に結合され、シンボルクロックの第１の半サイクル中の対応する差分信号の状態を表す第１の信号と、シンボルクロックの第２の半サイクル中の対応する差分信号の状態を表す第２の信号と、シンボルクロックの第３の半サイクル中の対応する差分信号の状態を表す第３の信号とを与えるように構成される。

【0133】

[0146] 一例では、デマッパは、７つのシンボルの複数のシーケンスの各々から１６ビットのワードを復号すること、または第１のワイヤ状態のデコーダと第２のワイヤ状態のデコーダとによって同時に生成された７つのシンボルのシーケンスの各ペアから３２ビットのワードを復号することを行うようにさらに構成される。

【0134】

[0147] プロセッサ可読記憶媒体２１１８は、図２０に示されている方法に関係する命令および他の情報を記憶し得る。たとえば、プロセッサ可読記憶媒体２１１８は、処理回路２１０２に、３ワイヤリンク２１２０中のワイヤの各ペアの間でのシグナリング状態の差を表す差分信号を与えることと、シンボルクロックの第１の半サイクルにおける差分信号の状態とシンボルクロック中で第１の半サイクルの直前にあるシンボルクロックの第２の半サイクルにおける差分信号の状態との間の差に基づいて第１のシンボルを与えることと、シンボルクロックの第２の半サイクルにおける差分信号の状態とシンボルクロック中で第２の半サイクルの直前にあるシンボルクロックの第３の半サイクルにおける差分信号の状態との間の差に基づいて第２のシンボルを与えることと、第１のシンボルと第２のシンボルとを含むシンボルのシーケンスからのデータを復号することとを行わせる命令を含み得る。第１のシンボルは、シンボルのシーケンス中の第２のシンボルの直前にある。

【0135】

[0148] いくつかの例では、少なくとも１つの差分信号のシグナリング状態は、ハーフレートシンボルクロックの半サイクルの間の各遷移において変化する。記憶媒体２１１８は、処理回路２１０２に、差分信号からシンボルクロックを導出することを行わせる命令を含み得る。３ワイヤリンク２１２０は、Ｃ－ＰＨＹプロトコルに従って操作され得る。

【0136】

[0149] 記憶媒体２１１８は、処理回路２１０２に、各差分信号のために、シンボルクロックの第１の半サイクル中の対応する差分信号の状態を表す第１の信号と、シンボルクロックの第２の半サイクル中の対応する差分信号の状態を表す第２の信号と、シンボルクロックの第３の半サイクル中の対応する差分信号の状態を表す第３の信号とを与えることを行わせる命令を含み得る。

【0137】

[0150] 記憶媒体２１１８は、処理回路２１０２に、７つのシンボルの複数のシーケンスの各々から１６ビットのワードを復号すること、または第１のワイヤ状態のデコーダと第２のワイヤ状態のデコーダとによって同時に生成された７つのシンボルのシーケンスの各ペアから３２ビットのワードを復号することを行わせる命令を含み得る。

【0138】

[0151] 開示されたプロセス中のステップの特定の順序または階層は、例示的な手法の一例であることを理解されたい。設計選好に基づいて、プロセスにおけるステップの特定の順序または階層は再構成され得ることを理解されたい。さらに、いくつかのステップは組み合わせられるかまたは省略され得る。添付の方法クレームは、様々なステップの要素を例示的な順序で提示したものであり、提示された特定の順序または階層に限定されるものではない。

【0139】

[0152]以上の説明は、当業者が本明細書で説明された様々な態様を実行できるようにするために提供される。これらの態様に対する様々な変更は当業者には容易に明らかであり、本明細書で定義した一般的原理は他の態様に適用され得る。したがって、特許請求の範囲は、本明細書に示された態様に限定されるものではなく、特許請求の言い回しに矛盾しない全範囲を与えられるべきであり、ここにおいて、単数形の要素への言及は、そのように明記されていない限り、「唯一無二の」を意味するものではなく、「１つまたは複数の」を意味するものである。別段に明記されていない限り、「いくつか」という用語は１つまたは複数を指す。当業者に知られている、または後に知られることになる、本開示全体にわたって説明される様々な態様の要素のすべての構造的および機能的等価物は、参照により本明細書に明確に組み込まれ、特許請求の範囲に包含されるものである。その上、本明細書で開示された何ものも、そのような開示が特許請求の範囲に明示的に列挙されているかどうかにかかわらず、公に供するものではない。いかなるクレーム要素も、その要素が「ための手段」という語句を使用して明確に具陳されていない限り、ミーンズプラスファンクションとして解釈されるべきではない。
以下に、本願の出願当初の特許請求の範囲に記載された発明を付記する。
［Ｃ１］
データ通信装置であって、
３ワイヤリンクに前記データ通信装置を結合するように構成された複数のラインドライバと、
前記３ワイヤリンクが第１のシグナリング状態にあるときにシンボルのシーケンス中の第１のシンボルを受信し、前記第１のシンボルと前記第１のシグナリング状態とに基づいて前記３ワイヤリンクのための第２のシグナリング状態を定義するように構成された第１のワイヤ状態のエンコーダと、
シンボルの前記シーケンス中の第２のシンボルを受信し、前記第２のシンボルと前記第２のシグナリング状態とに基づいて前記３ワイヤリンクのための第３のシグナリング状態を定義するように構成された第２のワイヤ状態のエンコーダと、ここにおいて、前記第１のシンボルは、シンボルの前記シーケンス中の前記第２のシンボルの直前にある、
ここにおいて、前記３ワイヤリンクは、連続するシンボル送信間隔中で前記第１のシグナリング状態から前記第２のシグナリング状態に遷移し、前記第２のシグナリング状態から前記第３のシグナリング状態に遷移し、ここにおいて、前記３ワイヤリンク中の少なくとも１つのワイヤのシグナリング状態は、前記３ワイヤリンクが前記第２のシグナリング状態から前記第３のシグナリング状態に遷移するときに変化する、
を備える、データ通信装置。
［Ｃ２］
前記第１のワイヤ状態のエンコーダおよび前記第２のワイヤ状態のエンコーダの各々は、２つのシンボル送信間隔ごとに前記３ワイヤリンクのためのシグナリング状態を定義する、Ｃ１に記載のデータ通信装置。
［Ｃ３］
各シンボル送信間隔の持続時間の２倍の期間を有するハーフレートシンボルクロック信号を与えるように構成されたクロック生成回路
をさらに備える、Ｃ１に記載のデータ通信装置。
［Ｃ４］
前記複数のラインドライバを制御するように構成されたドライバ制御回路と、
前記ドライバ制御回路にワイヤ状態情報を与えるために前記第２のシグナリング状態と前記第３のシグナリング状態との間で選択するマルチプレクサと
をさらに備える、Ｃ３に記載のデータ通信装置。
［Ｃ５］
前記マルチプレクサは、前記ハーフレートシンボルクロック信号の位相に基づいて前記第２のシグナリング状態と前記第３のシグナリング状態との間で選択する、Ｃ４に記載のデータ通信装置。
［Ｃ６］
前記ハーフレートシンボルクロック信号の逆によってクロック制御され、前記第２のシグナリング状態を表す第１の制御信号をキャプチャするように構成された第１の複数のフリップフロップと、
前記ハーフレートシンボルクロック信号によってクロック制御され、前記第３のシグナリング状態を表す第２の制御信号をキャプチャするように構成された第２の複数のフリップフロップと、
ここにおいて、前記マルチプレクサは、前記ワイヤ状態情報として前記第１の制御信号または前記第２の制御信号を与えるようにさらに構成された、
をさらに備える、Ｃ４に記載のデータ通信装置。
［Ｃ７］
シンボルの前記シーケンス中の少なくとも７つのシンボルに少なくとも１６ビットのデータをマッピングするように構成された１つまたは複数のマッパー、
ここにおいて、前記３ワイヤリンクは、Ｃ－ＰＨＹプロトコルに従って操作される、
をさらに備える、Ｃ１に記載のデータ通信装置。
［Ｃ８］
前記第２のシグナリング状態と前記第３のシグナリング状態との遅延されたバージョンを受信し、前記第２のシグナリング状態と前記第３のシグナリング状態との間の差に基づいて前記第３のシグナリング状態の送信を開始するときに前記複数のラインドライバを構成するように構成されたイコライザ回路
をさらに備える、Ｃ１に記載のデータ通信装置。
［Ｃ９］
３ワイヤリンクに結合されるように複数のラインドライバを構成することと、
前記３ワイヤリンクが第１のシグナリング状態にあるときに第１のワイヤ状態のエンコーダにおいてシンボルのシーケンス中の第１のシンボルを受信することと、
前記第１のシンボルと前記第１のシグナリング状態とに基づいて前記３ワイヤリンクのための第２のシグナリング状態を定義することと、
第２のワイヤ状態のエンコーダにおいてシンボルの前記シーケンス中の第２のシンボルを受信することと、
前記第２のシンボルと前記第２のシグナリング状態とに基づいて前記３ワイヤリンクのための第３のシグナリング状態を定義することと、ここにおいて、前記第１のシンボルは、シンボルの前記シーケンス中の前記第２のシンボルの直前にある、
ここにおいて、前記３ワイヤリンクは、連続するシンボル送信間隔中で前記第１のシグナリング状態から前記第２のシグナリング状態に遷移し、前記第２のシグナリング状態から前記第３のシグナリング状態に遷移し、
ここにおいて、前記３ワイヤリンク中の少なくとも１つのワイヤのシグナリング状態は、前記３ワイヤリンクが前記第２のシグナリング状態から前記第３のシグナリング状態に遷移するときに変化する、
を備える、データ通信方法。
［Ｃ１０］
前記第１のワイヤ状態のエンコーダおよび前記第２のワイヤ状態のエンコーダの各々は、２つのシンボル送信間隔ごとに前記３ワイヤリンクのためのシグナリング状態を定義する、Ｃ９に記載のデータ通信方法。
［Ｃ１１］
各シンボル送信間隔の持続時間の２倍の期間を有するハーフレートシンボルクロック信号を与えること
をさらに備える、Ｃ９に記載のデータ通信方法。
［Ｃ１２］
前記複数のラインドライバを制御するドライバ制御回路にワイヤ状態情報を与えるために前記第２のシグナリング状態と前記第３のシグナリング状態との間で選択すること、ここにおいて、選択は、前記ハーフレートシンボルクロック信号の位相に基づく、
をさらに備える、Ｃ１１に記載のデータ通信方法。
［Ｃ１３］
前記ハーフレートシンボルクロック信号の逆を使用して第１の複数のフリップフロップをクロック制御することと、ここにおいて、前記第１の複数のフリップフロップは、前記第２のシグナリング状態を表す第１の制御信号をキャプチャするように構成される、
前記ハーフレートシンボルクロック信号を使用して第２の複数のフリップフロップをクロック制御することと、ここにおいて、前記第２の複数のフリップフロップは、前記第３のシグナリング状態を表す第２の制御信号をキャプチャするように構成される、
前記ワイヤ状態情報として前記第１の制御信号または前記第２の制御信号を与えることと
をさらに備える、Ｃ１２に記載のデータ通信方法。
［Ｃ１４］
シンボルの前記シーケンス中の少なくとも７つのシンボルに少なくとも１６ビットのデータをマッピングすること、ここにおいて、前記３ワイヤリンクは、Ｃ－ＰＨＹプロトコルに従って操作される、
をさらに備える、Ｃ９に記載のデータ通信方法。
［Ｃ１５］
前記第２のシグナリング状態と前記第３のシグナリング状態との間の差に基づいて前記第３のシグナリング状態の送信を開始するときに前記複数のラインドライバを構成すること
をさらに備える、Ｃ９に記載のデータ通信方法。
［Ｃ１６］
３ワイヤリンクに結合されるように複数のラインドライバを構成することと、
前記３ワイヤリンクが第１のシグナリング状態にあるときに第１のワイヤ状態のエンコーダにおいてシンボルのシーケンス中の第１のシンボルを受信することと、
前記第１のシンボルと前記第１のシグナリング状態とに基づいて前記３ワイヤリンクのための第２のシグナリング状態を定義することと、
第２のワイヤ状態のエンコーダにおいてシンボルの前記シーケンス中の第２のシンボルを受信することと、
前記第２のシンボルと前記第２のシグナリング状態とに基づいて前記３ワイヤリンクのための第３のシグナリング状態を定義することと、ここにおいて、前記第１のシンボルは、シンボルの前記シーケンス中の前記第２のシンボルの直前にある、
ここにおいて、前記３ワイヤリンクは、連続するシンボル送信間隔中で前記第１のシグナリング状態から前記第２のシグナリング状態に遷移し、前記第２のシグナリング状態から前記第３のシグナリング状態に遷移し、
ここにおいて、前記３ワイヤリンク中の少なくとも１つのワイヤのシグナリング状態は、前記３ワイヤリンクが前記第２のシグナリング状態から前記第３のシグナリング状態に遷移するときに変化する、
を行うためのコードを備えるプロセッサ可読記憶媒体。
［Ｃ１７］
３ワイヤリンク中のワイヤの各ペアの間でのシグナリング状態の差を表す差分信号を与えるように構成された複数の受信機と、
シンボルクロックの第１の半サイクルにおける前記差分信号の状態と前記シンボルクロック中で前記第１の半サイクルの直前にある前記シンボルクロックの第２の半サイクルにおける前記差分信号の状態との間の差に基づいて第１のシンボルを与えるように構成された第１のワイヤ状態のデコーダと、
前記シンボルクロックの前記第２の半サイクルにおける前記差分信号の前記状態と前記シンボルクロック中で前記第２の半サイクルの直前にある前記シンボルクロックの第３の半サイクルにおける前記差分信号の状態との間の差に基づいて第２のシンボルを与えるように構成された第２のワイヤ状態のデコーダと、
前記第１のシンボルと前記第２のシンボルとを含むシンボルのシーケンスからのデータを復号するように構成されたデマッパと、ここにおいて、前記第１のシンボルは、シンボルの前記シーケンス中の前記第２のシンボルの直前にある、
を備える、データ通信装置。
［Ｃ１８］
少なくとも１つの差分信号のシグナリング状態は、前記シンボルクロックの半サイクルの間の各遷移において変化する、Ｃ１７に記載のデータ通信装置。
［Ｃ１９］
前記差分信号から前記シンボルクロックを導出するように構成されたクロック回復回路
をさらに備える、Ｃ１７に記載のデータ通信装置。
［Ｃ２０］
複数の差分信号プロセッサをさらに備え、各差分信号プロセッサは、関連する差分信号に結合され、前記シンボルクロックの前記第１の半サイクル中の対応する差分信号の前記状態を表す第１の信号と、前記シンボルクロックの前記第２の半サイクル中の対応する差分信号の前記状態を表す第２の信号と、前記シンボルクロックの前記第３の半サイクル中の対応する差分信号の前記状態を表す第３の信号とを与えるように構成された、Ｃ１７に記載のデータ通信装置。
［Ｃ２１］
前記デマッパは、
７つのシンボルの複数のシーケンスの各々から１６ビットのワードを復号すること
を行うようにさらに構成された、Ｃ１７に記載のデータ通信装置。
［Ｃ２２］
前記デマッパは、
前記第１のワイヤ状態のデコーダと前記第２のワイヤ状態のデコーダとによって同時に生成された７つのシンボルのシーケンスの各ペアから３２ビットのワードを復号すること
を行うようにさらに構成された、Ｃ１７に記載のデータ通信装置。
［Ｃ２３］
前記３ワイヤリンクは、Ｃ－ＰＨＹプロトコルに従って操作される、Ｃ１７に記載のデータ通信装置。
［Ｃ２４］
３ワイヤリンク中のワイヤの各ペアの間でのシグナリング状態の差を表す差分信号を与えることと、
シンボルクロックの第１の半サイクルにおける前記差分信号の状態と前記シンボルクロック中で前記第１の半サイクルの直前にある前記シンボルクロックの第２の半サイクルにおける前記差分信号の状態との間の差に基づいて第１のシンボルを与えることと、
前記シンボルクロックの前記第２の半サイクルにおける前記差分信号の前記状態と前記シンボルクロック中で前記第２の半サイクルの直前にある前記シンボルクロックの第３の半サイクルにおける前記差分信号の状態との間の差に基づいて第２のシンボルを与えることと、
前記第１のシンボルと前記第２のシンボルとを含むシンボルのシーケンスからのデータを復号することと、ここにおいて、前記第１のシンボルは、シンボルの前記シーケンス中の前記第２のシンボルの直前にある、
を備える、データ通信方法。
［Ｃ２５］
少なくとも１つの差分信号のシグナリング状態は、前記シンボルクロックの半サイクルの間の各遷移において変化する、Ｃ２４に記載のデータ通信方法。
［Ｃ２６］
前記差分信号から前記シンボルクロックを導出すること、ここにおいて、前記３ワイヤリンクは、Ｃ－ＰＨＹプロトコルに従って操作される、
をさらに備える、Ｃ２４に記載のデータ通信方法。
［Ｃ２７］
各差分信号のために、前記シンボルクロックの前記第１の半サイクル中の対応する差分信号の前記状態を表す第１の信号と、前記シンボルクロックの前記第２の半サイクル中の対応する差分信号の前記状態を表す第２の信号と、前記シンボルクロックの前記第３の半サイクル中の対応する差分信号の前記状態を表す第３の信号とを与えること
をさらに備える、Ｃ２４に記載のデータ通信方法。
［Ｃ２８］
７つのシンボルの複数のシーケンスの各々から１６ビットのワードを復号すること
をさらに備える、Ｃ２４に記載のデータ通信方法。
［Ｃ２９］
第１のワイヤ状態のデコーダと第２のワイヤ状態のデコーダとによって同時に生成された７つのシンボルのシーケンスの各ペアから３２ビットのワードを復号すること
をさらに備える、Ｃ２４に記載のデータ通信方法。
［Ｃ３０］
３ワイヤリンク中のワイヤの各ペアの間でのシグナリング状態の差を表す差分信号を与えることと、
シンボルクロックの第１の半サイクルにおける前記差分信号の状態と前記シンボルクロック中で前記第１の半サイクルの直前にある前記シンボルクロックの第２の半サイクルにおける前記差分信号の状態との間の差に基づいて第１のシンボルを与えることと、
前記シンボルクロックの前記第２の半サイクルにおける前記差分信号の前記状態と前記シンボルクロック中で前記第２の半サイクルの直前にある前記シンボルクロックの第３の半サイクルにおける前記差分信号の状態との間の差に基づいて第２のシンボルを与えることと、
前記第１のシンボルと前記第２のシンボルとを含むシンボルのシーケンスからのデータを復号することと、ここにおいて、前記第１のシンボルは、シンボルの前記シーケンス中の前記第２のシンボルの直前にある、
を行うためのコードを備えるプロセッサ可読記憶媒体。

【要約】

方法、装置、およびシステムは、通信リンク上に改善されたスループットを提供する。装置は、複数のラインドライバと、３ワイヤリンクが第１のシグナリング状態にあるときにシンボルのシーケンス中の第１のシンボルを受信し、第１のシンボルと第１のシグナリング状態とに基づいて３ワイヤリンクのための第２のシグナリング状態を定義するように構成された第１のワイヤ状態のエンコーダと、シンボルのシーケンス中の第２のシンボルを受信し、第２のシンボルと第２のシグナリング状態とに基づいて３ワイヤリンクのための第３のシグナリング状態を定義するように構成された第２のワイヤ状態のエンコーダとを有する。第１のシンボルは、シンボルのシーケンス中の第２のシンボルの直前にある。３ワイヤリンクは、連続する送信間隔中で第１のシグナリング状態から第２のシグナリング状態に遷移し、第２のシグナリング状態から第３のシグナリング状態に遷移する。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】