特許 7159119 電子装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2022-10-14

(45)【発行日】2022-10-24

(54)【発明の名称】電子装置

(51)【国際特許分類】

   H02M 3/155 20060101AFI20221017BHJP

   H01L 25/07 20060101ALI20221017BHJP

   H01L 25/18 20060101ALI20221017BHJP

【ＦＩ】

H02M3/155 Y

H01L25/04 C

【請求項の数】 15

(21)【出願番号】P 2019119880

(22)【出願日】2019-06-27

(65)【公開番号】P2021005979

(43)【公開日】2021-01-14

【審査請求日】2021-11-12

(73)【特許権者】

【識別番号】302062931

【氏名又は名称】ルネサスエレクトロニクス株式会社

(74)【代理人】

【識別番号】110002066

【氏名又は名称】弁理士法人筒井国際特許事務所

(72)【発明者】

【氏名】佃 龍明

【審査官】遠藤 尊志

(56)【参考文献】

【文献】特開２０１８－１４８０７６（ＪＰ，Ａ）

【文献】特開２０１８－１４３０１０（ＪＰ，Ａ）

【文献】国際公開第２０１２／０５６７１９（ＷＯ，Ａ１）

【文献】特開２０１９－０９７３２１（ＪＰ，Ａ）

【文献】特開２０１８－０９８２７０（ＪＰ，Ａ）

【文献】米国特許出願公開第２０１７／００１９０９４（ＵＳ，Ａ１）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０２Ｍ ３／００－３／４４

Ｈ０１Ｌ ２５／０７

(57)【特許請求の範囲】

【請求項1】

第１電位と前記第１電位よりも小さい第２電位との間に直列接続されたハイサイド素子とローサイド素子とを含むスイッチングレギュレータを備える電子装置であって、
前記スイッチングレギュレータは、
前記ハイサイド素子と前記ローサイド素子とを接続する第１配線部と、
前記ローサイド素子と接続され、かつ、前記第２電位が印加される第２配線部と、
を有し、
前記第１配線部と前記第２配線部とは、互いに並行する第１部位を含み、
前記スイッチングレギュレータの動作期間は、
前記ハイサイド素子をオンし、かつ、前記ローサイド素子をオフするオン期間と、
前記ハイサイド素子をオンし、かつ、前記ローサイド素子もオンする遷移期間と、
前記ハイサイド素子をオフし、かつ、前記ローサイド素子をオンするオフ期間と、
を有し、
前記遷移期間および前記オフ期間のそれぞれにおいて、前記第１部位では、前記第１配線部を流れる電流の方向と前記第２配線部を流れる電流の方向が、互いに逆方向である、電子装置。

【請求項2】

請求項１に記載の電子装置において、
前記第１配線部と前記第２配線部は、配線基板の第１配線層に形成され、
前記配線基板は、前記第１配線層の１つ下層に位置する第２配線層を有し、
前記第１部位における前記第１配線部と前記第２配線部との間の最大間隔は、前記第１配線層と前記第２配線層との間の間隔よりも小さい、電子装置。

【請求項3】

請求項２に記載の電子装置において、
前記最大間隔は、０．１ｍｍ以下である、電子装置。

【請求項4】

請求項１に記載の電子装置において、
平面視において、前記第２配線部は、前記ハイサイド素子と交差する、電子装置。

【請求項5】

請求項１に記載の電子装置において、
前記スイッチングレギュレータは、
前記第１配線部と接続されたインダクタと、
前記インダクタと接続され、かつ、第３電位が印加される第３配線部と、
前記第３配線部と前記第２配線部とに接続されたコンデンサと、
を有し、
前記第２配線部は、前記インダクタと並行する第２部位を含む、電子装置。

【請求項6】

請求項５に記載の電子装置において、
前記インダクタは、巻線から構成され、
前記インダクタを流れる電流の向きが前記第２部位を流れる電流の向きとは逆向きとなるように前記巻線の巻方向が設定されている、電子装置。

【請求項7】

請求項１に記載の電子装置において、
前記電子装置は、
前記ハイサイド素子が形成された第１半導体部品と、
前記ローサイド素子が形成された第２半導体部品と、
前記第１配線部と前記第２配線部とが形成された配線基板と、
を有する、電子装置。

【請求項8】

請求項７に記載の電子装置において、
前記配線基板には、前記第１電位が印加される電源配線部が形成され、
前記第１配線部は、前記電源配線部と離間して配置され、
前記第２配線部は、前記電源配線部と前記第１配線部との間を通り、かつ、前記第１部位の一部を構成する延在部と、前記延在部と接続する大面積部とを含む、電子装置。

【請求項9】

請求項８に記載の電子装置において、
前記第１半導体部品は、前記第２配線部の前記延在部を跨いで、前記電源配線部と前記第１配線部とに接続するように配置され、
前記第２半導体部品は、前記第１配線部と前記第２配線部とに接続するように配置される、電子装置。

【請求項10】

請求項９に記載の電子装置において、
前記配線基板には、第３電位が印加される出力配線部が形成され、
前記電子装置は、さらに、
前記第１配線部と前記出力配線部とに接続するように配置されたインダクタと、
前記大面積部と前記出力配線部とに接続するように配置されたコンデンサと、
を有する、電子装置。

【請求項11】

請求項１０に記載の電子装置において、
前記大面積部は、前記インダクタと並行する第２部位を含む、電子装置。

【請求項12】

請求項１１に記載の電子装置において、
前記第１配線部と前記第２配線部は、前記配線基板の第１配線層に形成され、
前記配線基板は、前記第１配線層の１つ下層に位置する第２配線層を有し、
前記第２部位における前記大面積部と前記第１配線部との間の最大間隔は、前記第１配線層と前記第２配線層との間の間隔よりも小さい、電子装置。

【請求項13】

請求項１２に記載の電子装置において、
前記第２部位における前記大面積部と前記インダクタとの間の間隔は、前記最大間隔よりも小さい、電子装置。

【請求項14】

請求項１１に記載の電子装置において、
前記配線基板は、前記第１配線部と前記第２配線部と前記電源配線部と前記出力配線部とが形成された第１配線層とは異なる第２配線層に形成された他配線部を有し、
前記延在部と前記大面積部との接続領域において、前記第２配線部と前記他配線部とがビアで接続される、電子装置。

【請求項15】

請求項１０に記載の電子装置において、
前記コンデンサは、複数個存在する、電子装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、電子装置に関し、例えば、スイッチングレギュレータを含む電子装置に適用して有効な技術に関する。

【背景技術】

【0002】

特開２００５－２９４４６４号公報（特許文献１）には、非絶縁型ＤＣ／ＤＣコンバータの小型化および電圧変換効率を向上させる技術が記載されている。

【0003】

特開２０１８－２００９５３号公報（特許文献２）には、電子装置の性能を向上させる技術が記載されている。

【先行技術文献】

【特許文献】

【0004】

【文献】特開２００５－２９４４６４号公報

【文献】特開２０１８－２００９５３号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

例えば、ＤＣ／ＤＣコンバータに代表されるスイッチングレギュレータは、周期的にスイッチング動作を繰り返すことにより、所望の電圧を出力するように構成されている。

【0006】

このようにスイッチングレギュレータでは、スイッチング動作が行なわれるが、スイッチング動作では電流のオン／オフの切り替えが行なわれる。

【0007】

このことから、スイッチングレギュレータに存在する寄生インダクタンスが大きいと、スイッチング動作に起因する電流変化によって発生する高周波ノイズが大きくなる。

【0008】

この結果、スイッチングレギュレータが大きな高周波ノイズの発生源となり、周辺に配置される電子部品に悪影響を及ぼすことになる。したがって、スイッチングレギュレータから発生する高周波ノイズを低減することが望まれている。

【0009】

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

【課題を解決するための手段】

【0010】

一実施の形態における電子装置は、スイッチングレギュレータを含む。このとき、スイッチングレギュレータは、ハイサイド素子とローサイド素子とを接続する第１配線部と、ローサイド素子と接続される第２配線部とを有する。そして、第１配線部と第２配線部とは、互いに並行する第１部位を含む。そして、スイッチングレギュレータの動作期間は、ハイサイド素子をオンし、かつ、ローサイド素子をオフするオン期間と、ハイサイド素子をオンし、かつ、ローサイド素子もオンする遷移期間と、ハイサイド素子をオフし、かつ、ローサイド素子をオンするオフ期間とを有する。ここで、遷移期間およびオフ期間のそれぞれにおいて、第１部位では、第１配線部を流れる電流の方向と第２配線部を流れる電流の方向が、互いに逆方向である。

【発明の効果】

【0011】

一実施の形態によれば、電子装置の性能を向上できる。

【図面の簡単な説明】

【0012】

【図1】電子装置の回路構成を示す図である。

【図2】ハイサイドＭＯＳトランジスタとローサイドＭＯＳトランジスタのタイミングチャートを示す図である。

【図3】関連技術における降圧型ＤＣ／ＤＣコンバータを示す回路図である。

【図4】関連技術における降圧型ＤＣ／ＤＣコンバータの実装レイアウトを示す平面図である。

【図5】実施の形態における降圧型ＤＣ／ＤＣコンバータを示す回路図である。

【図6】オン／オフ動作において降圧型ＤＣ／ＤＣコンバータに流れる電流の電流経路を示す回路図である。

【図7】遷移期間において降圧型ＤＣ／ＤＣコンバータに流れる電流の電流経路を示す回路図である。

【図8】オフ／オン動作において降圧型ＤＣ／ＤＣコンバータに流れる電流の電流経路を示す回路図である。

【図9】実施の形態における降圧型ＤＣ／ＤＣコンバータの構成要素である配線基板の配線レイアウトを模式的に示す平面図である。

【図10】配線基板上に降圧型ＤＣ／ＤＣコンバータの構成部品を搭載した状態を模式的に示す平面図である。

【図11】オン／オフ動作において降圧型ＤＣ／ＤＣコンバータに流れる電流の電流経路を示す実装レイアウト図である。

【図12】遷移期間において降圧型ＤＣ／ＤＣコンバータに流れる電流の電流経路を示す実装レイアウト図である。

【図13】オフ／オン動作において降圧型ＤＣ／ＤＣコンバータに流れる電流の電流経路を示す実装レイアウト図である。

【図14】関連技術における伝導ＥＭＩ特性を示すグラフである。

【図15】実施の形態における伝導ＥＭＩ特性を示すグラフである。

【図16】関連技術における降圧型ＤＣ／ＤＣコンバータでの負荷電流と電力変換効率との関係を示すグラフである。

【図17】実施の形態における降圧型ＤＣ／ＤＣコンバータでの負荷電流と電力変換効率との関係を示すグラフである。

【図18】変形例における降圧型ＤＣ／ＤＣコンバータの実装レイアウトを示す平面図である。

【発明を実施するための形態】

【0013】

以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。

【0014】

また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。

【0015】

さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。

【0016】

同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。

【0017】

また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。

【0018】

本実施の形態における技術的思想は、様々な種類のスイッチングレギュレータに幅広く適用することができる。すなわち、本実施の形態における技術的思想は、ＤＣ／ＤＣ変換方式のスイッチングレギュレータやＡＣ／ＤＣ変換方式のスイッチングレギュレータに適用することができる。さらに、本実施の形態における技術的思想は、降圧型や昇圧型や反転型のいずれのスイッチングレギュレータにも適用することができる。

【0019】

以下では、本実施の形態における技術的思想を適用するスイッチングレギュレータの一例として、降圧型ＤＣ／ＤＣコンバータを取り挙げて説明する。

【0020】

＜ＤＣ／ＤＣコンバータの回路構成および動作＞
図１は、降圧型ＤＣ／ＤＣコンバータＣＶの回路構成を示す図である。図１に示すように、降圧型ＤＣ／ＤＣコンバータＣＶでは、入力端子ＴＥ１とグランド（基準電位）ＧＮＤとの間にハイサイドＭＯＳトランジスタＱＨとローサイドＭＯＳトランジスタＱＬが直列接続されている。そして、ハイサイドＭＯＳトランジスタＱＨとローサイドＭＯＳトランジスタＱＬとの間のノードＮＡと負荷ＲＬ側のグランドＧＮＤとの間にインダクタＬと負荷ＲＬが直列接続されており、負荷ＲＬと並列にコンデンサＣが接続されている。

【0021】

また、ハイサイドＭＯＳトランジスタＱＨのゲート電極、および、ローサイドＭＯＳトランジスタＱＬのゲート電極は、制御回路ＣＣに接続されており、制御回路ＣＣによって、ハイサイドＭＯＳトランジスタＱＨのオン／オフ動作、および、ローサイドＭＯＳトランジスタＱＬのオン／オフ動作が制御される。具体的に、制御回路ＣＣは、ハイサイドＭＯＳトランジスタＱＨをオンする際には、ローサイドＭＯＳトランジスタＱＬをオフし、ハイサイドＭＯＳトランジスタＱＨをオフする際には、ローサイドＭＯＳトランジスタＱＬをオンするように制御する。

【0022】

ここで、例えば、ハイサイドＭＯＳトランジスタＱＨがオンし、ローサイドＭＯＳトランジスタＱＬがオフしている場合、入力端子ＴＥ１からハイサイドＭＯＳトランジスタＱＨおよびインダクタＬを経由して負荷ＲＬに電流が流れる。その後、ハイサイドＭＯＳトランジスタＱＨがオフし、ローサイドＭＯＳトランジスタＱＬがオンすると、まず、ハイサイドＭＯＳトランジスタＱＨがオフすることから、入力端子ＴＥ１からハイサイドＭＯＳトランジスタＱＨおよびインダクタＬを経由して負荷ＲＬに流れる電流が遮断される。すなわち、インダクタＬに流れる電流が遮断される。ところが、インダクタＬにおいては、電流が減少（遮断）すると、インダクタＬを流れる電流を維持しようとする。このとき、ローサイドＭＯＳトランジスタＱＬがオンしていることから、今度は、グランドＧＮＤからローサイドＭＯＳトランジスタＱＬおよびインダクタＬを経由して負荷ＲＬに電流が流れる。その後、再び、ハイサイドＭＯＳトランジスタＱＨをオンし、ローサイドＭＯＳトランジスタＱＬをオフする。このような動作を繰り返すことにより、図１に示す降圧型ＤＣ／ＤＣコンバータＣＶでは、入力端子ＴＥ１に入力電圧Ｖｉｎを入力すると、負荷ＲＬの両端に入力電圧Ｖｉｎよりも低い出力電圧Ｖｏｕｔが出力されることになる。

【0023】

以下では、上述したスイッチング動作を繰り返すことにより、入力端子ＴＥ１に入力電圧Ｖｉｎを入力した場合、負荷ＲＬの両端に入力電圧Ｖｉｎよりも低い出力電圧Ｖｏｕｔが出力される理由について簡単に説明する。なお、以下では、インダクタＬを流れる電流が断続しないものとして取り扱うことにする。

【0024】

まず、ハイサイドＭＯＳトランジスタＱＨは、制御回路ＣＣによる制御により、オン期間Ｔ_ＯＮおよびオフ期間Ｔ_ＯＦＦでスイッチング動作するものとする。この場合のスイッチング周波数は、ｆ＝１／（Ｔ_ＯＮ＋Ｔ_ＯＦＦ）となる。

【0025】

ここで、例えば、図１において、負荷ＲＬと並列に挿入されているコンデンサＣは、出力電圧Ｖｏｕｔを短時間に大きく変動させない機能を有している。つまり、図１に示す降圧型ＤＣ／ＤＣコンバータＣＶでは、負荷ＲＬと並列に比較的大きな容量値のコンデンサＣを挿入するため、定常状態では、出力電圧Ｖｏｕｔに含まれるリップル電圧は、出力電圧Ｖｏｕｔに比べて小さい値になる。このため、スイッチング動作の１周期内での出力電圧Ｖｏｕｔの変動は無視できるものとする。

【0026】

最初に、ハイサイドＭＯＳトランジスタＱＨがオンしている場合を考える。このとき、出力電圧Ｖｏｕｔが１周期内で変動しないものと仮定しているため、インダクタＬにかかる電圧は、（Ｖｉｎ－Ｖｏｕｔ）で一定と見なすことができる。この結果、インダクタＬのインダクタンスをＬ１とすると、オン期間Ｔ_ＯＮにおける電流の増加分ΔＩ_ＯＮは、式（１）で与えられる。

【0027】

ΔＩ_ＯＮ＝（Ｖｉｎ－Ｖｏｕｔ）／Ｌ１×Ｔ_ＯＮ ・・・（１）
次に、ハイサイドＭＯＳトランジスタＱＨがオフしている場合を考える。この場合、ローサイドＭＯＳトランジスタＱＬがオンしていることから、インダクタＬにかかる電圧は、０－Ｖｏｕｔ＝－Ｖｏｕｔとなる。したがって、オフ期間Ｔ_ＯＦＦにおける電流の増加分ΔＩ_ＯＦＦは、式（２）で与えられる。

【0028】

ΔＩ_ＯＦＦ＝－Ｖｏｕｔ／Ｌ１×Ｔ_ＯＦＦ ・・・（２）
このとき、定常状態となると、インダクタＬを流れる電流は、スイッチング動作の１周期の間に増減しないことになる。言い換えれば、１周期の間にインダクタＬに流れる電流が増減する場合、まだ定常状態に達していないことを意味する。したがって、定常状態では、式（３）が成立する。

【0029】

ΔＩ_ＯＮ＋ΔＩ_ＯＦＦ＝０ ・・・（３）
この式（３）に式（１）の関係および式（２）の関係を代入すると、以下に示す式（４）を得ることができる。

【0030】

Ｖｏｕｔ＝Ｖｉｎ×Ｔ_ＯＮ／（Ｔ_ＯＮ＋Ｔ_ＯＦＦ） ・・・（４）
この式（４）において、Ｔ_ＯＮ≧０、および、Ｔ_ＯＦＦ≧０であることから、Ｖｏｕｔ＜Ｖｉｎであることがわかる。すなわち、図１に示す降圧型ＤＣ／ＤＣコンバータＣＶは、入力電圧Ｖｉｎよりも低い出力電圧Ｖｏｕｔを出力する回路であることがわかる。そして、式（４）から制御回路ＣＣによるスイッチング動作を制御することにより、オン期間Ｔ_ＯＮとオフ期間Ｔ_ＯＦＦを変化させることで、入力電圧Ｖｉｎよりも低い任意の出力電圧Ｖｏｕｔを得ることができることがわかる。特に、オン期間Ｔ_ＯＮとオフ期間Ｔ_ＯＦＦとが一定になるように制御すれば、一定の出力電圧Ｖｏｕｔを得ることができる。

【0031】

以上のようにして、図１に示す降圧型ＤＣ／ＤＣコンバータＣＶによれば、制御回路ＣＣで、ハイサイドＭＯＳトランジスタＱＨのオン／オフ動作、および、ローサイドＭＯＳトランジスタＱＬのオン／オフ動作を制御することにより、入力電圧Ｖｉｎよりも低い出力電圧Ｖｏｕｔを出力できることがわかる。

【0032】

なお、本明細書では、図１において、破線で囲まれている構成要素がスイッチングレギュレータの一例である降圧型ＤＣ／ＤＣコンバータＣＶであり、この降圧型ＤＣ／ＤＣコンバータＣＶと制御回路ＣＣとを合わせて電子装置ＥＡが構成されている。

【0033】

図２は、ハイサイドＭＯＳトランジスタＱＨとローサイドＭＯＳトランジスタＱＬのタイミングチャートを示す図である。図２において、オン期間Ｔ_ＯＮは、ハイサイドＭＯＳトランジスタＱＨがオンしている時間を示しており、オフ期間Ｔ_ＯＦＦは、ハイサイドＭＯＳトランジスタＱＨがオフしている時間を示している。このとき、図２に示すように、ハイサイドＭＯＳトランジスタＱＨがオンしている場合、ローサイドＭＯＳトランジスタＱＬはオフし、ハイサイドＭＯＳトランジスタＱＨがオフしている場合、ローサイドＭＯＳトランジスタＱＬはオンしていることがわかる。したがって、オン期間Ｔ_ＯＮは、ローサイドＭＯＳトランジスタＱＬがオフしている時間を示しており、オフ期間Ｔ_ＯＦＦは、ローサイドＭＯＳトランジスタＱＬがオンしている時間を示しているということもできる。

【0034】

ここで、上述した式（４）に示すように、入力電圧Ｖｉｎに対して、出力電圧Ｖｏｕｔを充分に低くする場合には、オン期間Ｔ_ＯＮが短くなる。言い換えれば、入力電圧Ｖｉｎに対して、出力電圧Ｖｏｕｔを充分に低くする場合には、オフ期間Ｔ_ＯＦＦを長くする必要がある。このことから、入力電圧Ｖｉｎに対して、出力電圧Ｖｏｕｔを充分に低くすることを考えると、ハイサイドＭＯＳトランジスタＱＨをオフしているオフ期間Ｔ_ＯＦＦが長くなるように制御回路ＣＣによって制御する必要がある。言い換えれば、ハイサイドＭＯＳトランジスタＱＨをオフしているオフ期間Ｔ_ＯＦＦが長くなるということは、ローサイドＭＯＳトランジスタＱＬのオン期間が長くなることを意味する。したがって、特に、出力電圧Ｖｏｕｔを充分に低くする場合、ローサイドＭＯＳトランジスタＱＬのオン期間が長くなることから、ＤＣ／ＤＣコンバータの効率を向上させる観点を考慮すると、ローサイドＭＯＳトランジスタＱＬのオン抵抗を充分に小さくする必要があることがわかる。

【0035】

＜関連技術の説明＞
上述したように、例えば、降圧型ＤＣ／ＤＣコンバータＣＶは、周期的にスイッチング動作を繰り返すことにより、所望の電圧を出力するように構成されている。そして、スイッチング動作では電流のオン／オフの切り替えが行なわれる。

【0036】

このことから、降圧型ＤＣ／ＤＣコンバータＣＶに存在する寄生インダクタンスが大きいと、スイッチング動作に起因する電流変化によって発生する高周波ノイズが大きくなる。この結果、降圧型ＤＣ／ＤＣコンバータＣＶが大きな高周波ノイズの発生源となり、周辺に配置される電子部品に悪影響を及ぼすことになる。

【0037】

したがって、降圧型ＤＣ／ＤＣコンバータＣＶから発生する高周波ノイズを低減することが望まれている。この点に関し、高周波ノイズを低減するための関連技術が存在する。そこで、以下では、まず、この関連技術について説明する。

【0038】

ここで、本明細書でいう「関連技術」は、新規に発明者が見出した課題を有する技術であって、公知である従来技術ではないが、新規な技術的思想の前提技術（未公知技術）を意図して記載された技術である。

【0039】

図３は、関連技術における降圧型ＤＣ／ＤＣコンバータＣＶの構成を示す回路図である。

【0040】

図３において、関連技術における降圧型ＤＣ／ＤＣコンバータＣＶは、入力電圧を供給する電源Ｅと接続されており、この電源Ｅと並列に入力コンデンサＣｉｎが接続されている。そして、電源Ｅの電源電位と電源Ｅのグランド電位（基準電位）との間に、例えば、電界効果トランジスタ（ＭＯＳトランジスタ）から構成されるハイサイド素子ＳＷ１とローサイド素子ＳＷ２とが直列接続されている。このとき、ハイサイド素子ＳＷ１とローサイド素子ＳＷ２のそれぞれは、スイッチング素子として機能する。ハイサイド素子ＳＷ１とローサイド素子ＳＷとは、例えば、配線パターンで接続されることから、図３には、配線パターンに存在する寄生インダクタンスＬ１が図示されている。同様に、ローサイド素子ＳＷは、グランド電位が供給される配線パターンと接続されることから、図３には、グランド電位が供給される配線パターンに存在する寄生インダクタンスＬ２も図示されている。

【0041】

次に、図３において、ハイサイド素子ＳＷ１とローサイド素子ＳＷ２との間の接続ノードには、インダクタＬｃが接続されており、このインダクタＬｃとグランド電位が供給される配線パターンとの間に負荷ＲＬが接続されている。つまり、降圧型ＤＣ／ＤＣコンバータＣＶでは、インダクタＬｃとグランド電位が供給される配線パターンとの間に出力電圧が発生するように構成されており、この出力電圧が負荷ＲＬに加わるようになっている。なお、負荷ＲＬと並列に出力コンデンサＣｏｕｔが接続されており、この出力コンデンサＣｏｕｔは、グランド電位が供給される配線パターンと接続されることから、図３には、この配線パターンに存在する寄生インダクタンスＬ３が図示されている。以上のようにして、関連技術における降圧型ＤＣ／ＤＣコンバータＣＶの回路が構成されている。

【0042】

関連技術における降圧型ＤＣ／ＤＣコンバータＣＶでは、ハイサイド素子ＳＷ１とローサイド素子ＳＷ２のそれぞれにおいて、スイッチング動作が行なわれる。具体的に、ハイサイド素子ＳＷ１をオンし、かつ、ローサイド素子ＳＷ２をオフするオン／オフ動作と、ハイサイド素子ＳＷ１をオフし、かつ、ローサイド素子ＳＷ２をオンするオフ／オン動作とが繰り返される。このとき、実際には、オン／オフ動作とオフ／オン動作との間に、ハイサイド素子ＳＷ１とローサイド素子ＳＷ２とが同時にオンする遷移期間（オン／オン期間）が存在する。そして、この遷移期間の際には、例えば、図３において、ハイサイド素子ＳＷ１とローサイド素子ＳＷ２とが同時にオンする結果、電源電位とグランド電位が短絡して、電源電位とグランド電位との間に大電流が流れる。したがって、高周波ノイズ（ノイズ電圧）が寄生インダクタンスと電流変化との積で表されることを考慮すると、例えば、図３において、寄生インダクタンスＬ１と寄生インダクタンスＬ２の大きさが大きくなると、遷移期間に大きな高周波ノイズが発生することがわかる。特に、遷移期間には、短時間に大電流が流れることから電流変化率も大きくなって高周波ノイズが大きくなる。

【0043】

このことから、降圧型ＤＣ／ＤＣコンバータＣＶでは、特に、遷移期間に発生する高周波ノイズを低減することが重要である。この点に関し、高周波ノイズを低減するために、電流変化率を低減することは困難であることから、遷移期間における高周波ノイズを低減するためには、寄生インダクタンスＬ１と寄生インダクタンスＬ２の大きさをできる限り小さくすることが重要である。

【0044】

そこで、関連技術では、寄生インダクタンスＬ１と寄生インダクタンスＬ２の大きさをできる限り小さくするために、例えば、図３に示すループ１００の経路長を最小化する工夫を施している。なぜなら、図３に示すループ１００の経路長を最小化することができれば、寄生インダクタンスＬ１と寄生インダクタンスＬ２の大きさを小さくすることができるからである。すなわち、配線パターンの長さが短くなれば、寄生インダクタンスＬ１と寄生インダクタンスＬ２の大きさは小さくなるので、関連技術では、図３に示すループ１００の経路長を最小化する工夫を施すことによって、寄生インダクタンスＬ１と寄生インダクタンスＬ２とを小さくしようとしている。具体的に、関連技術では、実装レイアウトを工夫することにより、図３に示すループ１００の経路長を最小化している。

【0045】

図４は、関連技術における降圧型ＤＣ／ＤＣコンバータＣＶの実装レイアウトを示す平面図である。図４において、例えば、配線基板には、入力パターンＷＩと、出力パターンＷＯと、配線パターンＷ１と、配線パターンＷ２とが形成されている。そして、図４に示すように、入力パターンＷＩと配線パターンＷ１との間にハイサイド素子が形成された半導体部品ＳＰ１が搭載されている。同様に、配線パターンＷ１と配線パターンＷ２との間にローサイド素子が形成された半導体部品ＳＰ２が搭載されている。また、関連技術においては、配線パターンＷ１と出力パターンＷＯとの間にインダクタ部品ＬＰが搭載されている。さらに、関連技術においては、入力パターンＷＩと配線パターンＷ２との間に入力コンデンサが形成された容量部品ＣＰ１が搭載されている一方、配線パターンＷ２と出力パターンＷＯとの間に出力コンデンサが形成された容量部品ＣＰ２が搭載されている。

【0046】

このように構成されている関連技術の降圧型ＤＣ／ＤＣコンバータＣＶでは、ハイサイド素子が形成された半導体部品ＳＰ１とローサイド素子が形成された半導体部品ＳＰ２とが近接配置されている。この結果、関連技術では、例えば、図４に示すように、半導体部品ＳＰ１と半導体部品ＳＰ２との間に存在する寄生インダクタンスＬ１と、半導体部品ＳＰ２と接続する配線パターンＷ２に起因する寄生インダクタンスＬ２を小さくすることができる。このようにして、関連技術における実装レイアウトによれば、寄生インダクタンスＬ１と寄生インダクタンスＬ２とを小さくすることができると考えられる。

【0047】

ところが、図３に示すループ１００の経路長を最小化する工夫を施しても、寄生インダクタンスＬ１および寄生インダクタンスを無くすことはできない。すなわち、関連技術において、寄生インダクタンスＬ１および寄生インダクタンスＬ２は、部品サイズに律速される結果、小さくできる限界が生じる。つまり、関連技術では、遷移期間に発生する高周波ノイズを一定量以下に小さくすることは困難である。このことから、関連技術では、さらに、高周波ノイズを低減するために、高周波ノイズ対策用のバイパスコンデンサやスナバ回路などのノイズ対策が必要となる。この結果、関連技術では、降圧型ＤＣ／ＤＣコンバータＣＶを構成する部品数の増大に伴う電子装置の大型化や電子装置の製造コストの増大を招くことになる。すなわち、関連技術における高周波ノイズ対策は不充分である。つまり、降圧型ＤＣ／ＤＣコンバータＣＶを構成する電子装置の大型化や製造コストの増大を招くことなく、充分な高周波ノイズ対策を実現する観点から、関連技術には、改善の余地が存在する。そこで、本実施の形態では、関連技術に存在する改善の余地に対する工夫を施している。以下では、この工夫を施した本実施の形態における技術的思想について説明する。

【0048】

＜実施の形態における降圧型ＤＣ／ＤＣコンバータの回路構成＞
図５は、本実施の形態における降圧型ＤＣ／ＤＣコンバータＣＶ１を示す回路図である。

【0049】

図５において、本実施の形態における降圧型ＤＣ／ＤＣコンバータＣＶ１には、降圧型ＤＣ／ＤＣコンバータＣＶ１に入力電圧を供給する電源Ｅが接続されており、この電源Ｅと並列に入力コンデンサＣｉｎが接続されている。次に、本実施の形態における降圧型ＤＣ／ＤＣコンバータＣＶ１は、電源電位とグランド電位（基準電位）との間に接続されたハイサイド素子ＳＷ１とローサイド素子ＳＷ２とを有している。ここで、図５では、ハイサイド素子ＳＷ１とローサイド素子ＳＷ２との接続部位（第１配線部）に存在する寄生インダクタンスＬ１が図示されている。また、図５には、ローサイド素子ＳＷ２とグランド電位との接続部位（第２配線部）に存在する寄生インダクタンスＬ２も図示されている。ここで、ハイサイド素子ＳＷ１およびローサイド素子ＳＷ２のそれぞれは、例えば、スイッチング素子である電界効果トランジスタ（ＭＯＳＦＥＴ）から構成されている。

【0050】

図５に示すように、本実施の形態における降圧型ＤＣ／ＤＣコンバータＣＶ１では、互いに直列接続されているハイサイド素子ＳＷ１とローサイド素子ＳＷ２が、平面的に閉じたループを構成するように配置されている。例えば、図５に示すように、ハイサイド素子ＳＷ１とローサイド素子ＳＷ２とが互いに対向配置されている。そして、ハイサイド素子ＳＷ１とローサイド素子ＳＷ２とを接続する配線（寄生インダクタンスＬ１を含む第１配線）と、ローサイド素子ＳＷ２とグランド電位とを接続する配線（寄生インダクタンスＬ２を含む第２配線）も互いに対向配置されている。特に、ローサイド素子ＳＷ２とグランド電位とを接続する配線（第２配線）は、平面視において、ハイサイド素子ＳＷ１と交差している。これにより、図５に示す平面的に閉じたループが形成される。

【0051】

このような平面的に閉じたループによって、ハイサイド素子ＳＷ１とローサイド素子ＳＷ２とを接続する第１配線と、ローサイド素子ＳＷ２とグランド電位とを接続する第２配線とは、互いに並行する部位２００を含むように構成されることになる。特に、互いに並行する部位２００における第１配線と第２配線との間の間隔は、第１配線と第２配線との間の間隔の中で最も小さくなるように、互いに並行する部位２００が近接配置されている。

【0052】

続いて、図５に示すように、本実施の形態における降圧型ＤＣ／ＤＣコンバータＣＶ１は、ハイサイド素子ＳＷ１とローサイド素子ＳＷ２との間の接続ノードに接続された一端を有するインダクタＬｃを含み、このインダクタＬｃの他端は、負荷ＲＬと接続されている。特に、本実施の形態における降圧型ＤＣ／ＤＣコンバータＣＶ１によれば、インダクタＬｃの他端とグランド電位との間に出力電圧が出力されるように構成されており、この出力電圧が負荷ＲＬに供給されるようになっている。また、図５に示すように、本実施の形態における降圧型ＤＣ／ＤＣコンバータＣＶ１は、負荷ＲＬと並列接続される出力コンデンサＣｏｕｔも有している。そして、出力コンデンサＣｏｕｔとグランド電位とを接続する配線には、寄生インダクタンスＬ３が存在し、この寄生インダクタンスＬ３を有する配線とインダクタＬｃとが近接配置されている。すなわち、図５に示すように、寄生インダクタンスＬ３を有する配線は、インダクタＬｃと互いに並行する部位３００を含むように構成される。以上のようにして、本実施の形態における降圧型ＤＣ／ＤＣコンバータＣＶ１が構成される。

【0053】

＜実施の形態における降圧型ＤＣ／ＤＣコンバータの回路動作＞
次に、本実施の形態における降圧型ＤＣ／ＤＣコンバータＣＶ１の回路動作について説明する。

【0054】

本実施の形態における降圧型ＤＣ／ＤＣコンバータＣＶ１は、ハイサイド素子ＳＷ１とローサイド素子ＳＷ２のそれぞれに対してスイッチング動作を実施することにより、入力電圧から絶対値が入力電圧よりも低い出力電圧を生成する。具体的に、本実施の形態における降圧型ＤＣ／ＤＣコンバータＣＶ１は、ハイサイド素子ＳＷ１をオンし、かつ、ローサイド素子ＳＷ２をオフするオン／オフ動作と、ハイサイド素子ＳＷ１をオフし、かつ、ローサイド素子ＳＷ２をオンするオフ／オン動作とを繰り返すことにより、入力電圧よりも低い出力電圧を生成する。このとき、オン／オフ動作とオフ／オン動作の間には、遷移期間が存在し、この遷移期間では、ハイサイド素子ＳＷ１とローサイド素子ＳＷ２の両方が同時にオンする結果、電源電位とグランド電位との間に貫通電流（短絡電流）が流れる。

【0055】

図６は、オン／オフ動作において降圧型ＤＣ／ＤＣコンバータＣＶ１に流れる電流の電流経路を示す回路図である。図６において、ハイサイド素子ＳＷ１をオンし、かつ、ローサイド素子ＳＷ２をオフするオン／オフ動作の際には、電源電位→ハイサイド素子ＳＷ１→インダクタＬｃ→出力コンデンサＣｏｕｔ（負荷ＲＬ）→グランド電位の経路で電流が流れる。このとき、図６に示すように、互いに近接並行しているインダクタＬｃと寄生インダクタンスＬ３には、互いに逆方向の電流が流れることになる。

【0056】

続いて、図７は、遷移期間において降圧型ＤＣ／ＤＣコンバータＣＶ１に流れる電流の電流経路を示す回路図である。図７において、ハイサイド素子ＳＷ１をオンし、同時に、ローサイド素子ＳＷ２をオンする遷移期間には、主に電源電位→ハイサイド素子ＳＷ１→ローサイド素子ＳＷ２→グランド電位の経路で電流が流れる。このとき、図７に示すように、互いに近接並行している寄生インダクタンスＬ１と寄生インダクタンスＬ２には、互いに逆方向の電流が流れることになる。

【0057】

次に、図８は、オフ／オン動作において降圧型ＤＣ／ＤＣコンバータＣＶ１に流れる電流の電流経路を示す回路図である。図８において、ハイサイド素子ＳＷ１をオフし、かつ、ローサイド素子ＳＷ２をオンするオフ／オン動作の際には、グランド電位→ローサイド素子ＳＷ２→インダクタＬｃ→出力コンデンサＣｏｕｔ（負荷ＲＬ）→グランド電位の経路で電流が流れる。このとき、図８に示すように、互いに近接並行している寄生インダクタンスＬ１と寄生インダクタンスＬ２には、互いに逆方向の電流が流れることになるとともに、互いに近接並行しているインダクタＬｃと寄生インダクタンスＬ３にも、互いに逆方向の電流が流れることになる。

【0058】

以上のようにして、本実施の形態における降圧型ＤＣ／ＤＣコンバータＣＶ１は、図６に示すオン／オフ動作と、図７に示す遷移期間の動作と、図８に示すオフ／オン動作とが繰り返されることにより、電源Ｅから供給される入力電圧（電源電位）から絶対値が入力電圧よりも小さな出力電圧が負荷ＲＬに向って出力される。

【0059】

＜本実施の形態における回路上の特徴＞
続いて、本実施の形態における降圧型ＤＣ／ＤＣコンバータＣＶ１の回路上の特徴点について説明する。本実施の形態における第１特徴点は、例えば、図５に示すように、ハイサイド素子ＳＷ１とローサイド素子ＳＷ２とを接続する第１配線（第１配線部）と、ローサイド素子ＳＷ２とグランド電位とを接続第２配線（第２配線部）とが、互いに近接並行している点にある。すなわち、本実施の形態における第１特徴点は、互いに並行する部位２００を設けるように、互いに直列接続されるハイサイド素子ＳＷ１とローサイド素子ＳＷ２の配置関係を工夫している点にある。具体的には、図５に示すように、平面的に閉じたループを形成するように、ハイサイド素子ＳＷ１とローサイド素子ＳＷ２との接続経路を工夫する点にある。これにより、本実施の形態における第１特徴点によれば、互いに並行する部位２００における実効インダクタンスを低減することができる。なぜなら、互いに逆方向に電流が流れる第１配線と第２配線とを近接並行するように配置することにより、第１配線と第２配線との間の実効インダクタンスが小さくなるからである。これにより、本実施の形態における第１特徴点によれば、遷移期間に電源電位からグランド電位に流れる貫通電流の電流経路に存在する寄生インダクタンスＬ１と寄生インダクタンスＬ２に起因して発生する高周波ノイズを低減できる。つまり、本実施の形態における第１特徴点によれば、互いに並行する部位２００によって、寄生インダクタンスＬ１と寄生インダクタンスＬ２を結合させて実効インダクタンスを低減できる結果、インダクタンスに比例する高周波ノイズの発生を低減できる。特に、実効インダクタンスを低減する観点からは、互いに逆方向に電流が流れる第１配線と第２配線との間の間隔を小さくすることが望ましい。

【0060】

このように、本実施の形態における第１特徴点の根底にある基本思想は、寄生インダクタンスＬ１と寄生インダクタンスＬ２を結合させて実効インダクタンスを低減することにより、高周波ノイズを低減する思想である。この思想によれば、不可避的に寄生インダクタンスＬ１および寄生インダクタンスＬ２が存在しても、実効インダクタンスを小さくできる。すなわち、本実施の形態における基本思想は、寄生インダクタンスＬ１および寄生インダクタンスＬ２自体を小さくする思想ではなく、寄生インダクタンスＬ１と寄生インダクタンスＬ２とを実効インダクタンスが小さくなるように結合させる思想である。この点において、本実施の形態における基本思想は、寄生インダクタンスＬ１および寄生インダクタンスＬ２自体を小さくすることに着目している関連技術と相違する。特に、寄生インダクタンスＬ１および寄生インダクタンスＬ２自体を小さくすることに着目している関連技術では、寄生インダクタンスＬ１および寄生インダクタンスＬ２自体を無くすことはできないので、寄生インダクタンスＬ１および寄生インダクタンスＬ２自体を小さくするにも限界があり、一定量以上の高周波ノイズの発生を抑制することはできない。

【0061】

これに対し、本実施の形態における基本思想によれば、たとえ、寄生インダクタンスＬ１および寄生インダクタンスＬ２自体が存在しても、寄生インダクタンスＬ１と寄生インダクタンスＬ２とを結合させて実効インダクタンスを低減することができるので、寄生インダクタンスＬ１および寄生インダクタンスＬ２の最小値以下の実効インダクタンスにすることも可能である。この結果、本実施の形態における基本思想によれば、関連技術では実現することが困難な高周波ノイズの低減も実現することができる。したがって、本実施の形態によれば、高周波ノイズ対策用のバイパスコンデンサやスナバ回路などのノイズ対策が不要となる。この結果、本実施の形態では、降圧型ＤＣ／ＤＣコンバータＣＶ１を構成する部品数の増大を抑制できる。このことから、本実施の形態によれば、充分な高周波ノイズ対策を実現しながらも電子装置の小型化や製造コストの削減を図ることができる。

【0062】

次に、本実施の形態における第２特徴点は、例えば、図５に示すように、出力コンデンサＣｏｕｔとグランド電位とを接続する配線がインダクタＬｃに近接並行する点にある。言い換えれば、本実施の形態における第２特徴点は、例えば、図５に示すように、出力コンデンサＣｏｕｔとグランド電位とを接続する配線がインダクタＬｃと近接並行する部位３００を含むように構成されている点である。これにより、リンギングなどのノイズを含む負荷電流がインダクタＬｃを流れることに起因して発生する高周波ノイズを抑制することができる。すなわち、本実施の形態における第２特徴点によれば、出力コンデンサＣｏｕｔとグランド電位とを接続する配線がインダクタＬｃと近接並行しているため、インダクタＬｃのインダクタンスと、出力コンデンサＣｏｕｔとグランド電位とを接続する配線の寄生インダクタンスＬ３とが結合して、実効インダクタンスが低減される。つまり、本実施の形態における第２特徴点によれば、出力コンデンサＣｏｕｔとグランド電位とを接続する配線がインダクタＬｃと近接並行し、かつ、出力コンデンサＣｏｕｔとグランド電位とを接続する配線に流れる電流の方向と、インダクタＬｃに流れる電流の方向とが逆方向となる。この結果、インダクタＬｃのインダクタンスと配線の寄生インダクタンスＬ３とが結合して実効インダクタンスが小さくなることから、インダクタＬｃに起因する高周波ノイズの発生と寄生インダクタンスＬ３に起因する高周波ノイズの発生の両方を抑制することができる。すなわち、本実施の形態における第２特徴点によれば、インダクタＬｃに起因して発生する高周波ノイズと、寄生インダクタンスＬ３に起因して発生する高周波ノイズの両方を低減するために、インダクタＬｃのインダクタンスと、出力コンデンサＣｏｕｔとグランド電位とを接続する配線に存在する寄生インダクタンスＬ３とを結合して実効インダクタンスを小さくしている。これにより、インダクタＬｃのインダクタンスおよび寄生インダクタンスＬ３に起因する高周波ノイズの発生を抑制できる。

【0063】

なお、インダクタＬｃに起因して発生する高周波ノイズは、インダクタＬｃのインダクタンス×電流変化率で表される。この点に関し、インダクタＬｃを流れる負荷電流は、定常状態では時間変化しないことから、電流変化率はゼロとなる。このため、定常的に流れる負荷電流は、高周波ノイズの発生に影響を及ぼさないことから、本実施の形態における降圧型ＤＣ／ＤＣコンバータＣＶ１では、電力変換効率に影響を及ぼすことなく、高周波ノイズの発生を抑制することができる。

【0064】

以上のようにして、本実施の形態における第１特徴点を採用すると、寄生インダクタンスＬ１と寄生インダクタンスＬ２とに起因する高周波ノイズの発生を低減することができる。一方、本実施の形態における第２特徴点を採用すると、インダクタＬｃのインダクタンスと寄生インダクタンスＬ３とに起因する高周波ノイズの発生を低減することができる。したがって、少なくとも本実施の形態における第１特徴点と本実施の形態における第２特徴点のいずれか一方を採用することにより、降圧型ＤＣ／ＤＣコンバータＣＶ１からの高周波ノイズの発生を抑制することができる。この点に関し、降圧型ＤＣ／ＤＣコンバータＣＶ１からの高周波ノイズの発生を充分に抑制する観点からは、上述した第１特徴点と第２特徴点の両方を採用することが望ましい。なぜなら、本実施の形態における第１特徴点と第２特徴点の両方を採用することにより、寄生インダクタンスＬ１と寄生インダクタンスＬ２とに起因する高周波ノイズだけでなく、インダクタＬｃのインダクタンスと寄生インダクタンスＬ３とに起因する高周波ノイズの発生も抑制できるからである。

【0065】

本実施の形態における降圧型ＤＣ／ＤＣコンバータＣＶ１では、高周波ノイズ対策用のバイパスコンデンサやスナバ回路などのノイズ対策が不要となる。この結果、本実施の形態では、降圧型ＤＣ／ＤＣコンバータＣＶ１を構成する部品数の増大を抑制できる。このことから、本実施の形態によれば、充分な高周波ノイズ対策を実現しながらも電子装置の小型化や製造コストの削減を図ることができるという顕著な効果が得られる。

【0066】

＜実施の形態における降圧型ＤＣ／ＤＣコンバータの実装構成＞
次に、本実施の形態における降圧型ＤＣ／ＤＣコンバータＣＶ１の実装構成について説明する。

【0067】

図９は、本実施の形態における降圧型ＤＣ／ＤＣコンバータＣＶ１の構成要素である配線基板の配線レイアウトを模式的に示す平面図である。本実施の形態における配線基板ＷＢは、例えば、ガラス繊維にエポキシ樹脂やポリイミド樹脂やマレイミド樹脂などを含浸させたリジッド基板から構成される。この配線基板ＷＢは、例えば、多層配線構造をしており、例えば、図９に示すように、配線基板ＷＢの表面には、複数の配線部が形成されている。

【0068】

図９において、本実施の形態における配線基板ＷＢの表面には、電源電位が供給される電源配線部１０が形成されている。そして、この電源配線部１０と離間して第１配線部１１が形成されている。さらに、配線基板ＷＢの表面には、平面視において、電源配線部１０と第１配線部１１に挟まれるように第２配線部１４が形成されている。この第２配線部位１４は、電源配線部１０と第１配線部１１との間を通り、かつ、図５に示す部位（２００）の一部を構成する延在部１２と、延在部１２と接続する大面積部１３とを含む。このように構成されている第２配線部１４には、グランド電位が供給される。

【0069】

また、図９において、第１配線部１１および第２配線部１４と平面的に離間した位置に出力配線部１５が形成されている。この出力配線部１５から出力電圧が出力される。さらに、図９において、第２配線部１４に近接してゲート配線部１６が形成されるとともに、第１配線部１１に近接してゲート配線部１７が形成されている。

【0070】

このように構成されている配線基板ＷＢにおいては、図９に示すように、第１配線部１１に寄生インダクタンスＬ１が存在する一方、第２配線部１４の延在部１２に寄生インダクタンスＬ２が存在する。そして、寄生インダクタンスＬ１が存在する第１配線部１１と、寄生インダクタンスＬ２が存在する第２配線部１４の延在部１２とは、互いに近接並行するように配置されている。この結果、図９に示す配線基板ＷＢには、部位（２００）が形成されていることがわかる。一方、図９に示すように、第２配線部１４の大面積部１３には、寄生インダクタンスＬ３が存在している。

【0071】

続いて、図９に示すように、第２配線部１４の大面積部１３と第２配線部１４の延在部１２との接続部分近傍には、ビアＶＡが接続している。つまり、本実施の形態における配線基板ＷＢは、第１配線部１１と第２配線部１４と電源配線部１０と出力配線部１５とが形成された第１配線層を有するとともに、この第１配線層とは異なる第２配線層を含む多層配線構造をしている。そして、第１配線層とは異なる第２配線層には、他配線部が形成されており、例えば、図９に示すように、延在部１２と大面積部１３との接続領域近傍において、第２配線部１４と他配線部とがビアＶＡで接続されている。

【0072】

以上のようにして、本実施の形態における配線基板ＷＢに降圧型ＤＣ／ＤＣコンバータＣＶ１を実現するための複数の配線部（配線パターン）が形成されている。

【0073】

次に、図１０は、配線基板ＷＢ上に降圧型ＤＣ／ＤＣコンバータＣＶ１の構成部品を搭載した状態を模式的に示す平面図である。図１０において、半導体部品ＳＰ１は、第２配線部１４の延在部１２を跨いで、電源配線部１０と第１配線部１１とに接続するように配置されている。具体的に、半導体部品ＳＰ１には、例えば、図５に示すハイサイド素子（ＳＷ１）を構成する電界効果トランジスタ（パワートランジスタ）が形成されている。

【0074】

このとき、ハイサイド素子のドレインが電源配線部１０と接続され、かつ、ハイサイド素子のソースが第１配線部１１に接続され、かつ、ハイサイド素子のゲートがゲート配線部１６に接続される。

【0075】

続いて、半導体部品ＳＰ２は、第１配線部１１と第２配線部１４とに接続するように配置されている。具体的に、半導体部品ＳＰ２にも、例えば、図５に示すローサイド素子（ＳＷ２）を構成する電界効果トランジスタ（パワートランジスタ）が形成されている。このとき、ローサイド素子のドレインが第１配線部１１と接続され、かつ、ローサイド素子のソースが第２配線部１４の延在部１２と接続され、かつ、ローサイド素子のゲートがゲート配線部１７と接続される。

【0076】

さらに、図１０に示すように、容量部品ＣＰ１は、電源配線部１０と第２配線部１４の大面積部１３とに接続するように配置されている。この容量部品ＣＰ１には、例えば、図５に示す入力コンデンサ（Ｃｉｎ）を構成するチップコンデンサが形成されている。また、容量部品ＣＰ２は、出力配線部１５と第２配線部１４の大面積部１３とに接続するように配置されている。この容量部品ＣＰ２には、例えば、図５に示す出力コンデンサ（Ｃｏｕｔ）を構成するチップコンデンサが形成されている。

【0077】

そして、図１０に示すように、インダクタ部品ＬＰは、第１配線部１１と出力配線部１５とに接続するように配置されている。このインダクタ部品ＬＰには、例えば、図５に示すインダクタＬｃが形成されており、巻線型のインダクタ部品やチップインダクタから構成されている。このとき、図１０に示すように、第２配線部１４の大面積部１３は、インダクタ部品ＬＰと並行する部位を含む。

【0078】

このようにして、本実施の形態における降圧型ＤＣ／ＤＣコンバータＣＶ１を実現する実装レイアウトが構成されている。つまり、図１０に示す実装レイアウトによって、本実施の形態における第１特徴点（図５の部位２００）と第２特徴点（図５の部位３００）とを有する回路構成（図５参照）が実現されている。

【0079】

次に、図１０に示す降圧型ＤＣ／ＤＣコンバータＣＶ１の実装レイアウトを参照しながら、降圧型ＤＣ／ＤＣコンバータＣＶ１に流れる電流の電流経路について説明する。

【0080】

図１１は、オン／オフ動作において降圧型ＤＣ／ＤＣコンバータＣＶ１に流れる電流の電流経路を示す実装レイアウト図である。図１１において、ハイサイド素子ＳＷ１をオンし、かつ、ローサイド素子ＳＷ２をオフするオン／オフ動作の際には、電源配線部１０（電源電位）→半導体部品ＳＰ１→インダクタ部品ＬＰ→出力配線部１５→容量部品ＣＰ２→第２配線部１４の大面積部１３（グランド電位）の経路で電流が流れる。

【0081】

続いて、図１２は、遷移期間において降圧型ＤＣ／ＤＣコンバータＣＶ１に流れる電流の電流経路を示す実装レイアウト図である。図１２において、ハイサイド素子ＳＷ１をオンし、同時に、ローサイド素子ＳＷ２をオンする遷移期間には、主に電源配線部１０（電源電位）→半導体部品ＳＰ１→第１配線部１１→半導体部品ＳＰ２→第２配線部１４の延在部１２（グランド電位）の経路で電流が流れる。

【0082】

次に、図１３は、オフ／オン動作において降圧型ＤＣ／ＤＣコンバータＣＶ１に流れる電流の電流経路を示す実装レイアウト図である。図１３において、ハイサイド素子ＳＷ１をオフし、かつ、ローサイド素子ＳＷ２をオンするオフ／オン動作の際には、第２配線部１４の大面積部１３（グランド電位）→第２配線部１４の延在部１２→半導体部品ＳＰ２→第１配線部１１→インダクタ部品ＬＰ→出力配線部１５→容量部品ＣＰ２→第２配線部１４の大面積部１３（グランド電位）の経路で電流が流れる。

【0083】

以上のようにして、本実施の形態における降圧型ＤＣ／ＤＣコンバータＣＶ１は、図１１に示すオン／オフ動作と、図１２に示す遷移期間の動作と、図１３に示すオフ／オン動作とが繰り返されることにより、電源配線部１０に入力された入力電圧（電源電位）から絶対値が入力電圧よりも小さな出力電圧が出力配線部１５から出力される。

【0084】

ここで、例えば、図１２には、概略的に部位２００が示されている。ただし、図１２に示されている部位２００は、部位２００の主要領域であり、部位２００は、この主要領域の形状に限定されるものではない。図１２に示す部位２００は、互いにｙ方向に並行して延在する第１配線部１１と第２配線部１２とを含むように構成されている。このとき、部位２００は、第１配線部１１の寄生インダクタンスと第２配線部１４の延在部１２の寄生インダクタンスの結合による実効インダクタンスの低減効果を高めるために、以下の領域を含む部位として定義される。すなわち、図１２に示す部位２００は、少なくとも第１配線部１１を流れる電流の方向と第２配線部１４の延在部１２を流れる電流の方向とが逆方向になり、かつ、図１２において、第１配線部１１と第２配線部１４の延在部１２との間の最大間隔Ｄ１が、第１配線部１１および第２配線部１４のそれぞれが形成された第１配線層（図１２に示す配線層）と、この第１配線層よりも１つ下側（配線基板ＷＢの下面側）に位置する第２配線層（図１２では示されない）との間隔（Ｄ２とする）よりも小さい領域を含む部位として定義される。なぜなら、部位２００における第１配線部１１と第２配線部１４の延在部１２との間の最大間隔Ｄ１が、配線基板ＷＢの厚さ方向における第１配線層と第２配線層との間の間隔（Ｄ２）よりも大きくなると、第１配線部１１に存在する寄生インダクタンスと第２配線部１４の延在部１２に存在する寄生インダクタンスとの結合による実効インダクタンスの低減効果が弱まるからである。

【0085】

なお、配線基板ＷＢの厚さ方向における第１配線層と第２配線層との間の間隔（Ｄ２）は、例えば、０．１５ｍｍであることから、部位２００における第１配線部１１と第２配線部１４の延在部１２との間の最大間隔Ｄ１は、０．１５ｍｍよりも小さいことが望ましい。具体的に、部位２００における第１配線部１１と第２配線部１４の延在部１２との間の最大間隔Ｄ１は、０．１ｍｍ以下であることが望ましい。ただし、配線基板ＷＢの厚さ方向における第１配線層と第２配線層との間の間隔（Ｄ２）が、例えば、０．０６５ｍｍのように０．１ｍｍよりも小さい場合には、部位２００と平面的に重なる配線パターンを第１配線層の１層下層に位置する第２配線層に配置しないように工夫することにより、部位２００における第１配線部１１と第２配線部１４の延在部１２との間の最大間隔Ｄ１が、配線基板ＷＢの厚さ方向における第１配線層と第２配線層との間の間隔（Ｄ２）よりも大きくなる関係を維持できる。この場合、第１配線部１１に存在する寄生インダクタンスと第２配線部１４の延在部１２に存在する寄生インダクタンスとの結合による実効インダクタンスの低減効果を発揮できる。

【0086】

次に、例えば、図１３には、概略的に部位３００が示されている。ただし、図１３に示されている部位３００は、部位３００の主要領域であり、部位３００は、この主要領域の形状に限定されるものではない。図１３に示す部位３００は、互いにｘ方向に並行して延在するインダクタ部品ＬＰと第２配線部１２とを含むように構成されている。このとき、部位３００は、インダクタ部品ＬＰの寄生インダクタンスと第２配線部１４の大面積部１３の寄生インダクタンスの結合による実効インダクタンスの低減効果を高めるために、以下の領域を含む部位として定義される。すなわち、図１３に示す部位３００は、少なくともインダクタ部品ＬＰを流れる電流の方向と第２配線部１４の大面積部１３を流れる電流の方向とが逆方向になり、かつ、図１３において、第１配線部１１と第２配線部１４の大面積部１３との間の最大間隔Ｄ３が、第１配線部１１および第２配線部１２のそれぞれが形成された第１配線層（図１３に示す配線層）と、この第１配線層よりも１つ下側（配線基板ＷＢの下面側）に位置する第２配線層（図１２では示されない）との間隔（Ｄ２とする）よりも小さい領域を含む部位として定義される。これにより、必然的に、インダクタ部品ＬＰと第２配線部１４の大面積部１２との間の間隔Ｄ４は、第１配線部１１と第２配線部１４の大面積部１３との間の最大間隔Ｄ３よりも小さくなる。この結果、部位３００においては、インダクタ部品ＬＰと第２配線部１４の大面積部１３とが近接配置されることになり、これによって、第２配線部１４の大面積部１３に存在する寄生インダクタンスとインダクタ部品ＬＰに存在する寄生インダクタンスとの結合による実効インダクタンスの低減効果を発揮できる。

【0087】

なお、配線基板ＷＢの厚さ方向における第１配線層と第２配線層との間の間隔（Ｄ２）は、例えば、０．１５ｍｍであることから、部位３００における第１配線部１１と第２配線部１２の大面積部１３との間の最大間隔Ｄ３は、０．１５ｍｍよりも小さいことが望ましい。具体的に、部位３００における第１配線部１１と第２配線部１２の大面積部１３との間の最大間隔Ｄ３は、０．１ｍｍ以下であることが望ましい。ただし、配線基板ＷＢの厚さ方向における第１配線層と第２配線層との間の間隔（Ｄ２）が、例えば、０．０６５ｍｍのように０．１ｍｍよりも小さい場合には、部位３００と平面的に重なる配線パターンを第１配線層の１層下層に位置する第２配線層に配置しないように工夫することにより、部位３００における第１配線部１１と第２配線部１４の大面積部１３との間の最大間隔Ｄ３が、配線基板ＷＢの厚さ方向における第１配線層と第２配線層との間の間隔（Ｄ２）よりも大きくなる関係を維持できる。この場合、インダクタ部品ＬＰに存在する寄生インダクタンスと第２配線部１４の大面積部１３に存在する寄生インダクタンスとの結合による実効インダクタンスの低減効果を発揮できる。

【0088】

＜実施の形態における実装上の特徴＞
続いて、本実施の形態における降圧型ＤＣ／ＤＣコンバータＣＶ１の実装上の特徴点について説明する。本実施の形態における第３特徴点は、例えば、図１０において、インダクタ部品ＬＰを流れる電流の向きと第２配線部１４の大面積部１３を流れる電流の向きとが逆方向となるように、インダクタ部品ＬＰの構成を工夫する点にある。具体的に、インダクタ部品ＬＰは、巻線型のインダクタ部品やチップインダクタから構成することができるが、例えば、インダクタ部品ＬＰを巻線型のインダクタ部品から構成する場合には、インダクタ部品ＬＰを流れる電流の向きが第２配線部１４の大面積部１３を流れる電流の向きとは逆向きとなるように巻線の巻方向を設定する。これにより、第２配線部１４の大面積部１３に存在する寄生インダクタンスＬ３を流れる電流の向きとインダクタ部品ＬＰを流れる電流の向きとが逆方向になり、かつ、寄生インダクタンスＬ３が存在する部位とインダクタ部品ＬＰとが近接並行する構成が実現される。この結果、寄生インダクタンスＬ３とインダクタ部品ＬＰのインダクタンスとが結合して実効インダクタンスが小さくなることから、インダクタ部品ＬＰに起因する高周波ノイズと寄生インダクタンスＬ３に起因する高周波ノイズの両方を低減することができる。

【0089】

次に、本実施の形態における第４特徴点は、例えば、図１０に示すように、グランド電位が供給される第２配線部１４と、第２配線部１４が形成されている第１配線層とは異なる第２配線層に形成されているグランド配線とを接続するビアＶＡの配置位置を第２配線部１４の延在部１２と大面積部１３との接続領域近傍に設ける点にある。言い換えれば、本実施の形態における第４特徴点は、図１０において、ビアＶＡの配置位置を半導体部品ＳＰ１に近接するように設定する点にある。これにより、例えば、図１１や図１３に示すように、容量部品ＣＰ２→第２配線部１４の大面積部１３→（寄生インダクタンスＬ３の存在する部位）→ビアＶＡの経路で電流を流すことができる。つまり、本実施の形態における第４特徴点を実現するようにビアＶＡを配置することにより、第２配線部１４の大面積部１３を流れる電流の向きがインダクタ部品ＬＰを流れる電流の向きと逆方向に流れるように誘導することができる。これにより、上述した本実施の形態における第２特徴点が具現化されることになる。すなわち、本実施の形態における第４特徴点を採用すると、インダクタ部品ＬＰのインダクタンスと第２配線部１４の寄生インダクタンスＬ３とが結合して実効インダクタンスが小さくなる効果を誘発できる。このため、本実施の形態における第４特徴点によれば、インダクタ部品ＬＰに起因する高周波ノイズの発生と寄生インダクタンスＬ３に起因する高周波ノイズの発生の両方を抑制することができる。

【0090】

＜実施の形態における効果＞
続いて、本実施の形態における効果について説明する。

【0091】

図１４は、関連技術における伝導ＥＭＩ（Electromagnetic Interference）特性を示すグラフである。図１４において、横軸は周波数（Ｈｚ）を示しており、縦軸は、ノイズレベル（ｄＢμＶ）を示している。図１４において、「１２－Ｍ」と「１０－Ｋ」と「８－Ｈ」は、国際規格ＩＥＣ６１９６７－４に準拠した基準を示しており、例えば、「８－Ｈ」が最も緩い基準であり、「１２－Ｍ」が最も厳しい基準である。図１４に示すように、関連技術においては、「１２－Ｍ」の基準を満たしておらず、ＥＭＩ性能が充分によいとは言えないことがわかる。特に、関連技術においては、降圧型ＤＣ／ＤＣコンバータＣＶの動作に最小限必要な２個のコンデンサ（電源安定化コンデンサ）の他に、高周波ノイズを除去するためのバイパスコンデンサ（ノイズ対策コンデンサ）を９個も搭載しているにも関わらず、充分なＥＭＩ性能が実現できていないことがわかる。

【0092】

一方、図１５は、本実施の形態における伝導ＥＭＩ特性を示すグラフである。図１５において、横軸は周波数（Ｈｚ）を示しており、縦軸は、ノイズレベル（ｄＢμＶ）を示している。図１５において、「１２－Ｍ」と「１０－Ｋ」と「８－Ｈ」は、国際規格ＩＥＣ６１９６７－４に準拠した基準を示しており、例えば、「８－Ｈ」が最も緩い基準であり、「１２－Ｍ」が最も厳しい基準である。図１５に示すように、本実施の形態における降圧型ＤＣ／ＤＣコンバータＣＶ１は、最も厳しい「１２－Ｍ」の基準を満たしており、ＥＭＩ性能が充分に良好であることがわかる。特に、本実施の形態において、降圧型ＤＣ／ＤＣコンバータＣＶ１の動作に最小限必要な２個のコンデンサ（電源安定化コンデンサ）の他には、高周波ノイズを除去するためのバイパスコンデンサ（ノイズ対策コンデンサ）を搭載していないにも関わらず、充分なＥＭＩ性能が実現できていることがわかる。

【0093】

このように、本実施の形態における降圧型ＤＣ／ＤＣコンバータＣＶ１は、関連技術における降圧型ＤＣ／ＤＣコンバータＣＶに比べて、９個の容量部品を削減することができる結果、部品面積を５９％減少させながらも、充分に良好なＥＭＩ特性を実現できる。したがって、本実施の形態における技術的思想は、充分な高周波ノイズ対策を実現しながらも電子装置の小型化や製造コストの削減を図ることができる点で優れていることがわかる。

【0094】

次に、図１６は、関連技術における降圧型ＤＣ／ＤＣコンバータＣＶでの負荷電流と電力変換効率との関係を示すグラフである。図１６において、横軸は負荷電流（Ａ）を示しており、縦軸は電力変換効率（％）を示している。図１６に示すように、関連技術における降圧型ＤＣ／ＤＣコンバータＣＶの最大電力変換効率は、８６．５％であることがわかる。

【0095】

一方、図１７は、本実施の形態における降圧型ＤＣ／ＤＣコンバータＣＶ１での負荷電流と電力変換効率との関係を示すグラフである。図１７において、横軸は負荷電流（Ａ）を示しており、縦軸は電力変換効率（％）を示している。図１７に示すように、本実施の形態における降圧型ＤＣ／ＤＣコンバータＣＶ１の最大電力変換効率は、８７．９％であることがわかる。したがって、図１６と図１７とを比較すると、本実施の形態における降圧型ＤＣ／ＤＣコンバータＣＶ１は、関連技術における降圧型ＤＣ／ＤＣコンバータＣＶ１よりも最大電力変換効率が高いことがわかる。このことは、本実施の形態における技術的思想を採用すると、充分な高周波ノイズ対策を実現しながら、さらに、最大電力変換効率も向上できることを意味している。したがって、本実施の形態における技術的思想は、充分な高周波ノイズ対策を実現しながらも電子装置の小型化や製造コストの削減を図ることができるだけでなく、さらに最大電力変換効率も向上できる点で非常に優れた技術的思想であることがわかる。

【0096】

＜変形例＞
次に、変形例について説明する。

【0097】

図１８は、本変形例における降圧型ＤＣ／ＤＣコンバータＣＶ２の実装レイアウトを示す平面図である。図１８において、本変形例における降圧型ＤＣ／ＤＣコンバータＣＶ２では、複数の容量部品ＣＰ１を使用して入力コンデンサを構成しているとともに、複数の容量部品ＣＰ２を使用して出力コンデンサを構成している。

【0098】

これにより、本変形例における降圧型ＤＣ／ＤＣコンバータＣＶ２によれば、以下に示す利点を得ることができる。すなわち、降圧型ＤＣ／ＤＣコンバータＣＶ２は、入力電圧から入力電圧よりも小さい出力電圧を出力するように構成されている。そして、降圧型ＤＣ／ＤＣコンバータＣＶ２から出力される出力電圧の大きさは、スイッチング周波数に依存する。つまり、降圧型ＤＣ／ＤＣコンバータＣＶ２では、スイッチング周波数を所定の周波数に設定することにより、所望の出力電圧を得ることができる。ここで、スイッチング周波数によって、入力コンデンサの容量値や出力コンデンサの容量値が変化する。したがって、入力コンデンサや出力コンデンサを複数の容量部品から構成する場合、複数の容量部品の個数を調整して入力コンデンサの容量値や出力コンデンサの容量値を調整することにより、所望の出力電圧を得ることができるように調整できる。さらに、入力コンデンサや出力コンデンサを複数の容量部品から構成する場合、たとえ、複数の容量部品のうちの一部の容量部品に不良が発生しても、他の容量部品の存在によって、容量値は変化するものの、所望の出力電圧に近い出力電圧を確保することができる。このように本変形例における降圧型ＤＣ／ＤＣコンバータＣＶ２によれば、降圧型ＤＣ／ＤＣコンバータＣＶ２の信頼性を向上できる。

【0099】

以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。

【符号の説明】

【0100】

１０ 電源配線部
１１ 第１配線部
１２ 延在部
１３ 大面積部
１４ 第２配線部
１５ 出力配線部
１６ ゲート配線部
１７ ゲート配線部
２００ 部位
３００ 部位
Ｃｉｎ 入力コンデンサ
Ｃｏｕｔ 出力コンデンサ
ＣＰ１ 容量部品
ＣＰ２ 容量部品
ＣＶ 降圧型ＤＣ／ＤＣコンバータ
ＣＶ１ 降圧型ＤＣ／ＤＣコンバータ
ＣＶ２ 降圧型ＤＣ／ＤＣコンバータ
Ｅ 電源
Ｌｃ インダクタ
ＬＰ インダクタ部品
Ｌ１ 寄生インダクタンス
Ｌ２ 寄生インダクタンス
Ｌ３ 寄生インダクタンス
ＲＬ 負荷
ＳＰ１ 半導体部品
ＳＰ２ 半導体部品
ＳＷ１ ハイサイド素子
ＳＷ２ ローサイド素子
ＶＡ ビア
ＷＢ 配線基板

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】