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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2022-10-21
(45)【発行日】2022-10-31
(54)【発明の名称】半導体装置の製造方法
(51)【国際特許分類】
   H01L 27/11563 20170101AFI20221024BHJP
   H01L 21/336 20060101ALI20221024BHJP
   H01L 29/788 20060101ALI20221024BHJP
   H01L 29/792 20060101ALI20221024BHJP
   H01L 27/11573 20170101ALI20221024BHJP
   H01L 27/1157 20170101ALI20221024BHJP
   H01L 29/78 20060101ALI20221024BHJP
   H01L 29/786 20060101ALI20221024BHJP
   H01L 21/8234 20060101ALI20221024BHJP
   H01L 27/088 20060101ALI20221024BHJP
【FI】
H01L27/11563
H01L29/78 371
H01L27/11573
H01L27/1157
H01L29/78 301G
H01L29/78 617M
H01L29/78 616T
H01L27/088 B
H01L27/088 C
H01L27/088 A
H01L27/088 331E
【請求項の数】 16
(21)【出願番号】P 2018243513
(22)【出願日】2018-12-26
(65)【公開番号】P2020107678
(43)【公開日】2020-07-09
【審査請求日】2021-06-09
(73)【特許権者】
【識別番号】302062931
【氏名又は名称】ルネサスエレクトロニクス株式会社
(74)【代理人】
【識別番号】110002066
【氏名又は名称】弁理士法人筒井国際特許事務所
(72)【発明者】
【氏名】津田 是文
【審査官】宮本 博司
(56)【参考文献】
【文献】特開2012-129292(JP,A)
【文献】特開2007-142036(JP,A)
【文献】米国特許出願公開第2016/0204128(US,A1)
【文献】特開2011-054718(JP,A)
【文献】特開2005-072084(JP,A)
【文献】米国特許第10109638(US,B1)
【文献】米国特許出願公開第2014/0312404(US,A1)
(58)【調査した分野】(Int.Cl.,DB名)
H01L 27/11563
H01L 21/336
H01L 27/11573
H01L 27/1157
H01L 29/786
H01L 21/8234
H01L 27/088
(57)【特許請求の範囲】
【請求項1】
以下の工程を含む半導体装置の製造方法:
(a)半導体基材、前記半導体基材上に形成された絶縁層、前記絶縁層上に形成された半導体層を有する基板を準備する工程;
(b)前記(a)工程の後、前記基板のバルク領域に位置する前記半導体層および前記絶縁層のそれぞれを除去する工程;
(c)前記(b)工程の後、前記バルク領域のうちの第1領域に位置する前記半導体基材の表面にエピタキシャル成長処理を施す工程;
(d)前記(c)工程の後、前記基板のSOI領域に位置する前記半導体層上に第1ゲート絶縁膜を介して第1ゲート電極を、前記バルク領域のうちの前記第1領域に位置し、かつ、エピタキシャル成長処理が施された前記半導体基材上に第2ゲート絶縁膜を介して第2ゲート電極を、前記バルク領域のうちの第2領域に位置し、かつ、エピタキシャル成長処理が施されない前記半導体基材上に第3ゲート絶縁膜を介して第3ゲート電極を、それぞれ形成する工程、
ここで、
前記第3ゲート絶縁膜の厚さは、前記第1ゲート絶縁膜および前記第2ゲート絶縁膜のそれぞれの厚さよりも大きく、
前記第1乃至第3ゲート電極のそれぞれは、第1材料から成り;
(e)前記(d)工程の後、前記第1乃至第3ゲート電極のそれぞれを覆うように、前記基板上に層間絶縁膜を形成する工程;
(f)前記(e)工程の後、前記層間絶縁膜を研磨し、前記第1乃至第3ゲート電極のそれぞれを前記層間絶縁膜から露出させる工程;
(g)前記(f)工程の後、前記第1ゲート電極、前記第2ゲート電極および前記第3ゲート電極のそれぞれを構成する前記第1材料を、前記第1材料とは異なる第2材料に置換する工程
ここで、
前記(c)工程では、断面視において、前記(c)工程により形成され、かつ、前記第2ゲート絶縁膜が接するエピタキシャル成長層の上面が、前記第2領域に位置し、かつ、前記第3ゲート絶縁膜が接する前記半導体基材の上面よりも高い高さに位置するように、および、前記第1ゲート絶縁膜が接する前記半導体層の上面と同じ高さ、あるいは、前記半導体層の前記上面よりも低い高さに位置するように、エピタキシャル成長処理を施す。
【請求項2】
前記第3ゲート絶縁膜の厚さは、前記半導体層、または、前記絶縁層の厚さよりも大きい、請求項に記載の半導体装置の製造方法。
【請求項3】
前記(g)工程の後、前記SOI領域には前記第2材料から成る前記第1ゲート電極を備えた第1電界効果トランジスタが形成され、前記バルク領域の前記第1領域には前記第2材料から成る前記第2ゲート電極を備えた第2電界効果トランジスタが形成され、前記バルク領域の前記第2領域には前記第2材料から成る前記第3ゲート電極を備えた第3電界効果トランジスタが形成され、
前記第3電界効果トランジスタを構成する前記第3ゲート電極のゲート長は、前記第2電界効果トランジスタを構成する前記第2ゲート電極のゲート長よりも長い、請求項に記載の半導体装置の製造方法。
【請求項4】
前記第3ゲート絶縁膜は、第1酸化シリコン膜、前記第1酸化シリコン膜上に形成され、かつ、前記第1酸化シリコン膜の誘電率よりも高い誘電率を有する絶縁膜、および前記絶縁膜上に形成された第2酸化シリコン膜から成る請求項に記載の半導体装置の製造方法。
【請求項5】
前記第3ゲート絶縁膜は、酸化シリコンから成る第1絶縁層と、窒化シリコンから成り、かつ、前記第1絶縁層上に形成された第2絶縁層と、酸化シリコンから成り、かつ、前記第2絶縁層上に形成された第3絶縁層と、を有する、請求項に記載の半導体装置の製造方法。
【請求項6】
前記第1材料は、多結晶シリコンであり、
前記第2材料は、金属である、請求項に記載の半導体装置の製造方法。
【請求項7】
前記(d)工程の後、かつ、前記(e)工程の前に、前記SOI領域に位置する前記半導体層のうちの前記第1ゲート電極から露出する部分の表面に、エピタキシャル成長処理を施す、請求項に記載の半導体装置の製造方法。
【請求項8】
以下の工程を含む半導体装置の製造方法:
(a)半導体基材、前記半導体基材上に形成された絶縁層、前記絶縁層上に形成された半導体層を有する基板を準備する工程;
(b)前記(a)工程の後、前記基板のバルク領域に位置する前記半導体層および前記絶縁層のそれぞれを除去する工程;
(c)前記(b)工程の後、前記バルク領域のうちの第1領域に位置する前記半導体基材の表面にエピタキシャル成長処理を施すことにより、エピタキシャル成長層を形成する工程;
(d)前記(c)工程の後、前記基板のSOI領域に位置する前記半導体層上に第1ゲート絶縁膜を介して第1ゲート電極を、前記バルク領域のうちの前記第1領域に位置する前記エピタキシャル成長層上に第2ゲート絶縁膜を介して第2ゲート電極を、前記バルク領域のうちの第2領域に位置する前記半導体基材上に第3ゲート絶縁膜を介して第3ゲート電極を、それぞれ形成する工程、
ここで、
前記第3ゲート絶縁膜は、酸化シリコンから成る第1絶縁層と、窒化シリコンから成り、かつ、前記第1絶縁層上に形成された第2絶縁層と、酸化シリコンから成り、かつ、前記第2絶縁層上に形成された第3絶縁層と、を有し、
前記第3ゲート絶縁膜の厚さは、前記第1ゲート絶縁膜および前記第2ゲート絶縁膜のそれぞれの厚さよりも大きく、
前記第1乃至第3ゲート電極のそれぞれは、多結晶シリコンから成り;
(e)前記(d)工程の後、前記第1乃至第3ゲート電極のそれぞれを覆うように、前記基板上に層間絶縁膜を形成する工程;
(f)前記(e)工程の後、前記層間絶縁膜を研磨し、前記第1乃至第3ゲート電極のそれぞれを前記層間絶縁膜から露出させる工程;
(g)前記(f)工程の後、前記第1ゲート電極、前記第2ゲート電極および前記第3ゲート電極のそれぞれを除去する工程;
(h)前記(g)工程の後、前記(g)工程により形成された空間内を、金属膜で埋める工程。
【請求項9】
前記(c)工程では、断面視において、前記(c)工程により形成され、かつ、前記第2ゲート絶縁膜が接する前記エピタキシャル成長層の上面が、前記第2領域に位置し、かつ、前記第3ゲート絶縁膜が接する前記半導体基材の上面よりも高い高さに位置するように、および、前記第1ゲート絶縁膜が接する前記半導体層の上面と同じ高さ、あるいは、前記半導体層の前記上面よりも低い高さに位置するように、エピタキシャル成長処理を施す、請求項に記載の半導体装置の製造方法。
【請求項10】
前記第3ゲート絶縁膜の厚さは、前記半導体層、または、前記絶縁層の厚さよりも大きい、請求項に記載の半導体装置の製造方法。
【請求項11】
前記(d)工程の後、かつ、前記(e)工程の前に、前記SOI領域に位置する前記半導体層のうちの前記第1ゲート電極から露出する部分の表面に、エピタキシャル成長処理を施す、請求項に記載の半導体装置の製造方法。
【請求項12】
以下の工程を含む半導体装置の製造方法:
(a)半導体基材、前記半導体基材上に形成された絶縁層、前記絶縁層上に形成された半導体層を有する基板を準備する工程、
ここで、
前記基板は、SOI領域と、バルク領域と、を有し、
前記SOI領域は、第1電界効果トランジスタが形成される領域であり、
前記バルク領域は、第2電界効果トランジスタが形成される第1領域と、メモリトランジスタおよび前記メモリトランジスタを選択する選択トランジスタのそれぞれが形成される第2領域と、を有し、
前記第2領域は、前記メモリトランジスタが形成される第1部分と、前記選択トランジスタが形成される第2部分と、を有し、
(b)前記(a)工程の後、前記バルク領域に位置する前記半導体層および前記絶縁層のそれぞれを除去する工程;
(c)前記(b)工程の後、前記第1領域に位置する前記半導体基材の表面および前記第2部分に位置する前記半導体基材の表面のそれぞれにエピタキシャル成長処理を施すことにより、エピタキシャル成長層を形成する工程;
(d)前記(c)工程の後、前記SOI領域に位置する前記半導体層上に第1ゲート絶縁膜を介して第1ゲート電極を、前記第1領域に位置する前記エピタキシャル成長層上に第2ゲート絶縁膜を介して第2ゲート電極を、前記第1部分に位置する前記半導体基材上に第3ゲート絶縁膜を介して第3ゲート電極を、前記第2部分に位置する前記エピタキシャル成長層上に第4ゲート絶縁膜を介して第4ゲート電極を、それぞれ形成する工程、
ここで、
前記第3ゲート絶縁膜は、酸化シリコンから成る第1絶縁層と、窒化シリコンから成り、かつ、前記第1絶縁層上に形成された第2絶縁層と、酸化シリコンから成り、かつ、前記第2絶縁層上に形成された第3絶縁層と、を有し、
前記第3ゲート絶縁膜の厚さは、前記第1ゲート絶縁膜、前記第2ゲート絶縁膜および前記第4ゲート絶縁膜のそれぞれの厚さよりも大きく、
前記第1乃至第4ゲート電極のそれぞれは、第1材料から成り;
(e)前記(d)工程の後、前記第1乃至第4ゲート電極のそれぞれを覆うように、前記基板上に層間絶縁膜を形成する工程;
(f)前記(e)工程の後、前記層間絶縁膜を研磨し、前記第1乃至第4ゲート電極のそれぞれを前記層間絶縁膜から露出させる工程;
(g)前記(f)工程の後、前記第1ゲート電極、前記第2ゲート電極、前記第3ゲート電極および前記第4ゲート電極のそれぞれを構成する前記第1材料を、前記第1材料とは異なる第2材料に置換する工程。
【請求項13】
前記(c)工程では、断面視において、前記(c)工程により形成され、かつ、前記第2ゲート絶縁膜が接する前記エピタキシャル成長層の上面、および、前記(c)工程により形成され、かつ、前記第4ゲート絶縁膜が接する前記エピタキシャル成長層の上面のそれぞれが、前記第2領域に位置し、かつ、前記第3ゲート絶縁膜が接する前記半導体基材の上面よりも高い高さに位置するように、および、前記第1ゲート絶縁膜が接する前記半導体層の上面と同じ高さ、あるいは、前記半導体層の前記上面よりも低い高さに位置するように、エピタキシャル成長処理を施す、請求項12に記載の半導体装置の製造方法。
【請求項14】
前記第3ゲート絶縁膜の厚さは、前記半導体層、または、前記絶縁層の厚さよりも大きい、請求項13に記載の半導体装置の製造方法。
【請求項15】
前記第1材料は、多結晶シリコンであり、
前記第2材料は、金属である、請求項14に記載の半導体装置の製造方法。
【請求項16】
前記(d)工程の後、かつ、前記(e)工程の前に、前記SOI領域に位置する前記半導体層のうちの前記第1ゲート電極から露出する部分の表面に、エピタキシャル成長を施す、請求項15に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置の製造方法に関し、例えば、SOI基板を用いた半導体装置に適用して有効な技術に関する。
【背景技術】
【0002】
特許文献1には、SOI構造(SOI型MISFET形成領域Rs)とバルク(バルク型MISFET形成領域Rb)構造が混在する、所謂ハイブリッド基板構造を有する半導体集積回路装置をゲートラスト方式により製造することが記載されている。具体的には、特許文献1には、メタルゲート電極のSOI(Silicon On Insulator)型MISFET(Metal Insulator Semiconductor Field Effect Transistor)と、ポリシリコンゲート電極のバルク型MISFETとを備えた半導体集積回路装置に関する技術が記載されている。
【0003】
特許文献2には、不揮発性メモリのメモリ素子(記憶素子、メモリセル)MCが形成されたメモリ領域1A、低耐圧のMISFET2が形成された低耐圧MISFET形成領域1B、および高耐圧のMISFET3が形成された高耐圧MISFET形成領域1Cを有する半導体装置とその製造方法に関する技術が記載されている。
【先行技術文献】
【特許文献】
【0004】
【文献】特開2013-84766号公報
【文献】特開2018-26457号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
本発明者は、まず、例えば上記特許文献1に示すバルク型MISFET形成領域(以降、「バルク領域」と呼ぶ)に、例えば上記特許文献2のように、複数種類のMISFETを混載させることを検討している。そして、本発明者は、SOI型MISFET形成領域(以降、「SOI領域」と呼ぶ)に形成されたMISFETのゲート電極だけでなく、上記のバルク領域に形成された各MISFETのゲート電極に対しても、メタルゲート電極構造を採用することを検討している。そして、本発明者の検討によれば、上記のような構造(構成)に対して、単に上記特許文献1に示すゲートラスト方式を採用すると、各MISFETのゲート電極を所望の形状に形成することができず、この結果、半導体装置の信頼性(すなわち、電気特性)が低下する恐れがあることが分かった。
【0006】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【0007】
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【0008】
一実施の形態における半導体装置の製造方法は、まず、基板のバルク領域に位置する半導体層および絶縁層を除去した後、このバルク領域のうちの第1領域に位置する半導体基材の表面にエピタキシャル成長を施す。そして、基板のSOI領域に位置する半導体層上に第1ゲート絶縁膜を介して第1ゲート電極を、上記バルク領域のうちの第1領域に位置し、かつ、エピタキシャル成長処理が施された半導体基材上に第2ゲート絶縁膜を介して第2ゲート電極を、上記バルク領域のうちの第2領域に位置し、かつ、エピタキシャル成長処理が施されない半導体基材上に第3ゲート絶縁膜を介して第3ゲート電極を、それぞれ形成する。ここで、第3ゲート絶縁膜の厚さは、第1ゲート絶縁膜および第2ゲート絶縁膜のそれぞれの厚さよりも大きい。また、第1乃至第3ゲート電極のそれぞれは、第1材料から成る。その後、上記第1乃至第3ゲート電極のそれぞれを覆うように基板上に形成した層間絶縁膜を研磨し、第1乃至第3ゲート電極のそれぞれを層間絶縁膜から露出させた後、第1乃至第3ゲート電極のそれぞれを構成する第1材料を、この第1材料とは異なる第2材料に置換する。
【0009】
また、一実施の形態における半導体装置の製造方法は、まず、基板のバルク領域に位置する半導体層および絶縁層を除去した後、このバルク領域のうちの第1領域に位置する半導体基材の表面にエピタキシャル成長を施すことにより、エピタキシャル成長層を形成する。そして、基板のSOI領域に位置する半導体層上に第1ゲート絶縁膜を介して第1ゲート電極を、上記バルク領域のうちの第1領域に位置するエピタキシャル成長処層上に第2ゲート絶縁膜を介して第2ゲート電極を、上記バルク領域のうちの第2領域に位置し、かつ、エピタキシャル成長処理が施されない半導体基材上に第3ゲート絶縁膜を介して第3ゲート電極を、それぞれ形成する。ここで、第3ゲート絶縁膜は、酸化シリコンから成る第1絶縁層と、窒化シリコンから成り、かつ、第1絶縁層上に形成された第2絶縁層と、酸化シリコンから成り、かつ、第2絶縁層上に形成された第3絶縁層と、を有する。また、第3ゲート絶縁膜の厚さは、第1ゲート絶縁膜および第2ゲート絶縁膜のそれぞれの厚さよりも大きい。さらに、第1乃至第3ゲート電極のそれぞれは、多結晶シリコンから成る。その後、上記第1乃至第3ゲート電極のそれぞれを覆うように基板上に形成した層間絶縁膜を研磨し、第1乃至第3ゲート電極のそれぞれを層間絶縁膜から露出させた後、第1乃至第3ゲート電極のそれぞれを除去することにより形成された空間内を、金属膜で埋める。
【0010】
さらに、一実施の形態における半導体装置の製造方法は、まず、基板のバルク領域に位置する半導体層および絶縁層を除去した後、このバルク領域のうちの第1領域に位置する半導体基材の表面およびこのバルク領域のうちの第2領域の第2部分に位置する半導体基材の表面のそれぞれにエピタキシャル成長処理を施すことにより、エピタキシャル成長層を形成する。そして、SOI領域に位置する半導体層上に第1ゲート絶縁膜を介して第1ゲート電極を、上記バルク領域のうちの第1領域に位置するエピタキシャル成長層上に第2ゲート絶縁膜を介して第2ゲート電極を、上記バルク領域のうちの第2領域の第1部分に位置する半導体基材上に第3ゲート絶縁膜を介して第3ゲート電極を、上記バルク領域のうちの第2領域の第2部分に位置するエピタキシャル成長層上に第4絶縁膜を介して第4ゲート電極を、それぞれ形成する。ここで、第3ゲート絶縁膜は、酸化シリコンから成る第1絶縁層と、窒化シリコンから成り、かつ、第1絶縁層上に形成された第2絶縁層と、酸化シリコンから成り、かつ、第2絶縁層上に形成された第3絶縁層と、を有する。また、第3ゲート絶縁膜の厚さは、第1ゲート絶縁膜、第2ゲート絶縁膜および第4ゲート絶縁膜のそれぞれの厚さよりも大きい。さらに、第1乃至第4ゲート電極のそれぞれは、第1材料から成る。その後、第1乃至第4ゲート電極のそれぞれを覆うように基板上に形成した層間絶縁膜を研磨し、第1乃至第4ゲート電極のそれぞれを層間絶縁膜から露出させた後、第1乃至第4ゲート電極のそれぞれを構成する第1材料を、この第1材料とは異なる第2材料に置換する。
【発明の効果】
【0011】
一実施の形態によれば、半導体装置の信頼性が低下するのを抑制できる。
【図面の簡単な説明】
【0012】
図1図1は、実施の形態1の半導体装置の要部平面図である。
図2図2は、図1のX-X線における要部断面図である。
図3図3は、実施の形態1の半導体装置の製造工程を示すプロセスフロー図である。
図4図4は、実施の形態1の半導体装置の製造工程中の要部断面図である。
図5図5は、図4に続く半導体装置の製造工程中の要部断面図である。
図6図6は、図5に続く半導体装置の製造工程中の要部断面図である。
図7図7は、図6に続く半導体装置の製造工程中の要部断面図である。
図8図8は、図7に続く半導体装置の製造工程中の要部断面図である。
図9図9は、図8に続く半導体装置の製造工程中の要部断面図である。
図10図10は、図9に続く半導体装置の製造工程中の要部断面図である。
図11図11は、図10に続く半導体装置の製造工程中の要部断面図である。
図12図12は、図11に続く半導体装置の製造工程中の要部断面図である。
図13図13は、図12に続く半導体装置の製造工程中の要部断面図である。
図14図14は、図13に続く半導体装置の製造工程中の要部断面図である。
図15図15は、図14に続く半導体装置の製造工程中の要部断面図である。
図16図16は、検討例1の半導体装置の製造工程中の要部断面図である。
図17図17は、図16に続く検討例1の半導体装置の製造工程中の要部断面図である。
図18図18は、検討例2の半導体装置の製造工程中の要部断面図である。
図19図19は、検討例3の半導体装置の製造工程中の要部断面図である。
図20図20は、図19に続く検討例3の半導体装置の製造工程中の要部断面図である。
図21図21は、検討例4の半導体装置の製造工程中の要部断面図である。
図22図22は、実施の形態1の変形例に係る半導体装置の要部断面図である。
図23図23は、実施の形態2の半導体装置の回路図である。
図24図24は、実施の形態2の半導体装置の要部断面図である。
【発明を実施するための形態】
【0013】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等(個数、数値、量、範囲等を含む)に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。さらに、以下の実施の形態において、その構成要素(要素ステップ等も含む)は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【0014】
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【0015】
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
【0016】
(実施の形態1)
まず、本実施の形態1の半導体装置について、図1および図2を用いて説明する。図1は、本実施の形態1の半導体装置SD1の要部平面図である。図2は、図1のX-X線における要部断面図である。
【0017】
[半導体装置]
図1および図2に示すように、半導体装置SD1は、複数の電界効果トランジスタ(MISFET、MOSFET)Q1、Q2、Q3を含んでいる。ここで、各電界効果トランジスタQ1、Q2、Q3は、図1および図2に示すように、半導体層SMおよび絶縁層BXを貫通し、かつ、半導体基材SBに達する溝TRの内部に埋め込まれた素子分離部STで囲まれた領域(活性領域)に形成されている。
【0018】
また、半導体装置SD1は、図1および図2に示すように、半導体基材(基材)SBの一部、この半導体基材SBの一部上に形成された絶縁層BX、およびこの絶縁層BX上に形成された半導体層SMを有するSOI(Silicon On Insulator)領域1Aと、上記絶縁層BXおよび上記半導体層SMを有さないバルク領域1Bとを備えた、所謂ハイブリッド構造のSOI基板(基板)1を含んでいる。なお、図1に記載された符号BDLが指す破線は、便宜上、平面視においてSOI領域1Aとバルク領域1Bとの境界を示すものである。そして、この破線は、図2において、SOI領域1Aとバルク領域1Bとの境界を跨ぐように形成された素子分離部STの段差面に、ほぼ相当する。さらに、図2に示すように、バルク領域1Bは、半導体基材SBの一部に対してエピタキシャル成長処理を施すことで、この半導体基材SBの一部の表面にエピタキシャル成長層EP1が形成された領域(第1領域1Ba)と、エピタキシャル成長処理が施されない領域(第2領域1Bb)と、を有している。なお、エピタキシャル成長層EP1は、半導体基材SBを構成する材料と同じ材料から成る。
【0019】
そして、SOI領域1Aには、例えばロジック回路またはデジタル回路を構成するMISFET(Metal Insulator Semiconductor Field Effect Transistor))Q1が形成されている。また、バルク領域1Bのうちの第1領域1Baには、例えば周辺回路、具体的には入出力回路を構成するMISFETQ2が形成されている。さらに、バルク領域1Bのうちの第2領域1Bbには、例えばフラッシュメモリを構成するMISFETQ3が形成されている。
【0020】
ここで、各電界効果トランジスタ(MISFET)Q1,Q2、Q3の各ゲート電極は、金属材料(金属膜)から成るメタルゲート電極MTG1、MTG2、MTG3である。また、図2に示すように、電界効果トランジスタQ1のゲート電極(メタルゲート電極MTG1)は、ゲート絶縁膜IF1を介して、半導体層SM上に形成されている。また、図2に示すように、電界効果トランジスタQ2のゲート電極(メタルゲート電極MTG2)は、ゲート絶縁膜IF2を介して、エピタキシャル成長層EP1上に形成されている。また、図2に示すように、電界効果トランジスタQ3のゲート電極(メタルゲート電極MTG3)は、ゲート絶縁膜IF3を介して、半導体基材SB上に形成されている。
【0021】
そして、各ゲート電極(メタルゲート電極MTG1、MTG2、MTG3)の形状は、図2に示すように、互いにほぼ同じ形状である。なお、ここで言う「形状」とは、厚さのことである。一方、ゲート絶縁膜IF3の厚さは、図2に示すように、ゲート絶縁膜IF1、IF2の厚さよりも厚い。また、図2に示すように、第2領域1Bbに位置し、かつ、ゲート絶縁膜IF3が接する面(半導体基材SBの表面)は、SOI領域1Aに位置し、かつ、ゲート絶縁膜IF1が接する面(半導体層SMの表面)、および第1領域1Baに位置し、かつ、ゲート絶縁膜IF2が接する面(エピタキシャル成長層EP1の表面)のそれぞれよりも低い箇所(高さ)に位置している。
【0022】
さらに、図2に示すように、各電界効果トランジスタ(MISFET)Q1,Q2、Q3は、層間絶縁膜IL1と、この層間絶縁膜IL1上に形成された層間絶縁膜IL2とで覆われている。そして、各電界効果トランジスタ(MISFET)Q1,Q2、Q3のソース/ドレインは、この2つの層間絶縁膜IL1、IL2を貫通するように形成された各コンタクトプラグCP1、CP2、CP3を介して、層間絶縁膜IL2上に位置する配線層ML1に形成された各配線(配線パターン)M1と電気的に接続されている。なお、各配線M1は、層間絶縁膜IL2上に形成された別の層間絶縁膜IL3で覆われている。
【0023】
[本実施の形態1の半導体装置による効果]
次に、本実施の形態1の半導体装置SD1による効果について、以下に説明する。
【0024】
本実施の形態1では、上記のように、各電界効果トランジスタ(MISFET)Q1,Q2、Q3の各ゲート電極が、金属膜から成るメタルゲート電極MTG1、MTG2、MTG3であるため、例えば多結晶シリコン膜から成るゲート電極をMISFETのゲート電極として採用した場合に比べて、半導体装置の高速化を実現できる。すなわち、微細化に対応できる。
【0025】
また、本実施の形態1では、上記のように、バルク領域1Bのうちの第1領域1Baに位置する電界効果トランジスタ(MISFET)Q2のゲート絶縁膜IF2の厚さが、バルク領域1Bのうちの第2領域1Bbに位置する電界効果トランジスタ(MISFET)Q3のゲート絶縁膜IF3の厚さよりも薄い。しかしながら、本実施の形態1では、図2に示すように、厚さの薄いゲート絶縁膜を有するMISFET(例えば、電界効果トランジスタQ2)が形成される領域の半導体基材の表面が、厚さの厚いゲート絶縁膜を有するMISFET(例えば、電界効果トランジスタQ3)が形成される領域の半導体基材の表面よりも上方に位置している。そのため、各領域1A、1Ba、1Bbに形成された各MISFETのゲート電極の形状を、互いにほぼ同じ形状にすることができる。すなわち、各MISFETのゲート電極を所望の形状に形成することができるため、半導体装置SD1の信頼性(すなわち、電気特性)が低下するのを抑制することができる。
【0026】
[半導体装置の製造方法]
次に、本実施の形態1の半導体装置の製造方法について、図3に示すプロセスフロー(ステップS1~ステップS8)に沿って、かつ、図4図15を用いて説明する。
【0027】
1.SOI基板準備(ステップS1)
まず、図3のステップS1として、SOI基板1を準備する。本実施の形態では、上記したSOI基板(基板)1に対し、さらに、図4に示すように、半導体層SMおよび絶縁層BXを貫通し、かつ、半導体基材SBに達する溝TRの内部に素子分離部STが埋め込まれたものを準備する。なお、本実施の形態1では、例えば、半導体基材SBはp型の単結晶シリコンから成り、その厚さは250μm~800μmである。但し、n型の単結晶シリコンから成る半導体基材SBを使用してもよい。また、例えば、絶縁層BXは酸化シリコンから成り、その厚さは5nm~20nmである。また、例えば、半導体層SMは単結晶シリコンから成り、その厚さは例えば5nm~20nmである。さらに、例えば、素子分離部STは酸化シリコンから成る。ここで、この半導体層SMには、例えばイオン注入によってn型またはp型の不純物が導入されていない、あるいは、イオン注入によって不純物が導入されていたとしても、その不純物濃度は1×1013/cm以下である。また、溝TRおよび素子分離部STは、半導体基材SB、絶縁層BXおよび半導体層SMを有するSOI基板1を準備した後に形成されたものであるが、溝TRおよび素子分離部STのそれぞれの形成方法に関する説明は、省略する。
【0028】
また、図4に示すように、SOI基板1は、第1のMISFETが形成される、所謂SOI領域1Aと、第2のMISFETおよび第3のMISFETのそれぞれが形成される、所謂バルク領域1Bと、を備えている。さらに、このバルク領域1Bは、第2のMISFETが形成される第1領域1Baと、第3のMISFETが形成される第2領域1Bbと、を備えている。
【0029】
2.バルク領域形成(ステップS2)
次に、図3のステップS2として、図5に示すように、SOI領域1Aに位置する半導体層SMおよび絶縁層BXのそれぞれが除去されないように、バルク領域1Bに位置する半導体層SMおよび絶縁層BXのそれぞれを除去する。具体的には、図示しないフォトレジストパターン(レジストパターン、マスク層)をSOI領域1Aに位置する半導体層SM上に形成し、SOI領域1Aをフォトレジストパターンで覆う。そして、このフォトレジストパターンをエッチングマスクとして、バルク領域1B(1Ba、1Bb)に位置する半導体層SMにエッチング処理を施し、このバルク領域1B(1Ba、1Bb)に位置する半導体層SMを除去する。これにより、バルク領域1B(1Ba、1Bb)に位置する絶縁層BXが露出する。一方、SOI領域1Aは、図示しないフォトレジストパターンで覆われているため、このSOI領域1Aに位置する半導体層SMは、除去されない。なお、本実施の形態1では、このエッチング処理として、例えばフッ素ラジカル主体の等方性のドライエッチングを用いている。また、エッチングガスは、例えばSF(六フッ化硫黄)ガスを用いている。さらに、本実施の形態1では、半導体層SMのエッチング速度よりも、絶縁層BXおよび素子分離部STのそれぞれのエッチング速度が小さくなるエッチング条件を用いているため、半導体層SMが除去されることで露出した絶縁層BXを、エッチングストッパとして機能させることができる。
【0030】
SOI領域1Aに位置する半導体層SMを覆っていたフォトレジストパターンを除去した後、バルク領域1Bを図示しない新たなフォトレジストパターンで覆った状態で、SOI領域1Aに位置する半導体基材SBに対してイオン注入を行う。これにより、図5に示すように、このSOI領域1Aに位置する半導体基材SBに、半導体領域(不純物拡散層)GPを形成する。なお、この半導体領域GPは、p型またはn型の半導体領域であり、SOI領域1Aに位置する絶縁層BXに隣接した位置に形成される。また、この半導体領域GPは、SOI領域1Aに形成されるMISFETの閾値電圧を制御するために形成される。具体的には、製造された半導体装置において、この半導体領域GPに所定の電圧を印加することによって、SOI領域1Aに形成されたMISFETの閾値電圧を制御することができる。
【0031】
その後、SOI領域1Aに半導体領域GPを形成する際にバルク領域1Bを覆っていたフォトレジストパターンを除去する一方、図示しない新たなフォトレジストパターンでSOI領域1Aを覆う。そして、SOI領域1Aを覆ったフォトレジストパターンをマスク(イオン注入阻止マスク)として、バルク領域1Bに位置する半導体基材SBに不純物を注入する。これにより、図5に示すように、バルク領域1Bに位置する絶縁層BXに隣接した位置に、ウェル(半導体領域)WELが形成される。なお、本実施の形態1では、不純物として、例えばホウ素を用いている。すなわち、バルク領域1Bに位置する絶縁層BXに隣接した位置に形成されるウェルWELは、p型のウェルである。
【0032】
その後、SOI領域1Aを覆っていたフォトレジストパターンを除去する。そして、バルク領域1B(1Ba、1Bb)に位置する絶縁層BXにエッチング処理を施し、このバルク領域1B(1Ba、1Bb)に位置する絶縁層BXを除去する。これにより、図5の状態となる。なお、本実施の形態1では、このエッチング処理として、例えばウェットエッチング(等方性のエッチング処理)を用いている。
【0033】
3.エレベーション処理(ステップS3)
次に、図3のステップS3として、バルク領域1Bのうちの第1領域1Baが露出するように、SOI領域1Aと、バルク領域1Bのうちの第2領域1Bbとを、図示しない保護膜で覆う。そして、バルク領域1Bのうちの第1領域1Baに対してエピタキシャル成長処理を施すことで、図6に示すように、この第1領域1Baに位置する半導体基材SBの表面(絶縁層BXを除去したことで露出した面)SBaa上にエピタキシャル成長層EP1を形成する。すなわち、バルク領域1Bのうちの第1領域1Baに位置する半導体基材SBの上面SBaaを持ち上げる(以降、「エレベーション処理」とも呼ぶ)。なお、本実施の形態1では、図6に示すように、エピタキシャル成長層EP1の上面EP1aが、SOI領域1Aに位置する半導体層SMの上面SMaとほぼ同じ高さに位置するように、エピタキシャル成長処理を施している。具体的には、エピタキシャル成長層EP1の上面EP1aが、バルク領域1Bのうちの第2領域1Bbに位置する半導体基材SBの上面SBabよりも高い高さに位置するように、エピタキシャル成長処理を施している。また、エピタキシャル成長層EP1の上面EP1aが、SOI領域1Aに位置する半導体層SMの上面SMaと同じ高さ、あるいは、SOI領域1Aに位置する半導体層SMの上面SMaよりも低い高さに位置するように、エピタキシャル成長処理を施している。この理由については、後程、説明する。
【0034】
また、上記のように、本実施の形態1では、エピタキシャル成長層EP1の上面EP1aがSOI領域1Aに位置する半導体層SMの上面SMaとほぼ同じ高さに位置するようにエピタキシャル成長処理を施しているため、本工程により形成されるエピタキシャル成長層EP1の厚さは、SOI領域1Aに位置する半導体層SMの厚さと、SOI領域1Aに位置する絶縁層BXの厚さとの和と、ほぼ同じである。また、本工程により形成するエピタキシャル成長層EP1の厚さは、絶縁層BXおよび半導体層SMのそれぞれの厚さよりも厚く、例えば10nm~40nmである。
【0035】
また、本工程により形成されたエピタキシャル成長層EP1は、半導体基材SBを構成する材料と同じ材料から成る。すなわち、本実施の形態1では、半導体基材SBは単結晶シリコンから成るため、本工程により形成されたエピタキシャル成長層EP1も、例えば、単結晶シリコンから成る。
【0036】
そして、バルク領域1Bのうちの第1領域1Baにエピタキシャル成長層EP1を形成した後、このエピタキシャル成長層EP1に対して不純物を注入する。これにより、図6に示すように、エピタキシャル成長層EP1内にウェル(半導体領域、不純物領域)WELが形成される。ここで、エピタキシャル成長層EP1に対して注入する不純物の種類は、先の工程においてバルク領域1Bに位置する半導体基材SBに注入した不純物の種類と同じものである。この理由は、第1領域1Baに形成されるMISFETのチャネル領域が、第1領域1Baに形成されたウェルWELと、エピタキシャル成長層EP1内に形成されたウェルWELと、から成るためである。その後、SOI領域1Aと、バルク領域1Bのうちの第2領域1Bbとを覆っていた、図示しない保護膜を除去する。
【0037】
4.ゲート電極形成(ステップS4)
次に、図3のステップS4として、各領域1A、1B(1Ba、1Bb)に、ゲート電極を形成する。具体的には、図8に示すように、SOI領域1Aに位置する半導体層SMの表面SMa上にゲート絶縁膜IF1を介してゲート電極G1を、バルク領域1Bのうちの第1領域1Baに位置するエピタキシャル成長層EP1の表面EP1a上にゲート絶縁膜IF2を介してゲート電極G2を、バルク領域1Bのうちの第2領域1Bbに位置する半導体基材SBの表面SBab上にゲート絶縁膜IF3を介してゲート電極G3を、それぞれ形成する。また、各ゲート電極G1、G2、G3の厚さは、例えば30nm~200nmである。より具体的には、各ゲート電極G1、G2、G3は、以下の手順で形成される。
【0038】
まず、図7に示すように、各領域1A、1B(1Ba、1Bb)および素子分離部STのそれぞれを含む半導体基材SB上に、酸化シリコン膜IFを介して、例えばCVD(Chemical Vapor Deposition)法により多結晶シリコン膜(またはドープドポリシリコン膜)PSを堆積する。ここで、第2領域1Bbにおいては、絶縁膜IFを半導体基材SB上に堆積する前に、後述する絶縁層IF3a、IF3bを予め形成しておく。その後、この堆積した多結晶シリコン膜PSを、ドライエッチング処理によりパターニングする。さらに、酸化シリコンIFについても、エッチング処理によりパターニングする。これにより、図8に示すように、各ゲート絶縁膜IF1、IF2、IF3と合わせて、各ゲート電極G1、G2、G3が各領域1A、1B(1Ba、1Bb)に形成される。すなわち、本実施の形態1では、各ゲート電極G1、G2、G3は、1回のCVDプロセスにより形成される。また、各ゲート電極G1、G2、G3は、互いに同じ材料(多結晶シリコン)から成る。
【0039】
また、ゲート絶縁膜IF1およびゲート絶縁膜IF2のそれぞれは、酸化シリコンから成る。一方、ゲート絶縁膜IF3は、図8に示すように、3層構造から成る。具体的には、ゲート絶縁膜IF3は、バルク領域1Bの第2領域1Bbに位置する半導体基材SBの表面SBab上に形成され、かつ、酸化シリコンから成る絶縁層IF3aと、絶縁層IF3a上に形成され、かつ、窒化シリコンから成る絶縁層IF3bと、絶縁層IF3b上に形成され、かつ、酸化シリコンから成る絶縁層IF3cと、を有している。すなわち、絶縁層IF3bは、2つの絶縁層1F3a、1F3cで挟まれており、電荷を閉じ込めるための電荷保持層(電荷蓄積層)として機能する。
【0040】
また、ゲート絶縁膜IF1、ゲート絶縁膜IF2、絶縁層IF3aおよび絶縁層IF3cのそれぞれの厚さは、例えば2nm~4nmである。一方、絶縁層(電荷保持層、電荷蓄積層)IF3bの厚さは、例えば5nm~13nmである。すなわち、3つの絶縁層IF3a、3b、3cから成るゲート絶縁膜IF3の厚さは、9nm~21nmであり、ゲート絶縁膜IF1およびゲート絶縁膜IF2のそれぞれの厚さよりも厚い。なお、本実施の形態1では、先の工程において、バルク領域1Bのうちの第1領域1Baに位置する半導体基材SBに対してエピタキシャル成長処理を施している。そのため、図8に示すように、各ゲート絶縁膜IF1、IF2、IF3(IF3c)の上面の位置が互いにほぼ同じ高さに位置することになるため、各ゲート電極G1、G2、G3の表面(上面)についても、互いにほぼ同じ高さに位置させることができる。
【0041】
5.ソース/ドレイン形成(ステップS5)
次に、SOI領域1Aおよびバルク領域1B(1Ba、1Bb)のそれぞれに形成されるMISFETを構成する、ソース/ドレインとなる半導体領域(不純物領域)を、各領域1A、1B(1Ba、1Bb)に形成する。なお、ソース/ドレインとなる各半導体領域は、図9に示すように、半導体領域(不純物領域)EX、LDD、LMDと、この半導体領域EX、LDD、LMDと接し、かつ、この半導体領域EX、LDD、LMDの不純物濃度よりも高い不純物濃度から成る半導体領域(不純物領域)D1、D2、MDと、から成る。また、低濃度の各半導体領域EX、LDD、LMDは、各オフセットスペーサOS1、OS2、OS3を形成した後に、かつ、各サイドウォールスペーサSW1、SW2、SW3を形成する前に、形成される。さらに、高濃度の各半導体領域D1、D2、MDは、上述の各サイドウォールスペーサSW1、SW2、SW3を形成した後に、形成される。各領域1A、1Bに形成されるソース/ドレインの詳細については、以下に説明する。
【0042】
まず、SOI領域1Aに形成されるソース/ドレインは、図9に示すように、半導体層SMのうち、ゲート電極G1の側面を覆うように形成されたオフセットスペーサ(絶縁膜)OS1と、このオフセットスペーサOS1を覆うように形成されたサイドウォール(絶縁膜)SW1とで覆われた部分(位置)に形成された半導体領域(エクステンション領域)EXと、半導体層SMのうち、オフセットスペーサOS1とサイドウォールSW1から露出する部分(位置)に形成された半導体領域(拡散領域)D1と、から成る。
【0043】
ここで、SOI領域1Aに位置する半導体層SMの一部(ゲート電極G1の直下に位置し、かつ、ソースとなる半導体領域とドレインとなる半導体領域との間に位置する部分)は、このSOI領域1Aに形成されるMISFETのチャネル領域となる。そして、本実施の形態1では、このチャネル領域を構成する半導体層SMの厚さが5nm~20nmと薄い。そのため、後の工程において、ソース/ドレインとなる半導体領域上にコンタクトホールを形成する際、この半導体層SMの下方に位置する絶縁層BX、または、この絶縁層BXの下方に位置する半導体基材SBまでコンタクトホールの底部が達するように、コンタクトホールが形成される恐れがある。
【0044】
そこで、本実施の形態1では、図9に示すように、ゲート電極G1およびオフセットスペーサOS1から露出した半導体層SMに対してエピタキシャル成長処理を施し、この半導体層SMの表面SMaのうち、ゲート電極G1およびオフセットスペーサOS1から露出した面(露出面)上にエピタキシャル成長層EP2を形成している。そして、この形成したエピタキシャル成長層EP2に対しても不純物を注入している。すなわち、SOI領域1Aに形成されるソース/ドレインを構成する半導体領域(拡散領域)D1は、図9に示すように、半導体層SMに形成された部分と、この半導体層SM上に形成されたエピタキシャル成長層EP2に形成された部分と、から成る。
【0045】
また、バルク領域1Bのうちの第1領域1Baに形成されるソース/ドレインは、図9に示すように、エピタキシャル成長層EP1のうち、ゲート電極G2の側面を覆うように形成されたオフセットスペーサOS2と、このオフセットスペーサOS2を覆うように形成されたサイドウォールSW2とで覆われた部分(位置)に形成された半導体領域(不純物領域)LDDと、エピタキシャル成長層EP1のうち、オフセットスペーサOS2とサイドウォールSW2から露出する部分(位置)に形成された半導体領域(拡散領域)D2と、から成る。さらに、バルク領域1Bのうちの第2領域1Bbに形成されるソース/ドレインは、図9に示すように、半導体基材SBのうち、ゲート電極G3の側面を覆うように形成されたオフセットスペーサOS3と、このオフセットスペーサOS3を覆うように形成されたサイドウォールSW3とで覆われた部分(位置)に形成された半導体領域(不純物領域)LMDと、半導体基材SBのうち、オフセットスペーサOS3とサイドウォールSW3から露出する部分(位置)に形成された半導体領域(拡散領域)MDと、から成る。
【0046】
なお、ソース/ドレインとなる各半導体領域(エクステンション領域、不純物領域、拡散領域)を形成するために使用される不純物は、形成されるMISFETがn型の電界効果トランジスタであれば、例えばリン(P)や砒素(As)といったn型の不純物である。一方、各半導体領域(エクステンション領域、不純物領域、拡散領域)を形成するために使用される不純物は、形成されるMISFETがp型の電界効果トランジスタであれば、例えばボロン(B)といったp型の不純物である。
【0047】
そして、各MISFETのソース/ドレインを構成する各半導体領域を形成した後、図9に示すように、この各MISFETのソース/ドレインを構成する各半導体領域D1、D2、MDの表面EP2a、EP1a、SBabに、シリサイド膜SLF1、SLF2、SLF3を形成する形成する。
【0048】
6.層間絶縁膜形成(ステップS6)
次に、図3のステップS6として、各領域1A、1B(1Ba、1Bb)に形成された各ゲート電極G1、G2、G3を覆うように、基板1上に層間絶縁膜ILを形成する。ここで、図10に示すように、各ゲート電極G1、G2、G3は基板1の表面から上方に向かって突出しているため、形成された各ゲート電極G1、G2、G3の厚さ(高さ)に応じて、層間絶縁膜ILの表面には凹凸が形成される。すなわち、層間絶縁膜ILのうち、各ゲート電極G1、G2、G3上には凸部P1、P2、P3が形成される。
【0049】
7.研磨工程(ステップS7)
次に、図3のステップS7として、層間絶縁膜1Lの一部を研磨する。ここで、多結晶シリコン膜から成るゲート電極を有するMISFETを製造する場合は、ゲート電極が露出しないように、層間絶縁膜ILの研磨量を制御する。これに対し、本実施の形態1における半導体装置の製造方法は、金属材料から成るゲート電極を有するMISFETを形成するものである。そのため、本実施の形態1では、図11に示すように、各領域1A、1B(1Ba、1Bb)に形成された各ゲート電極G1、G2、G3が層間絶縁膜ILから露出するように、層間絶縁膜ILを研磨する。そして、本研磨工程により、研磨工程が施された層間絶縁膜IL1が形成される。その後、各ゲート電極G1、G2、G3を構成する材料(多結晶シリコン膜)を、この材料とは異なる金属材料に置換する工程を行う。
【0050】
8.ゲート電極置換工程(ステップS8)
次に、図3のステップS8として、ゲート電極を構成する材料の置換工程について説明する。
【0051】
まず、研磨された層間絶縁膜IL1から露出した各ゲート電極G1、G2、G3に対して、例えばウェットエッチング処理を施すことにより、この各ゲート電極G1、G2、G3を除去する。これにより、図12に示すように、互いに対向する一対のオフセットスペーサOS1,OS2、OS3と、ゲート絶縁膜IF1、IF2、IF3(IF3c)とで囲まれた領域に、空間GAP1、GAP2、GAP3を形成する。
【0052】
次に、図12において説明した各領域1A、1B(1Ba、1Bb)の各空間GAP1、GAP2、GAP3内を塞ぐように、図13に示すように、研磨された層間絶縁膜IL1上に金属膜MFを形成する。ここで、金属膜MFは、例えばスパッタリングにより形成する。また、金属膜MFは、例えば窒化チタンから成る。さらに、図示しないが、金属膜MFは、例えば酸化ハフニウム系の高誘電率材料から成るゲート絶縁膜(High-kゲート絶縁膜)を介して、研磨された層間絶縁膜IL1上、オフセットスペーサOS1、OS2、OS3上およびゲート絶縁膜IF1、IF2、IF3上に形成される。なお、このHigh-kゲート絶縁膜(HfON、HfO)は、例えばALCVD(Atomic Layer Chemical Vapor Deposition)により形成される。また、高誘電率ゲート絶縁膜の厚さは、例えば数Å~数十Åである。
【0053】
そして、図14に示すように、金属膜MF(およびHigh-kゲート絶縁膜)のうち、図12において説明した各空間GAP1、GAP2、GAP3外に位置する部分(すなわち、金属膜MFのうち、研磨された層間絶縁膜1L1の表面上に位置する不要部分)を除去することで、金属材料から成るゲート電極(メタルゲート電極)MTG1、MTG2、MTG3が形成される。なお、本実施の形態1では、例えば研磨により不要部分を除去する。
【0054】
次に、図15に示すように、研磨された層間絶縁膜IL1から露出した各メタルゲート電極MTG1、MTG2、MTG3の露出部分を覆うように、研磨された層間絶縁膜IL1上に、他の層間絶縁膜IL2を形成する。そして、これらの層間絶縁膜IL1、IL2のうち、メタルゲート電極MTG1、MTG2、MTG3を有する各電界効果トランジスタ(MISFET、MOSFET)Q1、Q2、Q3のソース/ドレインとなる半導体領域D1、D2、MDと重なる位置に、コンタクトホールCH1、CH2、CH3を形成する。なお、コンタクトホールCH1、CH2、CH3は、例えばフォトリソグラフィ技術およびドライエッチングにより形成される。そして、各コンタクトホールCH1、CH2、CH3内に、例えばタングステンから成る導体膜を埋め込むことで、図15に示すように、コンタクトプラグCP1、CP2、CP3を形成する。その後、層間絶縁膜IL2上に位置する配線層ML1に複数の配線(配線パターン)M1を形成し、さらに、この複数の配線M1を層間絶縁膜IL3で覆うことで、図2の状態となる。
【0055】
[本実施の形態1の半導体装置の製造方法による効果]
次に、本実施の形態1の半導体装置の製造方法による効果について、幾つかの検討例と合わせて説明する。
【0056】
(検討例1)
まず、上記したように、本実施の形態1の半導体装置を構成する基板は、半導体基材上に形成された絶縁層および半導体層を有するSOI領域(例えば、SOI領域1A)だけでなく、この絶縁層および半導体層を有さないバルク領域(例えば、バルク領域1B)を備えている。また、上記バルク領域は、第1の厚さから成るゲート絶縁膜(例えば、ゲート絶縁膜IF2)を有するMISFETが形成される領域(例えば、第1領域1Ba)と、上記第1の厚さよりも厚い厚さから成る第2のゲート絶縁膜(例えば、ゲート絶縁膜IF3)を有するMISFETが形成される領域(例えば、第2領域1Bb)とを、備えている。なお、ここまでの構成を、検討例1として、図16に示す。
【0057】
一方、こちらも上記のように、本実施の形態1の半導体装置の製造方法は、まず、仮のゲート電極を形成した後、このゲート電極の側面(側壁)を覆うように、オフセットスペーサおよびサイドウォールを順次、形成する。そして、ソース/ドレインとなる半導体領域を、MISFETが形成される領域(活性領域)に形成した後、層間絶縁膜で仮のゲート電極を覆う。そして、仮のゲート電極の一部が露出するように層間絶縁膜の一部を除去した後、この仮のゲート電極を除去することで形成された空間内に、仮のゲート電極を構成していた材料(例えば、多結晶シリコン膜)とは異なる材料(例えば、金属膜)を埋め込む。すなわち、本実施の形態1の半導体装置の製造方法は、所謂ゲートラストプロセスである。
【0058】
ここで、図16に示すように、検討例1の場合、バルク領域1Bのうちの第1領域1Baに対してエピタキシャル成長処理を施していない為、各ゲート電極G1、G2a、G3の表面(上面)は、互いにほぼ同じ高さに位置していない。具体的には、バルク領域1Bのうちの第1領域1Baに形成されたゲート電極G2aの表面は、他の領域1A、1Bbに形成されたゲート電極G1、G3の表面よりも低い。そのため、このような構成において、各領域1A、1B(1Ba、1Bb)に形成されたゲート電極G1、G2a、G3の全てが層間絶縁膜IL1から露出するように層間絶縁膜IL1を研磨すると、図17に示すように、ゲート電極G1、G3が必要以上に研磨(除去)されてしまう。この結果、後の置換工程により形成されるメタルゲート電極が所望の形状(厚さ)を有さなくなり、電気特性(すなわち、半導体装置の信頼性)が低下する恐れがある。
【0059】
(検討例2)
そこで、ゲート電極G2aよりも基板1の上方に向かって突出しているゲート電極G1、G3が露出した時点で、層間絶縁膜IL1の研磨を終了するという検討例2についても、本発明者は検討した。しかしながら、この検討例2の場合、図18に示すように、全てのゲート電極G1、G2a、G3のうち、ゲート電極の表面(上面)が最も基板1を構成する半導体基材SB側に位置するゲート電極G2aが、層間絶縁膜IL1から露出されない。この結果、ゲート電極G2aを構成する材料(例えば、多結晶シリコン膜)を、別の材料(例えば、金属膜)に置換させることができない。すなわち、ゲート電極G2aから成る回路については、その処理速度を向上させることが、困難となる。
【0060】
(検討例3)
そこで、本発明者は、新たな検討例として、ゲート電極G2aの高さ(厚さ)よりも高い(厚い)ゲート電極G2bを採用することを検討した。この結果、図19に示すように、各ゲート電極G1、G2b、G3を必要以上に研磨(除去)することなく、各ゲート電極G1、G2b、G3を層間絶縁膜IL1から露出させることができる。しかしながら、本検討例3の場合、図20に示すように、ゲート電極G2bに対して置換工程の一部を行うことで形成される空間GAP2bのアスペクト比(H2/L2)が、検討例1におけるゲート電極G2aに対して置換工程の一部を行うことで形成される空間のアスペクト比、すなわち、他のゲート電極に対して置換工程の一部を行うことで形成される空間のアスペクト比(H1/L1)よりも大きくなってしまう。この結果、形成された空間GAP2b内に金属膜が埋め込まれ難くなる。すなわち、形成されるメタルゲート電極がボイドを有する恐れがあり、半導体装置の信頼性を低下させる恐れがある。
【0061】
(検討例4)
ここで、上記したように、本実施の形態1の半導体装置を構成する基板は、半導体基材上に形成された絶縁層および半導体層を有するSOI領域(例えば、SOI領域1A)だけでなく、この絶縁層および半導体層を有さないバルク領域(例えば、バルク領域1B)を備えている。すなわち、バルク領域1Bに形成されるMISFETのゲート電極の表面(上面)は、断面視において、SOI領域1Aに形成されるMISFETのゲート電極の表面(上面)よりも、低い箇所に位置する。そこで、本発明者は、更なる検討例として、図21に示すように、バルク領域1Bに位置する半導体層および絶縁層を除去した後、全てのバルク領域1B、すなわち、第1領域1Baおよび第2領域1Bbの両方に対してエピタキシャル成長処理を施すことで、半導体層および絶縁層の両方を除去したことにより生じた段差量を低減することを考えた。言い換えると、エピタキシャル成長層EP1の上面EP1aだけでなく、エピタキシャル成長層EP3の上面EP1bについても、SOI領域1Aに位置する半導体層SMの上面SMaとほぼ同じ高さに位置するように、各領域1Ba、1Bbに対してエピタキシャル成長処理を施すことを考えた。
【0062】
しかしながら、図21に示すように、バルク領域1Bのうちの第2領域1Bbに形成されるMISFETのゲート絶縁膜IF3の厚さは、他の領域1A、1Baに形成されるMISFETのゲート絶縁膜IF1、IF2の厚さよりも厚い。そのため、検討例1および検討例2と同様に、研磨工程に先立って、各ゲート電極G1、G2、G3の表面(上面)を、互いにほぼ同じ高さに位置させることができない。
【0063】
これに対し、本実施の形態1では、図2図6および図15に示すように、バルク領域1Bのうち、厚さが薄いゲート絶縁膜IF2を有する電界効果トランジスタ(MISFET)Q2が形成される第1領域1Baに対してエピタキシャル成長処理を施すが、バルク領域1Bのうち、厚さが厚いゲート絶縁膜IF3を有する電界効果トランジスタ(MISFET)Q3が形成される第2領域1Bbに対してはエピタキシャル成長処理を施さない。そのため、図8に示すように、層間絶縁膜ILの研磨工程に先立って、各ゲート電極G1、G2、G3の表面(上面)を、互いにほぼ同じ高さに位置させることができる。この結果、図11乃至図14に示すように、予め形成しておいた仮のゲート電極G1、G2、G3とほぼ同じ形状(厚さ)のメタルゲート電極MTG1、MTG2、MTG3を形成することができるため、半導体装置の信頼性が低下するのを抑制できる。言い換えると、各MISFETに対して所望の形状から成るメタルゲート電極を採用することができるため、半導体装置の高速化を実現できる。また、本実施の形態1では、上記のように、層間絶縁膜ILの研磨工程に先立って、各ゲート電極G1、G2、G3の表面(上面)を、互いにほぼ同じ高さに位置させているため、後の研磨工程における研磨条件(研磨量)を容易に設定できる。すなわち、安定して全てのゲート電極を研磨された層間絶縁膜IL1から容易に露出させることができるため、半導体装置の歩留まりも向上できる。
【0064】
[本実施の形態1の変形例]
次に、本実施の形態1の変形例について説明する。
【0065】
(変形例1)
まず、上記実施の形態1では、図5を用いて説明したように、バルク領域1Bに位置する半導体層SMを除去した後、SOI領域1Aに位置する半導体基材SBにイオン注入し、さらに、バルク領域1Bに位置する半導体基材SBにイオン注入した後、SOI領域1Aおよびバルク領域1Bのそれぞれに位置する絶縁層BXを除去することについて説明した。これに対し、本変形例1は、まず、バルク領域1Bに位置する半導体層SMを除去した後、このバルク領域1Bに位置する半導体基材SBにイオン注入し、さらに、SOI領域1Aに位置する半導体基材SBにイオン注入した後、SOI領域1Aおよびバルク領域1Bのそれぞれに位置する絶縁層BXを除去するものである。なお、上記実施の形態1および本変形例1のそれぞれにおいて、半導体層SMおよび絶縁層BXを除去するエッチング工程で使用するフォトレジストパターンの種類と、イオン注入工程で使用するフォトレジストパターンの種類は、互いに異なる。
【0066】
(変形例2)
次に、上記実施の形態1では、図6を用いて説明したように、エレベーション処理における具体例として、エピタキシャル成長層EP1の上面EP1aが、バルク領域1Bのうちの第2領域1Bbに位置する半導体基材SBの上面SBabよりも高い高さに位置するように、および、SOI領域1Aに位置する半導体層SMの上面SMaと同じ高さ、あるいは、SOI領域1Aに位置する半導体層SMの上面SMaよりも低い高さに位置するように、エピタキシャル成長処理を施すことについて説明した。これに対し、本変形例2は、エピタキシャル成長層EP1の上面EP1aが、SOI領域1Aに位置する半導体層SMの上面SMaよりも高い高さに位置するように、エピタキシャル成長処理を施すものである。しかしながら、エピタキシャル成長層EP1の上面EP1aを半導体層SMの上面SMaよりも高く(厚く)し過ぎると、エピタキシャル成長処理の時間が長くなるだけでなく、この第1領域1Baに形成されるゲート電極G2aが、後の研磨工程において必要以上に研磨(除去)されてしまう。そのため、エピタキシャル成長層EP1の上面EP1aが半導体層SMの上面SMaと同じ高さとなるようにエピタキシャル成長を制御することが困難な場合は、このエピタキシャル成長処理に要する時間を考慮すると、上記実施の形態1のように、エピタキシャル成長層EP1の上面EP1aが、半導体層SMの上面SMaと同じ高さ、あるいは、この半導体層SMの上面SMaよりも低い高さに位置するように、エピタキシャル成長処理を施すことが好ましい。
【0067】
(変形例3)
次に、上記実施の形態1では、図5に示すように、バルク領域1B(特に、第1領域1Ba)に位置する絶縁層BXに隣接した位置にウェルWELを形成し、さらに、第1領域1Baに対してエレベーション処理(すなわち、エピタキシャル成長処理)を施した後、上記エレベーション処理により形成されたエピタキシャル成長層EP1内にウェルWELを形成することについて説明した。これに対し、本変形例3は、第1領域1Baにおいては、エレベーション処理を行う前のイオン注入は実施せず、エレベーション処理を行った後にのみイオン注入工程を行うものである。すなわち、バルク領域1Bのうちの第2領域1Bbに対してイオン注入を行う際、第1領域1Baはフォトレジストパターンで覆っておくものである。そして、本変形例3によれば、第1領域1Baに対するイオン注入の回数を減らすことができるため、この第1領域1Baに形成される第2電界効果トランジスタQ2の閾値電圧のバラつきを、上記実施の形態1よりも低減できる。
【0068】
(変形例4)
次に、上記実施の形態1では、第2領域1Bbに形成され、かつ、フラッシュメモリ回路を構成する電界効果トランジスタQ3が、酸化シリコンから成る絶縁層IF3aと、絶縁層IF3a上に形成され、かつ、窒化シリコンから成る絶縁層IF3bと、絶縁層IF3b上に形成され、かつ、酸化シリコンから成る絶縁層IF3cと、から成るゲート絶縁膜IF3を有することについて説明した。これに対し、本変形例4は、別のメモリ回路を構成するMISFETとして、強誘電体メモリに関するものである。具体的には、本変形例4のMISFETのゲート電極は、第2領域1Bbに位置する半導体基材SB上に形成され、かつ、酸化シリコンから成る絶縁層と、この絶縁層上に形成され、かつ、ハフニウムを含む絶縁層(例えば、HfSiO、HfZrO等)と、このハフニウムを含む絶縁層上に形成され、かつ、窒化チタンから成るキャップ膜とを介して、半導体基材SB上に形成される。なお、真ん中に位置するハフニウムを含む絶縁層が、強誘電体膜である。また、この強誘電体膜は、上記した3つの層の中で最も厚い層である。しかしながら、この強誘電体膜の厚さの最大値は約10nmであり、上記実施の形態1の絶縁層(電荷保持層、電荷蓄積層)IF3bの厚さの最大値(約13nm)よりも薄い。
【0069】
(変形例5)
さらに、上記実施の形態1では、3層のゲート絶縁膜IF3を有するMISFETがバルク領域1Bのうちの第2領域1Bbに形成されることについて説明した。これに対し、本変形例5は、この第2領域1Bbに形成されるMISFETのゲート絶縁膜が1層のものである。具体的には、図22に示すように、本変形例5の半導体装置SD2では、バルク領域1Bのうちの第1領域1Baには低耐圧型の電界効果トランジスタ(MISFET)Q4が形成され、バルク領域1Bのうちの第2領域1Bbには高耐圧型の電界効果トランジスタ(MISFET)Q5が形成される。そして、図22に示すように、高耐圧型の電界効果トランジスタQ5を構成するゲート絶縁膜IF5の厚さは、低耐圧型の電界効果トランジスタQ4を構成するゲート絶縁膜IF4の厚さよりも、厚い。なお、本変形例5におけるゲート絶縁膜IF4の厚さは、例えば2nm~4nmである。また、本変形例5におけるゲート絶縁膜IF5の厚さは、例えば9nm~21nmである。ここで、各ゲート絶縁膜IF4、IF5の厚さは、必要とする耐圧によって変わる。そのため、高耐圧型の電界効果トランジスタを構成するゲート絶縁膜の厚さが、例えば、上記実施の形態1のゲート絶縁膜IF3の厚さ(9nm~21nm)の半分以下となる場合も有る。そして、そのような高耐圧型の電界効果トランジスタのゲート電極にもメタルゲート電極を採用したい場合は、この高耐圧型の電界効果トランジスタが形成される領域(ここでは、第2領域1Bb)に対しても、エレベーション処理を施す必要がある。また、本変形例では、高耐圧型の電界効果トランジスタQ5のゲート絶縁膜IF5の厚さが、低耐圧型の電界効果トランジスタQ4のゲート絶縁膜IF4の厚さよりも大きいことについて説明したが、高耐圧型の電界効果トランジスタQ5のゲート長が、低耐圧型の電界効果トランジスタQ4のゲート長よりも大きくても良い。なお、ここで言う「ゲート長」とは、図22において、ソース/ドレインとなる2つの半導体領域LDDのうちの一方から他方に向かう方向に沿ったゲート電極の長さである。さらに、高耐圧型の電界効果トランジスタQ5のゲート長およびゲート絶縁膜IF5の厚さが、低耐圧型の電界効果トランジスタQ4のゲート長およびゲート絶縁膜IF4の厚さよりも、それぞれ大きくても良い。なお、ゲート絶縁膜、メタルゲート電極、あるいは、オフセットスペーサなどを構成する材料、または、ソース/ドレインとなる半導体領域の構成など、上記以外の各構成については、上記実施の形態1および各変形例で説明した内容と同じであるため、説明は省略する。
【0070】
(実施の形態2)
次に、本実施の形態2の半導体装置SD3について、図23および図24を用いて説明する。図23は、本実施の形態2の半導体装置SD3の回路図である。図24は、図23に示されている複数のメモリセルMCのうちの1つを含む実施の形態2の半導体装置の要部断面図である。なお、上記実施の形態1との相違点については、まず、上記実施の形態1では、バルク領域1Bのうち、1つの活性領域である第2領域1Bbには1つ(1種類)の電界効果トランジスタ(MISFET)Q3が形成されることについて説明したが、本実施の形態2では、図23および図24に示すように、バルク領域1Bのうち、1つの活性領域である第2領域1Bbには2つ(2種類)の電界効果トランジスタ(MISFET)Q3、Q6が形成される点で、上記実施の形態1とは異なる。それ以外の構成については、上記実施の形態1および各変形例で説明した内容と同じであるため、説明は省略する。
【0071】
図23に示すように、複数のメモリセルMCのそれぞれは、電界効果トランジスタ(メモリトランジスタ)Q3と、この電界効果トランジスタQ3と直列に接続され、かつ、この電界効果トランジスタQ3を制御(選択)する電界効果トランジスタ(選択トランジスタ)Q6と、を備えている。また、電界効果トランジスタQ3のゲート電極(メタルゲート電極MTG3)は、対応するメモリゲート線(ワード線)MGL0、MGL1と電気的に接続されている。すなわち、電界効果トランジスタQ3のゲート電極は、メモリゲート電極MGである。一方、電界効果トランジスタQ6のゲート電極(メタルゲート電極MTG6)は、対応する制御ゲート線(選択ゲート線)CGL0、CGL1と電気的に接続されている。すなわち、電界効果トランジスタQ6のゲート電極は、制御ゲート電極(選択ゲート電極)CGである。また、電界効果トランジスタQ3のソース/ドレインは、ビット線BL0、BL1と電気的に接続されている。さらに、電界効果トランジスタQ6のソース/ドレインは、ソース線SL0、SL1と電気的に接続されている。
【0072】
また、本実施の形態2の半導体装置は、図24に示すように、バルク領域1Bのうちの第2領域1Bbにおいて、メモリトランジスタQ3が形成されたメモリトランジスタ形成領域(メモリトランジスタ形成部)1Bbaと、選択トランジスタQ6が形成された選択トランジスタ形成領域(選択トランジスタ形成部)1Bbbとに跨る共通半導体領域(拡散領域、不純物領域)CMDを有している。具体的には、この共通半導体領域CMDは、メモリトランジスタ形成領域1Bbaに位置する半導体基材SBと、選択トランジスタ形成領域1Bbbに位置する半導体基材SB上に形成されたエピタキシャル成長層EP4の両方に形成されている。すなわち、共通半導体領域CMDは、電界効果トランジスタQ3のドレインとなる半導体領域(拡散領域、不純物領域)であり、電界効果トランジスタQ6のソースとなる半導体領域(拡散領域、不純物領域)でもある。
【0073】
また、本実施の形態2では、図24に示すように、選択トランジスタQ6のゲート絶縁膜IF6の厚さが、メモリトランジスタQ3のゲート絶縁膜IF3の厚さよりも薄い。すなわち、選択トランジスタQ6のゲート絶縁膜IF6の厚さは、例えば、例えば2nm~8nmである。そのため、図24に示すように、第2領域1Bbのうちの選択トランジスタ形成領域1Bbbに位置する半導体基材SB上には、エピタキシャル成長層EP4が形成されている。なお、選択トランジスタ形成領域1Bbbに形成されたエピタキシャル成長層EP4に対しても、上記実施の形態1と同様、不純物が注入されている。すなわち、このエピタキシャル成長層EP4にも、ウェル(半導体領域、不純物領域)WELが形成されている。
【0074】
なお、選択トランジスタ形成領域1Bbbに形成されたエピタキシャル成長層EP4は、例えば図3のプロセスフローに示すステップS3(エレベーション処理)において、バルク領域1Bのうちの第1領域1Baに対してエピタキシャル成長処理を施す際に、この選択トランジスタ形成領域1Bbbに対してもエピタキシャル成長処理を施すことで、形成する。しかしながら、選択トランジスタ形成領域1Bbbに対するエピタキシャル成長処理は、第1領域1Baに対するエピタキシャル成長処理とは別の工程で行ってもよい。
【0075】
[本実施の形態2の半導体装置の製造方法による効果]
次に、本実施の形態2の半導体装置の製造方法による効果について説明する。
【0076】
本実施の形態2では、図24に示すように、バルク領域1Bのうち、厚さが薄いゲート絶縁膜IF2を有する電界効果トランジスタ(MISFET)Q2が形成される第1領域1Baと、同じく厚さが薄いゲート絶縁膜IF6を有する電界効果トランジスタ(MISFET)Q6が形成される選択トランジスタ形成領域1Bbbに対してエピタキシャル成長処理を施すが、バルク領域1Bのうち、厚さが厚いゲート絶縁膜IF3を有する電界効果トランジスタ(MISFET)Q3が形成される選択トランジスタ形成領域1Bbbに対してはエピタキシャル成長処理を施さない。そのため、上記実施の形態1における説明と同様、層間絶縁膜ILの研磨工程に先立って、各領域1A、1Ba、1Bba、1Bbbに形成される各ゲート電極の表面(上面)を、互いにほぼ同じ高さに位置させることができる。この結果、こちらも上記実施の形態1における説明と同様、予め形成しておいた仮のゲート電極とほぼ同じ形状(厚さ)のメタルゲート電極MTG1、MTG2、MTG3、MTG6を形成することができるため、半導体装置の信頼性が低下するのを抑制できる。言い換えると、たとえ、1つの活性領域に、互いに厚さの異なるゲート絶縁膜IF3、IF6を有する2種類のMISFETが形成されたとしても、各MISFETに対して所望の形状から成るメタルゲート電極を採用することができるため、半導体装置の高速化を実現できる。
【0077】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【0078】
その他、上記実施の形態に記載された内容の一部を以下に記載する。
【0079】
[付記1]
基材を有する基板と、
前記基板の第1領域に形成された第1電界効果トランジスタと、
前記基板の第2領域に形成された第2電界効果トランジスタと、
前記基板の第3領域に形成された第3電界効果トランジスタと、
を含み、
前記第1領域は、前記基材の第1部分と、前記基材の前記第1部分上に形成された絶縁層と、前記絶縁層上に形成された半導体層と、を有し、
前記第1電界効果トランジスタの第1ゲート電極は、第1ゲート絶縁膜を介して、前記半導体層上に形成されており、
前記第2領域は、前記基材の第2部分と、前記基材の第2部分上に形成されたエピタキシャル成長層と、を有し、
前記第2電界効果トランジスタの第2ゲート電極は、第2ゲート絶縁膜を介して、前記エピタキシャル成長層上に形成されており、
前記第3領域は、前記基板の第3部分を有し、
前記第3電界効果トランジスタの第3ゲート電極は、第3ゲート絶縁膜を介して、前記基材の前記第3部分上に形成されており、
前記第3ゲート絶縁膜の厚さは、前記第1ゲート絶縁膜および前記第2ゲート絶縁膜のそれぞれの厚さよりも厚く、
前記第1ゲート絶縁膜、前記第2ゲート絶縁膜および前記第3ゲート絶縁膜のそれぞれは、金属材料から成り、
前記第1ゲート絶縁膜、前記第2ゲート絶縁膜および前記第3ゲート絶縁膜のそれぞれは、互いにほぼ同じ厚さから成る、半導体装置。
【符号の説明】
【0080】
1 SOI基板(基板)
1A SOI領域(ロジック回路形成領域)
1B バルク領域
1Ba 第1領域(入出力回路形成領域、低耐圧MISFET形成領域)
1Bb 第2領域(メモリ形成領域、高耐圧MISFET形成領域)
1Bba メモリトランジスタ形成領域
1Bbb 選択トランジスタ形成領域
BL0、BL1 ビット線
BX 絶縁層
CG 制御ゲート電極(選択ゲート電極)
CGL0、CGL1 制御ゲート線(選択ゲート線)
CH1、CH2、CH3 コンタクトホール
CMD 共通半導体領域(共通拡散領域、共通不純物領域)
CP1、CP2、CP3、CP4、CP5 コンタクトプラグ
D1、D2 半導体領域(拡散領域、不純物領域)
EP1、EP2、EP3、EP4 エピタキシャル成長層
EP1a、EP2a、EP1b 表面(上面)
EX 半導体領域(エクステンション領域、不純物領域)
G1、G2、G3、G2a、G2b ゲート電極
GP 半導体領域(不純物領域)
GAP1、GAP2、GAP3、GAP2b 空間
IF 酸化シリコン膜
IF1、IF2、IF3、IF4、IF5、IF6 ゲート絶縁膜
IF3a、IF3b、IF3c 絶縁層
IL、IL1、IL2、IL3 層間絶縁膜
LDD、LDD1、LDD2 半導体領域(拡散領域、不純物領域)
LMD 半導体領域(拡散領域、不純物領域)
M1 配線(配線パターン)
MC メモリセル
MD 半導体領域(拡散領域、不純物領域)
MF 金属膜
MG メモリゲート電極
MTG1、MTG2、MTG3、MTG6 メタルゲート電極
MGL0、MGL1 メモリゲート線
ML1 配線層
OS1、OS2、OS3、OS4、OS5、OS6 オフセットスペーサ(絶縁膜)
P1、P2、P3 凸部
PS 多結晶シリコン膜
Q1、Q2、Q3、Q4、Q5、Q6 電界効果トランジスタ(MISFET)
SB 半導体基材(基材)
SBaa、SBab 表面(上面)
SD1、SD2、SD3 半導体装置
SL0、SL1 ソース線
SLF1、SLF2、SLF3 シリサイド膜
SM 半導体層
SMa 表面(上面)
ST 素子分離部
SW1、SW2、SW3 サイドウォール(絶縁膜)
TR 溝
WEL ウェル(半導体領域、不純物領域)
図1
図2
図3
図4
図5
図6
図7
図8
図9
図10
図11
図12
図13
図14
図15
図16
図17
図18
図19
図20
図21
図22
図23
図24