(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2022-10-25
(45)【発行日】2022-11-02
(54)【発明の名称】半導体装置の製造方法
(51)【国際特許分類】
H01L 27/11568 20170101AFI20221026BHJP
H01L 27/11546 20170101ALI20221026BHJP
H01L 27/11573 20170101ALI20221026BHJP
H01L 21/336 20060101ALI20221026BHJP
H01L 29/788 20060101ALI20221026BHJP
H01L 29/792 20060101ALI20221026BHJP
H01L 29/786 20060101ALI20221026BHJP
H01L 21/8234 20060101ALI20221026BHJP
H01L 27/088 20060101ALI20221026BHJP
【FI】
H01L27/11568
H01L27/11546
H01L27/11573
H01L29/78 371
H01L29/78 626C
H01L27/088 A
H01L27/088 H
(21)【出願番号】P 2021085084
(22)【出願日】2021-05-20
(62)【分割の表示】P 2017067913の分割
【原出願日】2017-03-30
【審査請求日】2021-05-20
(73)【特許権者】
【識別番号】302062931
【氏名又は名称】ルネサスエレクトロニクス株式会社
(74)【代理人】
【識別番号】110002066
【氏名又は名称】弁理士法人筒井国際特許事務所
(72)【発明者】
【氏名】山越 英明
(72)【発明者】
【氏名】橋本 孝司
(72)【発明者】
【氏名】阿部 真一郎
(72)【発明者】
【氏名】大水 祐人
【審査官】宮本 博司
(56)【参考文献】
【文献】特開2004-014875(JP,A)
【文献】特開2016-146508(JP,A)
【文献】国際公開第2010/140244(WO,A1)
【文献】米国特許出願公開第2015/0287811(US,A1)
【文献】特開2002-313967(JP,A)
【文献】特開2013-004791(JP,A)
【文献】特開2010-050285(JP,A)
【文献】特開2009-277847(JP,A)
【文献】特表2014-501457(JP,A)
(58)【調査した分野】(Int.Cl.,DB名)
H01L 27/11568
H01L 27/11546
H01L 27/11573
H01L 21/336
H01L 21/8234
(57)【特許請求の範囲】
【請求項1】
(a)単結晶シリコンからなる基板を準備する工程;
(b)前記(a)工程の後、ゲート絶縁膜を介して、前記基板上にゲート電極を形成する工程;
(c)前記(b)工程の後、前記ゲート電極の側面および前記ゲート電極の上面のそれぞれを覆うように、前記基板上に絶縁膜を形成する工程、ここで、前記絶縁膜は、前記基板側から順に積層された第1窒化シリコン膜、酸化シリコン膜および第2窒化シリコン膜からなる積層膜であり;
(d)前記(c)工程の後、前記第2窒化シリコン膜および前記酸化シリコン膜のそれぞれが前記ゲート電極の前記側面上に残るように、前記第2窒化シリコン膜および前記酸化シリコン膜のそれぞれの一部を除去する工程;
(e)前記(d)工程の後、前記第1窒化シリコン膜、前記酸化シリコン膜および前記第2窒化シリコン膜からなる前記積層膜を介して、前記ゲート電極の前記側面上に第1サイドウォールを形成する工程;
(f)前記(e)工程の後、前記第1サイドウォールから露出している前記第1窒化シリコン膜
および前記ゲート絶縁膜のそれぞれを除去することで、前記基板の一部を露出させる工程;
(g)前記(f)工程の後、エピタキシャル成長法を用いて、前記(f)工程により露出した前記基板の前記一部上にエピタキシャル層を形成する工程;
を含む、半導体装置の製造方法。
【請求項2】
請求項1記載の半導体装置の製造方法において、
前記(a)工程で準備する前記基板は、半導体基板と、前記半導体基板上に形成されたBOX膜と、前記BOX膜上に形成された半導体層と、を有するSOI基板である、半導体装置の製造方法。
【請求項3】
請求項2記載の半導体装置の製造方法において、
前記(a)工程の後、かつ、前記(b)工程の前に、イオン注入法を用いて、前記半導体基板に第1導電型の不純物を打ち込み、前記基板にウェルを形成する、半導体装置の製造方法。
【請求項4】
請求項1~3の何れか1項に記載の半導体装置の製造方法において、
前記(b)工程により形成された前記ゲート電極の上面は、キャップ絶縁膜により覆われている、半導体装置の製造方法。
【請求項5】
請求項1~4の何れか1項に記載の半導体装置の製造方法において、
前記(d)工程では、前記第2窒化シリコン膜および前記酸化シリコン膜のそれぞれが前記ゲート電極の前記側面上に残るように、ドライエッチングを行うことで、前記第2窒化シリコン膜および前記酸化シリコン膜のそれぞれの前記一部を除去する、半導体装置の製造方法。
【請求項6】
請求項1~4の何れか1項に記載の半導体装置の製造方法において、
前記(d)工程では、前記第2窒化シリコン膜および前記酸化シリコン膜のそれぞれが前記ゲート電極の前記側面上に残るように、異方性エッチングを行うことで、前記第2窒化シリコン膜および前記酸化シリコン膜のそれぞれの前記一部を除去する、半導体装置の製造方法。
【請求項7】
請求項1~4の何れか1項に記載の半導体装置の製造方法において、
前記(d)工程では、前記第2窒化シリコン膜および前記酸化シリコン膜のそれぞれが前記ゲート電極の前記側面上に残るように、かつ、前記第1窒化シリコン膜が前記ゲート電極の前記上面上に残るように、前記第2窒化シリコン膜および前記酸化シリコン膜のそれぞれの一部を除去する、半導体装置の製造方法。
【請求項8】
請求項7記載の半導体装置の製造方法において、
前記(d)工程では、前記第2窒化シリコン膜および前記酸化シリコン膜のそれぞれが前記ゲート電極の前記側面上に残るように、かつ、前記第1窒化シリコン膜が前記ゲート電極の前記上面上に残るように、ドライエッチングを行うことで、前記第2窒化シリコン膜および前記酸化シリコン膜のそれぞれの前記一部を除去する、半導体装置の製造方法。
【請求項9】
請求項7記載の半導体装置の製造方法において、
前記(d)工程では、前記第2窒化シリコン膜および前記酸化シリコン膜のそれぞれが前記ゲート電極の前記側面上に残るように、かつ、前記第1窒化シリコン膜が前記ゲート電極の前記上面上に残るように、異方性エッチングを行うことで、前記第2窒化シリコン膜および前記酸化シリコン膜のそれぞれの前記一部を除去する、半導体装置の製造方法。
【請求項10】
請求項1~9の何れか1項に記載の半導体装置の製造方法において、
前記(f)工程では、前記第1サイドウォールから露出している前記第1窒化シリコン膜を除去することで、前記基板の前記一部を露出させる、半導体装置の製造方法。
【請求項11】
請求項3に記載の半導体装置の製造方法において、
(h)前記(g)工程の後、前記第1サイドウォールを除去する工程;
(i)前記(h)工程の後、イオン注入法を用いて、前記基板に第2導電型の不純物を打ち込み、前記基板にエクステンション領域を形成する工程;
(j)前記(i)工程の後、前記第1窒化シリコン膜および前記酸化シリコン膜を介して、前記ゲート電極の前記側面上に第2サイドウォールを形成する工程;
(k)前記(j)工程の後、前記エピタキシャル層に、前記第1窒化シリコン膜、前記酸化シリコン膜および前記第2サイドウォールをマスクとして、前記第2導電型の不純物を打ち込み、前記エピタキシャル層に拡散領域を形成する工程;
をさらに含み、
前記第2導電型は、前記第1導電型とは異なる、半導体装置の製造方法。
【請求項12】
請求項
11記載の半導体装置の製造方法において、
(l)前記(k)工程の後、前記拡散領域の表面にシリサイド層を形成する工程;
(m)前記(l)工程の後、前記シリサイド層を介して、前記拡散領域にコンタクトプラグを電気的に接続する工程;
をさらに含む、半導体装置の製造方法。
【請求項13】
請求項
11記載の半導体装置の製造方法において、
前記第1導電型は、p型であり、
前記第2導電型は、n型である、半導体装置の製造方法。
【請求項14】
請求項
2記載の半導体装置の製造方法において、
(h)前記(g)工程の後、前記第1サイドウォールを除去する工程;
(i)前記(h)工程の後、イオン注入法を用いて、前記基板に第1導電型の不純物を打ち込み、前記基板にエクステンション領域を形成する工程;
(j)前記(i)工程の後、前記第1窒化シリコン膜および前記酸化シリコン膜を介して、前記ゲート電極の前記側面上に第2サイドウォールを形成する工程;
(k)前記(j)工程の後、前記エピタキシャル層に、前記第1窒化シリコン膜、前記酸化シリコン膜および前記第2サイドウォールをマスクとして、前記第1導電型の不純物を打ち込み、前記エピタキシャル層に拡散領域を形成する工程;
をさらに含む、半導体装置の製造方法。
【請求項15】
請求項
14記載の半導体装置の製造方法において、
(l)前記(k)工程の後、前記拡散領域の表面にシリサイド層を形成する工程;
(m)前記(l)工程の後、前記シリサイド層を介して、前記拡散領域にコンタクトプラグを電気的に接続する工程;
をさらに含む、半導体装置の製造方法。
【請求項16】
請求項
14~
15の何れか1項に記載の半導体装置の製造方法において、
前記(a)工程の後、かつ、前記(b)工程の前に、イオン注入法を用いて、前記半導体基板に第2導電型の不純物を打ち込み、前記基板にウェルを形成する、半導体装置の製造方法。
【請求項17】
請求項
16記載の半導体装置の製造方法において、
前記第1導電型は、n型であり、
前記第2導電型は、p型である、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置およびその製造方法に関し、例えば、低耐圧トランジスタおよび高耐圧トランジスタを有する半導体装置の製造に利用できるものである。
【背景技術】
【0002】
不揮発性記憶素子の1つとして、半導体基板の表面に形成されたソース・ドレイン領域と、メモリゲート電極と、半導体基板およびメモリゲート電極の相互間に形成された電荷蓄積膜とを備えたシングルゲート型のMONOS(Metal Oxide Nitride Oxide Semiconductor)メモリが知られている。不揮発性記憶装置では、このようなMONOSメモリをアレイ状に並べてメモリアレイを構成し、読出し動作などにおけるMONOSメモリの選択は、例えば、各MONOSメモリに直列に接続された選択トランジスタを用いて行うことができる。
【0003】
特許文献1(特開2016-48710号公報)には、シングルゲート型のMONOSメモリ、低耐圧MOSFET(Metal Oxide Semiconductor Field Effect Transistor)および高耐圧MOSFETを同一基板上に混載することが記載されている。
【0004】
特許文献2(特開2007-243095号公報)には、互いに隣り合う制御ゲート電極とメモリゲート電極とを備えたスプリットゲート型のMONOSメモリにおいて、メモリゲート電極の下のONO(Oxide Nitride Oxide)膜の端部の後退を防止することが記載されている。
【先行技術文献】
【特許文献】
【0005】
【文献】特開2016-48710号公報
【文献】特開2007-243095号公報
【発明の概要】
【発明が解決しようとする課題】
【0006】
MONOSメモリにおいて基板とゲート電極との間に介在し、電荷蓄積部を含む絶縁膜(ONO膜)の端部は電界集中により絶縁破壊が起きやすい箇所であり、特に、当該絶縁膜の端部がゲート電極の側面よりも後退すると、絶縁破壊が顕著に生じる。
【0007】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【0008】
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【0009】
一実施の形態である半導体装置の製造方法は、電荷蓄積部を含む絶縁膜上に形成したポリシリコン膜を加工して制御ゲート電極を形成し、続いて、制御ゲート電極の側面を覆うオフセットスペーサを形成した後、当該オフセットスペーサをマスクとして当該絶縁膜を加工するものである。
【0010】
また、他の実施の形態である半導体装置は、シングルゲート型のMONOSメモリにおいて、制御ゲート電極の下の電荷蓄積膜を含むゲート絶縁膜の端部が、制御ゲート電極の側面よりも外側に突出しているものである。
【発明の効果】
【0011】
一実施の形態によれば、半導体装置の信頼性を向上させることができる。
【図面の簡単な説明】
【0012】
【
図1】実施の形態1である半導体装置の製造工程中の断面図である。
【
図2】
図1に続く半導体装置の製造工程中の断面図である。
【
図3】
図2に続く半導体装置の製造工程中の断面図である。
【
図4】
図3に続く半導体装置の製造工程中の断面図である。
【
図5】
図4に続く半導体装置の製造工程中の断面図である。
【
図6】
図5に続く半導体装置の製造工程中の断面図である。
【
図7】
図6に続く半導体装置の製造工程中の断面図である。
【
図8】
図7に続く半導体装置の製造工程中の断面図である。
【
図9】
図8に続く半導体装置の製造工程中の断面図である。
【
図10】
図9に続く半導体装置の製造工程中の断面図である。
【
図11】
図10に続く半導体装置の製造工程中の断面図である。
【
図12】
図11に続く半導体装置の製造工程中の断面図である。
【
図13】
図12に続く半導体装置の製造工程中の断面図である。
【
図14】
図13に続く半導体装置の製造工程中の断面図である。
【
図15】実施の形態2である半導体装置の製造工程中の断面図である。
【
図16】
図15に続く半導体装置の製造工程中の断面図である。
【
図17】
図16に続く半導体装置の製造工程中の断面図である。
【
図18】
図17に続く半導体装置の製造工程中の断面図である。
【
図19】
図18に続く半導体装置の製造工程中の断面図である。
【
図20】
図19に続く半導体装置の製造工程中の断面図である。
【
図21】
図20に続く半導体装置の製造工程中の断面図である。
【
図22】
図21に続く半導体装置の製造工程中の断面図である。
【
図23】
図22に続く半導体装置の製造工程中の断面図である。
【
図24】実施の形態2の変形例である半導体装置の製造工程中の断面図である。
【
図25】
図24に続く半導体装置の製造工程中の断面図である。
【
図26】
図25に続く半導体装置の製造工程中の断面図である。
【
図27】
図26に続く半導体装置の製造工程中の断面図である。
【
図28】
図27に続く半導体装置の製造工程中の断面図である。
【
図29】
図28に続く半導体装置の製造工程中の断面図である。
【
図30】
図29に続く半導体装置の製造工程中の断面図である。
【
図31】
図30に続く半導体装置の製造工程中の断面図である。
【
図32】
図31に続く半導体装置の製造工程中の断面図である。
【
図33】
図32に続く半導体装置の製造工程中の断面図である。
【
図34】実施の形態3である半導体装置を示す断面図である。
【
図35】実施の形態3である半導体装置を示す模式的な平面図である。
【
図37】実施の形態3である半導体装置の製造工程中の断面図である。
【
図38】
図37に続く半導体装置の製造工程中の断面図である。
【
図39】
図38に続く半導体装置の製造工程中の断面図である。
【
図40】
図39に続く半導体装置の製造工程中の断面図である。
【
図41】
図40に続く半導体装置の製造工程中の断面図である。
【
図42】
図41に続く半導体装置の製造工程中の断面図である。
【
図43】
図42に続く半導体装置の製造工程中の断面図である。
【
図44】
図43に続く半導体装置の製造工程中の断面図である。
【
図45】
図44に続く半導体装置の製造工程中の断面図である。
【
図46】
図45に続く半導体装置の製造工程中の断面図である。
【
図47】
図46に続く半導体装置の製造工程中の断面図である。
【
図48】
図47に続く半導体装置の製造工程中の断面図である。
【
図49】
図48に続く半導体装置の製造工程中の断面図である。
【
図50】実施の形態3の変形例である半導体装置を示す断面図である。
【
図51】比較例である半導体装置を示す断面図である。
【
図52】比較例である半導体装置を示す断面図である。
【発明を実施するための形態】
【0013】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等(個数、数値、量、範囲等を含む)に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その言及した数に限定されるものではなく、言及した数以上でも以下でもよい。
【0014】
さらに、以下の実施の形態において、その構成要素(要素ステップ等も含む)は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことはいうまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【0015】
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【0016】
(実施の形態1)
本実施の形態の半導体装置は、不揮発性メモリ(不揮発性記憶素子、フラッシュメモリ、不揮発性半導体記憶装置)を備えた半導体装置である。本実施の形態および以下の実施の形態では、不揮発性メモリは、nチャネル型MISFET(Metal Insulator Semiconductor Field Effect Transistor)を基本としたメモリセルをもとに説明を行う。
【0017】
また、本実施の形態および以下の実施の形態でのメモリセルの極性(書込・消去・読出時の印加電圧の極性やキャリアの極性)は、nチャネル型MISFETを基本としたメモリセルの場合の動作を説明するためのものであり、pチャネル型MISFETを基本とする場合は、印加電位やキャリアの導電型等の全ての極性を反転させることで、原理的には同じ動作を得ることができる。つまり、pチャネル型MISFETを基本とするメモリセルであっても、以下に説明する実施の形態と同様の効果を得ることができる。また、メモリセル以外のトランジスタがnチャネル型ではなくpチャネル型のMISFETであっても、以下に説明する実施の形態と同様の効果を得ることができる。なお、MISFETは、MOSFETと呼ばれることもある。
【0018】
<半導体装置の製造方法の説明>
以下に、
図1~
図14を用いて、本実施の形態の半導体装置の製造方法を説明する。
図1~
図14は、本実施の形態の半導体装置の製造工程を説明する断面図である。
図1~
図14では、図の左側から順にコア領域(ロジック回路領域、低耐圧トランジスタ領域)CR、メモリセル領域MRおよびI/O領域(高耐圧トランジスタ領域)HVを示している。
【0019】
コア領域CR、メモリセル領域MR、およびI/O領域HVは、いずれも同じ半導体基板の上面に存在しており、平面視において重ならない位置に存在する。コア領域CRは、制御回路などを構成する低耐圧のMISFETを設ける領域である。I/O領域HVは、半導体チップの外の装置との入出力を行う回路または電源回路などを構成する高耐圧のMISFETを設ける領域である。これらの領域のチップ内での配置を、
図35に示している。
【0020】
コア領域CRおよびI/O領域HVは、周辺回路領域を構成する領域である。周辺回路とは、不揮発性メモリ以外の回路である。周辺回路は、例えば、メモリモジュール内では、制御回路、センスアンプ、カラムデコーダ、ロウデコーダ、モジュール外との入出力回路または電源回路などであり、メモリモジュール外では、CPUなどのプロセッサ、各種アナログ回路、SRAM(Static Random Access Memory)メモリモジュール、または外部入出力回路などである。
【0021】
メモリセル領域MRは、シングルゲート型のMONOS(Metal Oxide Nitride Oxide Semiconductor)メモリを形成する領域である。MONOSメモリは、電気的に書込・消去が可能な不揮発性半導体記憶装置であり、1つ制御ゲート電極を備えたMISFETからなる。MONOSメモリは、MISFETのゲート電極の下にトラップ性絶縁膜を有しており、トラップ性絶縁膜での電荷蓄積状態を記憶情報とし、それをトランジスタのしきい値として読み出すものである。トラップ性絶縁膜とは、電荷の蓄積可能な絶縁膜(以下、主に電荷蓄積膜と呼ぶ)をいい、一例として、窒化シリコン膜などが挙げられる。このような電荷蓄積膜(電荷蓄積部、電荷保持部、電荷保持膜)への電荷の注入・放出によってMISFETのしきい値をシフトさせ記憶素子として動作させる。
【0022】
コア領域CRに形成するMISFETは、I/O領域HVおよびメモリセル領域MRに形成されるMISFETよりも低い電圧で駆動する低耐圧MISFETである。ここでは、コア領域CRおよびI/O領域HVにnチャネル型MISFETを形成することについて説明するが、これらの領域には、pチャネル型のMISFETも形成される。
【0023】
本実施の形態の半導体装置の製造工程では、まず、
図1に示すように、上面上に埋込酸化膜であるBOX(Buried Oxide)膜BXおよび半導体層(SOI層)SLが順に形成された半導体基板SBを用意する。半導体基板SB、BOX膜BXおよび半導体層SLからなる積層基板は、SOI(Silicon On Insulator)基板を構成する。半導体基板SBは例えば単結晶シリコン(Si)からなる。半導体層SLの膜厚は、例えば12nmである。
【0024】
続いて、フォトリソグラフィ技術およびエッチング法を用いて、メモリセル領域MRおよびI/O領域HVの半導体層SLおよびBOX膜BXを除去する。これにより、メモリセル領域MRおよびI/O領域HVの半導体基板SBの上面は、半導体層SLおよびBOX膜BXから露出する。BOX膜BXおよび半導体層SLを有さない領域(メモリセル領域MRおよびI/O領域HV)の半導体基板SBは、バルク基板と呼ばれる。
【0025】
続いて、図示していない領域において、コア領域CR、メモリセル領域MRおよびI/O領域HVを互いに分離する素子分離領域を形成する。半導体基板SBの上面から、半導体基板SBの途中深さまで達する溝内に埋め込まれた絶縁膜(例えば酸化シリコン膜)により構成されている。コア領域CRの素子分離領域は、絶縁膜IF1、半導体層SLおよびBOX膜BXを貫通して形成される。
【0026】
続いて、イオン注入法を用いてp型不純物(例えばB(ホウ素))を半導体基板SBの上面に打ち込むことにより、半導体基板SBの上面にp型半導体領域であるウェルW1~W3を形成する。ここでは、イオン注入工程をコア領域CR、メモリセル領域MRおよびI/O領域HVのそれぞれに対し別々に行い、互いに異なる不純物濃度を有するウェルWW1~W3を作り分けている。これにより、コア領域CRの半導体基板SBの上面にウェルW1が形成され、メモリセル領域MRの半導体基板SBの上面にウェルW2が形成され、I/O領域HVの半導体基板SBの上面にウェルW3が形成される。
【0027】
続いて、例えば熱酸化法を用いて、コア領域CRの半導体層SLの上面、並びに、メモリセル領域MRおよびI/O領域HVの半導体基板SBの上面を覆う絶縁膜IF1を形成する。絶縁膜IF1は、例えば酸化シリコン膜からなる。
【0028】
次に、
図2に示すように、メモリセル領域MRを露出し、コア領域CRおよびI/O領域HVを覆うフォトレジスト膜(図示しない)をマスク(注入阻止マスク)として用い、メモリセル領域MRの半導体基板SBの上面に選択的にp型不純物をイオン注入法などで注入することで、メモリセル領域MRの半導体基板SBの上面にチャネル領域(図示しない)を形成する。その後、当該フォトレジスト膜をマスク(保護マスク)として用いてエッチングを行うことで、メモリセル領域MRの絶縁膜IF1を除去する。ここでは、例えばHF(フッ酸)を用いたウェットエッチングを行うことで、メモリセル領域MRの絶縁膜IF1を除去する。続いて、当該フォトレジスト膜を除去する。
【0029】
続いて、半導体基板SB上に、ONO膜ONを形成する。すなわち、例えば熱酸化法を用いて酸化シリコン膜OX1を形成した後、窒化シリコン膜N1および酸化シリコン膜OX2を例えばCVD(Chemical Vapor Deposition)法を用いて順に形成することで、酸化シリコン膜OX1、窒化シリコン膜N1および酸化シリコン膜OX2からなるONO膜ONを形成する。これによりONO膜ONは、コア領域CRの半導体層SL上、メモリセル領域MRの半導体基板SB上、および、I/O領域HVの絶縁膜IF1上にそれぞれ形成される。酸化シリコン膜OX1の膜厚は例えば2nmであり、窒化シリコン膜N1の膜厚は例えば8nmであり、酸化シリコン膜OX2の膜厚は例えば3nmである。
【0030】
続いて、メモリセル領域MRのONO膜ONを覆うフォトレジスト膜(図示しない)を形成した後、コア領域CRおよびI/O領域HVの酸化シリコン膜OX2を、例えばHF(フッ酸)などを用いたウェットエッチングを行うことで除去する。その後、当該フォトレジスト膜を除去し、続いて、例えばリン酸を用いたウェットエッチングを行うことで、コア領域CRおよびI/O領域HVの窒化シリコン膜N1を除去する。続いて、フォトリソグラフィ技術およびエッチング法を用いて、コア領域CRの酸化シリコン膜OX1および絶縁膜IF1を除去する。この工程により、メモリセル領域MRにのみONO膜ONが残る。
【0031】
次に、
図3に示すように、例えば熱酸化法を用いて、コア領域CR半導体層SLの上面上に絶縁膜IF2を形成する。絶縁膜IF2は、例えば酸化シリコン膜からなり、絶縁膜IF1よりも小さい膜厚を有している。続いて、半導体基板SBの上面の全面上に、ポリシリコン膜SL1および絶縁膜IF3を、例えばCVD法により順に形成する。絶縁膜IF3は、例えば窒化シリコン膜からなる。
【0032】
次に、
図4に示すように、フォトリソグラフィ技術およびドライエッチング法を用いることで、絶縁膜IF3およびポリシリコン膜SL1を加工し、これにより、絶縁膜IF2の上面、ONO膜ONの上面および絶縁膜IF1の上面のそれぞれを露出させる。これにより、コア領域CRの半導体層SL上には、絶縁膜IF2を介して、ポリシリコン膜SL1からなるゲート電極G1が形成される。また、メモリセル領域MRの半導体基板SB上には、ONO膜ONを介して、ポリシリコン膜SL1からなる制御ゲート電極CGが形成される。また、I/O領域HVの半導体基板SB上には、絶縁膜IF1を介して、ポリシリコン膜SL1からなるゲート電極G3が形成される。ゲート電極G3は、ゲート電極G1よりも大きい幅(ゲート長)を有している。
【0033】
このように、露光、現像により所望の形状に加工したフォトレジスト膜、または、ハードマスク膜などをマスクとしてエッチングを行うことにより、下層の膜を所望の形状に加工することをパターニングという。ここでは、ドライエッチングが酸化シリコン膜の上面で止まるように、選択比の高い条件でエッチングを行う。絶縁膜IF2、ONO膜ONおよび絶縁膜IF1のパターニングは行わない。したがって、シリコン層SLはドライエッチングで削られることはない。ゲート電極G1、G3および制御ゲート電極CGのそれぞれの上面は、ハードマスク(キャップ絶縁膜)である絶縁膜IF3により覆われている。
【0034】
次に、
図5に示すように、ゲート電極G1、G3および制御ゲート電極CGのそれぞれの側面を保護する役割を有する絶縁膜IF4を、半導体基板SBの上面の全面上に、例えばCVD法を用いて形成(堆積)する。絶縁膜IF4は、半導体基板SBの上面側から順に積層された窒化シリコン膜N2、酸化シリコン膜OX3および窒化シリコン膜N3からなる積層膜である。なお、絶縁膜IF4は、例えば酸化シリコン膜または窒化シリコン膜のみからなる単層構造であってもよい。
【0035】
絶縁膜IF4は、ゲート電極G1、G3および制御ゲート電極CGのそれぞれの側面および上面を覆い、絶縁膜IF3の側面および上面を覆い、絶縁膜IF1、IF2およびONO膜ONのそれぞれの上面を覆っている。窒化シリコン膜N2、酸化シリコン膜OX3および窒化シリコン膜N3のそれぞれの膜厚は、例えば3nmである。ゲート電極G1、G3および制御ゲート電極CGのそれぞれの側面は、それらの側面側から順に形成された窒化シリコン膜N2、酸化シリコン膜OX3および窒化シリコン膜N3により覆われている。
【0036】
次に、
図6に示すように、異方性エッチングであるドライエッチングを行うことで、窒化シリコン膜N3および酸化シリコン膜OX3のそれぞれの一部を除去する。これにより、半導体基板SBの上面に沿って形成された窒化シリコン膜N2の上面は露出する。つまり、絶縁膜IF3上には、窒化シリコン膜N2のみが残る。このため、窒化シリコン膜N3および酸化シリコン膜OX3は、ゲート電極G1、G3および制御ゲート電極CGのそれぞれの側面にのみ残る。ここで除去されなかった窒化シリコン膜N2は、以降の工程で半導体基板SBの上面、シリコン層の上面、並びに、ゲート電極G1、G3および制御ゲート電極CGのそれぞれの側面が酸化されることを防ぐ役割を有する。
【0037】
次に、
図7に示すように、コア領域CRおよびI/O領域HVを覆い、メモリセル領域MRを露出するフォトレジスト膜(保護膜)PR1を形成する。続いて、フォトレジスト膜PR1と、をマスクとしてドライエッチングを行うことで、メモリセル領域MRにおいて、窒化シリコン膜N3および酸化シリコン膜OX3から露出する窒化シリコン膜N2と、制御ゲート電極CG、窒化シリコン膜N3および酸化シリコン膜OX3から露出する酸化シリコン膜OX2および窒化シリコン膜N1とを除去する。ただし、制御ゲート電極CG、窒化シリコン膜N3および酸化シリコン膜OX3から露出する窒化シリコン膜N1の全てを除去するのではなく、窒化シリコン膜N1の上面を後退させ、窒化シリコン膜N1の膜厚の一部を残す。このため、メモリセル領域MRの酸化シリコン膜OX1の上面は露出しない。
【0038】
ここでは、コア領域CRおよびI/O領域HVで、半導体基板SBの上面に沿う方向(横方向)に延在する窒化シリコン膜N2と同様の厚さの窒化シリコン膜N1を残す。すなわち、当該ドライエッチングでは、窒化シリコン膜N1の全膜厚(8nm)のうち、例えば5nmをエッチバックし、3nmを残す。このように窒化シリコン膜N1を一部残すことにより、コア領域CR上でゲート電極G1の横に残る絶縁膜と、メモリセル領域MRで制御ゲート電極CGの横に残る絶縁膜と、I/O領域HVでゲート電極G3の横に残る絶縁膜とのそれぞれの膜構造の状態を揃えることができる。これにより、以降の工程により、SOI基板上の素子と、バルク基板上の素子とを精度よく形成することができる。言い換えれば、混載された各素子を所望の特性で形成することが容易になる。
【0039】
制御ゲート電極CGの側面を覆う窒化シリコン膜N2、酸化シリコン膜OX3および窒化シリコン膜N3からなる絶縁膜IF4は、オフセットスペーサOF2を構成している。このドライエッチング工程では、メモリセル領域MRの絶縁膜IF3およびオフセットスペーサOF2もマスクとして使用される。制御ゲート電極CGの側面を覆うオフセットスペーサOF2をマスクとするドライエッチングが行われた結果、当該ドライエッチングにより加工された酸化シリコン膜OX2の横方向(ゲート長方向)の端部は、制御ゲート電極CGの側面よりも外側に突出している。
【0040】
次に、
図8に示すように、フォトレジスト膜PR1をマスクとして用いて、n型不純物(例えばAs(ヒ素)またはP(リン))を半導体基板SBの上面に打ち込むことで、メモリセル領域MRの半導体基板SBの上面に、一対のエクステンション領域E2を形成する。エクステンション領域E2は、ウェルW2よりも深さが浅いn型半導体領域である。
【0041】
次に、
図9に示すように、フォトレジスト膜PR1を除去した後、半導体基板SBの上面の全面上に例えばCVD法を用いて、絶縁膜IF5を形成(堆積)する。絶縁膜IF5は、例えば窒化シリコン膜からなる。絶縁膜IF5は、後のコア領域CRにおけるエピタキシャル成長工程で、メモリセル領域MRおよびI/O領域HVにおいてエピタキシャル層が形成されることを防ぐための保護膜として使用される。
【0042】
次に、
図10に示すように、フォトリソグラフィ技術およびドライエッチング法を用いて、コア領域CRの絶縁膜IF5の一部を除去することで、絶縁膜IF3の上面を露出させる。これにより、ゲート電極G1の側面には、窒化シリコン膜N2、酸化シリコン膜OX3および窒化シリコン膜N3からなる積層膜を介して、絶縁膜IF5からなるサイドウォールが形成される。ここでは、メモリセル領域MRおよびI/O領域HVの絶縁膜IF5は、フォトレジスト膜により保護されているため除去されない。続いて、当該フォトレジスト膜を除去した後、当該サイドウォールなどから露出している絶縁膜IF2を除去することで、半導体層SLの上面の一部を露出させる。
【0043】
続いて、エピタキシャル成長法を用いて、半導体層SL上にエピタキシャル層(半導体層、せり上げ層)EPを形成する。すなわち、ゲート電極G1の横の半導体層SL上には、一対のエピタキシャル層EPが形成される。メモリセル領域MRおよびI/O領域HVは絶縁膜IF5により覆われているため、メモリセル領域MRおよびI/O領域HVのそれぞれの半導体基板SB上にはエピタキシャル層は形成されない。
【0044】
次に、
図11に示すように、エッチング法により、コア領域CR、メモリセル領域MRおよびI/O領域HVの絶縁膜IF5、IF3および窒化シリコン膜N3を除去する。ここでは、ドライエッチング若しくはウェットエッチングまたはそれらを組み合わせたエッチングを行う。ウェットエッチングでは、薬液として例えばリン酸を用いる。これにより、酸化シリコン膜OX3の側面、ゲート電極G1の上面、制御ゲート電極CGの上面およびゲート電極G3の上面が露出する。このエッチング工程では、メモリセル領域MRにおいて制御ゲート電極CGおよびオフセットスペーサOF2から露出する窒化シリコン膜N1および酸化シリコン膜OX1をそれぞれ除去することで、半導体基板SBの上面を露出させる。
【0045】
ここでは、制御ゲート電極CGの側面を覆うオフセットスペーサOF2をマスク(エッチング保護マスク)としてエッチングが行われた結果、当該エッチングにより加工された窒化シリコン膜N1および酸化シリコン膜OX1を含むONO膜ONの横方向(ゲート長方向)の両側の端部は、制御ゲート電極CGの側面よりも外側に突出している。言い換えれば、横方向において、ONO膜ONは、制御ゲート電極CGと平面視で重ならない位置で終端している。すなわち、平面視において、制御ゲート電極CGとONO膜ONの終端部とは互いに離間している。つまり、制御ゲート電極CGのゲート長方向において、ONO膜ONの幅は制御ゲート電極CGの幅よりも大きい。
【0046】
コア領域CRにおいて、ゲート電極G1の側面を覆う窒化シリコン膜N2および酸化シリコン膜OX3は、オフセットスペーサOF1を構成している。また、I/O領域HVにおいて、ゲート電極G2の側面を覆う窒化シリコン膜N2および酸化シリコン膜OX3は、オフセットスペーサOF3を構成している。各ゲート電極のゲート長方向におけるオフセットスペーサOF1、OF2およびOF3のそれぞれの幅は、例えば6nmである。
【0047】
次に、
図12に示すように、例えばエッチングを行うことで、絶縁膜IF1、IF2のそれぞれの一部を除去する。すなわち、コア領域CRのゲート電極G1およびオフセットスペーサOF1から露出する絶縁膜IF2が除去されることで、半導体層SLの上面が露出する。これにより、絶縁膜IF2からなるゲート絶縁膜GI1を形成する。また、このエッチング工程では、I/O領域HVのゲート電極G3およびオフセットスペーサOF3から露出する絶縁膜IF1を除去することで、半導体基板SBの上面を露出させる。これにより、絶縁膜IF1からなるゲート絶縁膜GI3を形成する。
【0048】
ここでは、ゲート電極G1の側面を覆うオフセットスペーサOF1をマスクとしてエッチングが行われた結果、当該エッチングにより形成されたゲート絶縁膜GI1の横方向(ゲート長方向)の両側の端部は、ゲート電極G1の側面よりも外側に突出している。言い換えれば、横方向において、ゲート絶縁膜GI1は、ゲート電極G1と平面視で重ならない位置で終端している。すなわち、平面視において、ゲート電極G1とゲート絶縁膜GI1の終端部とは互いに離間している。つまり、ゲート電極G1のゲート長方向において、ゲート絶縁膜GI1の幅はゲート電極G1の幅よりも大きい。
【0049】
同様に、ここでは、ゲート電極G3の側面を覆うオフセットスペーサOF3をマスクとしてエッチングが行われた結果、当該エッチングにより形成されたゲート絶縁膜GI3の横方向(ゲート長方向)の両側の端部は、ゲート電極G3の側面よりも外側に突出している。言い換えれば、横方向において、ゲート絶縁膜GI3は、ゲート電極G3と平面視で重ならない位置で終端している。すなわち、平面視において、ゲート電極G3とゲート絶縁膜GI3の終端部とは互いに離間している。つまり、ゲート電極G3のゲート長方向において、ゲート絶縁膜GI3の幅はゲート電極G3の幅よりも大きい。
【0050】
続いて、フォトリソグラフィ技術およびイオン注入法を用いて、コア領域CRの半導体層SLの上面およびI/O領域HVの半導体基板SBの上面のそれぞれにn型不純物(例えばAs(ヒ素)またはP(リン))を打ち込む。このとき、ゲート電極G1、G2、オフセットスペーサOF1およびOF3のそれぞれは注入阻止マスクとして用いられる。これにより、コア領域CRの半導体層SL内に一対のエクステンション領域E1を形成し、I/O領域HVの半導体基板SBの上面に一対のエクステンション領域E3を形成する。オフセットスペーサOF1は、半導体層SLの上面に形成される一対のエクステンション領域E1の相互間の間隔を調整する役割を有する。つまり、イオン注入のマスクとして用いられるオフセットスペーサOF1が設けられていることで、一対のエクステンション領域E1が互いに過度に接近することを防ぐことができる。オフセットスペーサOF2、OF3も、同様の役割を有する。
【0051】
なお、ここではエピタキシャル層EPにもn型不純物が打ち込まれてエクステンション領域E1の一部が形成されるが、エピタキシャル層EP内に形成された半導体領域の図示は省略する。エクステンション領域E1は、半導体層SLの上面から下面に亘って形成される。
【0052】
次に、
図13に示すように、ゲート電極G1、制御ゲート電極CGおよびゲート電極G3のそれぞれの側面を覆うサイドウォールSWを形成する。サイドウォールSWは、例えば、半導体基板SB上にCVD法などにより窒化シリコン膜を堆積した後、異方性エッチングを行って当該窒化シリコン膜の一部を除去することで、各ゲート電極の側面に残った当該窒化シリコン膜により構成される。コア領域CRのサイドウォールSWは、オフセットスペーサOF1とエピタキシャル層EPとの間に形成する。すなわち、ゲート電極G1の側面には、オフセットスペーサOF1を介してサイドウォールSWが形成され、制御ゲート電極CGの側面には、オフセットスペーサOF2を介してサイドウォールSWが形成され、ゲート電極G3の側面には、オフセットスペーサOF3を介してサイドウォールSWが形成される。
【0053】
続いて、コア領域CRのエピタキシャル層EP内および半導体層SL内と、メモリセル領域MRおよびI/O領域HVのそれぞれの半導体基板SBの上面とに、オフセットスペーサOF1~OF3およびサイドウォールSWなどをマスクとして用いてn型不純物(例えばAs(ヒ素)またはP(リン))を打ち込む。
【0054】
これにより、コア領域CRのエピタキシャル層EP内および当該エピタキシャル層EPの直下の半導体層SL内に一対の拡散領域D1を形成する。また、メモリセル領域MRの半導体基板SBの上面に拡散領域D2を形成する。また、I/O領域HVの半導体基板SBの上面に一対の拡散領域D3を形成する。
【0055】
拡散領域D1は、エピタキシャル層EPの上面から半導体層SLの下面に亘って形成される。また、拡散領域D2、D3は、エクステンション領域E2、E3のそれぞれよりも浅い形成深さで形成する。拡散領域D1~D3は、エクステンション領域E1~E3のいずれよりも不純物濃度が高いn型半導体領域である。ゲート長方向において、拡散領域D1はエクステンション領域E1よりもゲート電極G1から離間した位置に形成され、拡散領域D2はエクステンション領域E2よりも制御ゲート電極CGから離間した位置に形成され、拡散領域D3はエクステンション領域E3よりもゲート電極G3から離間した位置に形成される。
【0056】
コア領域CRにおいて互いに隣接するエクステンション領域E1および拡散領域D1は、ソース・ドレイン領域を構成している。また、メモリセル領域MRにおいて互いに隣接するエクステンション領域E2および拡散領域D2は、ソース・ドレイン領域を構成している。また、I/O領域HVにおいて互いに隣接するエクステンション領域E3および拡散領域D3は、ソース・ドレイン領域を構成している。
【0057】
コア領域CRのソース・ドレイン領域およびゲート電極G1は、低耐圧トランジスタQ1を構成している。メモリセル領域MRのソース・ドレイン領域および制御ゲート電極CGは、MONOSメモリMCを構成している。I/O領域HVのソース・ドレイン領域およびゲート電極G3は、高耐圧トランジスタQ3を構成している。MONOSメモリMCは、ONO膜ON内の窒化シリコン膜N1を電荷蓄積膜(電荷蓄積部)として備えた不揮発性メモリのメモリセルである。
【0058】
次に、
図14に示すように、サリサイドプロセスを行うことで、ゲート電極G1の上面、制御ゲート電極CGの上面、ゲート電極G3の上面および拡散領域D1~D3のそれぞれの表面にシリサイド層S1を形成する。当該サリサイドプロセスでは、まずスパッタリング法を用いて半導体基板SBの上面の全面上に例えばCo(コバルト)またはNi(ニッケル)などを含む金属膜を形成した後、半導体基板SBを加熱することで当該金属膜と半導体とを反応させることでシリサイド層S1を形成し、その後、未反応の当該金属膜を除去する。
【0059】
続いて、半導体基板SB上に、低耐圧トランジスタQ1、MONOSメモリMCおよび高耐圧トランジスタQ3を覆うように層間絶縁膜ILを形成する。層間絶縁膜ILは、半導体基板SBの上面の全面上に例えばCVD法を用いて酸化シリコン膜を形成し、当該酸化シリコン膜の上面をCMP(Chemical Mechanical Polishing)法などを用いて研磨することで形成する。層間絶縁膜ILの膜厚は、ゲート電極G1、制御ゲート電極CGおよびゲート電極G3のそれぞれの厚さよりも大きい。なお、層間絶縁膜ILを形成する前に、例えば窒化シリコン膜からなり、低耐圧トランジスタQ1、MONOSメモリMCおよび高耐圧トランジスタQ3を覆うライナー絶縁膜を、例えばCVD法により形成してもよいが、ここではその図示を省略する。
【0060】
続いて、フォトリソグラフィ技術およびドライエッチング法を用いて、層間絶縁膜ILを貫通する複数のコンタクトホールを形成した後、それらのコンタクトホールを埋め込むプラグ(コンタクトプラグ、導電性接続部)PGを複数形成する。ここでは、ゲート電極G1、制御ゲート電極CG、ゲート電極G3および拡散領域D1~D3のそれぞれの上面を層間絶縁膜ILから露出するように複数のコンタクトホールを形成する。コンタクトホールの底面には、シリサイド層S1が露出する。プラグPGは、シリサイド層S1を介して、ゲート電極G1、制御ゲート電極CG、ゲート電極G3または拡散領域D1~D3のそれぞれに電気的に接続される。
【0061】
プラグPGの形成工程では、複数のコンタクトホール内を含む層間絶縁膜IL上に、主にW(タングステン)を含む金属膜を形成した後、層間絶縁膜IL上の当該金属膜を、例えばCMP法により研磨することで除去して、層間絶縁膜ILの上面を露出させる。これにより、複数のコンタクトホールのそれぞれに埋め込まれた当該金属膜からなるプラグPGを複数形成する。プラグPGは、例えば、コンタクトホール内の側面および底面を覆う窒化チタン膜と、当該コンタクトホール内に当該窒化チタン膜を介して埋め込まれたタングステン膜とを含む積層膜により構成される。
【0062】
続いて、プラグPGが埋め込まれた層間絶縁膜IL上に第1層目の配線M1を含む第1配線層を形成する。配線M1は、所謂シングルダマシン技術を用いて形成することができる。すなわち、層間絶縁膜IL上にCVD法などを用いて、例えば酸化シリコン膜からなる層間絶縁膜IL1を形成した後、層間絶縁膜IL1を加工して、層間絶縁膜IL1を貫通する複数の配線溝を形成する。層間絶縁膜IL1は、例えば酸化シリコン膜からなる。続いて、それらの配線溝内を主にCu(銅)からなる導体膜で埋め込んだ後、CMP法などにより、層間絶縁膜IL1上の余分な当該導体膜を除去する。これにより、配線溝内に埋め込まれた導体膜からなる配線M1を形成する。
【0063】
配線M1の底面は、プラグPGの上面に接続される。その後の工程の図示は省略するが、第1配線層上に、第2配線層および第3配線層などを順に形成して積層配線層を形成した後、半導体ウェハをダイシング工程により個片化し、複数の半導体チップを得る。以上のようにして、本実施の形態の半導体装置を形成する。なお、完成した半導体装置において、制御ゲート電極CGのゲート長方向において、ONO膜ONの端部は、オフセットスペーサOF2の端部よりも制御ゲート電極CG側に後退していることが考えられる。
【0064】
<メモリセルの動作の説明>
MONOSメモリMCは、書き込み動作および消去動作とも電気的に書き換え可能な不揮発性メモリの一種であり、電気的消去可能なプログラマブル読み出し専用メモリとも呼ばれる。MONOSメモリMCの書き込み動作および消去動作には、例えばファウラーノルドハイム型トンネル現象が利用される。なお、ホットエレクトロンやホットホールを用いて書き込み動作や消去動作させることも可能である。
【0065】
MONOSメモリMCの書き込み動作時などには、MONOSメモリMCに高い電位差(12V程度)を印加するため、相対的に高耐圧のトランジスタが必要とされる。この高耐圧のトランジスタとして、例えば
図14に示す高耐圧トランジスタQ3が用いられる。
【0066】
ここで、1セル1トランジスタ型のメモリセルの消去、書き込みおよび読み出し動作を説明する。
【0067】
まず、消去動作から説明する。例えば、データを消去するメモリセル(選択メモリセル)として、MONOSメモリMCに蓄積されたデータを消去する場合を考える。選択されたウェルW2の電位を1.5V、ワード線、つまりMONOSメモリMCの制御ゲート電極CGの電位を-8.5V、ソース線、つまりMONOSメモリMCのソース領域の電位を1.5V、データ線、つまりMONOSメモリMCのドレイン領域をフローティングにする。すると、MONOSメモリMCの電荷蓄積膜(窒化シリコン膜N1)に蓄積された電荷が半導体基板SB側に引き抜かれ、データが消去される。
【0068】
次に、書き込み動作について説明する。例えば、データを書き込むメモリセル(選択メモリセル)として、MONOSメモリMCにデータを書き込む場合を考える。選択されたMONOSメモリMCにおいて、ウェルW2の電位を-10.5V、制御ゲート電極CGの電位を1.5V、ソース領域の電位を-10.5V、ドレイン領域をフローティングにする。すると、MONOSメモリMCの電荷蓄積膜(窒化シリコン膜N1)に電荷が注入され、データの書き込みが行なわれる。
【0069】
次に、読み出し動作について説明する。例えば、MONOSメモリMCにデータ“1”が書き込まれトランジスタのしきい値電圧が高くなっており、他のMONOSメモリMCがデータ“0”となってトランジスタのしきい値電圧が低くなっているとする。データを読み出す場合、選択されたMONOSメモリMCのウェルW2の電位を-2V、制御ゲート電極CGの電位を0V、ソース領域の電位を0V、ドレイン領域の電位を1Vにする。これにより、MONOSメモリMCのデータを読み出す。この場合、データが書き込まれたMONOSメモリMCのしきい値電圧は高く、データが消去された他のMONOSメモリMCのしきい値電圧は低くなっているため、データが書き込まれているか否かを判断することができる。
【0070】
<本実施の形態の効果の説明>
以下に、
図51および
図52を用いて、本実施の形態の効果について説明する。
図51および
図52は、比較例である半導体装置を示す断面図である。
図51および
図52では、シングルゲート型のMONOSメモリMC1、MC2のそれぞれの断面を示しており、オフセットスペーサ、サイドウォール、シリサイド層、層間絶縁膜、プラグおよび配線などの図示は省略している。
【0071】
まず、
図51に、比較例のメモリセルとして、ONO膜ON1の端部が、制御ゲート電極CGの側面よりも後退している構造を示す。すなわち、ゲート長方向におけるONO膜ON1の端部は、制御ゲート電極CGの直下で終端している。このような構造は、ポリシリコン膜をドライエッチングによりパターニングし、続いてONO膜ON1を加工する際にONO膜ON1の側面が過度に削れる場合、または、ONO膜ON1の加工後の洗浄工程若しくは酸化工程でONO膜ON1の側面が後退する場合に形成される。
【0072】
制御ゲート電極CGの底面の端部である角部は電界が集中しやすい箇所であり、MONOSメモリMC1の書換え動作で加わる電界ストレスにより、当該箇所では絶縁膜劣化に起因する落ちこぼれ性の短絡(絶縁破壊)が起きやすい問題がある。特に、当該比較例のようにONO膜ON1の端部の横で制御ゲート電極CGの角部が庇状に突出している場合、制御ゲート電極CGと半導体基板SBとの間で絶縁破壊が起きやすくなる。
【0073】
これに対しては、MONOSメモリMC1のゲート長が十分に長い場合には、酸化法により制御ゲート電極CGの側面にオフセットスペーサを形成しており、この酸化工程により、制御ゲート電極CGの上記角部と半導体基板SBの上面との間に膜厚の大きい酸化シリコン膜からなるバーズビークを形成し、これによりゲート端部での破壊を防ぐことが考えられる。
【0074】
しかし、半導体装置の微細化が進み、ゲート長が縮小した素子では、バーズビークの形成によりONO膜ON1の膜厚が増大し、これにより書換え動作時の電界が低下するため、MONOSメモリMC1の動作速度が低下する問題が生じる。よって、微細化されたMONOSメモリMC1においては、バーズビークが形成されることを防ぐ必要があり、上記の絶縁破壊の問題をバーズビークの形成により解決することができない。なお、バーズビークの形成を防ぐ方法として、例えば、制御ゲート電極CGの側面を覆うオフセットスペーサをCVD法などにより形成することで、ゲート絶縁膜であるONO膜ON1の近傍の半導体基板などが酸化されることを防ぐことが考えられる。
【0075】
この場合、ONO膜ON1の端部での故障を防ぐために制御ゲート電極CGの端部の酸化量を調整するなどの方法を用いると、MONOSメモリMC1の特性が低下するため、半導体装置の性能と信頼性を両立することが困難である。
【0076】
これに対し、
図52に示すように、ゲート長方向におけるONO膜ON2の端部を制御ゲート電極CGの側面よりも外側に突出させることで、制御ゲート電極CGと半導体基板SBとの間での絶縁破壊および短絡を防ぐことが考えられる。
図52に示す比較例のMONOSメモリMC2の製造工程では、ポリシリコン膜をドライエッチングにより加工して制御ゲート電極CGを形成した後、ONO膜ON2を加工する前に、制御ゲート電極CGの側面を覆うサイドウォールSW1を形成し、その後、サイドウォールSW1をマスクとしてエッチングを行ってONO膜ON2を加工する。これにより、ONO膜ON2の端部を制御ゲート電極CGよりも外側に突出させることができる。なお、制御ゲート電極CGまたは他のMISFETのゲート電極の側面のそれぞれを覆うオフセットスペーサは、サイドウォールSW1とは別に形成する。
【0077】
この場合、サイドウォールSW1を形成する工程では、サイドウォールSW1を構成する絶縁膜(例えば酸化シリコン膜)を堆積法により成膜し、その後当該絶縁膜をエッチバックすることで、当該絶縁膜からなるサイドウォールSW1を形成する。すなわち、
図52に示す比較例では、サイドウォールSW1を形成するための成膜工程を追加して行う。このため、成膜(堆積)時に生じる熱により、半導体基板SBおよび他の素子またはウェルなどに加わる熱負荷が増大する問題が生じる。
【0078】
また、メモリセル領域以外の半導体基板SB上に、ゲート電極などのパターンが形成されている場合、当該パターンの側面にもサイドウォールSW1が形成されるため、他の素子の特性が変動する問題が生じる。素子の特性の変動は、既にロジックプロセスが確率している場合にMONOSメモリを追加搭載しようとする際に、再度の設計が必要となり、半導体装置の製造コストの増大に繋がる。また、オフセットスペーサの形成工程とは別にサイドウォールSW1を形成する工程を追加することも、製造コストの増大の原因となる。また、メモリセル領域MR以外の領域に形成されたサイドウォールSW1を除去することで、上記のように素子の特性の変動を防ごうとすると、さらなる除去工程を追加することになるため、製造コストが増大する。
【0079】
そこで、本実施の形態では、
図4~
図11を用いて説明したように、制御ゲート電極CGの形成後に、続いてONO膜ONを制御ゲート電極CGの形状に合わせて加工せず、オフセットスペーサOF2を制御ゲート電極CGの側面に形成し、その後、オフセットスペーサOF2をマスクとしてエッチングを行い、ONO膜ONを加工している。すなわち、
図4を示す工程で制御ゲート電極CGをエッチングにより形成した後、ONO膜ONを加工せずに、オフセットスペーサOF2となる窒化シリコン膜N2、N3および酸化シリコン膜OX3を形成している。その後、
図7に示すようにオフセットスペーサOF2を形成した後、
図7~
図11に示すように、オフセットスペーサOF2をマスクとしてエッチングを行うことで、ONO膜ONをパターニングしている。
【0080】
このため、ONO膜ONの横方向(ゲート長方向)の両側の端部は、制御ゲート電極CGの側面よりも外側に突出している。よって、制御ゲート電極CGの底面の角部と半導体基板SBの上面との間にはONO膜ONが介在しており、これにより、電界が集中しやすい箇所である制御ゲート電極CGの当該角部近傍でも、絶縁破壊および短絡が起きることを防ぐことができる。すなわち、半導体装置の信頼性を向上させることができる。
【0081】
また、オフセットスペーサOF2は、制御ゲート電極CGの側面の保護、および、一対のエクステンション領域E2の相互間の距離の調整などを目的として、上記絶縁破壊の問題の有無に関わらず形成される保護膜である。このため、オフセットスペーサOF2を利用してONO膜ONの端部を突出させることは、製造工程の増大に繋がらない。また、コア領域CRおよびI/O領域HVに形成するオフセットスペーサOF1、OF3は、除去する必要のない保護膜であるため、低耐圧トランジスタQ1および高耐圧トランジスタQ3のそれぞれの特性変動を防ぐために、オフセットスペーサOF1、OF3の除去工程を新たに追加する必要はない。したがって、半導体装置の製造コストの増大を防ぐことができる。
【0082】
また、オフセットスペーサOF2は、酸化法ではなく、例えばCVD法などの堆積法により形成されているため、MONOSメモリMCなどの素子の熱負荷の増大を防ぎ、制御ゲート電極CGの角部近傍におけるバーズビークの形成を防ぐことができる。よって、MONOSメモリMCなどの素子の特性が低下することを防ぐことができる。
【0083】
(実施の形態2)
以下に、本実施の形態2の半導体装置の製造方法について、
図15~
図23を用いて説明する。
図15~
図23は、本実施の形態の半導体装置の製造工程を説明する断面図である。
図15~
図23では、図の左側から順にメモリセル領域MR、コア領域(ロジック回路領域、低耐圧トランジスタ領域)CRおよびI/O領域(高耐圧トランジスタ領域)HVを示している。
【0084】
前記実施の形態1では、SOI基板を有し、かつ、1つのシリコン膜から、メモリセル領域の制御ゲート電極および周辺回路領域のゲート電極を形成することについて説明したが、ここでは、SOI基板を有さず、かつ、メモリセル領域の制御ゲート電極と周辺回路領域のゲート電極とを別々のシリコン膜から形成することについて説明する。また、ここでは、コア領域およびI/O領域のゲート絶縁膜と、ゲート電極形成用のシリコン膜とを形成した後に、ONO膜と制御ゲート電極形成用のシリコン膜とを形成することについて説明する。
【0085】
本実施の形態の半導体装置の製造工程では、まず、
図15に示すように、半導体基板SBを準備し、半導体基板SBの上面の分離溝に埋め込まれた素子分離領域(図示しない)を形成する。続いて、フォトリソグラフィ技術およびイオン注入法を用いて、コア領域CRおよびI/O領域HVのそれぞれの半導体基板SBの上面にp型不純物(例えばB(ホウ素))を打ち込む。これにより、コア領域CRおよびI/O領域HVのそれぞれの半導体基板SBの上面に、ウェルW1、W3をそれぞれ形成する。その後、図示は省略するが、フォトリソグラフィ技術およびイオン注入法を用いて、コア領域CRおよびI/O領域HVのそれぞれの半導体基板SBの上面にp型不純物(例えばB(ホウ素))を打ち込むことで、チャネル領域を形成する。
【0086】
続いて、半導体基板SBの上面上に、酸化法などを用いて絶縁膜IF1を形成した後、フォトリソグラフィ技術およびエッチング法を用いて、コア領域CRの絶縁膜IF1を除去する。その後、例えば熱酸化法を用いて、コア領域CRの半導体基板SBの上面上に、絶縁膜IF1よりも膜厚が小さい絶縁膜IF2を形成する。その後、半導体基板SBの上面の全面上に、例えばCVD法により、ポリシリコン膜SL1を形成する。
【0087】
次に、
図16に示すように、フォトリソグラフィ技術およびエッチング法を用いて、メモリセル領域MRのポリシリコン膜SL1および絶縁膜IF1を除去することで、半導体基板SBの上面を露出させる。続いて、メモリセル領域MRの半導体基板SBの上面に、例えばイオン注入法を用いてp型不純物(例えばB(ホウ素))を打ち込むことで、ウェルW2およびチャネル領域(図示しない)をそれぞれ形成する。
【0088】
続いて、半導体基板SBの上面の全面上に、ONO膜ON、ポリシリコン膜SL2および絶縁膜IF6を順に形成する。これらの膜からなる積層膜は、コア領域CRおよびI/O領域HVでポリシリコン膜SL1を覆う。ポリシリコン膜SL2の厚さは、例えば、ポリシリコン膜SL1の厚さと同等である。ONO膜ONは、酸化シリコン膜OX1、窒化シリコン膜N1および酸化シリコン膜OX3を順に積層した積層構造を有しており、酸化シリコン膜OX1は例えば熱酸化法により形成され、窒化シリコン膜N1および酸化シリコン膜OX3は例えばCVD法により形成される。
【0089】
絶縁膜IF6は、例えば酸化シリコン膜からなり、例えばCVD法により形成される。絶縁膜IF6の膜厚は、例えば5~15nmであり、ここでの絶縁膜IF6の膜厚は10nmである。絶縁膜IF6は、
図20を用いて後述するエッチング工程で、ONO膜ONを構成する酸化シリコン膜OX3および窒化シリコン膜N1を除去する際に制御ゲート電極CG(
図20参照)を保護する役割を有する膜である。
【0090】
次に、
図17に示すように、フォトリソグラフィ技術およびエッチング法を用いて絶縁膜IF6およびポリシリコン膜SL2を加工し、これにより、メモリセル領域MRのONO膜ONの上面の一部と、コア領域CRおよびI/O領域HVのそれぞれのONO膜ONの上面とを露出させる。ここでは、メモリセル領域MRにおいて絶縁膜IF6およびポリシリコン膜SL2をパターニングすることで、ポリシリコン膜SL2からなる制御ゲート電極CGを形成する。制御ゲート電極CGの上面は絶縁膜IF6に覆われている。また、制御ゲート電極CGのゲート長方向において制御ゲート電極CGと隣り合う領域では、半導体基板SBの上面がONO膜ONに覆われている。つまり、このエッチング工程では、ONO膜ONを加工しない。
【0091】
次に、
図18に示すように、例えばCVD法を用いて、半導体基板SBの上面の全面上に絶縁膜IF4を形成(堆積)する。絶縁膜IF4は、前記実施の形態1で説明した絶縁膜IF4(
図5参照)のように積層構造を有していてもよいが、ここでは絶縁膜IF4が1つの膜のみからなる場合について説明する。すなわち、例えば絶縁膜IF4は酸化シリコン膜からなる。絶縁膜IF4の膜厚は、例えば9nmであり、制御ゲート電極CGの側面と、絶縁膜IF6の表面と、ONO膜ONの上面とは、絶縁膜IF4により覆われる。
【0092】
次に、
図19に示すように、絶縁膜IF4をドライエッチング法などによりエッチバックすることで、ONO膜ONの上面および絶縁膜IF6の上面を露出させる。これにより、絶縁膜IF4からなるオフセットスペーサOF2を形成する。オフセットスペーサOF2は、制御ゲート電極CGの側面を保護する膜として、制御ゲート電極CGの側面にサイドウォール状に残る。つまり、オフセットスペーサOF2は、制御ゲート電極CGの側面と、制御ゲート電極CGと隣接する領域のONO膜ONの上面とを覆っている。
【0093】
次に
図20に示すように、例えばドライエッチングを行うことで、酸化シリコン膜OX3および窒化シリコン膜N1を除去し、これにより酸化シリコン膜OX1の上面を露出させる。ここでは、オフセットスペーサOF2および絶縁膜IF6をマスクとして用いてドライエッチングを行い、これにより、オフセットスペーサOF2および制御ゲート電極CGから露出している領域の酸化シリコン膜OX3および窒化シリコン膜N1を除去する。よって、オフセットスペーサOF2の直下の領域から制御ゲート電極CGの直下の領域に亘って連続して横方向に延在する酸化シリコン膜OX3および窒化シリコン膜N1が残る。このエッチング工程では、制御ゲート電極CGの上面の保護マスクとして用いられた絶縁膜IF6が除去され、制御ゲート電極CGの上面が露出する。このとき、メモリセル領域MRの半導体基板SBの上面と、コア領域CRおよびI/O領域HVのポリシリコン膜SL1の表面とは、酸化シリコン膜OX1により覆われている。
【0094】
次に、
図21に示すように、洗浄工程を行うことで、酸化シリコン膜OX1を除去する。これにより、メモリセル領域MRの半導体基板SBの上面と、コア領域CRおよびI/O領域HVのポリシリコン膜SL1の表面とが露出する。続いて、フォトリソグラフィ技術およびエッチング法を用いて、コア領域CRおよびI/O領域HVのポリシリコン膜SL1、絶縁膜IF1およびIF2を加工する。これにより、コア領域CRでは、半導体基板SBの上面上に、絶縁膜IF2からなるゲート絶縁膜GI1を介して、ポリシリコン膜SL1からなるゲート電極G1が形成される。また、I/O領域HVでは、半導体基板SBの上面上に、絶縁膜IF1からなるゲート絶縁膜GI3を介して、ポリシリコン膜SL1からなるゲート電極G3が形成される。
【0095】
続いて、ゲート電極G1、G3のそれぞれの側面を覆うオフセットスペーサOF1、OF3を形成する。オフセットスペーサOF1、OF3は、例えば酸化シリコン膜からなる。オフセットスペーサOF1、OF3を形成する際は、ゲート電極G1、G3のそれぞれの上面および側面を覆う絶縁膜を、例えばCVD法で形成した後、当該絶縁膜をエッチバックし、これにより、ゲート電極G1、G3のそれぞれの側面に残った当該絶縁膜からなるオフセットスペーサOF1、OF3を形成する。ここでは、オフセットスペーサOF1、OF3の形成工程でメモリセル領域MRの制御ゲート電極CGの横に形成された絶縁膜を除去する。
【0096】
続いて、メモリセル領域MR、コア領域CRおよびI/O領域HVのそれぞれの半導体基板SBにn型不純物(例えばAs(ヒ素)またはP(リン))を打ち込む。このとき、ゲート電極G1、G2、制御ゲート電極CGおよびオフセットスペーサOF2のそれぞれと、ゲート電極G1、G3のそれぞれの側面のオフセットスペーサ(図示しない)は、注入阻止マスクとして用いられる。これにより、メモリセル領域MRの半導体基板SBの上面に一対のエクステンション領域E2を形成し、コア領域CRの半導体基板SBの上面に一対のエクステンション領域E1を形成し、I/O領域HVの半導体基板SBの上面に一対のエクステンション領域E3を形成する。
【0097】
次に、
図22に示すように、
図13を用いて説明した工程と同様の工程を行うことで、サイドウォールSWと拡散領域D1~D3とを形成する。つまり、制御ゲート電極CGの側面をオフセットスペーサOF2を介して覆うサイドウォールSWと、ゲート電極G1、G2のそれぞれの側面をオフセットスペーサ(図示しない)を介して覆うサイドウォールSWとを形成する。また、メモリセル領域MRの半導体基板SBの上面に一対の拡散領域D2を形成し、コア領域CRの半導体基板SBの上面に一対の拡散領域D1を形成し、I/O領域HVの半導体基板SBの上面に一対の拡散領域D3を形成する。
【0098】
これにより、メモリセル領域MRには、エクステンション領域E2および拡散領域D2からなるソース・ドレイン領域と制御ゲート電極CGとを備えたMONOSメモリMCが形成される。また、コア領域CRには、エクステンション領域E1および拡散領域D1からなるソース・ドレイン領域とゲート電極G1とを備えた低耐圧トランジスタQ1が形成される。また、I/O領域HVには、エクステンション領域E3および拡散領域D3からなるソース・ドレイン領域とゲート電極G3とを備えた高耐圧トランジスタQ3が形成される。
【0099】
次に、
図23に示すように、
図14を用いて説明した工程と同様の工程を行うことで、本実施の形態の半導体装置を形成する。すなわち、シリサイド層S1、層間絶縁膜IL、プラグPG、層間絶縁膜IL1および配線M1を形成する。
【0100】
本実施の形態のように、メモリセル領域MRの制御ゲート電極CGと、コア領域CRおよびI/O領域HVのゲート電極G1、G2とを別々のシリコン膜から形成した場合でも、ONO膜ONの加工工程(
図20および
図21参照)の前に、制御ゲート電極CGの側面を覆うオフセットスペーサOF2を形成することにより、半導体装置の信頼性を向上させることができる。
【0101】
すなわち、
図17~
図21を用いて説明したように、制御ゲート電極CGの形成後、ONO膜ONを加工する前に、オフセットスペーサOF2を制御ゲート電極CGの側面に形成し、その後、オフセットスペーサOF2をマスクとしてエッチングを行い、ONO膜ONを加工している。このため、ONO膜ONの横方向(ゲート長方向)の両側の端部は、制御ゲート電極CGの側面よりも外側に突出している。よって、制御ゲート電極CGの底面の角部と半導体基板SBの上面との間にはONO膜ONが介在しており、これにより、電界が集中しやすい箇所である制御ゲート電極CGの当該角部近傍でも、絶縁破壊および短絡が起きることを防ぐことができる。
【0102】
<変形例>
以下に、本実施の形態2の変形例の半導体装置の製造方法について、
図24~
図33を用いて説明する。
図24~
図33は、本実施の形態の半導体装置の製造工程を説明する断面図である。
図24~
図33では、図の左側から順にメモリセル領域MR、コア領域(ロジック回路領域、低耐圧トランジスタ領域)CRおよびI/O領域(高耐圧トランジスタ領域)HVを示している。
【0103】
ここでは、メモリセル領域の制御ゲート電極と周辺回路のゲート電極とを別々のシリコン膜から形成する場合であって、メモリセルの電荷蓄積膜(電荷蓄積部、電荷保持部、電荷保持膜)を窒化シリコン膜ではなくhigh-k膜(高誘電率膜)により構成することについて説明する。本変形例は、
図15~
図23を用いて説明した工程と異なり、電荷蓄積膜と、制御ゲート電極を構成するシリコン膜とを、周辺回路領域のゲート電極を構成するシリコン膜より先に形成するものである。本願でいうhigh-k膜は、例えば、窒化シリコンよりも誘電率が高い材料からなる膜である。
【0104】
本変形例の半導体装置の製造工程では、まず、
図24に示すように、半導体基板SBを準備し、半導体基板SBの上面の分離溝に埋め込まれた素子分離領域(図示しない)を形成する。続いて、メモリセル領域MRの半導体基板SBの上面に、例えばイオン注入法を用いてp型不純物(例えばB(ホウ素))を打ち込むことで、ウェルW2およびチャネル領域(図示しない)をそれぞれ形成する。
【0105】
続いて、半導体基板SBの上面の全面上に、絶縁膜OHおよびポリシリコン膜SL1を順に形成する。絶縁膜OHは、酸化シリコン膜OX1、high-k膜HKおよび酸化アルミニウム膜OAを順に積層した積層構造を有しており、酸化シリコン膜OX1は例えば熱酸化法により形成され、high-k膜HKおよび酸化アルミニウム膜OAは例えばCVD法またはスパッタリング法により形成される。high-k膜HKは、例えばHf(ハフニウム)を含む膜である。high-k膜HKの材料としては、例えばHfO(酸化ハフニウム)を用いることができる。
【0106】
ここで形成するポリシリコン膜SL1の膜厚は、少なくとも、
図26を用いて後述する工程でコア領域CRおよびI/O領域HVに形成するポリシリコン膜SL2と同等の第1膜厚を有し、最大で、ポリシリコン膜SL2の厚さと、高耐圧トランジスタのゲート絶縁膜用に形成する絶縁膜IF1(
図26参照)の厚さとの和の厚さと同等の第2膜厚を有する。つまり、ここで形成するポリシリコン膜SL1の膜厚は第1膜厚以上第2膜厚以下の膜厚であればよい。
【0107】
ここで、ポリシリコン膜SL1を、ポリシリコン膜SL2の厚さ(第1膜厚)より大きい第2膜厚で形成する理由は、
図26を用いて後述する絶縁膜IF1の形成工程において、酸化処理によりポリシリコン膜SL1の上面に絶縁膜IF1が形成される分、ポリシリコン膜SL1が薄膜化することによる影響を抑えることにある。すなわち、ポリシリコン膜SL1の膜厚を比較的大きくすることで、絶縁膜IF1の形成により薄膜化されたポリシリコン膜SL1と、絶縁膜IF1上に成膜するポリシリコン膜SL2との膜厚を合わせることができる。
【0108】
次に、
図25に示すように、フォトリソグラフィ技術およびエッチング法を用いて、コア領域CRおよびI/O領域HVのポリシリコン膜SL1および絶縁膜OHを除去することで、半導体基板SBの上面を露出させる。
【0109】
次に、
図26に示すように、フォトリソグラフィ技術およびイオン注入法を用いて、コア領域CRおよびI/O領域HVのそれぞれの半導体基板SBの上面にp型不純物(例えばB(ホウ素))を打ち込む。これにより、コア領域CRおよびI/O領域HVのそれぞれの半導体基板SBの上面に、ウェルW1、W3をそれぞれ形成する。その後、図示は省略するが、フォトリソグラフィ技術およびイオン注入法を用いて、コア領域CRおよびI/O領域HVのそれぞれの半導体基板SBの上面にp型不純物(例えばB(ホウ素))を打ち込むことで、チャネル領域を形成する。
【0110】
続いて、半導体基板SBの上面およびポリシリコン膜SL1の表面に、酸化法などを用いて絶縁膜IF1を形成した後、フォトリソグラフィ技術およびエッチング法を用いて、コア領域CRの絶縁膜IF1を除去する。その後、例えば熱酸化法を用いて、コア領域CRの半導体基板SBの上面上に、絶縁膜IF1よりも膜厚が小さい絶縁膜IF2を形成する。その後、半導体基板SBの上面の全面上に、例えばCVD法により、ポリシリコン膜SL2を形成する。
【0111】
次に、
図27に示すように、フォトリソグラフィ技術およびエッチング法を用いて、コア領域CRおよびI/O領域HVのポリシリコン膜SL2を加工する。すなわち、コア領域CRおよびI/O領域HVのポリシリコン膜SL2上にレジストパターンであるフォトレジスト膜PR2を形成した後、フォトレジスト膜PR2をマスクとして用いてエッチングを行う。これにより、コア領域CRでは、半導体基板SBの上面上に、絶縁膜IF2を介して、ポリシリコン膜SL2からなるゲート電極G1が形成される。また、I/O領域HVでは、半導体基板SBの上面上に、絶縁膜IF1を介して、ポリシリコン膜SL2からなるゲート電極G3が形成される。ここでは、絶縁膜IF1、IF2を加工しない。また、メモリセル領域MRでは、ポリシリコン膜SL1の上面が露出する。
【0112】
次に、
図28に示すように、フォトレジスト膜PR2を除去した後、フォトリソグラフィ技術およびエッチング法を用いてポリシリコン膜SL1を加工し、これにより、メモリセル領域MRの絶縁膜OHの上面の一部を露出させる。ここでは、メモリセル領域MRにおいてポリシリコン膜SL1をパターニングすることで、ポリシリコン膜SL1からなる制御ゲート電極CGを形成する。制御ゲート電極CGのゲート長方向において制御ゲート電極CGと隣り合う領域では、半導体基板SBの上面が絶縁膜OHに覆われている。つまり、このエッチング工程では絶縁膜OHを加工しない。
【0113】
次に、
図29に示すように、例えばCVD法を用いて、半導体基板SBの上面の全面上に絶縁膜IF4を形成する。絶縁膜IF4は、前記実施の形態1で説明した絶縁膜IF4(
図5参照)のように積層構造を有していてもよいが、ここでは絶縁膜IF4が1つの膜のみからなる場合について説明する。すなわち、例えば絶縁膜IF4は酸化シリコン膜からなる。絶縁膜IF4の膜厚は、例えば9nmであり、制御ゲート電極CG、ゲート電極G1およびG2のそれぞれの上面および側面と、絶縁膜IF1、IF2およびOHのそれぞれの上面とは、絶縁膜IF4により覆われる。
【0114】
次に、
図30に示すように、絶縁膜IF4をドライエッチング法などによりエッチバックすることで、制御ゲート電極CG、ゲート電極G1、G2、絶縁膜IF1、IF2およびOHのそれぞれの上面を露出させることで、絶縁膜IF4からなるオフセットスペーサOF1、OF2およびOF3を形成する。オフセットスペーサOF2は、制御ゲート電極CGの側面を保護する膜として、制御ゲート電極CGの側面にサイドウォール状に残る。同様に、ゲート電極G1、G2の側面には、サイドウォール状のオフセットスペーサOF1、OF3がそれぞれ形成される。オフセットスペーサOF2は、制御ゲート電極CGの側面と、制御ゲート電極CGと隣接する領域の絶縁膜OHの上面とを覆っている。
【0115】
次に、
図31に示すように、コア領域CRおよびI/O領域HVを覆い、メモリセル領域MRを露出するフォトレジスト膜PR3を形成する。続いて、フォトレジスト膜PR3をマスクとして用いてドライエッチングを行うことで、酸化アルミニウム膜OAおよびhigh-k膜HKを除去し、これにより酸化シリコン膜OX1の上面を露出させる。ここでは、オフセットスペーサOF2をマスクとして用いてドライエッチングを行い、これにより、オフセットスペーサOF2および制御ゲート電極CGから露出している領域の酸化アルミニウム膜OAおよびhigh-k膜HKを除去する。よって、オフセットスペーサOF2の直下の領域から制御ゲート電極CGの直下の領域に亘って連続して横方向に延在する酸化アルミニウム膜OAおよびhigh-k膜HKが残る。このエッチング工程の直後において、メモリセル領域MRの半導体基板SBの上面は、酸化シリコン膜OX1により覆われている。
【0116】
次に、
図32に示すように、フォトレジスト膜PR3を除去した後、洗浄工程またはエッチングを行うことで、露出している酸化シリコン膜OX1、絶縁膜IF1およびIF3を除去する。これにより、メモリセル領域MR、コア領域CRおよびI/O領域HVの半導体基板SBの上面が露出する。すなわち、ここでは、コア領域CRにおいて、オフセットスペーサOF1およびゲート電極G1から露出する絶縁膜IF1が除去されることで、絶縁膜IF1からなるゲート絶縁膜GI1が形成される。同様に、I/O領域HVにおいて、オフセットスペーサOF3およびゲート電極G3から露出する絶縁膜IF3が除去されることで、絶縁膜IF3からなるゲート絶縁膜GI3が形成される。
【0117】
続いて、メモリセル領域MR、コア領域CRおよびI/O領域HVのそれぞれの半導体基板SBにn型不純物(例えばAs(ヒ素)またはP(リン))を打ち込む。このとき、オフセットスペーサOF1~OF3は、注入阻止マスクとして用いられる。これにより、メモリセル領域MRの半導体基板SBの上面に一対のエクステンション領域E2を形成し、コア領域CRの半導体基板SBの上面に一対のエクステンション領域E1を形成し、I/O領域HVの半導体基板SBの上面に一対のエクステンション領域E3を形成する。
【0118】
続いて、
図22を用いて説明した工程と同様の工程を行うことで、サイドウォールSWと拡散領域D1~D3とを形成する。これにより、サイドウォールSWと、拡散領域D1~D3を形成する。これにより、メモリセル領域MRには、エクステンション領域E2および拡散領域D2からなるソース・ドレイン領域と制御ゲート電極CGとを備えたメモリセルMCAが形成される。また、コア領域CRには、エクステンション領域E1および拡散領域D1からなるソース・ドレイン領域とゲート電極G1とを備えた低耐圧トランジスタQ1が形成される。また、I/O領域HVには、エクステンション領域E3および拡散領域D3からなるソース・ドレイン領域とゲート電極G3とを備えた高耐圧トランジスタQ3が形成される。
【0119】
次に、
図33に示すように、
図14を用いて説明した工程と同様の工程を行うことで、本実施の形態の半導体装置を形成する。すなわち、シリサイド層S1、層間絶縁膜IL、プラグPG、層間絶縁膜IL1および配線M1を形成する。
【0120】
このように、電荷蓄積膜としてhigh-k膜HKを有するメモリセルを形成してもよい。
【0121】
本実施の形態では、メモリセル領域MRの制御ゲート電極CGと、コア領域CRおよびI/O領域HVのゲート電極G1、G2とを別々のシリコン膜から形成しており、かつ、メモリセルMCAの電荷蓄積膜(電荷蓄積部、電荷保持部、電荷保持膜)をhigh-k膜HKにより形成している。high-k膜HKはONO膜中の窒化シリコン膜と異なり、成膜時に高い熱が生じる膜である。この熱によりコア領域CRおよびI/O領域HVのチャネル領域およびウェルなどの周辺回路領域に導入された不純物が動くことを防ぐため、本変形例では、周辺回路領域のゲート電極用のポリシリコン膜SL2、ウェルW1、W3およびチャネル領域などを形成する前に、
図25に示すhigh-k膜HKおよびポリシリコン膜SL1を形成している。
【0122】
このような場合でも、絶縁膜OHの加工工程(
図31および
図32参照)の前に、制御ゲート電極CGの側面を覆うオフセットスペーサOF2を形成することにより、半導体装置の信頼性を向上させることができる。
【0123】
すなわち、
図28~
図32を用いて説明したように、制御ゲート電極CGの形成後、絶縁膜OHを加工する前に、オフセットスペーサOF2を制御ゲート電極CGの側面に形成し、その後、オフセットスペーサOF2をマスクとしてエッチングを行い、絶縁膜OHを加工している。このため、絶縁膜OHの横方向(ゲート長方向)の両側の端部は、制御ゲート電極CGの側面よりも外側に突出している。よって、制御ゲート電極CGの底面の角部と半導体基板SBの上面との間には絶縁膜OHが介在しており、これにより、電界が集中しやすい箇所である制御ゲート電極CGの当該角部近傍でも、絶縁破壊および短絡が起きることを防ぐことができる。
【0124】
(実施の形態3)
<半導体装置の構造の説明>
以下に、本実施の形態3の半導体装置の製造方法について、
図34~
図36を用いて説明する。
図34は、本実施の形態の半導体装置を示す断面図である。
図34では、図の左側から順にコア領域(ロジック回路領域、低耐圧トランジスタ領域)CR、選択トランジスタ領域SWR、MONOSメモリ領域MOR、およびI/O領域(高耐圧トランジスタ領域)HVを示している。選択トランジスタ領域SWRおよびMONOSメモリ領域MORは、メモリセル領域MRを構成している。
図35は、本実施の形態の半導体装置が搭載された半導体チップを模式的に示す平面図である。
図36は、本実施の形態の半導体装置を示す拡大断面図である。
【0125】
本実施の形態の半導体装置は、前記実施の形態1と異なり、MONOSメモリとソース・ドレイン領域の一部を共有する選択トランジスタが形成されているものである。また、前記実施の形態1と同様に、半導体基板上の一部には、BOX膜を介して半導体層(SOI層)が形成されている。
【0126】
図35に、本実施の形態の低耐圧トランジスタQ1、選択トランジスタSQ、MONOSメモリMCおよび高耐圧トランジスタQ3を示す。MONOSメモリMC、低耐圧トランジスタQ1および高耐圧トランジスタQ3の構造は、前記実施の形態1のMONOSメモリMC、低耐圧トランジスタQ1および高耐圧トランジスタQ3の構造と同様である。
【0127】
MONOSメモリMCおよび選択トランジスタSQは、それぞれのソース領域またはドレイン領域のいずれか一方を共有している。すなわち、MONOSメモリMCのソース領域またはドレイン領域のいずれか一方は、選択トランジスタSQのソース領域またはドレイン領域のいずれか一方に電気的に接続されている。言い換えれば、MONOSメモリMCおよび選択トランジスタSQは、互いに直列に接続されている。例えば、MONOSメモリMCのソース領域は、選択トランジスタSQのドレイン領域として機能する。また、ここでは、選択トランジスタSQおよびMONOSメモリMCのそれぞれのソース・ドレイン領域は、エクステンション領域EXと拡散領域DRとにより構成されている。
【0128】
コア領域CRでは、半導体基板SBの上面上にBOX膜BXを介して半導体層SLが形成されており、半導体層SL上には、ゲート絶縁膜GI1を介してゲート電極G1が形成されている。ゲート電極G1の側面およびゲート絶縁膜GI1の上面の一部はオフセットスペーサOF1により覆われており、ゲート電極G1の側面には、オフセットスペーサOF1を介してサイドウォールSWが形成されている。また、ゲート電極G1のゲート長方向において、ゲート絶縁膜GI1、ゲート電極G1、オフセットスペーサOF1およびサイドウォールSWを含むパターンの横の半導体層SL上には、半導体層SLの上面から上方にせり上がったエピタキシャル層(半導体層)EPが形成されている。
【0129】
エピタキシャル層EP内およびエピタキシャル層EPの直下の半導体層SL内には、エピタキシャル層EPの上面から半導体層SLの下面に亘って、n型半導体領域である拡散領域D1が形成されている。また、半導体層SL内において、拡散領域D1と、ゲート電極G1の直下の半導体層SL(チャネル領域)との間には、n型半導体領域であるエクステンション領域E1が形成されている。つまり、ゲート電極G1の横の領域の半導体層SL内およびエピタキシャル層EP内には、一対のエクステンション領域E1と一対の拡散領域D1とが形成されており、エクステンション領域E1と拡散領域D1は互いに接している。
【0130】
エクステンション領域E1および拡散領域D1はソース・ドレイン領域を構成しており、エクステンション領域E1の不純物濃度は拡散領域D1の不純物濃度より低い。すなわち当該ソース・ドレイン領域は、LDD(Lightly Doped Drain)構造を有している。低耐圧トランジスタQ1は、当該ソース・ドレイン領域とゲート電極G1とにより構成されている。このように、低耐圧トランジスタQ1はチャネル領域をBOX膜BX上の半導体層SL内に有している。つまり、低耐圧トランジスタQ1はSOI基板上に形成されている。
【0131】
選択トランジスタ領域SWRでは、半導体基板SB上にゲート絶縁膜GI4を介してゲート電極G4が形成されている。ゲート電極G4の側面およびゲート絶縁膜GI4の上面の一部はオフセットスペーサOF4により覆われており、ゲート電極G4の側面には、オフセットスペーサOF4を介してサイドウォールSWが形成されている。
【0132】
ゲート電極G4の横の半導体基板SBの上面には、n型半導体領域である一対の拡散領域DRが形成されている。また、拡散領域DRとゲート電極G4の直下の半導体基板SBの上面(チャネル領域)との間には、n型半導体領域であるエクステンション領域EXが形成されている。つまり、ゲート電極G4の横の領域の半導体基板SBの上面には、一対のエクステンション領域EXと一対の拡散領域DRとが形成されており、エクステンション領域EXと拡散領域DRは互いに接している。
【0133】
エクステンション領域EXおよび拡散領域DRはソース・ドレイン領域を構成しており、エクステンション領域EXの不純物濃度は拡散領域DRの不純物濃度より低い。選択トランジスタSQは、当該ソース・ドレイン領域とゲート電極G4とにより構成されている。このように、選択トランジスタSQは、SOI構造を有しないバルク基板上に形成されている。
【0134】
MONOSメモリ領域MORでは、半導体基板SB上にONO膜ONを介して制御ゲート電極CGが形成されている。制御ゲート電極CGの側面およびONO膜ONの上面の一部はオフセットスペーサOF2により覆われており、制御ゲート電極CGの側面には、オフセットスペーサOF2を介してサイドウォールSWが形成されている。ONO膜ONは、半導体基板SBの上面上に酸化シリコン膜OX1、窒化シリコン膜N1および酸化シリコン膜OX3を順に積層した積層構造を有している。ONO膜ONの側面はオフセットスペーサOF2から露出している。なお、制御ゲート電極CGのゲート長方向において、ONO膜ONの端部は、オフセットスペーサOF2の端部よりも制御ゲート電極CG側に後退していることが考えられる。
【0135】
制御ゲート電極CGの横の半導体基板SBの上面には、n型半導体領域である一対の拡散領域DRが形成されている。また、拡散領域DRと制御ゲート電極CGの直下の半導体基板SBの上面(チャネル領域)との間には、n型半導体領域であるエクステンション領域EXが形成されている。つまり、制御ゲート電極CGの横の領域の半導体基板SBの上面には、一対のエクステンション領域EXと一対の拡散領域DRとが形成されており、エクステンション領域EXと拡散領域DRは互いに接している。
【0136】
エクステンション領域EXおよび拡散領域DRはソース・ドレイン領域を構成しており、エクステンション領域EXの不純物濃度は拡散領域DRの不純物濃度より低い。MONOSメモリMCは、当該ソース・ドレイン領域と制御ゲート電極CGとにより構成されている。このように、MONOSメモリMCはSOI構造を有しないバルク基板上に形成されている。MONOSメモリMCは、当該ソース・ドレイン領域と制御ゲート電極CGからなるMISFETからなり、ONO膜ONは、当該MISFETのゲート絶縁膜として機能する。
【0137】
選択トランジスタSQおよびMONOSメモリMCは、1つのメモリセルを構成しており、メモリセル領域MRには、このような選択トランジスタSQおよびMONOSメモリMCを有するメモリセルがアレイ状に配置されている。選択トランジスタSQは、例えば、MONOSメモリMCの情報を読出す際に、当該MONOSメモリMCを選択するために用いられる。
【0138】
I/O領域HVでは、半導体基板SB上にゲート絶縁膜GI3を介してゲート電極G3が形成されている。ゲート電極G3の側面およびゲート絶縁膜GI3の上面の一部はオフセットスペーサOF3により覆われており、ゲート電極G3の側面には、オフセットスペーサOF3を介してサイドウォールSWが形成されている。ゲート絶縁膜GI3の膜厚は、ゲート絶縁膜GI1の膜厚よりも大きい。また、ゲート長方向におけるゲート電極G3の幅は、ゲート長方向におけるゲート電極G1の幅よりも大きい。
【0139】
ゲート電極G3の横の半導体基板SBの上面には、n型半導体領域である一対の拡散領域D3が形成されている。また、拡散領域D3とゲート電極G3の直下の半導体基板SBの上面(チャネル領域)との間には、n型半導体領域であるエクステンション領域E3が形成されている。つまり、ゲート電極G3の横の領域の半導体基板SBの上面には、一対のエクステンション領域E3と一対の拡散領域D3とが形成されており、エクステンション領域E3と拡散領域D3は互いに接している。
【0140】
エクステンション領域E3および拡散領域D3はソース・ドレイン領域を構成しており、エクステンション領域E3の不純物濃度は拡散領域D3の不純物濃度より低い。高耐圧トランジスタQ3は、当該ソース・ドレイン領域とゲート電極G3とにより構成されている。このように、高耐圧トランジスタQ3は、SOI構造を有しないバルク基板上に形成されている。
【0141】
ゲート絶縁膜GI1、GI3およびGI4は、例えば酸化シリコン膜からなる。ゲート電極G1、G3、G4および制御ゲート電極CGは、例えばポリシリコン膜からなる。サイドウォールSWは、窒化シリコン膜若しくは酸化シリコン膜またはそれらを順に積層した積層膜からなる。オフセットスペーサOF1~OF4は、例えば、窒化シリコン膜および酸化シリコン膜を順に積層した積層膜からなり、または、酸化シリコン膜若しくは窒化シリコン膜のみからなる。BOX膜BXは酸化シリコン膜からなり、半導体層SLはSi(シリコン)からなる。半導体層SLの膜厚は、例えば12nmである。
【0142】
ゲート電極G1、G3、G4、制御ゲート電極CGの上面および拡散領域D1、DRまたはD3のそれぞれの表面にシリサイド層S1が形成されている。シリサイド層S1は、例えばCoSi(コバルトシリサイド)またはNiSi(ニッケルシリサイド)などからなる。半導体基板SB上および半導体層SL上には、低耐圧トランジスタQ1、選択トランジスタSQ、MONOSメモリMCおよび高耐圧トランジスタQ3を覆うように、例えば主に酸化シリコン膜からなる層間絶縁膜ILが形成されている。
【0143】
層間絶縁膜ILを貫通する複数のコンタクトホール内のそれぞれには、例えば主にW(タングステン)からなるプラグPGが埋め込まれている。各プラグPGの上面と層間絶縁膜ILの上面とは、略同一の面において平坦化されている。層間絶縁膜IL上およびプラグPG上には、例えば主にCu(銅)からなる配線M1が形成されており、配線M1は、プラグPGおよびシリサイド層S1を介して、ゲート電極G1、G3、G4、制御ゲート電極CGの上面および拡散領域D1、DRまたはD3に電気的に接続されている。ただし、制御ゲート電極CGとゲート電極G4との間の拡散領域DRの直上にはプラグPGは形成されていない。配線M1は、層間絶縁膜IL上の層間絶縁膜IL1を貫通する配線溝内に埋め込まれている。
【0144】
図35に、半導体チップCHPの模式的な平面図を示す。
図35に示すように、半導体チップCHPの上面には、コア領域CR、メモリセル領域MRおよびI/O領域HVが、平面視において互いに重ならない位置に存在している。
【0145】
図36に、
図34に示す選択トランジスタSQとMONOSメモリMCとの間の領域の近傍の断面を拡大して示す。ここでは、一部のシリサイド層、層間絶縁膜およびプラグなどの図示を省略している。また、図を分かりやすくするため、一部のハッチングを省略している。
【0146】
図36に示すように、制御ゲート電極CGのゲート長方向において、ONO膜ONの幅は制御ゲート電極CGの幅よりも大きいため、当該ゲート長方向におけるONO膜ONの端部は、制御ゲート電極CGの側面から突出している。言い換えれば、横方向において、ONO膜ONは、制御ゲート電極CGと平面視で重ならない位置で終端している。すなわち、平面視において、制御ゲート電極CGとONO膜ONの終端部とは互いに離間している。
【0147】
同様に、ゲート電極G4のゲート長方向において、ゲート絶縁膜GI4の幅はゲート電極G4の幅よりも大きいため、当該ゲート長方向におけるゲート絶縁膜GI4の端部は、ゲート電極G4の側面から突出している。言い換えれば、横方向において、ゲート絶縁膜GI4は、ゲート電極G4と平面視で重ならない位置で終端している。すなわち、平面視において、ゲート電極G4とゲート絶縁膜GI4の終端部とは互いに離間している。同様に、
図34に示すゲート絶縁膜GI1、GI3のそれぞれは、ゲート電極G1、G3のそれぞれの側面から横方向に突出している。
【0148】
図36に示すように、ゲート長方向おけるオフセットスペーサOF4の幅とオフセットスペーサOF2の幅とは略同一である。これに対し、ゲート長方向における制御ゲート電極CGの終端部からONO膜ONの終端部までの距離X1は、ゲート長方向におけるゲート電極G4の終端部からゲート絶縁膜GI4の終端部までの距離X2以下の大きさである。これは、半導体装置の製造工程において、ONO膜ONの加工後の工程で窒化シリコン膜N1が酸化され、これによりONO膜ONの全体の終端部が後退するためである。
【0149】
図36に示す構造では、ゲート絶縁膜GI4の膜厚は、例えば8.5nmであり、ONO膜ONの膜厚は、例えば13nmである。つまり、ゲート絶縁膜GI4の膜厚は、ONO膜ONの膜厚より小さい。ただし、
図34および後述する製造工程の説明で用いる図では、ゲート絶縁膜GI4の膜厚とONO膜ONの膜厚とが同等である場合について示す。ゲート絶縁膜GI4の膜厚がONO膜ONの膜厚より小さい場合には、
図36に示すような構造となる。すなわち、選択トランジスタ領域SWRにおいてオフセットスペーサOF4と隣接するサイドウォールSWの直下の半導体基板SBの上面が、MONOSメモリ領域MORにおいてオフセットスペーサOF2と隣接するサイドウォールSWの直下の半導体基板SBの上面、つまり制御ゲート電極CGの横の半導体基板SBの上面に比べ、下方に凹んでいる。
【0150】
言い換えれば、ゲート絶縁膜GI4の直下の半導体基板SBの上面と、ゲート絶縁膜GI4とゲート長方向で隣接する領域の半導体基板SBの上面との高低差は、ONO膜ONの直下の半導体基板SBの上面と、ONO膜ONとゲート長方向で隣接する領域の半導体基板SBの上面との高低差よりも大きい。ここでいう高低差とは、半導体基板SBの上面に対して垂直な方向(垂直方向、縦方向、高さ方向)における距離であり、ここでは、当該方向における、2箇所の半導体基板の上面の位置の間の距離を指す。つまり、ゲート絶縁膜GI4の直下の半導体基板SBの上面と、ゲート絶縁膜GI4とゲート長方向で隣接する領域の半導体基板SBの上面との間の高さ方向の距離は、ONO膜ONの直下の半導体基板SBの上面と、ONO膜ONとゲート長方向で隣接する領域の半導体基板SBの上面との間の高さ方向の距離よりも大きい。
【0151】
選択トランジスタ領域SWRにおいてオフセットスペーサOF4と隣接する領域の半導体基板SBの上面には、ゲート絶縁膜GI4の膜厚がONO膜ONの膜厚より小さいことに起因して凹部が形成されている。ゲート絶縁膜GI4の膜厚がONO膜ONの膜厚より小さい場合に当該凹部が形成される理由は、
図43、
図44および
図46を用いて後述するように、ONO膜ONの膜厚とゲート絶縁膜GI4を構成する絶縁膜とが同じ工程で加工されることにある。ここでいう凹部の深さとは、凹部の底面と、凹部の横の半導体基板SBの上面との高さ方向における距離を指す。当該凹部の深さY3は、例えば4.5nmである。高さ方向において、酸化シリコン膜OX2の上面から窒化シリコン膜N1の下面までの距離Y1は、ゲート絶縁膜GI4の上面および凹部の底面の間の距離Y2と略同一である。このような凹部は、後述する本実施の形態の変形例でも、メモリセル領域の半導体層の上面に形成され得る。
【0152】
本実施の形態の半導体装置では、ONO膜ONの横方向(ゲート長方向)の両側の端部は、制御ゲート電極CGの側面よりも外側に突出している。これにより、制御ゲート電極CGの底面の角部と半導体基板SBの上面との間にはONO膜ONが介在しており、これにより、電界が集中しやすい箇所である制御ゲート電極CGの当該角部近傍でも、
図51を用いて説明した比較例の半導体装置に比べ、絶縁破壊および短絡が起きることを防ぐことができる。すなわち、半導体装置の信頼性を向上させることができる。
【0153】
<半導体装置の製造方法の説明>
以下に、本実施の形態3の半導体装置の製造方法について、
図37~
図49を用いて説明する。
図37~
図49は、本実施の形態の半導体装置の製造工程を説明する断面図である。
図37~
図49では、図の左側から順にコア領域(ロジック回路領域、低耐圧トランジスタ領域)CR、選択トランジスタ領域SWR、MONOSメモリ領域MORおよびI/O領域(高耐圧トランジスタ領域)HVを示している。選択トランジスタ領域SWRおよびMONOSメモリ領域MORは、メモリセル領域MRを構成している。ここでは、低耐圧トランジスタをSOI基板上に形成し、メモリセルを構成する選択トランジスタおよびMONOSメモリをバルク基板上に形成する場合について説明する。
【0154】
まず、
図37に示すように、
図1を用いて説明した工程と同様の工程を行うことで、コア領域CRにBOX膜BXおよび半導体層SLを有する半導体基板SBを形成し、ウェルW1~W3および絶縁膜IF1を形成する。ここでは、選択トランジスタ領域SWRおよびMONOSメモリ領域MORにおいて、
図1を用いて説明したメモリセル領域MRに対する工程を行う。すなわち、本実施の形態のメモリセル領域MR(選択トランジスタ領域SWRおよびMONOSメモリ領域MOR)では、半導体基板SBの上面にウェルW2が形成され、当該半導体基板SBの上面上に絶縁膜IF1が形成される。続いて、選択トランジスタ領域SWRの半導体基板SBの上面に、例えばイオン注入法を用いてp型不純物(例えばB(ホウ素))を打ち込むことで、チャネル領域(図示しない)を形成する。半導体層SLの膜厚は、例えば12nmである。
【0155】
次に、
図38に示すように、フォトリソグラフィ技術およびウェットエッチング法を用いて、MONOSメモリ領域MORの絶縁膜IF1を除去し、これにより半導体基板SBの上面を露出させる。
【0156】
次に、
図39に示すように、
図2を用いて説明したONO膜の形成工程と同様の工程を行うことで、半導体基板SBの上面上にONO膜ONを形成した後、ONO膜ONを加工し、MONOSメモリ領域MORにのみONO膜ONを残す。
【0157】
次に、
図40に示すように、
図3および
図4を用いて説明した工程と同様の工程を行う。これにより、コア領域CRに絶縁膜IF2、ゲート電極G1および絶縁膜IF3からなる積層パターンを形成し、選択トランジスタ領域SWRに絶縁膜IF1、ゲート電極G4および絶縁膜IF3からなる積層パターンを形成する。また、MONOSメモリ領域MORにONO膜ON、制御ゲート電極CGおよび絶縁膜IF3からなる積層パターンを形成し、I/O領域HVに絶縁膜IF1、ゲート電極G3および絶縁膜IF3からなる積層パターンを形成する。すなわち、選択トランジスタ領域SWRでは、半導体基板SB上に絶縁膜IF1を介してゲート電極G4および絶縁膜IF3が形成される。
【0158】
このとき、絶縁膜IF1、IF2およびONO膜ONは加工しない。つまり、ゲート電極G1、G3、G4および制御ゲート電極CGを形成する工程では、ポリシリコン膜を加工するために行うエッチングにより、当該ポリシリコン膜の下地の絶縁膜の上面が露出した時点で、エッチングを終了する。
【0159】
次に、
図41に示すように、
図5を用いて説明した工程と同様の工程を行うことで、窒化シリコン膜N2、酸化シリコン膜OX3および窒化シリコン膜N3からなる絶縁膜IF4により、ゲート電極G1、G3、G4および制御ゲート電極CGのそれぞれの表面を覆う。
【0160】
次に、
図42に示すように、
図6を用いて説明した工程と同様の工程を行うことで、窒化シリコン膜N3の一部および酸化シリコン膜OX3の一部を除去することで、窒化シリコン膜N2の上面を露出させる。このとき、ゲート電極G1、G3、G4および制御ゲート電極CGに覆われていない箇所の絶縁膜IF1、IF2およびONO膜ONのそれぞれの上面は、窒化シリコン膜N2に覆われている。窒化シリコン膜N2は、以降の工程において、ゲート電極G1、G3、G4、制御ゲート電極CG、半導体基板SBおよび半導体層SLが酸化されることを防ぐ役割を有する。
【0161】
次に、
図43に示すように、
図7を用いて説明した工程と同様の工程を行う。つまり、横方向に延在する窒化シリコン膜N3を除去し、メモリセル領域MRである選択トランジスタ領域SWRの絶縁膜IF1の上面を後退させ、メモリセル領域MRであるMONOSメモリ領域MORのONO膜ONの上面を後退させる。ここでは、フォトレジスト膜PR4をマスクとして用いてドライエッチング法によりエッチバックを行う。
【0162】
すなわち、エッチバックを行うことで、選択トランジスタ領域SWRの絶縁膜IF1の上面を、絶縁膜IF1の途中深さまで後退させ、ONO膜ONの上面を窒化シリコン膜N1の途中深さまで後退させる。ここで、選択トランジスタ領域SWRにおいては半導体基板SBの上面を覆う窒化シリコン膜が除去されるため、以降の工程において、他の領域に比べ、半導体基板SBの上面が酸化されやすくなる。
【0163】
このエッチバック工程では、上面が後退した部分の絶縁膜IF1の膜厚と、上面が後退した部分のONO膜ONの膜厚とが、窒化シリコン膜N2の膜厚と同等になるように調整を行う。これにより、コア領域CR上でゲート電極G1の横に残る絶縁膜と、メモリセル領域MRでゲート電極G4および制御ゲート電極CGのそれぞれの横に残る絶縁膜と、I/O領域HVでゲート電極G3の横に残る絶縁膜との膜構造の状態を揃えることができる。よって、以降の工程により、SOI基板上の素子と、バルク基板上の素子とを精度よく形成することができる。言い換えれば、混載された各素子を所望の特性で形成することが容易になる。
【0164】
制御ゲート電極CGの側面を覆う窒化シリコン膜N2、酸化シリコン膜OX3および窒化シリコン膜N3からなる絶縁膜IF4は、オフセットスペーサOF2を構成している。このドライエッチング工程では、MONOSメモリ領域MORの絶縁膜IF3およびオフセットスペーサOF2もマスクとして使用される。制御ゲート電極CGの側面を覆うオフセットスペーサOF2をマスクとするドライエッチングが行われた結果、当該ドライエッチングにより加工された酸化シリコン膜OX2の横方向(ゲート長方向)の端部は、制御ゲート電極CGの側面よりも外側に突出している。
【0165】
また、ゲート電極G4の側面を覆う窒化シリコン膜N2、酸化シリコン膜OX3および窒化シリコン膜N3からなる絶縁膜IF4は、オフセットスペーサOF4を構成している。このドライエッチング工程では、選択トランジスタ領域SWRの絶縁膜IF3およびオフセットスペーサOF4もマスクとして使用される。ゲート電極G4の側面を覆うオフセットスペーサOF4をマスクとするドライエッチングが行われた結果、当該ドライエッチングにより加工された絶縁膜IF1の横方向(ゲート長方向)の端部は、ゲート電極G4の側面よりも外側に突出している。
【0166】
次に、
図44に示すように、
図8を用いて説明した工程と同様の工程を行うことで、メモリセル領域MRである選択トランジスタ領域SWRの半導体基板SBの上面およびMONOSメモリ領域MORの半導体基板の上面のそれぞれに、複数のエクステンション領域EXを形成する。つまり、選択トランジスタ領域SWRに一対のエクステンション領域EXを形成し、MONOSメモリ領域MORに、一対のエクステンション領域EXを形成する。互いに隣り合うゲート電極G4および制御ゲート電極CGの相互間の半導体基板SBの上面には、1つのエクステンション領域EXが形成されている。ここでは、フォトレジスト膜PR4をマスクとして用いてイオン注入を行う。
【0167】
次に、
図45に示すように、フォトレジスト膜PR4を除去し、
図9および
図10を用いて説明した工程と同様の工程を行うことで、絶縁膜IF5およびエピタキシャル層EPを形成する。コア領域CRでは、絶縁膜IF5はサイドウォール状に形成され、他の領域の絶縁膜IF5は、半導体基板SBの上面およびゲート電極G3、G4および制御ゲート電極CGを覆うように形成される。
【0168】
次に、
図46に示すように、
図11を用いて説明した工程と同様の工程を行うことで、コア領域CRのオフセットスペーサOF1、I/O領域HVのオフセットスペーサOF3を形成する。選択トランジスタ領域SWRでは、絶縁膜IF1を加工することで半導体基板SBの上面が露出し、絶縁膜IF1からなるゲート絶縁膜GI4を形成する。MONOSメモリ領域MORでは、ONO膜ONを加工することで、半導体基板SBの上面が露出する。
【0169】
次に、
図47に示すように、
図12を用いて説明した工程と同様の工程を行うことで、エクステンション領域E1、E3、ゲート絶縁膜GI1およびGI3を形成する。
【0170】
次に、
図48に示すように、
図13を用いて説明した工程と同様の工程を行うことで、ゲート電極G1、G3、G4および制御ゲート電極CGのそれぞれの側面を覆うサイドウォールSWと、拡散領域D1、D3およびDRを形成する。ここでは、メモリセル領域MRである選択トランジスタ領域SWRの半導体基板SBの上面およびMONOSメモリ領域MORの半導体基板の上面のそれぞれに、複数の拡散領域DRを形成する。つまり、選択トランジスタ領域SWRに一対の拡散領域DRを形成し、MONOSメモリ領域MORに、一対の拡散領域DRを形成する。互いに隣り合うゲート電極G4および制御ゲート電極CGの相互間の半導体基板SBの上面には、1つの拡散領域DRが形成されている。
【0171】
コア領域CRにおいて互いに隣接するエクステンション領域E1および拡散領域D1は、ソース・ドレイン領域を構成している。また、選択トランジスタ領域SWRおよびMONOSメモリ領域MORにおいて互いに隣接するエクステンション領域EXおよび拡散領域DRは、ソース・ドレイン領域を構成している。また、I/O領域HVにおいて互いに隣接するエクステンション領域E3および拡散領域D3は、ソース・ドレイン領域を構成している。
【0172】
これにより、コア領域CRの低耐圧トランジスタQ1と、MONOSメモリ領域MORのMONOSメモリMCと、I/O領域HVの高耐圧トランジスタQ3とが形成される。また、選択トランジスタ領域SWRにおいて、ソース・ドレイン領域およびゲート電極G4は、選択トランジスタSQを構成している。低耐圧トランジスタQ1、選択トランジスタSQ、MONOSメモリMCおよび高耐圧トランジスタQ3は、何れもnチャネル型のMISFET(MIS型の電界効果トランジスタ)である。
【0173】
次に、
図49に示すように、
図14を用いて説明した工程と同様の工程を行うことで、本実施の形態の半導体装置を形成する。すなわち、シリサイド層S1、層間絶縁膜IL、プラグPG、層間絶縁膜IL1および配線M1を形成する。ただし、制御ゲート電極CGとゲート電極G4との間の拡散領域DRの直上にはプラグPGを形成しない。
【0174】
以下に、本実施の形態の半導体装置の製造方法の効果について説明する。
【0175】
微細化された半導体装置の製造工程で形成するゲート電極の寸法は小さく、酸化によりその寸法が小さくなり、MISFETの特性に影響がでることが懸念される。このため、ゲート電極をエッチング加工により形成した後のゲート電極の側面の保護を、酸化法によらず、堆積法で形成した絶縁膜、つまり、窒化シリコン膜若しくは酸化シリコン膜またはそれらの積層膜で覆うことがある。
【0176】
低耐圧トランジスタのゲート絶縁膜は、高耐圧トランジスタのゲート絶縁膜に比べて薄く、特に、低耐圧トランジスタをSOI基板上に形成する場合は、SOI層が薄いため、低耐圧トランジスタのゲート絶縁膜の膜厚は特に小さくする必要がある。よって、SOI層が削れることを防ぐため、SOI層上の低耐圧トランジスタと高耐圧トランジスタとを混載する場合の製造工程では、各ゲート電極を形成するために行うエッチングは、それらのゲート電極の下地の絶縁膜(酸化膜)の表面で止めることが考えられる。このため、当該エッチングを行っても、高耐圧トランジスタのゲート絶縁膜を構成する絶縁膜は、ゲート電極の横においても薄膜化せずに残る。同様に、MONOSメモリの形成領域では、制御ゲート電極を形成するエッチングの完了時点で、ONO膜ONは薄膜化せずに残る。ここで、本実施の形態のように、ゲート電極の側面を保護する膜であるオフセットスペーサOF2、OF4を形成し、その後、オフセットスペーサOF2をマスクとしてONO膜ONを加工するエッチングを行えば、ONO膜ONの端部が制御ゲート電極CGの側面よりも外側にオフセットした構造を得ることができる。
【0177】
すなわち、ONO膜ONの横方向(ゲート長方向)の両側の端部は、制御ゲート電極CGの側面よりも外側に突出している。よって、制御ゲート電極CGの底面の角部と半導体基板SBの上面との間にはONO膜ONが介在しており、これにより、電界が集中しやすい箇所である制御ゲート電極CGの当該角部近傍でも、絶縁破壊および短絡が起きることを防ぐことができる。
【0178】
このような構成は、本実施の形態のように、MONOSメモリMCのソース領域側またはドレイン領域側に選択トランジスタSQが配置された構造にも適用することができる。このとき、ONO膜ONと選択トランジスタ領域SWRの絶縁膜IF1(
図40参照)とが同等の厚さであれば、
図43を用いて説明したドライエッチング工程後の各残膜の膜厚、つまり絶縁膜IF1とONO膜ONとのそれぞれの膜厚を同等に揃えることができるので、ONO膜ONの下地のシリコン層が削れることを防止する観点で望ましい。特に、後述する本実施の形態の変形例のように、薄い半導体層SL上にMONOSメモリMCを形成する場合に適している。
【0179】
また、絶縁膜IF1よりもONO膜ONが薄ければ、ONO膜ONをドライエッチングしても選択トランジスタ領域SWRには絶縁膜IF1が残るので、絶縁膜IF1の下地のシリコン層の上面が削れることを防止する観点で望ましい。特に、後述する本実施の形態の変形例のように、薄い半導体層SL上に選択トランジスタSQを形成する場合に適している。本実施の形態のように、バルク基板上に選択トランジスタSQまたはMONOSメモリMCを形成する場合にも、半導体基板SBの上面が削れることを防ぐことができ、ウェハ全面に渡って均質な不揮発性メモリを形成することができる。
【0180】
このとき、選択トランジスタ領域SWRの絶縁膜IF1よりもONO膜ONの膜厚が大きい場合は、ONO膜ONを加工した際に、選択トランジスタ領域SWRでは半導体基板SBの上面までドライエッチングが到達する。この場合、後の工程にあるエピタキシャル成長工程の保護膜となる絶縁膜IF5(
図45参照)の除去工程(
図46参照)のリン酸を用いたエッチングによる選択トランジスタ領域SWRの半導体基板SBの上面が削れることが懸念される。
【0181】
しかし、この問題に対しては、ONO膜ONを加工する際のドライエッチング工程(
図46参照)の後にフォトレジスト膜を除去するためにアッシングを行い、これにより選択トランジスタ領域SWRの半導体基板SBの上面に酸化膜が形成できるので対策できる。この方法は、本実施の形態のように、バルク基板上にMONOSメモリMCを形成する場合のように、シリコン層が削れることを許容できる場合に適している。ただし、絶縁膜IF1とONO膜ONとの膜厚差が半導体層SLの膜厚よりも小さければ、後述する本実施の形態の変形例のように、SOI基板上にMONOSメモリMCを形成しても問題は生じない。
【0182】
また、
図43に示すように、絶縁膜IF1およびONO膜ONをエッチバックする際にマスクとして使用したフォトレジスト膜PR4を、次に行うエクステンション領域EXの形成工程におけるイオン注入のマスクとして使用すれば、レジストパターンの形成工程が増大することを防ぐことができる。また、オフセットスペーサOF1~OF4があるため、ショートチャネルの拡散領域を形成することが容易である。
【0183】
また、オフセットスペーサOF2は、制御ゲート電極CGの側面の保護、および、一対のエクステンション領域EXの相互間の距離の調整などを目的として、上記絶縁破壊の問題の有無に関わらず形成される保護膜である。このため、オフセットスペーサOF2を利用してONO膜ONの端部を突出させることは、製造工程の増大に繋がらない。
【0184】
MONOSメモリに加えて選択トランジスタを有する構造は、MONOSメモリをメモリアレイに形成する場面において、選択ビットと非選択ビットの使い分けなどの動作方法を簡単にし、非選択ビットのオフリーク電流の発生を削減する効果が得られるなど、特性面および信頼性面で有利な手法である。また、このような構造は、メモリ製品、メモリを混載したMCU(Micro Controller Unit)製品などに使いやすいメモリ構造なので、本実施の形態の半導体装置により、多くのメモリ混載製品の信頼性を向上することができる。
【0185】
<変形例>
図50に、本実施の形態3の変形例である半導体装置の断面図を示す。
図50に示す構造は、
図34を用いて説明した構造に比べ、選択トランジスタSQおよびMONOSメモリMCがSOI基板上に形成されている点で差異がある。すなわち、選択トランジスタ領域SWRおよびMONOSメモリ領域MORでは、半導体基板SBの上面上にBOX膜BXおよび半導体層SLが順に形成されており、選択トランジスタSQおよびMONOSメモリMCは半導体層SL上に形成され、拡散領域DRは、拡散領域D1と同様にエピタキシャル層EP内および半導体層SL内に亘って形成されている。
【0186】
このような構成であっても、
図34~
図49を用いて説明した構成と同様の効果を得ることができる。上述したように、薄い半導体層SLをチャネル領域として用いる選択トランジスタSQおよびMONOSメモリMCを形成する場合には、ゲート絶縁膜GI1およびONO膜ONの下地のシリコン層が削れることを防ぐことができる本実施の形態の効果が顕著に得られる。
【0187】
すなわち、絶縁膜IF1の膜厚a、ONO膜ONの膜厚bおよび半導体層SLの膜厚cが、下記の式1に示す条件を満たす場合、絶縁膜IF1およびONO膜ONを加工する際に、半導体層SLの膜厚全体が削られることを防ぐことができる。
【0188】
|a-b|<c (1)
以上、本発明者らによってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【符号の説明】
【0189】
CG 制御ゲート電極
ON ONO膜
OF1~OF4 オフセットスペーサ