特許 7166472 準長接合相互接続部を用いたジョセフソンメモリおよび論理回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2022-10-27

(45)【発行日】2022-11-07

(54)【発明の名称】準長接合相互接続部を用いたジョセフソンメモリおよび論理回路

(51)【国際特許分類】

   G11C 11/44 20060101AFI20221028BHJP

   H03K 3/38 20060101ALI20221028BHJP

   H01L 39/22 20060101ALI20221028BHJP

   H03K 19/195 20060101ALN20221028BHJP

【ＦＩ】

G11C11/44

H03K3/38 C

H01L39/22 B

H03K19/195

【請求項の数】 15

(21)【出願番号】P 2021563146

(86)(22)【出願日】2020-03-17

(65)【公表番号】

(43)【公表日】2022-06-29

(86)【国際出願番号】 US2020023144

(87)【国際公開番号】W WO2020219187

(87)【国際公開日】2020-10-29

【審査請求日】2021-10-29

(31)【優先権主張番号】16/392,330

(32)【優先日】2019-04-23

(33)【優先権主張国・地域又は機関】US

(73)【特許権者】

【識別番号】520128820

【氏名又は名称】ノースロップ グラマン システムズ コーポレーション

(74)【代理人】

【識別番号】100105957

【弁理士】

【氏名又は名称】恩田 誠

(74)【代理人】

【識別番号】100068755

【弁理士】

【氏名又は名称】恩田 博宣

(74)【代理人】

【識別番号】100142907

【弁理士】

【氏名又は名称】本田 淳

(72)【発明者】

【氏名】ハー、クエンティン ピー．

(72)【発明者】

【氏名】ハー、アナ ワイ．

【審査官】後藤 彰

(56)【参考文献】

【文献】国際公開第２０１８／０４４５６２（ＷＯ，Ａ２）

【文献】特表２０１９－５２６８８１（ＪＰ，Ａ）

【文献】特表２０１８－５３６２５０（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｇ１１Ｃ １１／４４

Ｈ０３Ｋ ３／３８

Ｈ０１Ｌ ３９／２２

Ｈ０３Ｋ １９／１９５

(57)【特許請求の範囲】

【請求項1】

複数のユニットセルを備えるジョセフソンメモリアレイであって、前記複数のユニットセルの各々は、
複数のπジョセフソン接合を含む内部サブ回路と
各々前記内部サブ回路の異なる電気ノードにおいて前記内部サブ回路に結合された第１、第２、第３、および第４の準長ジョセフソン接合相互接続部であって、当該相互接続部は、
前記ユニットセルへのバイナリメモリ状態の書き込みを可能とするように構成された書き込みイネーブルラインと、
前記ユニットセルからの前記バイナリメモリ状態の読み出しを可能とするように構成された読み出しイネーブルラインと、
前記ユニットセルに前記バイナリメモリ状態を提供するように構成されたデータ入力ラインと、
前記ユニットセルから前記バイナリメモリ状態を読み出すように構成されたビットラインと、を含み、
前記第１、第２、第３、および第４の準長ジョセフソン接合相互接続部の各々は、当該ジョセフソンメモリアレイの前記複数のユニットセルのうち複数のものを互いに接続するように構成されている、ジョセフソンメモリアレイ。

【請求項2】

前記第１、第２、第３、および第４の準長ジョセフソン接合相互接続部はファンアウトしない、請求項１に記載のジョセフソンメモリアレイ。

【請求項3】

前記複数のユニットセルの各々において、前記データ入力ライン、前記書き込みイネーブルライン、および前記読み出しイネーブルラインは各々、対応するエスケープジョセフソン接合を介して前記内部サブ回路の対応する前記異なる電気ノードに結合されている、請求項１に記載のジョセフソンメモリアレイ。

【請求項4】

前記複数のユニットセルの各々において、前記書き込みイネーブルラインが接続された前記内部サブ回路の前記電気ノード、前記データ入力ラインが接続された前記内部サブ回路の前記電気ノード、前記読み出しイネーブルラインが接続された前記内部サブ回路の前記電気ノードは各々、前記内部サブ回路の対応するジョセフソン接合を介してグランドに結合されている、請求項１に記載のジョセフソンメモリアレイ。

【請求項5】

各前記準長ジョセフソン接合相互接続部は、約１ピコヘンリーから約１０ピコヘンリーの間の接続インダクタを有するジョセフソン伝送ラインである、請求項１に記載のジョセフソンメモリアレイ。

【請求項6】

前記複数のユニットセルのうちの少なくとも１つにおいて、前記内部サブ回路は、
前記書き込みイネーブルラインに結合された書き込みイネーブルノードと、
前記読み出しイネーブルラインに結合された読み出しイネーブルノードと、
前記データ入力ラインに結合されたデータ入力ノードと、
前記ビットラインに結合されたデータ出力ノードと、
前記書き込みイネーブルノードと前記データ入力ノードとの間に結合された、前記複数のπジョセフソン接合のうちの第１のπジョセフソン接合と、
前記データ入力ノードと前記読み出しイネーブルノードとの間に結合された、前記複数のπジョセフソン接合のうちの第２のπジョセフソン接合と、
前記読み出しイネーブルノードと前記書き込みイネーブルノードとの間に結合された、前記複数のπジョセフソン接合のうちの第３のπジョセフソン接合と、
前記読み出しイネーブルノードと前記データ出力ノードとの間に結合された、前記複数のπジョセフソン接合のうちの第４のπジョセフソン接合と、を含み、
前記読み出しイネーブルノード、前記書き込みイネーブルノード、および前記データ入力ノードを含むようにループ電流経路が形成されている、請求項１に記載のジョセフソンメモリアレイ。

【請求項7】

前記複数のユニットセルのうちの少なくとも１つにおいて、前記内部サブ回路はさらに、
前記書き込みイネーブルノードと前記データ入力ノードとの間に結合された第１のインダクタと、
前記データ入力ノードと前記読み出しイネーブルノードとの間に結合された第２のインダクタと、
前記読み出しイネーブルノードと前記書き込みイネーブルノードとの間に結合された第３のインダクタと、
前記読み出しイネーブルノードと前記データ出力ノードとの間に結合された第４のインダクタと、を含む、請求項６に記載のジョセフソンメモリアレイ。

【請求項8】

前記複数のユニットセルのうちの少なくとも１つにおいて、前記第２のインダクタは前記第４のインダクタに誘導結合されており、前記第３のインダクタは前記第４のインダクタに誘導結合されている、請求項７に記載のジョセフソンメモリアレイ。

【請求項9】

前記複数のユニットセルのうちの少なくとも１つは、前記書き込みイネーブルノードと前記データ入力ノードとの間に結合された初期化ジョセフソン接合と、前記第１のインダクタに誘導結合された制御ラインとをさらに含み、前記制御ラインは、前記内部サブ回路を既知のメモリ状態および動作可能電流方向キラリティーに初期化するための制御電流を供給するように構成されている、請求項７に記載のジョセフソンメモリアレイ。

【請求項10】

前記複数のユニットセルのうちの少なくとも１つは、複数の異なるメモリ状態を有するとともに、前記複数の異なるメモリ状態の各々で前記少なくとも１つのユニットセルの全電位エネルギーがメモリ状態間において生じる切り替え過渡期を除いて等しくなるように構成されている、請求項６に記載のジョセフソンメモリアレイ。

【請求項11】

前記複数のユニットセルのうちの少なくとも１つにおいて、前記内部サブ回路は、
第１および第２の電気ノードと、
前記書き込みイネーブルラインに結合された書き込みイネーブルノードと、
前記読み出しイネーブルラインに結合された読み出しイネーブルノードと、
前記データ入力ラインに結合されたデータ入力ノードと、
前記ビットラインに結合されたデータ出力ノードと、
前記第１の電気ノードとグランドとの間に結合された、前記複数のπジョセフソン接合のうちの第１のπジョセフソン接合と、
前記第１の電気ノードと前記データ入力ノードとの間に結合された、前記複数のπジョセフソン接合のうちの第２のπジョセフソン接合と、
前記読み出しイネーブルノードと前記第２の電気ノードとの間に結合された、前記複数のπジョセフソン接合のうちの第３のπジョセフソン接合と、
前記第２の電気ノードとグランドとの間に結合された、前記複数のπジョセフソン接合のうちの第４のπジョセフソン接合と、
前記第１のπジョセフソン接合と直列であるかまたは同じデバイス内にある第１のジョセフソン接合と、
前記第４のπジョセフソン接合と直列であるかまたは同じデバイス内にある第２のジョセフソン接合と、
前記書き込みイネーブルノードとグランドとの間に結合された第３のジョセフソン接合と、を含み、
前記書き込みイネーブルノードが前記第１の電気ノードと前記第２の電気ノードとの間に存在する、請求項１に記載のジョセフソンメモリアレイ。

【請求項12】

前記複数のユニットセルのうちの少なくとも１つにおいて、前記内部サブ回路はさらに、
前記第１の電気ノードとグランドとの間に結合された第１のインダクタと、
前記第１の電気ノードと前記書き込みイネーブルノードとの間に結合された第２のインダクタと、
前記第２の電気ノードと前記書き込みイネーブルノードとの間に結合された第３のインダクタと、
前記第２の電気ノードと前記データ出力ノードとの間に結合された第４のインダクタと、を含む、請求項１１に記載のジョセフソンメモリアレイ。

【請求項13】

前記第１のインダクタが前記第２のインダクタに相互に結合されており、前記第２のインダクタが前記第３のインダクタに相互に結合されており、前記第３のインダクタが前記第４のインダクタに相互に結合されており、異なるメモリ状態の各々で前記ユニットセルの全電位エネルギーがメモリ状態間において生じる切り替え過渡期を除いて等しい、請求項１２に記載のジョセフソンメモリアレイ。

【請求項14】

前記複数のユニットセルのうちの少なくとも１つにおいて、前記内部サブ回路は、
第１の電気ノードと、
前記書き込みイネーブルラインに結合された書き込みイネーブルノードと、
前記読み出しイネーブルラインに結合された読み出しイネーブルノードと、
前記データ入力ラインに結合されたデータ入力ノードと、
前記ビットラインに結合されたデータ出力ノードと、
前記第１の電気ノードとグランドとの間に結合された、前記複数のπジョセフソン接合のうちの第１のπジョセフソン接合と、
前記読み出しイネーブルノードと前記第１の電気ノードとの間に結合された、前記複数のπジョセフソン接合のうちの第２のπジョセフソン接合と、
前記書き込みイネーブルノードと前記データ入力ノードとの間に結合された、前記複数のπジョセフソン接合のうちの第３のπジョセフソン接合と、
前記第１のπジョセフソン接合と直列であるかまたは同じデバイス内にある第１のジョセフソン接合と、
前記第３のπジョセフソン接合と直列であるかまたは同じデバイス内にある第２のジョセフソン接合と、
前記書き込みイネーブルノードとグランドとの間に結合された第３のジョセフソン接合と、
前記データ入力ノードとグランドとの間に結合された第４のジョセフソン接合と、を含み、
前記第１の電気ノード、前記書き込みイネーブルノード、および前記データ入力ノードを含むようにループ電流経路が形成されている、請求項１に記載のジョセフソンメモリアレイ。

【請求項15】

前記複数のユニットセルのうちの少なくとも１つにおいて、前記内部サブ回路は、
第１の電気ノードと、
前記書き込みイネーブルラインに結合された書き込みイネーブルノードと、
前記読み出しイネーブルラインに結合された読み出しイネーブルノードと、
前記データ入力ラインに結合されたデータ入力ノードと、
前記ビットラインに結合されたデータ出力ノードと、
前記第１の電気ノードと前記データ入力ノードとの間に結合された、前記複数のπジョセフソン接合のうちの第１のπジョセフソン接合と、
前記データ入力ノードと前記書き込みイネーブルノードとの間に結合された、前記複数のπジョセフソン接合のうちの第２のπジョセフソン接合と、
前記書き込みイネーブルノードと前記読み出しイネーブルノードとの間に結合された、前記複数のπジョセフソン接合のうちの第３のπジョセフソン接合と、
前記読み出しイネーブルノードと前記データ出力ノードとの間に結合された、前記複数のπジョセフソン接合のうちの第４のπジョセフソン接合と、
前記第１のπジョセフソン接合と直列であるかまたは同じデバイス内にある第１のジョセフソン接合と、
前記データ入力ノードとグランドとの間に結合された第２のジョセフソン接合と、
前記書き込みイネーブルノードとグランドとの間に結合された第３のジョセフソン接合と、
前記読み出しイネーブルノードとグランドとの間に結合された第４のジョセフソン接合と、を含み、
前記書き込みイネーブルノードが前記データ入力ノードと前記読み出しイネーブルノードとの間に存在する、請求項１に記載のジョセフソンメモリアレイ。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、概して量子および古典的デジタル超伝導回路に関し、特に準長接合（quasi-long-junction）相互接続部を用いたジョセフソンメモリおよび論理回路に関する。この出願は、２０１９年４月２３日に出願された米国特許出願第１６／３９２，３３０号に基づく優先権を主張し、その全体が本明細書に組み込まれる。

【背景技術】

【0002】

デジタル論理の分野において、相補型金属酸化膜半導体（ＣＭＯＳ）技術は高度に開発された周知の技術であり、幅広く使用されている。ＣＭＯＳが技術として成熟しつつあるため、速度、消費電力計算密度、相互接続帯域幅などの点でより高い性能につながり得る代替技術に関心が向けられている。ＣＭＯＳ技術に代わるものとして、超伝導ジョセフソン接合を利用し、２０ギガビット／秒（Ｇｂ／ｓ）以上の典型的なデータ速度で約４ナノワット（ｎＷ）の典型的な信号電力を有し、約４ケルビンの動作温度を有する超伝導体ベースの単一磁束量子回路がある。

【0003】

非破壊読み出し（ＮＤＲＯ）回路は、記憶情報の状態を消去、破壊、変更、または破損することなく、処理または出力するための他の回路への伝送のために、その記憶情報の状態（例えば、１または複数ビット）を取得できる回路である。本明細書において、ＮＤＲＯという用語は、記憶情報の状態を破壊的に取得した後、復元的な再書き込みを実行する回路を含むと解釈されるべきではない。

【0004】

レシプロカル量子論理（ＲＱＬ）は、低電力超伝導回路に属する。ウェーブパイプライン型ＲＱＬでは、論理「１」は正の単一磁束量子（ＳＦＱ）パルスとそれに続く相互な負のパルスとして符号化され得る一方で、論理「０」はこのようなパルスのいずれかがないものとして符号化され得る。

【発明の概要】

【0005】

一実施例は、複数のユニットセルを有するジョセフソンメモリアレイを含み、前記複数のユニットセルの各々は、少なくとも第１、第２、第３、および第４の準長ジョセフソン接合相互接続部に結合された内部サブ回路を有する。ユニットセルは、複数のπジョセフソン接合を含む。前記第１、第２、第３、および第４の準長ジョセフソン接合相互接続部の各々は、前記内部サブ回路の異なる電気ノードにおいて前記内部サブ回路に結合されている。前記相互接続部は、前記ユニットセルへのバイナリメモリ状態の書き込みを可能とするように構成された書き込みイネーブルラインと、前記ユニットセルからの前記バイナリメモリ状態の読み出しを可能とするように構成された読み出しイネーブルラインと、前記ユニットセルに前記バイナリメモリ状態を提供するように構成されたデータ入力ラインと、前記ユニットセルから前記バイナリメモリ状態を読み出すように構成されたビットラインとを含む。前記第１、第２、第３、および第４の準長ジョセフソン接合相互接続部の各々は、前記ジョセフソンメモリアレイにおける前記複数のユニットセルのうち複数のものを互いに接続するように構成されている。

【0006】

別の実施例は、非破壊超伝導メモリアレイにおけるメモリアクセスの方法を含む。パイロット電圧パルスは、前記超伝導メモリアレイの複数のメモリユニットセルにそれぞれのデータ出力ノードで結合されたビットラインとして配置されている準長ジョセフソン接合相互接続部の少なくとも一部を伝搬する。前記ビットラインは、前記超伝導メモリアレイの複数のメモリユニットセルからのデータ出力を提供するように構成されている。前記ビットラインは、前記メモリアレイの周辺に終端を有している。各前記データ出力ノードにおいて、前記パイロット電圧パルスは、前記データ出力ノードに結合された前記複数のメモリユニットセルの１つの対応するアームを循環する超伝導電流の方向に基づいて、前記ビットラインに伝搬され続けるかまたは吸収される。前記複数のメモリユニットセルのうちのアドレス指定されたメモリユニットセルのバイナリメモリ状態は、前記パイロット電圧パルスが前記ビットラインの終端に伝搬するかどうかに基づいて決定される。

【0007】

さらに別の実施例は、超伝導メモリアレイへのメモリ書き込みの方法を含む。データ電圧パルスは、前記超伝導メモリアレイの複数のメモリユニットセルにそれぞれのデータ入力ノードで結合されたデータ入力ラインとして配置されている準長ジョセフソン接合相互接続部を介して伝搬される。前記データ入力ラインは、前記超伝導メモリアレイの複数のメモリユニットセルにデータ入力を提供するように構成されている。前記データ電圧パルスの伝搬に基づいて、前記複数のメモリユニットセルのうちのアドレス指定されたメモリユニットセルの異なる電流経路を循環している超伝導電流の方向が逆にされる。例えば、前記アドレス指定されたメモリユニットセルの３つの超伝導電流のうちの２つは逆にされ得る。前記アドレス指定されたメモリユニットセルの書き込みバイナリメモリ状態は前記３つの超伝導電流の方向に基づく。

【図面の簡単な説明】

【0008】

【図1】準長ジョセフソン接合相互接続部を用いた例示的なジョセフソンメモリまたは論理回路のブロック／回路図である。

【図2】環状構成を有するメモリユニットセルの例示的な内部サブ回路の回路図である。

【図3】ＮＤＲＯユニットセルの例示的な動作を示すタイミング図である。

【図4】ＮＤＲＯユニットセルの例示的な動作を示すタイミング図とともにエネルギーグラフを示す図である。

【図5】図５Ａ～図５Ｃは、開始「０」状態からの読み出しイネーブル位相パルス遷移の作用を示す回路電流構成図である。

【図6】図６Ａ～図６Ｃは、開始「１」状態からの読み出しイネーブル位相パルス遷移の作用を示す回路電流構成図である。

【図7】図７Ａ～図７Ｃは、開始「０」状態からの書き込み「０」動作を示す回路電流構成図である。

【図8】図８Ａ～図８Ｃは、開始「１」状態からの書き込み「０」動作を示す回路電流構成図である。

【図9】図９Ａ～図９Ｅは、開始「０」状態からの書き込み「１」動作を示す回路電流構成図である。

【図10】図１０Ａ～図１０Ｅは、開始「１」状態からの書き込み「１」動作を示す回路電流構成図である。

【図11】図１１Ａ～図１１Ｃは、開始「０」状態からの半選択状態を示す回路電流構成図である。

【図12】図１２Ａ～図１２Ｃは、開始「１」状態からの半選択状態を示す回路電流構成図である。

【図13】図１３Ａ～図１３Ｃは、図２の例示的なメモリユニットセルにおいてすべてのセルを既知の有効な初期メモリ状態に初期化するための例示的な初期化手順を示す図である。

【図14】メモリアレイの例示的な読み出し経路の部分の回路図である。

【図15】例示的なエネルギー図である。

【図16】線形構成を有するメモリユニットセルの例示的な内部サブ回路の回路図である。

【図17】メモリユニットセルの別の例示的な内部サブ回路の回路図である。

【図18】線形構成を有するメモリユニットセルの別の例示的な内部サブ回路の回路図である。

【発明を実施するための形態】

【0009】

非破壊読み出し（ＮＤＲＯ）回路では、高速かつ高密度のレシプロカル量子論理（ＲＱＬ）メモリアレイを形成するために、ジョセフソン伝送ライン（ＪＴＬ）またはパッシブ伝送ライン（ＰＴＬ）に代えて準長接合（quasi-long-junction）相互接続部が使用され得る。このようなメモリアレイに関連するアドレスデコーダなどの論理回路は、メモリで使用されるものと同様な回路を含み得るとともにそれによって同じ原理で動作し得る。回路は、標準的なジョセフソン接合に加えて、有利にはπ接合を組み込み得る。高速、低電力、および低遅延のＲＱＬ論理は、同様に高速、低電力、および低遅延の相応なメモリ技術の恩恵を受ける。これは、特に低レベルキャッシュのメモリについて言える。したがって、本明細書に記載される回路は、ＲＱＬプロセッサとともに配置される低レベルキャッシュおよび他のメモリに適したＲＱＬ用の高速および高密度メモリ技術を提供し、これにより重大な技術ギャップを埋める。

【0010】

いくつかの例において、本明細書に記載される回路は、２０１８年７月３１日に出願された「超伝導非破壊読み出し回路」（Superconducting Non-Destructive Readout Circuits）を名称とする米国特許出願第１６／０５１，０５８号（参照により本明細書に組み込まれる）に記載されたタイプのものよりも効率的なＲＱＬ_ＮＤＲＯメモリアレイの実装を提供する。参照の便宜上、同米国特許出願に記載されたＮＤＲＯ回路トポロジーは、本明細書では「ボディ・テールＮＤＲＯ」（body-tails NDRO）と呼ぶ場合がある。本明細書に記載される回路を組み込んだ例示的なメモリセルは、ボディ・テールＮＤＲＯベースのメモリセルと同様な論理動作を有し、書き込みにはｘｙアドレス指定することを特徴とする一方、読み出しにはマルチプレクサ論理を備えている。ボディ・テールＮＤＲＯに基づくメモリセルと同様に、書き込み動作と読み出し動作の両方がアレイレベルでワード編成されている。しかしながら、ボディ・テールＮＤＲＯとは対照的に、ここで説明する回路は、有利には、高速かつ電力効率の良い準長接合相互接続部をアレイ内のセル間において使用する。また、本明細書では、物理的に小さく（すなわち、ジョセフソン接合とπ接合のフラストレートな配列を使用する）かつ対称状態（すなわち、多重縮退（multi-fold degeneracy））を有するユニットセルの実装について説明する。縮退により、アドレスラインのファンアウト要件が最小限とされる。本明細書はさらに、ＮＯＲゲートベースの読み出しのための準長接合相互接続部の使用について説明する。

【0011】

図１は、メモリアレイを形成するようにタイル配列され得るユニットセル１００の概略図を示す。アドレスラインＥ（書き込みイネーブル）とアドレスラインＲｍ（読み出しイネーブル）は、ラインＤ上でデータ入力を受け取りビットラインＢ上でデータを出力するサブ回路１０２に与えられている。これらのアドレスラインとデータラインは各々、小さな値の相互接続インダクタＬ、例えば、約１ピコヘンリーから約１０ピコヘンリーの間のインダクタンス値や、例えば、約１ピコヘンリーから約５ピコヘンリーの間のインダクタンス値を有する相互接続インダクタＬのみを用いて相互接続部を形成することにより、結果として得られるメモリアレイを小さくして高速で電力効率の良いものとする。サブ回路１０２への入力は、本明細書においてエスケープ接合とも呼ばれるフローティングジョセフソン接合１０６，１０８，１１０を介して供給される。アドレスラインとデータラインは、タイル配列されたメモリアレイ全体で見ると、長ジョセフソン接合（long Josephson junctions）に適用される同じ分析式によって分析される機能を必ずしも保持することなく、長ジョセフソン接合の信号伝搬特性を保持するという点で準長ジョセフソン接合（quasi-long Josephson junctions）であり、このため、サブ回路１０２内の破線で示されるように、フローティングジョセフソン接合１０６，１０８，１１０とそれらのそれぞれグランドへの接続との間には他の構成要素が存在する。

【0012】

以下の説明は、本明細書において使用される「準長ジョセフソン接合」（「準ＬＪＪ」）（quasi-LJJ）の意味を説明するものである。異なるＲＱＬゲート間、メモリセル間、または他の回路要素間において相互接続部として構成されるものなどの典型的なジョセフソン伝送ライン（ＪＴＬ）では、各々一端においてグランドに接続された並列ジョセフソン接合のラインが、他端で相互接続インダクタによって互いに連結されており、ＪＴＬにおける１つのジョセフソン接合が単一磁束量子（ＳＦＱ）パルスの入力によってトリガされると、そのＪＴＬにおける次のジョセフソン接合がトリガされ、同様にそのラインに沿って、各ジョセフソン接合が隣接ジョセフソン接合によって明確にトリガされる。

【0013】

集中定数素子（lumped-element）の長ジョセフソン接合（ＬＪＪ）はＪＴＬに似ているが、はるかに小さく形成された相互接続インダクタ、例えば、約１ピコヘンリーから約１０ピコヘンリーの間や、例えば、約１ピコヘンリーから約５ピコヘンリーの間、言い換えれば、典型的なＪＴＬの約１０分の１の相互接続インダクタを有している。このようなＬＪＪでは、ＪＴＬの機能的動作とは対照的に、ジョセフソン接合がトリガされる方法が通常のＪＴＬで観察される方法とは異なっており、信号伝搬は波状の挙動を示し、トリガは、それに隣接するジョセフソン接合をトリガすることと比べると、ＬＪＪのどの特定のジョセフソン接合にも局所化されない。したがって、伝送されたＳＦＱパルスは、集中定数素子ＬＪＪの非線形媒体を通過する孤立波（soliton）となる。この文脈での「集中定数素子」は、非常に小さな相互接続インダクタによって連結された一連の離散ジョセフソン接合ではなく、ＬＪＪ構造を真の連続ジョセフソン接合であるＬＪＪと区別するために、集中定数素子ＬＪＪのように使用されている。

【0014】

ゲート間接続に多く関連する比較的長いチップレイアウト距離にわたって信号を確実に伝送する能力が比較的低いために、集中定数素子ＬＪＪは典型的には論理相互接続部としては実用的ではない。しかしながら、ＬＪＪは、非常に高速にかつＪＴＬ相互接続部よりもはるかに少ないエネルギー使用量でパルスを通過させることができ、伝送距離が短い場合には、より少ない減衰および印加電力で済む。このため、ＬＪＪは、要素（すなわち、アレイの個々のメモリセル）が非常に密接した構造であり各要素間の距離が比較的小さい場合にメモリアレイの相互接続部としての使用に適している。このようなＬＪＪでは、パルスはパッシブ伝送ラインを伝送する場合のような光の速度では伝送されないが、ＬＪＪ相互接続部は関連する小さな伝送距離にわたってパルスの整合性を維持することができる。

【0015】

メモリセルに設けられる（図１に示されるような）ＬＪＪ相互接続部は、本明細書では「準長ジョセフソン接合」（「準ＬＪＪ」）と呼ばれる。分析式はジョセフソン接合と相互接続インダクタのみで構成されるＬＪＪの分析には使用することができるが、ジョセフソン接合の一部がメモリユニットセルによって間接的にのみグランドに接続されている場合のＬＪＪの分析にその同じ式は適用されず、真のＬＪＪダイナミクスは達成されない。このような場合、その挙動は、集中定数素子ＬＪＪのように、単純な式に分析的に分類できない。メモリアレイ全体で見た準ＬＪＪ相互接続部は分析的には真のＬＪＪとして挙動しないが、非常に高速な信号伝搬およびファンアウトがないという主要な機能は保持されている。したがって、本明細書で使用される「準長ジョセフソン接合」という用語は、小さな連結インダクタンス値（例えば、約１ピコヘンリーと約１０ピコヘンリーとの間や、例えば、約１ピコヘンリーと約５ピコヘンリーの間）を有するとともにＬＪＪの特性を有するＪＴＬ構造を意味し、ジョセフソン接合の少なくとも一部は、信号伝送経路の反対側で直接グランドに終端するのではなく、メモリユニットセルのサブ回路内で間接的にグランドに終端する。

【0016】

メモリユニットセル１００は、ボディ・テールＮＤＲＯメモリと同じ論理動作を有するが、より小さくかつより高速にすることができる相互接続部を使用する。ユニットセル１００は、ＪＴＬベースのスプリッタネットワークを使用して信号を分配する代わりに、ファンアウトせずに非常に小さなインダクタ値を有し得る単純なＪＴＬチェーンを使用する。インダクタ値が小さいため、準長接合ダイナミクスが可能となり、ＪＴＬベースのスプリッタネットワークによるものと比べて電力および減衰を低減することができる。相互接続部は物理的に小型であり高速である。ユニットセル１００の内部サブ回路１０２には、データ入力ラインＤ、書き込みイネーブルラインＥ、および読み出しイネーブルラインＲｍにそれぞれ対応する３つの入力（ｄ，ｅ，ｒ_ｍで示されている）と、メモリユニットセル１００から読み出されたデータが出力されるビットラインＢに対応する１つの出力ｂとが実質的に存在する。メモリセル１００の内部サブ回路１０２のボックス図内に破線で示されているように、ｄ，ｅ，ｒ_ｍの各入力は、いくつかの構成要素かまたは構成要素のセットを介してグランドに接続されている。

【0017】

読み出しイネーブルラインＲｍおよびサブ回路のノードｒ_ｍに割り当てられた名前における「ｍ」という指定（「ｍｉｒｒｏｒｅｄ」のｍ）は、対応するアサーション信号が、図示された他の信号（Ｅ，Ｄ，Ｂ）からミラーリングされていることを示している。例えば、ウェーブパイプライン型のＲＱＬで多くは論理アサーションを示すために使用される典型的な正と負のパルス対の符号化規則に従って、正のパルスとそれに続く負のパルスを使用して他の信号（Ｅ，Ｄ，Ｂ）がアサートされる場合、読み出しイネーブルラインＲｍに沿って伝搬される信号では、論理アサーションを示すために相互パルス対における正のパルスの前に負のパルスが伝送される。メモリアレイ内の各ユニットセル１００にインバータを設けることを必要とするのではなく、読み出しイネーブルラインに沿って極性反転信号Ｒｍが供給されることを達成するために、タイル配列されたメモリアレイの周辺にのみ適切な極性インバータ回路が設けられ得る。適切な極性インバータ回路の例は、「ジョセフソン極性および論理インバータゲート」（Josephson Polarity and Logical Inverter Gates）を名称とする米国特許第１０，０９０，８４１Ｂ１号のものを参照することができる。

【0018】

図２は、環状構成を有するメモリユニットセルの例示的な内部サブ回路２００を示す。サブ回路２００は、図１の内部サブ回路１０２に対応し得る。（別の例示的な内部サブ回路は、図１６に示されたものに関して説明される。）図示されたユニットセルの内部サブ回路２００は、ｄ，ｅ，ｒ_ｍの入力ノード間で環状構造を有している。位相シフタは、πジョセフソン接合２１２，２１４，２１６，２１８として実装されている。図示されているように、ｂ読み出しノードは、πジョセフソン接合２１８とインダクタＬ_{ｂｒ_ｍ}とを介してｒ_ｍ入力ノードに接続されている。相互インダクタンス結合２０２は、インダクタＬ_{ｄｒ_ｍ}とインダクタＬ_{ｂｒ_ｍ}との間で提供され得る。同様に、相互インダクタンス２０４は、インダクタＬ_{ｒ_ｍｅ}とインダクタＬ_{ｂｒ_ｍ}との間で提供され得る。これらの相互インダクタンスが提供されることにより、異なる状態の電位エネルギーレベルが等しくなるように調整され得る。

【0019】

図１の回路１００に示されている外部の準ＬＪＪと併せて図２の回路２００を考慮すると、各準ＬＪＪがグランドに接続される前に、直列に接続された２つのジョセフソン接合、すなわち、ジョセフソン接合対１０６，２０６、ジョセフソン接合対１０８，２０８、ジョセフソン接合対１１０，２１０がそれぞれ存在する。したがって、準ＬＪＪの１つに沿ってパルスが伝搬されるたびに、これら２つのジョセフソン接合のうちのいずれかがトリガされる。このように、各準ＬＪＪはパルスリピーターとして機能してパルスを伝送し続けるが、真のＬＪＪが有するような理想的な挙動を有さない。準ＬＪＪを使用することにより、パルスを高速に伝搬させることが可能となり、かつタイル配列されたメモリについて極めて小型の物理レイアウトが可能となる。さらに、全体の構成（例えば、回路１００，２００を併せて考慮した場合）では、準ＬＪＪの１つに沿って伝搬するパルスがサブ回路１０２を通過する時にサブ回路１０２に影響を与えるため、異なるメモリユニットセルに供給するために準ＬＪＪは異なるＪＴＬに分割する必要がなく、ファンアウトを必要としない。

【0020】

図３のタイミング図は、ＳＰＩＣＥの物理レベルシミュレーションにおける図１および図２のようなＮＤＲＯユニットセルの例示的な動作を示し、トレースは、単位をナノ秒とした経時的な位相を表している。クロックサイクル内の信号論理アサーションを示すトレース内の連続した正と負のステップまたは負と正のステップは、電圧パルス（例えば、ＳＦＱパルス）と区別するために、位相パルスと呼ばれ得る。トレース内に見られる各位相パルスは、回路を伝搬する電圧パルスの相互な対によって形成されている。

【0021】

データ書き込み動作中、ユニットセルの内部論理状態は、書き込みイネーブル（Ｅ）入力のアサーションに対応する位相パルスの立ち下がりエッジで、データ入力（Ｄ）の現在の論理状態に更新される。このタイミング図は、最初のナノ秒の点と２番目のナノ秒の点でそれぞれ立ち下がりエッジ３０２，３０４を有する書き込みイネーブル（Ｅ）入力の２つのアサーションを示している。書き込みイネーブル（Ｅ）の最初のアサーションの立ち下がりエッジ３０２の時点で、データ入力（Ｄ）信号の位相はハイ３０６であり、これにより、内部ノードｅにおけるハイ位相値３０８への上昇によって見られるように、内部状態は論理「０」から論理「１」に変化する。書き込みイネーブル（Ｅ）の２番目のアサーションの立ち下がりエッジ３０４の時点で、データ入力（Ｄ）信号の位相はロー３１０であり、したがって、内部ノードｅにおけるロー位相値３１２への復帰によって見られるように、内部状態は論理「１」から論理「０」に戻る。

【0022】

図示されるように、読み出しイネーブルの波形Ｒｍは、他の波形に対して極性が反転しており、すなわち、ローの位相信号の部分は論理アサートを示し、負の電圧パルス（例えば、ＳＦＱパルス）により信号位相がローとなり（Ｒｍをアサートする）、その後の正の電圧パルス（例えば、ＳＦＱパルス）により信号位相が再びハイとなる（Ｒｍをデアサートする）ことを意味する。データ読み出し動作中、タイル配列されたメモリユニットの構造をワード方向（すなわち、図１において水平方向）に伝搬する読み出しイネーブルの位相パルスに対応して読み出しイネーブル信号Ｒｍがアサートされることに加えて、「パイロット位相パルス」または「問い合わせ位相パルス」として知られるパルスがそのメモリ構造を介して直交方向（すなわち、図１において垂直方向）に伝搬し、読み出し対象のビットごとに１つのこのようなパイロット位相パルスが伝搬する。パイロット位相パルスは、構造内のすべてのユニットセルを伝搬し、メモリの下部周辺において現れる。ただし、読み出されるユニットセル（発行されたパイロット位相パルスと読み出しイネーブル位相パルスとの間の頂点で指定される）が論理「１」の状態の場合には、パイロット位相パルスは（ユニットセルの位置で）ブロックされて、メモリの下部周辺には現れない。したがって、メモリは反転読み出しに従って機能し、ビットライン（Ｂ）から現れた非アサート信号は論理「１」のメモリ状態が読み出されたことを示し、ビットライン（Ｂ）から現れた（パイロット位相パルスによって最初にアサートされた）アサート信号は論理「０」のメモリ状態が読み出されたことを示す。

【0023】

図示の例では、２つのパイロットパルスがナノ秒ごとに素早く連続してビットライン（Ｂ）上に発行されて、合計４つのパイロットパルス３１４，３１６，３１８，３２０が発行されている。これら複数のパイロットパルスのうち２つのパイロットパルス３１４，３１８のみが、観察されているユニットセルの読み出し動作に対応し、他の２つのパイロットパルス３１６，３１８は、おそらく同じ列内の他のユニットセルの読み出し動作に関するものであり得る。また、図示の例では、２つの読み出しイネーブルパルスがナノ秒ごとに素早く連続して読み出しイネーブルライン（Ｒｍ）上に発行されて、合計４つの読み出しイネーブルパルス３２２，３２４，３２６，３２８が発行されている。これら複数の読み出しイネーブルパルスのうち２つの読み出しイネーブルパルス３２４，３２８のみが、観察されているユニットセルの読み出し動作に対応し、他の２つの読み出しイネーブルパルス３２２，３２６は、おそらく同じ行内の他のユニットセルの読み出し動作に関するものであり得る。ビットラインに沿ったメモリ状態の作用は、タイミング図においてノードｂ（すなわち、図３の一番下のトレース）の位相によって示されており、このトレースはビットライン信号（Ｂ）に追従しているが、最初のパイロットパルス３１４に対応するパルスはノードｂの位相トレースから欠落している。これは、最初の読み出し動作において、パイロット位相パルス３１４と、読み出しイネーブル信号ライン（Ｒｍ）上で同時期に生じている位相パルス３２４との間の交点で、パイロット位相パルスがブロックされているためである。データ入力パルス３３０，３３２は半選択状態、すなわち、同時期に書き込みパルスが書き込みイネーブルライン（Ｅ）に発行されることなく位相パルスがデータ入力ライン（Ｄ）に発行されている場合に対応する。

【0024】

以下の真理値表は、入力ライン上におけるクロックサイクル内の位相パルスの作用とノードｂの位相とを関連付けたものである。各行の先頭における括弧内の数字は、表に示されている動作が図３のタイミング図において現れる相対順序を示している。

【0025】

【表1】

図４の電位エネルギープロット４０２（それ以外は図３のタイミング図を重複して示す）に見られるように、電位エネルギープロット４０２に短いスパイクとして現れる切り替え過渡期を除いて、異なる状態のユニットセルの全電位エネルギーが等しいことが示されており、アドレスライン（Ｄ，Ｅ，Ｒｍ，Ｂ）が電力ゲインまたはファンアウトを提供する必要がないという利点がもたらされている。これにより、明示的なファンアウトを有さない準長接合相互接続部を可能としている。単一のジョセフソン接合の電位エネルギー差は、電位エネルギーバー４０４によって示されている。

【0026】

図５Ａ～図１２Ｃは、詳細な書き込み動作を示しており、異なる入力選択および半選択状態下での回路アレイの状態が示されている。２つの初期状態から始まるすべての考えられる信号の組み合わせが示されている。各状態は、ユニットセル内部２００の三角形構造の３つの電流ループを介して示された方向に流れる持続電流の組み合わせであり、図２に示されているのと同じノードに対応してｄ，ｅ，ｒ_ｍノードが示されている。時計回りの電流は略語「ＣＷ」で示され、反時計回りの電流は略語「ＣＣＷ」で示されている。ジョセフソン接合の横にあるドットは慣例により接合相転移を示しており、ドットの方向において正である。πジョセフソン接合移相シフタにより、各持続電流は±１／２Φ_０である。「変化なし」は、回路ノードをアドレスラインに接続する各エスケープ接合によって信号が吸収されることを意味する。説明を簡単にするために、これらのエスケープ接合は図５Ａ～図１２Ｃには示されていないが、図１のジョセフソン接合１０６，１０８，１１０を参照されたい。

【0027】

図５Ａ～図５Ｃは、回路の「０」メモリ状態（すなわち、図示されたユニットセルが論理「０」を記憶している状態）から始まる読み出しイネーブル位相パルス遷移（同じクロックサイクルで同時にデータ入力パルスがない）により回路に生じる作用を示している。図５Ａの「０」状態に続き、読み出しイネーブル位相パルスの最初の立ち下がりエッジに対応する電圧パルス（例えば、ＳＦＱパルス）により、図５Ｂにおいて電流５０２，５０４の方向が反転する。次いで、読み出しイネーブル位相パルスの立ち上がりエッジに対応する逆の極性の後続電圧パルス（例えば、ＳＦＱパルス）によって再度同じ電流の方向に反転されることで、図５Ｃにおいて回路が図５Ａの元の状態に戻る。

【0028】

図６Ａ～図６Ｃは、回路の「１」メモリ状態（すなわち、図示されたユニットセルが論理「１」を記憶している状態）から始まる読み出しイネーブル位相パルス遷移（同じクロックサイクルで同時にデータ入力パルスがない）により回路に生じる作用を示している。このメモリ状態は、図６Ａの電流方向６０２，６０４が図５Ａの対応する電流方向とは異なることから分かる。図６Ａの「１」状態に続く読み出しイネーブル位相パルスの最初の立ち下がりエッジに対応する電圧パルス（例えば、ＳＦＱパルス）は、図６Ｂにおいて電流の方向に影響を与えない。これは、対応するエスケープ接合（例えば、図１の１０６）によってパルスが吸収されるためである。次いで、読み出しイネーブル位相パルスの立ち上がりエッジに対応する逆の極性の後続電圧パルス（例えば、ＳＦＱパルス）も同様に電流の方向に影響を与えず、したがって回路は図６Ｂおよび図６Ｃの両方で図６Ａの元の状態のままである。

【0029】

図７Ａ～図７Ｃは、回路の「０」メモリ状態から始まる書き込みイネーブル位相パルスによって回路に生じる作用を示しており、データ入力ラインに伝送される同時期の位相パルスはなく、すでに状態「０」であるメモリユニットセルに効果的に「０」を書き込むことを示している。図７Ａの「０」状態に続き、書き込みイネーブル位相パルスの最初の立ち上がりエッジに対応する電圧パルス（例えば、ＳＦＱパルス）により、図７Ｂにおいて電流７０２，７０４の方向が反転する。次いで、書き込みイネーブル位相パルスの立ち下がりエッジに対応する逆の極性の後続電圧パルス（例えば、ＳＦＱパルス）によって再度同じ電流の方向に反転されることで、図７Ｃにおいて回路が図７Ａの元の状態に戻る。したがって、このシーケンスは、「０」メモリ状態を示す電流の方向が同じ構成で開始および終了するという点で図５Ａ～図５Ｃのシーケンスに似ているが、シーケンス中に電流が反転して変化する方向についてシーケンスが異なる。

【0030】

図８Ａ～図８Ｃは、回路の「１」メモリ状態から始まる書き込みイネーブル位相パルスによって回路に生じる作用を示しており、データ入力ラインに伝送される同時期の位相パルスはなく、メモリユニットセルに効果的に「０」を書き込むことを示している。図８Ａの「１」状態に続く書き込みイネーブル位相パルスの最初の立ち上がりエッジに対応する電圧パルス（例えば、ＳＦＱパルス）は、図８Ｂにおいて電流の方向に影響を与えない。これは、対応するエスケープ接合（例えば、図１の１０８）によってパルスが吸収されるためである。ジョセフソン接合８０２は、実質的に逆にトリガされるものとなるため、この立ち上がりエッジによってはトリガされ得ない。次いで、書き込みイネーブル位相パルスの立ち下がりエッジに対応する逆の極性の後続電圧パルス（例えば、ＳＦＱパルス）によりジョセフソン接合８０２がトリガされて電流８０４，８０６の方向が反転することで、回路が図５Ａおよび図７Ａに示す「０」メモリ状態に戻る。

【0031】

図９Ａ～図９Ｅは、回路の「０」メモリ状態から始まる書き込みイネーブル位相パルスによって回路に生じる作用を示しており、同時にアサートされる位相パルスがデータ入力ラインに伝送されることで、メモリユニットセルに「１」を効果的に書き込むことを示している。図９Ａの「０」状態に続き、書き込みイネーブル位相パルスの最初の立ち上がりエッジに対応する電圧パルス（例えば、ＳＦＱパルス）によってジョセフソン接合９０２がトリガされることで、図９Ｂに示されるように電流が反転する。次いで、図９Ｃにおいて、データ入力位相パルスの最初の立ち上がりエッジに対応する電圧パルス（例えば、ＳＦＱパルス）によってジョセフソン接合９０４がトリガされることで、図９Ｃの構造が図９Ｂの構造および図９Ａの構造のいずれとも異なるように電流が反転する。この時点で、図９Ｄに示されるように、書き込みイネーブル位相パルスの立ち下がりエッジに対応する電圧パルスは、ジョセフソン接合９０２をトリガ解除することはできない。ここで、ジョセフソン接合９０２を流れる２つの電流の方向は逆であることが観察され得る。このため、ジョセフソン接合９０２をトリガ解除するには不十分となる。仮にトリガ解除された場合には、３つの電流すべてが反時計回りに流れることとなり、許容されない回路状態となる。代わりに、書き込みイネーブル位相パルスの立ち下がりエッジに対応する電圧パルスにより、対応するエスケープ接合（例えば、図１の１０８）が図９Ｄにおいてトリガされる。次いで、データ入力位相パルスの立ち下がりエッジに対応する電圧パルスにより、ジョセフソン接合９０４が図９Ｅにおいてトリガ解除される。図６Ａおよび図８Ａの「１」状態が図９Ｅで達成されることは電流方向の設定によって理解することができる。

【0032】

図１０Ａ～図１０Ｅは、回路の「１」メモリ状態から始まる書き込みイネーブル位相パルスによって回路に生じる作用を示しており、同時にアサートされる位相パルスがデータ入力ラインに伝送されることで、すでに状態「１」であるメモリユニットセルに「１」を効果的に書き込むことを示している。図１０Ａの「１」状態に続く書き込みイネーブル位相パルスの最初の立ち上がりエッジに対応する電圧パルス（例えば、ＳＦＱパルス）はジョセフソン接合１００２をトリガすることはできず、対応するエスケープ接合（例えば、図１の１０８）をトリガする。このため、図１０Ｂでは電流が反転しない。次いで、図１０Ｃにおいて、データ入力位相パルスの最初の立ち上がりエッジに対応する電圧パルス（例えば、ＳＦＱパルス）によってジョセフソン接合１００４がトリガされることで、２つの電流が反転して電流構成が一時的に変更される。この時点で、図１０Ｄに示されるように、書き込みイネーブル位相パルスの立ち下がりエッジに対応する電圧パルスは、図９Ｄに関して上記で説明した理由により、同様にジョセフソン接合１００２をトリガすることはできない。代わりに、書き込みイネーブル位相パルスの立ち下がりエッジに対応する電圧パルスによって、対応するエスケープ接合（例えば、図１の１０８）が図１０Ｄにおいてトリガ解除される。次いで、データ入力位相パルスの立ち下がりエッジに対応する電圧パルスによってジョセフソン接合１００４が図１０Ｅにおいてトリガ解除されることで、データ入力位相パルスの立ち上がりエッジ前と同じ電流構成が効果的に配置される。したがって、「１」状態はシーケンスの最後で維持される。

【0033】

図１１Ａ～図１１Ｃは、「０」状態の半選択状態、すなわち、書き込みイネーブルラインに伝送される同時期の位相パルスがない状態でデータ入力位相パルスによって回路に生じる作用を示しており、ここでは、回路は「０」状態から始まる場合を示している。メモリ設計では、メモリユニットセルは、それらのメモリユニットセルをバイパスしてメモリ構造内の他のユニットセルをｘｙアドレス指定する途中にある（例えば、データ入力ライン上の）信号を、アドレス指定されていないメモリユニットセルに影響を与えることなく、許容し得ることが重要である。図１１Ａの「０」状態に続くデータ入力位相パルスの最初の立ち上がりエッジに対応する電圧パルス（例えば、ＳＦＱパルス）は、図１１Ｂにおいて電流の方向に影響を与えない。これは、対応するエスケープ接合（例えば、図１の１１０）によってパルスが吸収されるためである。ジョセフソン接合１１０２は、実質的に逆にトリガされるものとなるため、この立ち上がりエッジによってはトリガされ得ない。次いで、データ入力位相パルスの立ち下がりエッジに対応する逆の極性の後続電圧パルス（例えば、ＳＦＱパルス）によって同じエスケープ接合がトリガ解除される。したがって、メモリユニットセル回路において、電流方向の構成に変化は生じないためメモリ状態に変化は生じず、したがって、半選択状態の望ましい挙動となる。回路は「０」メモリ状態のままである。

【0034】

図１２Ａ～図１２Ｃは、「１」状態の半選択状態、すなわち、書き込みイネーブルラインに伝送される同時期の位相パルスがない状態でデータ入力位相パルスによって回路に生じる作用を示しており、ここでは、回路は「１」状態（図１２Ａ）から始まる場合を示している。「０」状態の半選択状態とは対照的に、「１」状態の半選択状態では、データ入力位相パルスの立ち上がりエッジによってジョセフソン接合１２０２がトリガ（図１２Ｂ）されることにより、電流１２０４，１２０６の方向が変化して電流方向の構成が変更されるが、データ入力位相パルスの立ち下がりエッジによってジョセフソン接合１２０２がその後にトリガ解除されることで回路が元の状態に戻る（図１２Ｃ）。したがって、「１」状態の半選択状態は、回路状態への一時的な変更にすぎず、データ入力位相パルスの持続時間にわたって続く。

【0035】

図１３Ａ～図１３Ｃの初期化手順は、各πジョセフソン接合の未知の位相初期化（±π）から開始される、すべてのセルを既知の有効な状態に初期化する方法を示している。図５Ａ～図１２Ｃに示されたすべての状態は、１つの反時計回りのループ電流と、２つの時計回りのループ電流とを含んでいる。別のキラリティー（chirality）では、個々の回路状態は、２つの反時計回りのループ電流と、１つの時計回りのループ電流とを含み得る。図示された回路におけるジョセフソン接合のトリガによって、初期状態のキラリティーを変更することはできない。これは、このような各トリガが、１つの電流方向だけでなく２つの電流方向を変更するためである。πジョセフソン接合を３つの時計回りの状態または３つの反時計回りの状態に初期化するとセルが機能しなくなるが、これらは低エネルギー状態に含まれないため初期化中には発生しないと予想される。しかしながら、回路が１つの時計回りのループ電流と２つの反時計回りのループ電流とで初期化されると、回路は適切に動作しなくなる。各セルは、書き込み「１」動作後、図１３Ａに示されるループ電流を有する。言い換えれば、２つの考えられる初期状態のキラリティーのうちの１つだけが機能する。したがって、ユニットセルのサブ回路に回路構成要素を提供することで、動作可能なキラリティーの初期化を行うことができる。例えば、図１３Ｂに示されるように、初期化ジョセフソン接合Ｊ_ＩＮＩＴと、初期化ジョセフソン接合と同じサブ回路のアーム内にインダクタを介してそのサブ回路に誘導結合された制御ライン１３０２とを設けることで、制御ライン１３０２を介して供給される制御電流を所定の値まで上昇させた後にゼロに戻す初期化手順において、反時計回りの電流１３０４を時計回りの電流１３０６（図１３Ｃ）に反転させることができる。その結果、動作可能なキラリティーの既知の状態に各メモリユニットセルを初期化することができる。例えば、メモリアレイを、そのアレイ内のすべてのユニットセルについて「１」状態に初期化した後、すべてのユニットセルに対して制御ライン１３０２を活性化することによって、アレイ内のすべてのユニットセルを有効なキラリティーの「０」状態にすることができる（図１３Ｃと図５Ａを比較すると、いずれも「０」状態を示している）。

【0036】

図１４は、一例として示す６つのユニットセルの段階１４０４，１４０６，１４０８，１４１０，１４１２，１４１４とともに読み出し経路１４００の詳細を示している。読み出し動作に関連する各ユニットセルの一部のみが示されており、分かり易さのために、ユニットセルの残りの部分は省略されている。図示されているように、ビットライン１４０２は、実質的に、図示されている各ユニットセルのＲｍ接合部にのみ結合されている。段階１４０４，１４０８，１４１０，１４１２，１４１４はすべて、対応するユニットセルの図示されたアームを流れる時計回りの電流を有し、段階１４０６のみがそのアームを流れる反時計回りの電流を流する。図示の例では、段階１４０６（「ＲＯＷ１」）が現在読み出し中にある段階である。読み出し中にないセルは、それらの内部状態に関係なく、時計回りの電流が（図示されるように）流れることが保証され、ビットライン１４０２を伝搬するパイロット位相パルスはそれらをそれぞれ通過できるが、読み出し中のセルは、「１」状態にある場合には反時計回りの電流が（段階１４０６に示されているように）流れ、「０」状態にある場合には時計回りの電流が流れる。その結果、パイロット位相パルスは、図示されるように「１」状態にある段階１４０６でブロックされる。

【0037】

したがって、ＮＯＲ論理が使用されて、パイロット位相パルスはセルの状態に応じて読み出し中のセルにおいて条件付きでブロックされる。書き込みラインと同様に、ビットライン１４０２（すなわち、読み出しライン）は、小さな値のインダクタＬを使用することで、高密度および高速にすることができる。アレイの読み出し回路は、ワイド入力ＮＯＲゲートとすることができる。図１５の電位図（１つの段階、例えば段階１４０６の「ＲＯＷ１」の電位のみを示す）によって示されるように、Ｂにおけるパイロット位相パルス入力の最初の電圧パルスは、各入力において条件付きでブロックされる。図１４における一つの段階の電流の方向が時計回りの場合、通常の伝送ラインのダイナミクスにより、この電圧パルスが電位エネルギー隆起１５０２を乗り越えて、エネルギー的に言えば、電圧パルスが伝送ライン１４０２を通過すると、開始場所に戻る。一方、図１４における一つの段階の電流の方向が反時計回りの場合、プロット１５０４は、ビットライン１４０２で電圧パルスをさらに伝搬するのに必要となる方向にジョセフソン接合をトリガすることがエネルギー的に極めて不利または不可能であることを示している。これにより、電圧パルスは、ＲＱＬデータ符号化が使用される場合、半クロックサイクル後に、対応する逆極性の電圧パルスによって反射されるかまたは保存されて無効にされる。

【0038】

図１６は、図２に示されるサブ回路１０２の環状実装２００と比較して、異なる状態の不均一な電位エネルギーレベル（後述するようなインダクタ内に相互インダクタンス構成がない）を犠牲にして、より良い初期化特性を有するユニットセルサブ回路１０２の例示的な線形実装１６００を示す。線形サブ回路実装１６００において、線形配列は、πジョセフソン接合の初期状態に関係なく、書き込みおよび読み出し機能を単に実行するだけで常に正しい状態に初期化する（図１３Ａに関して説明したように、誤ったキラリティー状態に回路を初期化するという問題がない）。しかしながら、線形実装１６００では、隣接する一対のインダクタンス間に相互インダクタンス（例えば、相互インダクタンス１６０４）が導入されない限り、異なる状態の電位エネルギーレベルは等しくない（図４参照）。各一対のインダクタ間に相互インダクタンスを設けることで、完全な縮退を実現することができる。達成すべき最も重要な縮退であるビットラインパルスに関する縮退を達成するために、図示されるように、一対のインダクタ間に相互インダクタンス１６０４のみが設けられ得る。また、環状実装２００と比べて線形実装１６００では、読み出しイネーブル信号（ここではｒで示される）ではなくデータ出力信号（ここではｂ_ｍで示される）がミラーリング信号であり、これは、読み出しイネーブルラインの端ではなく、線形実装１６００として実装されたユニットセルからなるメモリアレイの周辺のビットラインの端において適切な極性反転がもらされることを意味する。

【0039】

図１６の実装１６００では、すべてのπジョセフソン接合が、それと直列に接続されたジョセフソン接合を有している。図１６では、これらのジョセフソン接合のうちの２つが示されており（ジョセフソン接合１６０６はπジョセフソン接合１６２２と直列に接続されており、ジョセフソン接合１６１０はπジョセフソン接合１６３２と直列に接続されている）、他の２つ（πジョセフソン接合１６２０，１６３０とペアとされるもの）は示されていないが、それらはエスケープ接合である（例えば、図１の１０６，１１０）。πジョセフソン接合と直列に接続されるジョセフソン接合の直列順序は、回路の動作に大きな変更を加えることなく逆にすることができる。πジョセフソン接合と直列に接続されるジョセフソン接合は、単一のデバイスとして製造することができる。初期電流方向（ＣＷまたはＣＣＷ）は図示されているとおりである。

【0040】

図１７は、実装２００，１６００と比べて、４つではなく３つのπジョセフソン接合１７１２，１７２０，１７２２のみを使用するユニットセルサブ回路１０２の別の例示的な実装１７００を示している。実装２００と同様に、相互インダクタンス１７０２，１７０４を設けることで、等しい電位エネルギーレベルを得ることができる。初期化電流は、最初にメモリユニットセルに「１」を書き込むことも含む初期化手順の一部として、インダクタＬ_ｅｄに結合するトランスに供給され得る。実装２００と同様に、読み出しイネーブル信号がミラーリング信号である。図示されているように、ジョセフソン接合１７０６は、πジョセフソン接合１７２２と直列に接続されており、πジョセフソン接合１７２２と同じデバイスとして製造され得る。同様に、ジョセフソン接合１７２６は、πジョセフソン接合１７１２と直列に接続されており、πジョセフソン接合１７１２と同じデバイスとして製造され得る。ジョセフソン接合１７０８は、書き込みイネーブルノードｅとグランドとの間に結合され得る。ジョセフソン接合１７１０は、データ入力ノードｄとグランドとの間に結合され得る。初期化後の電流の方向（ＣＷまたはＣＣＷ）は図示されているとおりである。

【0041】

図１８は、πジョセフソン接合１８２８，１８１２，１８１６，１８２０およびジョセフソン接合１８２８，１８１０，１８０８，１８０６を含むユニットセルサブ回路１０２の別の例示的な線形実装１８００を示している。相互インダクタンス１８０４を設けることで、等しい電位エネルギーレベルを得ることができる。初期化電流は、初期化手順の一部として、インダクタＬ_ｇｄに結合するトランスに供給され得る（ユニットセルに「１」を最初に書き込む必要はない）。実装２００と同様に、読み出しイネーブル信号がミラーリング信号である。初期化後の電流の方向（ＣＷまたはＣＣＷ）は図示されているとおりである。

【0042】

本明細書で説明する回路は、優れたパラメトリック動作マージンと少ない構成要素の数を実現し、他の実装と比較して効率かつコストの利点をもたらす。説明を目的として、πジョセフソン接合とジョセフソン接合は別個の回路構成要素としており、一方を他方として解釈することはできないが、上記したように２つを１つの物理デバイスとして製造することが可能である。

【0043】

以上の説明は本発明の例示である。本開示を説明する目的のために構成要素または方法のあらゆる考えられる組み合わせを記載することは勿論不可能であり、当業者は本開示のさらなる多くの組み合わせおよび置換が可能であることを認識し得る。したがって、本開示は、添付の特許請求の範囲を含む本出願の範囲内に含まれるすべてのそのような代替、変形、および変更を包含することが意図される。また、本開示または請求項が「１つの～」、「第１の～」、または「別の～」という要素を列挙するかまたはそれらの同等物を列挙する場合には、１つまたは２つ以上のそのような要素を含むと解釈されるべきであり、２つ以上のそのような要素を必須とするものでも、２つ以上のそのような要素を除外するものでもない。本明細書において使用される「含む」という用語は、含むがそれに限定されないことを意味する。「～に基づく」という用語は、少なくとも部分的に基づくことを意味する。
本開示に含まれる技術的思想を以下に記載する。
（付記１）
複数のユニットセルを備えるジョセフソンメモリアレイであって、前記複数のユニットセルの各々は、
複数のπジョセフソン接合を含む内部サブ回路と
各々前記内部サブ回路の異なる電気ノードにおいて前記内部サブ回路に結合された第１、第２、第３、および第４の準長ジョセフソン接合相互接続部であって、当該相互接続部は、
前記ユニットセルへのバイナリメモリ状態の書き込みを可能とするように構成された書き込みイネーブルラインと、
前記ユニットセルからの前記バイナリメモリ状態の読み出しを可能とするように構成された読み出しイネーブルラインと、
前記ユニットセルに前記バイナリメモリ状態を提供するように構成されたデータ入力ラインと、
前記ユニットセルから前記バイナリメモリ状態を読み出すように構成されたビットラインと、を含み、
前記第１、第２、第３、および第４の準長ジョセフソン接合相互接続部の各々は、当該ジョセフソンメモリアレイの前記複数のユニットセルのうち複数のものを互いに接続するように構成されている、ジョセフソンメモリアレイ。
（付記２）
前記第１、第２、第３、および第４の準長ジョセフソン接合相互接続部はファンアウトしない、付記１に記載のジョセフソンメモリアレイ。
（付記３）
前記複数のユニットセルの各々において、前記データ入力ライン、前記書き込みイネーブルライン、および前記読み出しイネーブルラインは各々、対応するエスケープジョセフソン接合を介して前記内部サブ回路の対応する前記異なる電気ノードに結合されている、付記１に記載のジョセフソンメモリアレイ。
（付記４）
前記複数のユニットセルの各々において、前記書き込みイネーブルラインが接続された前記内部サブ回路の前記電気ノード、前記データ入力ラインが接続された前記内部サブ回路の前記電気ノード、前記読み出しイネーブルラインが接続された前記内部サブ回路の前記電気ノードは各々、前記内部サブ回路の対応するジョセフソン接合を介してグランドに結合されている、付記１に記載のジョセフソンメモリアレイ。
（付記５）
各前記準長ジョセフソン接合相互接続部は、約１ピコヘンリーから約１０ピコヘンリーの間の接続インダクタを有するジョセフソン伝送ラインである、付記１に記載のジョセフソンメモリアレイ。
（付記６）
前記複数のユニットセルのうちの少なくとも１つにおいて、前記内部サブ回路は、
前記書き込みイネーブルラインに結合された書き込みイネーブルノードと、
前記読み出しイネーブルラインに結合された読み出しイネーブルノードと、
前記データ入力ラインに結合されたデータ入力ノードと、
前記ビットラインに結合されたデータ出力ノードと、
前記書き込みイネーブルノードと前記データ入力ノードとの間に結合された、前記複数のπジョセフソン接合のうちの第１のπジョセフソン接合と、
前記データ入力ノードと前記読み出しイネーブルノードとの間に結合された、前記複数のπジョセフソン接合のうちの第２のπジョセフソン接合と、
前記読み出しイネーブルノードと前記書き込みイネーブルノードとの間に結合された、前記複数のπジョセフソン接合のうちの第３のπジョセフソン接合と、
前記読み出しイネーブルノードと前記データ出力ノードとの間に結合された、前記複数のπジョセフソン接合のうちの第４のπジョセフソン接合と、を含み、
前記読み出しイネーブルノード、前記書き込みイネーブルノード、および前記データ入力ノードを含むようにループ電流経路が形成されている、付記１に記載のジョセフソンメモリアレイ。
（付記７）
前記複数のユニットセルのうちの少なくとも１つにおいて、前記内部サブ回路はさらに、
前記書き込みイネーブルノードと前記データ入力ノードとの間に結合された第１のインダクタと、
前記データ入力ノードと前記読み出しイネーブルノードとの間に結合された第２のインダクタと、
前記読み出しイネーブルノードと前記書き込みイネーブルノードとの間に結合された第３のインダクタと、
前記読み出しイネーブルノードと前記データ出力ノードとの間に結合された第４のインダクタと、を含む、付記６に記載のジョセフソンメモリアレイ。
（付記８）
前記複数のユニットセルのうちの少なくとも１つにおいて、前記第２のインダクタは前記第４のインダクタに誘導結合されており、前記第３のインダクタは前記第４のインダクタに誘導結合されている、付記７に記載のジョセフソンメモリアレイ。
（付記９）
前記複数のユニットセルのうちの少なくとも１つは、前記書き込みイネーブルノードと前記データ入力ノードとの間に結合された初期化ジョセフソン接合と、前記第１のインダクタに誘導結合された制御ラインとをさらに含み、前記制御ラインは、前記内部サブ回路を既知のメモリ状態および動作可能電流方向キラリティーに初期化するための制御電流を供給するように構成されている、付記７に記載のジョセフソンメモリアレイ。
（付記１０）
前記複数のユニットセルのうちの少なくとも１つは、複数の異なるメモリ状態を有するとともに、前記複数の異なるメモリ状態の各々で前記少なくとも１つのユニットセルの全電位エネルギーがメモリ状態間において生じる切り替え過渡期を除いて等しくなるように構成されている、付記６に記載のジョセフソンメモリアレイ。
（付記１１）
前記複数のユニットセルのうちの少なくとも１つにおいて、前記内部サブ回路は、
第１および第２の電気ノードと、
前記書き込みイネーブルラインに結合された書き込みイネーブルノードと、
前記読み出しイネーブルラインに結合された読み出しイネーブルノードと、
前記データ入力ラインに結合されたデータ入力ノードと、
前記ビットラインに結合されたデータ出力ノードと、
前記第１の電気ノードとグランドとの間に結合された、前記複数のπジョセフソン接合のうちの第１のπジョセフソン接合と、
前記第１の電気ノードと前記データ入力ノードとの間に結合された、前記複数のπジョセフソン接合のうちの第２のπジョセフソン接合と、
前記読み出しイネーブルノードと前記第２の電気ノードとの間に結合された、前記複数のπジョセフソン接合のうちの第３のπジョセフソン接合と、
前記第２の電気ノードとグランドとの間に結合された、前記複数のπジョセフソン接合のうちの第４のπジョセフソン接合と、
前記第１のπジョセフソン接合と直列であるかまたは同じデバイス内にある第１のジョセフソン接合と、
前記第４のπジョセフソン接合と直列であるかまたは同じデバイス内にある第２のジョセフソン接合と、
前記書き込みイネーブルノードとグランドとの間に結合された第３のジョセフソン接合と、を含み、
前記書き込みイネーブルノードが前記第１の電気ノードと前記第２の電気ノードとの間に存在する、付記１に記載のジョセフソンメモリアレイ。
（付記１２）
前記複数のユニットセルのうちの少なくとも１つにおいて、前記内部サブ回路はさらに、
前記第１の電気ノードとグランドとの間に結合された第１のインダクタと、
前記第１の電気ノードと前記書き込みイネーブルノードとの間に結合された第２のインダクタと、
前記第２の電気ノードと前記書き込みイネーブルノードとの間に結合された第３のインダクタと、
前記第２の電気ノードと前記データ出力ノードとの間に結合された第４のインダクタと、を含む、付記１１に記載のジョセフソンメモリアレイ。
（付記１３）
前記第１のインダクタが前記第２のインダクタに相互に結合されており、前記第２のインダクタが前記第３のインダクタに相互に結合されており、前記第３のインダクタが前記第４のインダクタに相互に結合されており、異なるメモリ状態の各々で前記ユニットセルの全電位エネルギーがメモリ状態間において生じる切り替え過渡期を除いて等しい、付記１２に記載のジョセフソンメモリアレイ。
（付記１４）
前記複数のユニットセルのうちの少なくとも１つにおいて、前記内部サブ回路は、
第１の電気ノードと、
前記書き込みイネーブルラインに結合された書き込みイネーブルノードと、
前記読み出しイネーブルラインに結合された読み出しイネーブルノードと、
前記データ入力ラインに結合されたデータ入力ノードと、
前記ビットラインに結合されたデータ出力ノードと、
前記第１の電気ノードとグランドとの間に結合された、前記複数のπジョセフソン接合のうちの第１のπジョセフソン接合と、
前記読み出しイネーブルノードと前記第１の電気ノードとの間に結合された、前記複数のπジョセフソン接合のうちの第２のπジョセフソン接合と、
前記書き込みイネーブルノードと前記データ入力ノードとの間に結合された、前記複数のπジョセフソン接合のうちの第３のπジョセフソン接合と、
前記第１のπジョセフソン接合と直列であるかまたは同じデバイス内にある第１のジョセフソン接合と、
前記第３のπジョセフソン接合と直列であるかまたは同じデバイス内にある第２のジョセフソン接合と、
前記書き込みイネーブルノードとグランドとの間に結合された第３のジョセフソン接合と、
前記データ入力ノードとグランドとの間に結合された第４のジョセフソン接合と、を含み、
前記第１の電気ノード、前記書き込みイネーブルノード、および前記データ入力ノードを含むようにループ電流経路が形成されている、付記１に記載のジョセフソンメモリアレイ。
（付記１５）
前記複数のユニットセルのうちの少なくとも１つにおいて、前記内部サブ回路は、
第１の電気ノードと、
前記書き込みイネーブルラインに結合された書き込みイネーブルノードと、
前記読み出しイネーブルラインに結合された読み出しイネーブルノードと、
前記データ入力ラインに結合されたデータ入力ノードと、
前記ビットラインに結合されたデータ出力ノードと、
前記第１の電気ノードと前記データ入力ノードとの間に結合された、前記複数のπジョセフソン接合のうちの第１のπジョセフソン接合と、
前記データ入力ノードと前記書き込みイネーブルノードとの間に結合された、前記複数のπジョセフソン接合のうちの第２のπジョセフソン接合と、
前記書き込みイネーブルノードと前記読み出しイネーブルノードとの間に結合された、前記複数のπジョセフソン接合のうちの第３のπジョセフソン接合と、
前記読み出しイネーブルノードと前記データ出力ノードとの間に結合された、前記複数のπジョセフソン接合のうちの第４のπジョセフソン接合と、
前記第１のπジョセフソン接合と直列であるかまたは同じデバイス内にある第１のジョセフソン接合と、
前記データ入力ノードとグランドとの間に結合された第２のジョセフソン接合と、
前記書き込みイネーブルノードとグランドとの間に結合された第３のジョセフソン接合と、
前記読み出しイネーブルノードとグランドとの間に結合された第４のジョセフソン接合と、を含み、
前記書き込みイネーブルノードが前記データ入力ノードと前記読み出しイネーブルノードとの間に存在する、付記１に記載のジョセフソンメモリアレイ。
（付記１６）
非破壊超伝導メモリアレイにおけるメモリアクセスの方法であって、
前記超伝導メモリアレイの複数のメモリユニットセルにそれぞれのデータ出力ノードで接合されて前記超伝導メモリアレイの前記複数のメモリユニットセルからのデータ出力を供給するように構成されたビットラインであって当該メモリアレイの周辺に終端を有する前記ビットラインとして配置されている準長ジョセフソン接合相互接続部の少なくとも一部にパイロット電圧パルスを伝搬すること、
各前記データ出力ノードにおいて、前記データ出力ノードに結合された前記複数のメモリユニットセルの１つの対応するアームを循環する超伝導電流の方向に基づいて、前記パイロット電圧パルスを前記ビットラインに伝搬し続けるかまたは吸収すること、
前記パイロット電圧パルスが前記ビットラインの終端に伝搬するかどうかに基づいて、前記複数のメモリユニットセルのうちのアドレス指定されたメモリユニットセルのバイナリメモリ状態を決定すること、
を備える方法。
（付記１７）
前記パイロット電圧パルスが前記ビットラインの終端に伝搬しないことに基づいて、前記アドレス指定されたメモリユニットセルのメモリ状態が論理「１」であると決定することをさらに備える付記１６に記載の方法。
（付記１８）
前記超伝導メモリアレイの複数のメモリユニットセルにそれぞれの読み出しイネーブルノードで結合された読み出しイネーブルラインであって前記超伝導メモリアレイの前記ビットラインに対して直交する前記読み出しイネーブルラインとして配置されている第２の準長ジョセフソン接合相互接続部に、前記パイロット電圧パルスを伝搬するのとほぼ同じクロックサイクルで読み出しイネーブル電圧パルスを伝搬することにより、前記アドレス指定されたメモリユニットセルをアドレス指定することをさらに備える付記１６に記載の方法。
（付記１９）
超伝導メモリアレイにおけるメモリ書き込みの方法であって、
前記超伝導メモリアレイの複数のメモリユニットセルにそれぞれのデータ入力ノードで結合されて前記超伝導メモリアレイの前記複数のメモリユニットセルにデータ入力を供給するように構成されたデータ入力ラインとして配置されている準長ジョセフソン接合相互接続部にデータ電圧パルスを伝搬すること、
前記データ電圧パルスの伝搬に基づいて、前記複数のメモリユニットセルのうちのアドレス指定されたメモリユニットセルの異なる電流経路を循環する超伝導電流の方向を逆にすること、
を備え、
前記アドレス指定されたメモリユニットセルの書き込みバイナリメモリ状態が前記超伝導電流の方向に基づく、方法。
（付記２０）
前記超伝導電流のうちの２つが前記アドレス指定されたメモリユニットセルを時計回りに循環し、前記超伝導電流の３つ目が前記アドレス指定されたメモリユニットセルを反時計回りに循環する、付記１９に記載の方法。
（付記２１）
前記超伝導メモリアレイの複数のメモリユニットセルにそれぞれの書き込みイネーブルノードで結合された書き込みイネーブルラインであって前記超伝導メモリアレイの前記データ入力ラインに対して直交する前記書き込みイネーブルラインとして配置されている第２の準長ジョセフソン接合相互接続部に、前記データ電圧パルスを伝搬するのとほぼ同じクロックサイクルで書き込みイネーブル電圧パルスを伝搬することにより、前記アドレス指定されたメモリユニットセルをアドレス指定することをさらに備える付記１９に記載の方法。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】