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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2022-11-07
(45)【発行日】2022-11-15
(54)【発明の名称】半導体装置、及びその製造方法
(51)【国際特許分類】
H01L 21/8234 20060101AFI20221108BHJP
H01L 27/088 20060101ALI20221108BHJP
H01L 21/336 20060101ALI20221108BHJP
H01L 29/78 20060101ALI20221108BHJP
H01L 21/28 20060101ALI20221108BHJP
【ＦＩ】
H01L27/088 C
H01L29/78 301G
H01L21/28 301A
【請求項の数】
9
(21)【出願番号】P 2020092510
(22)【出願日】2020-05-27
(65)【公開番号】P2021190508
(43)【公開日】2021-12-13
【審査請求日】2020-06-08
(73)【特許権者】
【識別番号】519009105
【氏名又は名称】合肥晶合集成電路股▲ふん▼有限公司
(74)【代理人】
【識別番号】100112737
【弁理士】
【氏名又は名称】藤田 考晴
(74)【代理人】
【識別番号】100136168
【弁理士】
【氏名又は名称】川上 美紀
(74)【代理人】
【識別番号】100196117
【弁理士】
【氏名又は名称】河合 利恵
(72)【発明者】
【氏名】夏目 秀隆
(72)【発明者】
【氏名】田矢 真敏
(72)【発明者】
【氏名】金 起準
(72)【発明者】
【氏名】崔 助▲鳳▼
【審査官】岩本 勉
(56)【参考文献】
【文献】特開２００１－１５６２９０（ＪＰ，Ａ）
【文献】特開２００１－２１７４１２（ＪＰ，Ａ）
【文献】特開２０００－１０１０８４（ＪＰ，Ａ）
【文献】特開平０７－０７８９７５（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０１Ｌ ２７／０８８
Ｈ０１Ｌ ２９／７８
Ｈ０１Ｌ ２１／８２３４
Ｈ０１Ｌ ２１／３３６
Ｈ０１Ｌ ２１／２８
(57)【特許請求の範囲】
【請求項1】
極性が等しい第１ＭＯＳトランジスタと第２ＭＯＳトランジスタが混載された半導体装置であって、前記第１ＭＯＳトランジスタは、ポリシリコンのゲート電極を備えており、
前記第１ＭＯＳトランジスタのゲート電極は、ゲート幅の端部を通過する積層方向の延長線を通過するようにそれぞれの端部に対応して設けられた第１領域と、前記第１領域以外の第２領域とを有し、
前記第２領域は、ソースドレインと同極性の不純物が導入されており、
前記第１領域は、前記第２領域の不純物と反対極性の不純物が導入されており、
前記第２ＭＯＳトランジスタは、ソースドレインと同極性の不純物が導入されたポリシリコンのゲート電極を備えており、
前記第２領域の不純物の濃度は、前記第２ＭＯＳトランジスタのゲート電極の不純物の濃度よりも低い半導体装置。
【請求項2】
前記第１ＭＯＳトランジスタは、高電圧ＭＯＳ構造であり、前記第２ＭＯＳトランジスタは、低電圧ＭＯＳ構造である請求項１に記載の半導体装置。
【請求項3】
前記第１ＭＯＳトランジスタ及び前記第２ＭＯＳトランジスタは、Ｎ型のＭＯＳ構造である請求項１または２に記載の半導体装置。
【請求項4】
前記第１ＭＯＳトランジスタは、Ｐ型のＭＯＳ構造のゲート電極とＮ型のＭＯＳ構造のゲート電極とがカップリングした構造でない請求項１に記載の半導体装置。
【請求項5】
ＭＯＳトランジスタが搭載された半導体装置であって、前記ＭＯＳトランジスタは、ポリシリコンのゲート電極を備えており、
前記ＭＯＳトランジスタのゲート電極は、ゲート幅の端部を通過する積層方向の延長線を通過するようにそれぞれの端部に対応して設けられた第１領域と、前記第１領域以外の第２領域とを有し、
前記第２領域は、ソースドレインと同極性の不純物が導入されており、
前記第１領域は、前記第２領域の不純物と反対極性の不純物が導入されており、
ゲートエッチング工程前に行われ、ゲート電極のポリシリコンにソースドレインと同極性の不純物をドープするプレドープ工程において前記第１領域に対応する第１注入領域をマスクし、ゲートエッチング工程後に行われ、前記プレドープ工程でドープした不純物と逆極性の不純物をドープする逆極性インプランテーション工程において前記第２領域に対応し前記第１注入領域に接する第２注入領域をマスクして製造された半導体装置のゲート電極と比較して、前記プレドープ工程におけるマスク範囲を除いて、等しい工程及び等しいインプラント条件とした場合に、前記ＭＯＳトランジスタのゲート電極は、前記第１領域への前記第２領域の不純物の拡散量が少ない半導体装置。
【請求項6】
前記ＭＯＳトランジスタは、Ｎ型の高電圧ＭＯＳ構造である請求項５に記載の半導体装置。
【請求項7】
シリコン基板の表面にポリシリコンを形成するポリシリコン形成工程と、ゲート幅の端部を通過する積層方向の延長線を通過するようにそれぞれの端部に対応して設けられた第１注入領域よりも広い範囲がマスクされた状態で、前記ポリシリコンに対してソースドレインと同極性の不純物をドープするプレドープ工程と、
前記ポリシリコンをエッチングしてゲート電極を形成するゲートエッチング工程と、
エッチングされた前記ゲート電極に対して前記第１注入領域以外の領域である第２注入領域をマスクした状態で、前記第１注入領域に前記プレドープ工程でドープした不純物と逆極性の不純物をドープする逆極性インプランテーション工程と、
を有する半導体装置の製造方法。
【請求項8】
前記第１注入領域をマスクした状態で、前記第２注入領域に対してソースドレインと同極性の不純物をドープするソースドレイン形成工程を有する請求項７に記載の半導体装置の製造方法。
【請求項9】
前記ソースドレイン形成工程の後に行われ、前記シリコン基板をアニールするアニール工程を有する請求項８に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置、及びその製造方法に関するものである。
【背景技術】
【0002】
集積回路では、ＭＯＳ構造の半導体が用いられている。ＭＯＳトランジスタでは、ソースドレインを形成する工程において例えばＮ型の不純物をドープしているが、Ｎ型の不純物は、ゲートのポリシリコンにも注入される。
【0003】
ＭＯＳ型のトランジスタは、ソース及びドレインをつなぐ直線と垂直な方向にゲート幅が定義されているが、ゲート幅の端部において電界が局所的に高くなり、しきい値電圧が低下するキンク現象（ハンプ現象）が発見されている。
【0004】
キンク現象を改善するために、例えば、ゲートにおけるゲート幅の端部に近い位置にゲートの他の領域と反対極性の不純物をドープする技術（例えば特許文献１）等が提案されている。
【0005】
他方で、ＭＯＳトランジスタのパフォーマンスを向上させるために、ゲートのポリシリコンにＮ型の不純物を注入する技術が提案されている（特許文献２）。特許文献２では、エッチングして電極が形成される前のゲートに対してＮ型の不純物を注入する。
【先行技術文献】
【特許文献】
【0006】
【文献】米国特許第５９９８８４８号明細書
【文献】米国特許出願公開第２００９／００９６０３１号明細書
【発明の概要】
【発明が解決しようとする課題】
【0007】
ゲートに対して特許文献２のようにＮ型の不純物を注入し、特許文献１のように反対極性の領域を形成した場合には、ゲートには、Ｎ型の領域とＰ型の領域（ゲート幅の端部に近い）が形成される。しかしながら、Ｎ型の不純物がＰ型の領域に拡散する場合がある。拡散は例えばアニール工程において発生する。このように拡散が発生した場合には、形成したＰ型の領域が十分でなくなる可能性がある。Ｐ型の領域が狭まってしまうと、しきい値電圧の低下が発生する場合がある。
【0008】
本発明は、このような事情に鑑みてなされたものであって、しきい値電圧の低下を抑制することのできる半導体装置、及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【0009】
本発明の第１態様は、極性が等しい第１ＭＯＳトランジスタと第２ＭＯＳトランジスタが混載された半導体装置であって、前記第１ＭＯＳトランジスタは、ポリシリコンのゲート電極を備えており、前記第１ＭＯＳトランジスタのゲート電極は、ゲート幅の端部を通過する積層方向の延長線を通過するようにそれぞれの端部に対応して設けられた第１領域と、前記第１領域以外の第２領域とを有し、前記第２領域は、ソースドレインと同極性の不純物が導入されており、前記第１領域は、前記第２領域の不純物と反対極性の不純物が導入されており、前記第２ＭＯＳトランジスタは、ソースドレインと同極性の不純物が導入されたポリシリコンのゲート電極を備えており、前記第２領域の不純物の濃度は、前記第２ＭＯＳトランジスタのゲート電極の不純物の濃度よりも低い半導体装置である。
【0010】
上記のような構成によれば、極性の等しい第１ＭＯＳトランジスタと第２ＭＯＳトランジスタとが混載されており、第１ＭＯＳトランジスタのゲート電極は、ゲート幅の端部を通過する積層方向の延長線を通過するようにそれぞれの端部に対応して設けられた第１領域と、第１領域以外の第２領域とを有しており、第２ＭＯＳトランジスタは、ソースドレインと同極性の不純物が導入されたポリシリコンのゲート電極を備えている。そして、第２領域の不純物の濃度は、第２ＭＯＳトランジスタのゲート電極の不純物の濃度よりも低くされている。このため、第１領域が、第２領域の不純物の拡散によって狭小化することを抑制することが可能となる。このため、第１ＭＯＳトランジスタにおけるしきい値電圧の低下を抑制することができる。
【0011】
上記半導体装置において、前記第１ＭＯＳトランジスタは、高電圧ＭＯＳ構造であり、前記第２ＭＯＳトランジスタは、低電圧ＭＯＳ構造であることとしてもよい。
【0012】
上記のような構成によれば、高電圧ＭＯＳ構造の第１ＭＯＳトランジスタと、低電圧ＭＯＳ構造の第２ＭＯＳトランジスタとが混載される場合であっても、第１ＭＯＳトランジスタにおけるしきい値電圧の低下を抑制することができる。
【0013】
上記半導体装置において、前記第１ＭＯＳトランジスタ及び前記第２ＭＯＳトランジスタは、Ｎ型のＭＯＳ構造であることとしてもよい。
【0014】
上記のような構成によれば、Ｎ型のＭＯＳ構造の第１ＭＯＳトランジスタのしきい値電圧の低下を抑制することが可能となる。
【0015】
上記半導体装置において、前記第２ＭＯＳトランジスタは、ゲートエッチング工程前において、ゲート電極のポリシリコンにソースドレインと同極性の不純物がプレドープされており、前記第１ＭＯＳトランジスタは、ゲートエッチング工程前において、ゲート電極のポリシリコンにソースドレインと同極性の不純物がプレドープされていないこととしてもよい。
【0016】
上記のような構成によれば、第２ＭＯＳトランジスタは、ゲートエッチング工程前においてゲート電極のポリシリコンにソースドレインと同極性の不純物がプレドープされており、一方で、第１ＭＯＳトランジスタは、ゲートエッチング工程前において、ゲート電極のポリシリコンにソースドレインと同極性の不純物がプレドープされていないため、効果的に、第２領域の不純物の濃度を第２ＭＯＳトランジスタのゲート電極の不純物の濃度よりも低くして、しきい値電圧の低下を抑制することが可能となる。
【0017】
上記半導体装置において、前記第１ＭＯＳトランジスタは、Ｐ型のＭＯＳ構造のゲート電極とＮ型のＭＯＳ構造のゲート電極とがカップリングした構造でないこととしてもよい。
【0018】
上記のような構成によれば、カップリング構造ではないＭＯＳトランジスタを対象とすることができる。
【0019】
本発明の第２態様は、ＭＯＳトランジスタが搭載された半導体装置であって、前記ＭＯＳトランジスタは、ポリシリコンのゲート電極を備えており、前記ＭＯＳトランジスタのゲート電極は、ゲート幅の端部を通過する積層方向の延長線を通過するようにそれぞれの端部に対応して設けられた第１領域と、前記第１領域以外の第２領域とを有し、前記第２領域は、ソースドレインと同極性の不純物が導入されており、前記第１領域は、前記第２領域の不純物と反対極性の不純物が導入されており、ゲートエッチング工程前に行われ、ゲート電極のポリシリコンにソースドレインと同極性の不純物をドープするプレドープ工程において前記第１領域に対応する第１注入領域をマスクし、ゲートエッチング工程後に行われ、前記プレドープ工程でドープした不純物と逆極性の不純物をドープする逆極性インプランテーション工程において前記第２領域に対応し前記第１注入領域に接する第２注入領域をマスクして製造された半導体装置のゲート電極と比較して、前記ＭＯＳトランジスタのゲート電極は、前記第１領域への前記第２領域の不純物の拡散量が少ない半導体装置である。
【0020】
上記のような構成によれば、参考例と比較して、ＭＯＳトランジスタのゲート電極は、第１領域への第２領域の不純物の拡散量が少ないこととすることができるため、第１領域の狭小化を抑制して、効果的にしきい値電圧の低下を抑制することが可能となる。なお、参考例とは、ゲートエッチング工程前に行われ、ゲート電極のポリシリコンにソースドレインと同極性の不純物をドープするプレドープ工程において第１領域に対応する第１注入領域をマスクし、ゲートエッチング工程後に行われ、プレドープ工程でドープした不純物と逆極性の不純物をドープする逆極性インプランテーション工程において第２領域に対応し第１注入領域に接する第２注入領域をマスクして製造された半導体装置のゲート電極である。
【0021】
上記半導体装置において、前記ＭＯＳトランジスタは、Ｎ型の高電圧ＭＯＳ構造であることとしてもよい。
【0022】
上記のような構成によれば、Ｎ型の高電圧ＭＯＳ構造のトランジスタのしきい値電圧の低下を抑制することが可能となる。
【0023】
上記半導体装置において、ＭＯＳトランジスタは、プレドープ工程におけるゲート電極をマスクする範囲が第１領域に対応する第１注入領域よりも広く設定されていることとしてもよい。
【0024】
上記のような構成によれば、プレドープ工程におけるゲート電極をマスクする範囲が第１領域に対応する第１注入領域よりも広く設定されているため、より効果的に、第１領域への第２領域の不純物の拡散量を少なくして、しきい値電圧の低下を抑制することが可能となる。
【0025】
上記半導体装置において、前記ＭＯＳトランジスタは、ソースドレイン領域に不純物をドープするソースドレイン形成工程前において、前記第１領域に対応する前記第１注入領域においてドープされた不純物と、前記第２領域に対応する前記第２注入領域においてドープされた不純物との間に所定の間隔が空いていることとしてもよい。
【0026】
上記のような構成によれば、ソースドレイン形成工程前において、第１注入領域においてドープされた不純物と、第２注入領域においてドープされた不純物との間に所定の間隔が空いているため、第１領域への第２領域の不純物の拡散量を少なくして、しきい値電圧の低下を抑制することが可能となる。
【0027】
本発明の第３態様は、シリコン基板の表面にポリシリコンを形成するポリシリコン形成工程と、ゲート幅の端部を通過する積層方向の延長線を通過するようにそれぞれの端部に対応して設けられた第１注入領域よりも広い範囲がマスクされた状態で、前記ポリシリコンに対してソースドレインと同極性の不純物をドープするプレドープ工程と、前記ポリシリコンをエッチングしてゲート電極を形成するゲートエッチング工程と、エッチングされた前記ゲート電極に対して前記第１注入領域以外の領域である第２注入領域をマスクした状態で、前記第１注入領域に前記プレドープ工程でドープした不純物と逆極性の不純物をドープする逆極性インプランテーション工程と、を有する半導体装置の製造方法である。
【0028】
上記のような構成によれば、プレドープ工程において、ゲート幅の端部を通過する積層方向の延長線を通過するようにそれぞれの端部に対応して設けられた第１注入領域よりも広い範囲がマスクされた状態で、ポリシリコンに対してソースドレインと同極性の不純物をドープし、逆極性インプランテーション工程において、エッチングされたゲート電極に対して第１注入領域以外の領域である第２注入領域をマスクした状態で、第１注入領域にプレドープ工程でドープした不純物と逆極性の不純物をドープする。このため、第１注入領域においてドープされた不純物と、第２注入領域においてドープされた不純物との間に所定の間隔が空いているため、第１領域の狭小化を抑制して、しきい値電圧の低下を抑制することが可能となる。
【0029】
上記半導体装置の製造方法において、第１注入領域をマスクした状態で、第２注入領域に対してソースドレインと同極性の不純物をドープするソースドレイン形成工程を有することとしてもよい。
【0030】
上記のような構成によれば、ソースドレイン形成工程において、第１注入領域への不純物のドープを阻止することができる。
【0031】
上記半導体装置の製造方法において、ソースドレイン形成工程の後に行われ、シリコン基板をアニールするアニール工程を有することとしてもよい。
【0032】
上記のような構成によれば、不純物をドープしたシリコン基板をアニーリングによって活性化させることができおる。
【発明の効果】
【0033】
本発明によれば、しきい値電圧の低下を抑制することができるという効果を奏する。
【図面の簡単な説明】
【0034】
【図1】本発明の第１実施形態に係る半導体装置の平面図の一例である。
【図2】本発明の第１実施形態に係る半導体装置のＸ－Ｘ´断面図の一例である。
【図3】本発明の第１実施形態に係る半導体装置のＹ－Ｙ´断面図の一例である。
【図4】本発明の第１実施形態に係るＬＶＮＭＯＳの平面図の一例である。
【図5】本発明の第１実施形態に係るＬＶＮＭＯＳのＺ－Ｚ´断面図の一例である。
【図6】本発明の第１実施形態に係る半導体装置の製造方法の第１工程を示す図の一例である。
【図7】本発明の第１実施形態に係る半導体装置の製造方法の第２工程を示す図の一例である。
【図8】本発明の第１実施形態に係る半導体装置の製造方法の第３工程を示す図の一例である。
【図9】本発明の第１実施形態に係る半導体装置の製造方法の第４工程を示す図の一例である。
【図10】本発明の第１実施形態に係る半導体装置の製造方法の第５工程を示す図の一例である。
【図11】本発明の第１実施形態に係る半導体装置の製造方法の第６工程を示す図の一例である。
【図12】本発明の第１実施形態に係る半導体装置の製造方法の第７工程を示す図の一例である。
【図13】本発明の第１実施形態に係る半導体装置の製造方法の第８工程を示す図の一例である。
【図14】本発明の第１実施形態に係る半導体装置の効果を説明する図の一例である。
【図15】本発明の第２実施形態に係る半導体装置の平面図の一例である。
【図16】本発明の第２実施形態に係る半導体装置のＸ－Ｘ´断面図の一例である。
【図17】本発明の第２実施形態に係る半導体装置のＹ－Ｙ´断面図の一例である。
【図18】本発明の第２実施形態に係る半導体装置の製造方法の第１工程を示す図の一例である。
【図19】本発明の第２実施形態に係る半導体装置の製造方法の第２工程を示す図の一例である。
【図20】本発明の第２実施形態に係る半導体装置の製造方法の第３工程を示す図の一例である。
【図21】本発明の第２実施形態に係る半導体装置の製造方法の第４工程を示す図の一例である。
【図22】本発明の第２実施形態に係る半導体装置の製造方法の第５工程を示す図の一例である。
【図23】本発明の第２実施形態に係る半導体装置の製造方法の第６工程を示す図の一例である。
【図24】本発明の第２実施形態に係る半導体装置の製造方法の第７工程を示す図の一例である。
【図25】本発明の第２実施形態に係る半導体装置の製造方法の第８工程を示す図の一例である。
【図26】参考例の製造方法の第３工程を示す図の一例である。
【図27】参考例に係る半導体装置のゲートにおける不純物分布状態を示す図の一例である。
【図28】本発明の第２実施形態に係る半導体装置のゲートにおける不純物分布状態を示す図の一例である。
【発明を実施するための形態】
【0035】
〔第１実施形態〕
以下に、本発明に係る半導体装置、及びその製造方法の第１実施形態について、図面を参照して説明する。
図１は、半導体装置１ａの平面図（Ｔｏｐ Ｖｉｅｗ）である。図２は、半導体装置１ａのＸ－Ｘ´断面図である。図３は、半導体装置１ａのＹ－Ｙ´断面図である。図１－図３に示すように、本実施形態に係る半導体装置１ａは、Ｐ型基板と、Ｐウェル（ＨＶＰＷＥＬＬ）と、ＬＤＤと、ソースドレインＳＤと、ゲート電極Ｇと、ＳＴＩと、活性領域（アクティブエリア）ＡＡとを有している。なお、図１－図３において、ゲート電極Ｇに、不純物の注入領域を示す第１注入領域ＡＩ１と第２注入領域ＡＩ２を表している。本実施形態では、第１ＭＯＳトランジスタとしてＨＶＮＭＯＳ（高電圧のＮＭＯＳ）を例として説明するが、他の構造のＭＯＳとしても良い。ＨＶＮＭＯＳとは、動作電圧が概して１８Ｖ以上の高電圧に分類されるＭＯＳトランジスタである。
以下に、本発明に係る半導体装置、及びその製造方法の第１実施形態について、図面を参照して説明する。
図１は、半導体装置１ａの平面図（Ｔｏｐ Ｖｉｅｗ）である。図２は、半導体装置１ａのＸ－Ｘ´断面図である。図３は、半導体装置１ａのＹ－Ｙ´断面図である。図１－図３に示すように、本実施形態に係る半導体装置１ａは、Ｐ型基板と、Ｐウェル（ＨＶＰＷＥＬＬ）と、ＬＤＤと、ソースドレインＳＤと、ゲート電極Ｇと、ＳＴＩと、活性領域（アクティブエリア）ＡＡとを有している。なお、図１－図３において、ゲート電極Ｇに、不純物の注入領域を示す第１注入領域ＡＩ１と第２注入領域ＡＩ２を表している。本実施形態では、第１ＭＯＳトランジスタとしてＨＶＮＭＯＳ（高電圧のＮＭＯＳ）を例として説明するが、他の構造のＭＯＳとしても良い。ＨＶＮＭＯＳとは、動作電圧が概して１８Ｖ以上の高電圧に分類されるＭＯＳトランジスタである。
【0036】
Ｐ型基板には、後述するウェル等が形成されることによってＭＯＳ構造のトランジスタが形成される。
【0037】
Ｐウェルは、Ｐ型基板に対して上側に設けられている。シリコン基板の表面に対して不純物がドープされることでウェルが形成される。例えばボロン等のＰ型の不純物をドープすることでＰウェルが形成される。
【0038】
ＬＤＤは、ソースドレインＳＤよりも不純物濃度の低い領域である。なお、ＬＤＤの不純物はソースドレインＳＤと同極性である。ＬＤＤは、ホットキャリアの発生を抑制し、しきい値電圧変化や電源耐圧劣化等を抑制している。
【0039】
ソースドレインＳＤは、トランジスタのソースドレインＳＤとして配置したい領域に不純物がドープされることによって形成される。例えば、Ｎ型の不純物がドープされることで、Ｎ型のソースドレインＳＤが形成される。
【0040】
ゲート電極Ｇは、ポリシリコンのゲート電極Ｇにより構成されている。ゲート電極Ｇに対応してゲート長Ｌとゲート幅Ｗが設定されている。ゲート電極Ｇは、アニール工程後において、第１領域Ａ１と、第２領域Ａ２とが形成される。第１領域Ａ１及び第２領域Ａ２は、それぞれ対応する第１注入領域ＡＩ１及び第２注入領域ＡＩ２に不純物がドープされることによって形成される。第１注入領域ＡＩ１又は第２注入領域ＡＩ２にドープされた不純物はアニール工程によって拡散する場合があり、微視的には第１領域Ａ１と第１注入領域ＡＩ１（または第２領域Ａ２と第２注入領域ＡＩ２）とは等しくならない。このため、以下の説明では、不純物がドープされる領域を第１注入領域ＡＩ１又は第２注入領域ＡＩ２といい、アニーリング工程後における対応する領域を第１領域Ａ１及び第２領域Ａ２として説明を行う。
【0041】
第１領域Ａ１は、第２領域Ａ２の不純物と反対極性の不純物が導入されている。後述するように、第２領域Ａ２は、Ｎ型の不純物によって構成されるため、第１領域Ａ１はＰ型の不純物によって構成される。後述するように、第１領域Ａ１は、第１注入領域ＡＩ１に不純物がドープされることによって形成される。
【0042】
また、第１領域Ａ１は、ゲート幅Ｗの端部を通過する積層方向の延長線を通過するようにそれぞれの端部に対応して設けられている。具体的には、ソースとドレインとを通過する直線に直交する方向（ゲート幅方向）にゲート幅Ｗが定義されている。そして、ゲート幅Ｗは、図３に示されるように、ゲート電極Ｇの直下のＰウェルにおいて、ＳＴＩで挟まれた幅となる。このため、ＳＴＩとＰウェルとの境界を端部として、ゲート幅Ｗが定義される。その上で、ゲート幅Ｗの端部を通過する積層方向の延長線を仮想的に想定すると、ゲート電極Ｇにおいて、該延長線が通過する位置に第１領域Ａ１が定義される。具体的には第１領域Ａ１は、該延長線が通過するようにゲート電極Ｇに設けられている。このようにすることで、第１領域Ａ１は、ゲート電極Ｇにおいてゲート幅Ｗの端部に近い位置に設けられることとなる。なお、第１注入領域ＡＩ１についても同様に延長線が通過する位置に設定されている。
【0043】
第２領域Ａ２は、ソースドレインＳＤと同極性の不純物が導入されている。具体的には、第２領域Ａ２は、Ｎ型の不純物によって構成されている。そして、第２領域Ａ２は、ゲート電極Ｇにおいて、第１領域Ａ１以外の領域となる。後述するように、第２領域Ａ２は、第２注入領域ＡＩ２に不純物がドープされることによって形成される。
【0044】
なお、ゲート電極Ｇは、Ｐ型のＭＯＳ構造のゲート電極ＧとＮ型のＭＯＳ構造のゲート電極Ｇとがカップリングした構造でない。すなわち、本実施形態におけるＨＶＮＭＯＳ（第１ＭＯＳトランジスタ）はカップリング構造ではない。
【0045】
ＳＴＩは、例えばＣＶＤ法によって、溝をシリコン酸化膜で埋めることで形成される。
【0046】
半導体装置１ａには、上記のようなＨＶＮＭＯＳ（第１ＭＯＳトランジスタ）の他にもＭＯＳ構造のトランジスタ（第２ＭＯＳトランジスタ）が混載される。
【0047】
他のＭＯＳ構造のトランジスタは、例えば図４及び図５に示すようなＬＶＮＭＯＳ（低電圧のＮＭＯＳ）である。図４ではＬＶＮＭＯＳの平面図（Ｔｏｐ Ｖｉｅｗ）である。図５は、ＬＶＮＭＯＳのＺ－Ｚ´断面図である。ＬＶＮＭＯＳとは、動作電圧が概して４Ｖ以下の低電圧に分類されるＭＯＳトランジスタである。ＬＶＮＭＯＳは、図４及び図５に示すように、Ｐ型基板と、Ｐウェル（ＬＶＰＷＥＬＬ）と、ＬＤＤａ（エクステンション）と、ソースドレインＳＤａと、ゲート電極Ｇａと、ＳＴＩと、活性領域（アクティブエリア）ＡＡａとを有している。特にゲート電極Ｇａは、ソースドレインＳＤａと同極性の不純物が導入される。また、ＬＶＮＭＯＳでは、図４の平面図のＬＤＤａと、活性領域ＡＡａからゲート電極Ｇａを除いた領域との重複領域が、図５の断面図におけるＬＤＤａを構成している。そして、図４の平面図におけるソースドレインＳＤａと、活性領域ＡＡａからゲート電極Ｇａを除いた領域との重複領域、かつサイドウォールＳＷの下以外が、図５の断面図におけるソースドレインＳＤａを構成している。すなわち、断面図におけるＬＤＤａは、平面図としてみたときに活性領域ＡＡａ内かつゲート電極Ｇａ以外に形成され、断面図におけるソースドレインＳＤａは、平面図としてみたときに活性領域ＡＡａ内かつゲート電極Ｇａ及びサイドウォールＳＷ以外に形成される。
【0048】
ＨＶＮＭＯＳとＬＶＮＭＯＳとは、同じＰ型基板に対して形成されている。後述するように、ＨＶＮＭＯＳには、プレドープによってゲート電極Ｇのエッチング前に不純物導入が行われない。このため、ＨＶＮＭＯＳにおいて、第２領域Ａ２の不純物の拡散による第１領域Ａ１の狭小化を抑制して、しきい値電圧の低下を抑制する。
【0049】
換言すると、ＨＶＮＭＯＳ（第２領域Ａ２）にはプレドープによる不純物が導入されないため、第２領域Ａ２の不純物の濃度は、ＬＶＮＭＯＳのゲート電極Ｇａの不純物の濃度よりも低い。
【0050】
次に、本実施形態における半導体装置１ａの製造方法（プロセスフロー）の一例について図面を参照して説明する。
図６から図１３は、半導体装置１ａの各製造工程を示した図である。なお、各図においては左側にＬＶＮＭＯＳ（第２ＭＯＳトランジスタ）を形成し、右側にＨＶＮＭＯＳ（第１ＭＯＳトランジスタ）を形成する場合を示している。なお、ＬＶＮＭＯＳは、図４におけるＺ－Ｚ´断面（ゲート幅方向に直交する断面）を示しており、ＨＶＮＭＯＳは、図１におけるＹ－Ｙ´断面（ゲート幅方向に平行な断面）を示している。図６から図１３の各工程では、それぞれ第１工程から第８工程の各工程を示している。
図６から図１３は、半導体装置１ａの各製造工程を示した図である。なお、各図においては左側にＬＶＮＭＯＳ（第２ＭＯＳトランジスタ）を形成し、右側にＨＶＮＭＯＳ（第１ＭＯＳトランジスタ）を形成する場合を示している。なお、ＬＶＮＭＯＳは、図４におけるＺ－Ｚ´断面（ゲート幅方向に直交する断面）を示しており、ＨＶＮＭＯＳは、図１におけるＹ－Ｙ´断面（ゲート幅方向に平行な断面）を示している。図６から図１３の各工程では、それぞれ第１工程から第８工程の各工程を示している。
【0051】
図６の第１工程では、シリコン基板上のＳＴＩを形成しない部分にレジストパターンを形成し、エッチング処理を行うことによって溝（トレンチ）を掘る。溝の形成が終了するとレジストパターンは除去される。そして、ＣＶＤ法等が用いられ、シリコン酸化膜を形成し、形成した溝が埋められる。溝に形成されたシリコン酸化膜はＳＴＩとなる。そして、シリコン基板の表面を研磨等し、溝の中だけにシリコン酸化膜を残し、他のシリコン酸化膜を除去する。
【0052】
また、第１工程では、シリコン基板の表面に対して不純物をドープしてウェルを形成する。例えばボロン等の不純物をドープすることでＰウェルを形成する。具体的には、ＬＶＮＭＯＳに対してＬＶＰＷＥＬＬが形成され、ＨＶＮＭＯＳに対してＨＶＰＷＥＬＬが形成される。
【0053】
また、第１工程では、シリコン基板の表面においてシリコン酸化膜（絶縁膜）Ｇｏｘを形成する。ＨＶＮＭＯＳの方が高電圧仕様であるため、シリコン酸化膜Ｇｏｘは、ＨＶＮＭＯＳの方が厚く形成される。
【0054】
図７の第２工程（ポリシリコン形成工程）では、ゲート電極ＧのポリシリコンＰｏｌｙをシリコン酸化膜Ｇｏｘの上に形成する。このようにして、シリコン基板の表面にポリシリコンＰｏｌｙを形成する。
【0055】
図８の第３工程では、プレドープ工程である。プレドープとは、ゲートエッチングの前段階において、ポリシリコンに不純物をドープする工程である。ドープする不純物は、ソースドレインＳＤと同極性の不純物である。すなわちＮＭＯＳの場合にはＮ型の不純物がドープされることとなる。プレドープ工程では、インプラント条件は例えばリン（Ｐ）が１×１０＾１５［ａｔｏｍｓ／ｃｍ＾２］以上６×１０＾１５［ａｔｏｍｓ／ｃｍ＾２］以下程度となる。このように、プレドープ工程においてドープする不純物はリンであるため、後述するようにアニール工程において拡散が生じる。
【0056】
プレドープ工程では、ＨＶＮＭＯＳに対する不純物のドープはブロックされる。すなわち、ＨＶＮＭＯＳに対してはレジストパターンＬ１が形成され、プレドープのための不純物は、ＨＶＮＭＯＳのポリシリコンにはドープされない。つまり、プレドープ工程においては、ヒ素よりも拡散係数が高い（熱による拡散距離が大きい）不純物のドープがブロックされる。一方で、ＬＶＮＭＯＳに対しては、プレドープのための不純物がドープされる。
【0057】
図９の第４工程では、ゲートエッチング工程である。すなわち、シリコン基板の表面に形成されたポリシリコンを、ゲート設計値（設計寸法）に基づいてエッチングし、ゲート電極Ｇを成形する。
【0058】
図１０の第５工程では、ＬＶＮＭＯＳに対してエクステンション（低濃度不純物ドレイン）ＬＤＤａが形成される。具体的には、リンやヒ素等の不純物が注入されＮＬＤＤが形成される。
【0059】
また、第５工程では、ゲート電極Ｇに対してサイドウォールＳＷも形成される。
【0060】
図１１の第６工程（逆極性インプランテーション工程）では、第１領域Ａ１に対応する第１注入領域ＡＩ１に対して不純物がドープされる。第６工程では、ＬＶＮＭＯＳはレジストパターンＬ２でマスクされる。また、ＨＶＮＭＯＳについても、第１領域Ａ１を形成する第１注入領域ＡＩ１以外の領域はレジストパターンＬ２でマスクされる。このようなマスク状態において、Ｐ型の不純物が第１注入領域ＡＩ１に対してドープされる。これによって、ＨＶＮＭＯＳのゲート電極Ｇにおける第１注入領域ＡＩ１にＰ型の不純物が注入され、アニール工程後に第１領域Ａ１となる。逆極性インプランテーション工程（インプランテーション工程）では、インプラント条件は例えばボロン（またはほう素ジフルオリド）が１×１０＾１５［ａｔｏｍｓ／ｃｍ＾２］以上５×１０＾１５［ａｔｏｍｓ／ｃｍ＾２］以下程度となる。
【0061】
図１２の第７工程（ソースドレイン形成工程）では、ソースドレインＳＤが形成される。具体的には、Ｎ型の不純物が注入されることによって、ソースドレインＳＤが形成される。なお、ＨＶＮＭＯＳにおける第１注入領域ＡＩ１には不純物が注入されないようにレジストパターンＬ３が形成されている。このためＨＶＮＭＯＳの第１注入領域ＡＩ１以外の領域であるＬＶＮＭＯＳのゲート電極ＧａやＨＶＮＭＯＳのゲート電極Ｇの第２注入領域ＡＩ２等にはＮ型の不純物がドープされる。ソースドレイン形成工程では、インプラント条件は例えばヒ素（Ａｓ）が１×１０＾１５［ａｔｏｍｓ／ｃｍ＾２］以上５×１０＾１５［ａｔｏｍｓ／ｃｍ＾２］以下程度となる。
【0062】
図１３の第８工程では、ソースドレイン形成工程の後に行われ、シリコン基板をアニールする（アニール工程）。このようにアニーリングが行われることによって、シリコン基板が活性化及び安定化させる。
【0063】
このようにして、半導体装置１ａは製造される。なお、上記の各工程は一例であり、各工程により製造される場合に限定されない。
【0064】
上記のように各工程が実行されることによって、図１のようにＨＶＮＭＯＳが形成される。ここで、ＨＶＮＭＯＳは、プレドープの工程において不純物（Ｐ）の注入が行われない。このため、アニール工程においても第２注入領域ＡＩ２のＮ型の不純物（プレドープ工程における不純物）が第１注入領域ＡＩ１へ拡散侵入して、第１領域Ａ１がゲート幅方向（ソースとドレインを通過する直線に垂直な方向）において縮小してしまうことを抑制することができる。このため、第１領域Ａ１のサイズを十分に設定することができ、しきい値の低下減少が抑制される。なお、ソースドレイン形成工程でドープしているヒ素は、リンと比較して拡散量が小さい。換言すると、ヒ素と比較してリンは拡散係数が高い。このため、ＨＶＮＭＯＳのゲート電極Ｇの第２注入領域ＡＩ２へはＮ型の不純物であるヒ素がドープされるが、アニール工程が行われても第１注入領域ＡＩ１への拡散侵入は少ない。
【0065】
次に、本実施形態における半導体装置１ａの効果について図面を参照して説明する。図１４は、ドレイン電流－ゲート電圧特性（Ｉｄ－Ｖｇカーブ）を示す図である。図１４は、ＨＶＮＭＯＳにプレドープにおいて不純物を導入した場合を参考例としている。図１４では、参考例の特性をＰｅｘとして示し、本実施形態のＨＶＮＭＯＳの特性をＰ１として示している。そして、しきい値は、所定のドレイン電流を得るためのゲート電圧として定義されるため、図１４では、所定のドレイン電流をＩ１として、Ｐｅｘに対応するしきい値電圧をＶｅとして示し、Ｐ１に対応するしきい値電圧をＶ１として示している。
【0066】
参考例では、Ｐｅｘとして表されるように、キンク現象が発生してしきい値電圧（図１４のＶｅ）が低下している。これは、プレドープした不純物が第１領域Ａ１へ侵食して第１領域Ａ１が狭小化したためである。これに対して、本実施形態におけるＨＶＮＭＯＳでは、キンク現象が抑制され、しきい値電圧（図１４のＶ１）の低下が改善されている。このため、ＨＶＮＭＯＳとして適切なしきい値が設定される。
【0067】
以上説明したように、本実施形態に係る半導体装置、及びその製造方法によれば、極性の等しいＨＶＮＭＯＳとＬＶＮＭＯＳとが混載されており、ＨＶＮＭＯＳのゲート電極Ｇａは、ゲート幅Ｗの端部を通過する積層方向の延長線を通過するようにそれぞれの端部に対応して設けられた第１領域Ａ１と、第１領域Ａ１以外の第２領域Ａ２とを有しており、ＬＶＮＭＯＳは、ソースドレインＳＤと同極性の不純物が導入されたポリシリコンのゲート電極Ｇａを備えている。そして、第２領域Ａ２の不純物の濃度は、ＬＶＮＭＯＳのゲート電極Ｇａの不純物の濃度よりも低くされている。このため、第１領域Ａ１が、第２領域Ａ２の不純物の拡散によって狭小化することを抑制することが可能となる。このため、ＨＶＮＭＯＳにおけるしきい値電圧の低下を抑制することができる。
【0068】
〔第２実施形態〕
次に、本発明の第２実施形態に係る半導体装置、及びその製造方法について説明する。
本実施形態では、第１実施形態と異なる方法でしきい値電圧の低下を抑制する場合について説明する。以下、本実施形態に係る半導体装置、及びその製造方法について、第１実施形態と異なる点について主に説明する。
次に、本発明の第２実施形態に係る半導体装置、及びその製造方法について説明する。
本実施形態では、第１実施形態と異なる方法でしきい値電圧の低下を抑制する場合について説明する。以下、本実施形態に係る半導体装置、及びその製造方法について、第１実施形態と異なる点について主に説明する。
【0069】
図１５は、半導体装置１ｂの平面図である。図１６は、図１５の半導体装置１ｂのＸ－Ｘ´断面図である。図１７は、図１５の半導体装置１ｂのＹ－Ｙ´断面図である。なお、本実施形態における半導体装置１ｂ（ＨＶＮＭＯＳ）の構成は、第１実施形態のＨＶＮＭＯＳの構成と基本的に等しいである。図１５－図１７に示すように、第１実施形態と同様に、Ｐ型基板と、Ｐウェル（ＨＶＰＷＥＬＬ）と、ＬＤＤと、ソースドレインＳＤと、ゲート電極Ｇと、ＳＴＩと、活性領域（アクティブエリア）ＡＡとを有している。そして、図１５－図１７において、ゲート電極Ｇに、不純物の注入領域を示す第１注入領域ＡＩ１と第２注入領域ＡＩ２を表している。後述するように、本実施形態では、第１注入領域ＡＩ１と、プレドープ工程において第２注入領域ＡＩ２へ注入される不純物との間にはスペース（図１５のＳ）が設けられる。本実施形態では、ＨＶＮＭＯＳ（高電圧のＮＭＯＳ構造）を例として説明するが、他の構造のＭＯＳとしても良い。
【0070】
ゲート電極Ｇは、アニール工程後において、第１領域Ａ１と、第２領域Ａ２とが形成される。第１領域Ａ１及び第２領域Ａ２は、それぞれ対応する第１注入領域ＡＩ１及び第２注入領域ＡＩ２に不純物がドープされることによって形成される。第２注入領域ＡＩ２には、ソースドレインＳＤと同極性の不純物であるＮ型の不純物がドープされる。第１注入領域ＡＩ１には、第２注入領域ＡＩ２と反対極性の不純物がドープされている。
【0071】
ゲート電極Ｇにおいて注入された不純物はアニール工程において拡散する。特に、プレドープにおいてドープされるＮ型の不純物は濃度が高く、アニール工程において拡散する。すなわち、第２注入領域ＡＩ２におけるＮ型の不純物が第１注入領域ＡＩ１側へ拡散することとなる。拡散量が多いと第１領域Ａ１が狭小化し、しきい値電圧の低下を招く可能性もある。このため、第１注入領域ＡＩ１及び第２注入領域ＡＩ２にドープされる不純物は、拡散を考慮して注入範囲が設定される。
【0072】
具体的には、プレドープ工程におけるゲート電極Ｇをマスクする範囲が第１注入領域ＡＩ１よりも広く設定されている。これによって、ソースドレイン形成工程前（すなわちアニール工程前）において、第１注入領域ＡＩ１においてドープされた不純物と、第２注入領域ＡＩ２においてドープされた不純物との間に所定の間隔（スペース領域Ｓ）が空いていることとなる。これによって、アニーリングを行っても、第２注入領域ＡＩ２におけるＮ型の不純物が第１注入領域ＡＩ１に拡散することを抑制する。
【0073】
すなわち、本実施形態におけるＨＶＮＭＯＳのゲート電極Ｇは、参考例（詳細は後述）のプロセスで製造した場合と比較して、第１領域Ａ１への第２領域Ａ２の不純物の拡散量が少ないこととなる。
【0074】
参考例とは、プレドープにおける不純物の注入範囲と逆極性インプランテーション工程における不純物の注入範囲とが接している場合である。具体的には、参考例とは、ゲートエッチング工程前に行われ、ゲート電極のポリシリコンにソースドレインと同極性の不純物をドープするプレドープ工程において第１注入領域ＡＩ１をマスクし、ゲートエッチング工程後に行われ、プレドープ工程でドープした不純物と逆極性の不純物をドープする逆極性インプランテーション工程において第１注入領域ＡＩ１に接する第２注入領域ＡＩ２をマスクして製造する場合である。なお、本実施形態における半導体装置１ｂの製造方法（プロセスフロー）と、参考例における半導体の製造方法とは、等しい各工程（マスクは異なる）が行われ、各工程におけるインプラント条件（不純物注入条件）は等しいとする。なお、インプラント条件とは、インプラントを行う不純物の濃度条件である。
【0075】
このように、第１領域Ａ１へ拡散する反対極性の不純物の拡散量を抑制することができるため、第１領域Ａ１の狭小化を抑制することができる。第１領域Ａ１が適切に形成されることによって、しきい値電圧の低下が抑制される。
【0076】
ＳＴＩは、例えばＣＶＤ法によって、溝をシリコン酸化膜で埋めることで形成される。
【0077】
半導体装置１ｂには、上記のような ＨＶＮＭＯＳ（第１ＭＯＳトランジスタ）の他にもＭＯＳ構造のトランジスタ（第２ＭＯＳトランジスタ）が混載されることとしてもよい。具体的には、半導体装置１ｂには、図４－図５に示すＬＶＮＭＯＳが混載されることとしてもよい。
【0078】
次に、本実施形態における半導体装置１ｂの製造方法（プロセスフロー）の一例について図面を参照して説明する。
図１８から図２５は、半導体装置１ｂの各製造工程を示した図である。なお、各図においては左側にＬＶＮＭＯＳを形成し、右側にＨＶＮＭＯＳを形成する場合を示している。図１８から図２５の各工程では、第１工程から第８工程の各工程を示している。
図１８から図２５は、半導体装置１ｂの各製造工程を示した図である。なお、各図においては左側にＬＶＮＭＯＳを形成し、右側にＨＶＮＭＯＳを形成する場合を示している。図１８から図２５の各工程では、第１工程から第８工程の各工程を示している。
【0079】
図１８の第１工程では、シリコン基板上にＳＴＩを形成しない部分にレジストパターンを形成し、エッチング処理を行うことによって溝（トレンチ）を掘る。溝の形成が終了するとレジストパターンは除去される。そして、ＣＶＤ法等が用いられ、シリコン酸化膜を形成し、形成した溝が埋められる。溝に形成されたシリコン酸化膜はＳＴＩとなる。そして、シリコン基板の表面を研磨等し、溝の中だけにシリコン酸化膜を残し、他のシリコン酸化膜を除去する。
【0080】
また、第１工程では、シリコン基板の表面に対して不純物をドープしてウェルを形成する。例えばボロン等の不純物をドープすることでＰウェルを形成する。具体的には、ＬＶＮＭＯＳに対してＬＶＰＷＥＬＬが形成され、ＨＶＮＭＯＳに対してＨＶＰＷＥＬＬが形成される。
【0081】
また、第１工程では、シリコン基板の表面においてシリコン酸化膜（絶縁膜）Ｇｏｘを形成する。ＨＶＮＭＯＳの方が高電圧仕様であるため、シリコン酸化膜Ｇｏｘは、ＨＶＮＭＯＳの方が厚く形成される。
【0082】
図１９の第２工程（ポリシリコン形成工程）では、ゲート電極ＧのポリシリコンＰｏｌｙをシリコン酸化膜Ｇｏｘの上に形成する。このようにして、シリコン基板の表面にポリシリコンＰｏｌｙを形成する。
【0083】
図２０の第３工程では、プレドープ工程である。プレドープとは、ゲートエッチングの前段階において、ポリシリコンに不純物をドープする工程である。ドープする不純物は、ソースドレインＳＤと同極性の不純物である。すなわちＮＭＯＳの場合にはＮ型の不純物がドープされることとなる。プレドープ工程では、インプラント条件は例えばリン（Ｐ）が１×１０＾１５［ａｔｏｍｓ／ｃｍ＾２］以上６×１０＾１５［ａｔｏｍｓ／ｃｍ＾２］以下程度となる。このように、プレドープ工程においてドープする不純物はリンであるため、後述するようにアニール工程において拡散が生じる。
【0084】
プレドープ工程では、第１注入領域ＡＩ１よりも広い範囲がレジストパターンＬ４でマスクされた状態で、ポリシリコンに対してソースドレインＳＤと同極性の不純物をドープする。このようにすることによって、第１注入領域ＡＩ１よりも広い範囲において不純物のドープがされない。換言すると、ゲート電極Ｇにおいて、第１注入領域ＡＩ１を含み、第１注入領域ＡＩ１からゲート幅方向において所定のスペース領域Ｓを有する領域（マスク範囲）へはプレドープにおける不純物はドープされない。つまり、プレドープ工程においては、ヒ素よりも拡散係数が高い（熱による拡散距離が大きい）不純物が第１注入領域に対してスペース領域Ｓを空けてドープされることとなる。
【0085】
図２１の第４工程では、ゲートエッチング工程である。すなわち、シリコン基板の表面に形成されたポリシリコンを、ゲート設計値（設計寸法）に基づいてエッチングし、ゲート電極Ｇを成形する。
【0086】
図２２の第５工程では、ＬＶＮＭＯＳに対してエクステンション（低濃度不純物ドレイン）ＬＤＤａが形成される。具体的には、リンやヒ素等の不純物が注入されＮＬＤＤが形成される。
【0087】
また、第５工程では、ゲート電極Ｇに対してサイドウォールＳＷも形成される。
【0088】
図２３の第６工程（逆極性インプランテーション工程）では、第１注入領域ＡＩ１に不純物がドープされる。第６工程では、ＬＶＮＭＯＳはレジストパターンＬ２でマスクされる。また、ＨＶＮＭＯＳについても、第１領域Ａ１を形成する第１注入領域ＡＩ１以外の領域である第２注入領域ＡＩ２はレジストパターンＬ２でマスクされる。このようなマスク状態において、プレドープ工程でドープした不純物と逆極性であるＰ型の不純物がドープされる。これによって、ＨＶＮＭＯＳのゲート電極Ｇにおける第１注入領域ＡＩ１にＰ型の不純物が注入され、第１領域Ａ１が形成される。逆極性インプランテーション工程では、インプラント条件は例えばボロン（またはほう素ジフルオリド）が１×１０＾１５［ａｔｏｍｓ／ｃｍ＾２］以上５×１０＾１５［ａｔｏｍｓ／ｃｍ＾２］以下程度となる。
【0089】
このように第６工程が実行されると、ゲート電極Ｇには、プレドープ工程におけるＮ型の不純物と、逆極性インプランテーション工程におけるＰ型の不純物が注入された状態となる。具体的には、逆極性インプランテーション工程によって、第１注入領域ＡＩ１にＰ型の不純物が注入され、プレドープ工程によって、第１注入領域ＡＩ１及びスペース領域Ｓ以外の領域にＮ型の不純物が注入される。すなわち、ソースドレイン形成工程前におけるゲート電極Ｇでは、第１注入領域ＡＩ１においてドープされた不純物と、第２注入領域ＡＩ２においてドープされた不純物との間に所定の間隔（スペース領域Ｓ）が空くこととなる。
【0090】
図２４の第７工程（ソースドレイン形成工程）では、ソースドレインＳＤが形成される。具体的には、Ｎ型の不純物が注入されることによって、ソースドレインＳＤが形成される。なお、ＨＶＮＭＯＳにおける第１注入領域ＡＩ１には不純物が注入されないようにレジストパターンＬ３によりマスクされている。このためＨＶＮＭＯＳの第１注入領域ＡＩ１以外の領域であるＬＶＮＭＯＳのゲート電極ＧａやＨＶＮＭＯＳのゲート電極Ｇの第２注入領域ＡＩ２等にはソースドレインＳＤと同極性の不純物であるＮ型の不純物がドープされる。ソースドレイン形成工程では、インプラント条件は例えばヒ素（Ａｓ）が１×１０＾１５［ａｔｏｍｓ／ｃｍ＾２］以上５×１０＾１５［ａｔｏｍｓ／ｃｍ＾２］以下程度となる。なお、本実施形態では第１注入領域ＡＩ１に対してレジストパターンＬ３を構成しているが、第１注入領域ＡＩ１及びスペース領域Ｓをマスクするようにレジストパターンを構成することとしてもよい。
【0091】
図２５の第８工程では、ソースドレイン形成工程の後に行われ、シリコン基板をアニールする（アニール工程）。このようにアニーリングが行われることによって、シリコン基板が活性化及び安定化させる。
【0092】
このようにして、半導体装置１ｂは製造される。なお、上記の各工程は一例であり、各工程により製造される場合に限定されない。
【0093】
このようにＨＶＮＭＯＳを形成する場合でも、図１４と同様に、しきい値電圧の低下を効果的に抑制することができる。
【0094】
次に、参考例における半導体装置の製造方法（プロセスフロー）の一例について図面を参照して説明する。なお、参考例における製造方法は、本実施形態におけるプレドープ工程（第３工程）以外の工程（第１工程から第２工程、第４工程から第８工程）と等しい。
【0095】
図２６は、参考例における第３工程（プレドープ工程）を示している。ドープする不純物は、本実施形態の第３工程と同様に、ソースドレインＳＤと同極性の不純物である。プレドープ工程では、第１注入領域ＡＩ１がレジストパターンＬ６でマスクされた状態で、ポリシリコンに対してソースドレインＳＤと同極性の不純物をドープする。すなわち、第１注入領域ＡＩ１において不純物のドープがされない。
【0096】
このような状態において、第６工程（逆極性インプランテーション工程）が行われると、第２領域Ａ２に対応し第１注入領域ＡＩ１に接する第２注入領域ＡＩ２をマスクしてＰ型の不純物が注入される。すなわち、プレドープ工程において第２注入領域ＡＩ２に注入した不純物（Ｎ型）と、逆極性インプランテーション工程において第１注入領域ＡＩ１に注入した不純物（Ｐ型）との間にスペースが存在しない。このような状態でアニール工程が行われると、Ｎ型の不純物が第１注入領域ＡＩ１へ拡散浸食することとなり、最終的に形成される第１領域Ａ１の領域範囲が狭くなる現象が生ずる。このため、参考例では、しきい値電圧の低下が発生する可能性がある。
【0097】
次に、半導体装置１ｂのゲート電極Ｇにおける不純物分布状態について説明する。図２７では、参考例のプロセスで製造されたＨＶＮＭＯＳのゲート電極Ｇの不純物分布状態を示している。図２８では、本実施形態におけるＨＶＮＭＯＳのゲート電極Ｇの不純物分布状態を示している。なお、各濃度分布曲線は、アニール工程後（拡散発生後）の状態を示している。
【0098】
図２７に示すように、参考例では、逆極性インプランテーション工程におけるＰ型の不純物の注入領域と、プレドープ工程におけるＮ型の不純物の注入領域とが接している。なお、ソースドレイン形成工程におけるＮ型の不純物の注入領域についても接している。このような状態でアニール工程が行われると、ソースドレイン形成工程におけるＮ型の不純物はＷ１として示すように第１注入領域ＡＩ１側へ少々拡散する。逆極性インプランテーション工程におけるＰ型の不純物についてもＷ２として示すように第２注入領域ＡＩ２側へ拡散する。これに対して、プレドープ工程における不純物は主としてリンが用いられるため、Ｗ３として示すように第１注入領域ＡＩ１側へ大量に拡散する。これによって、極性の異なる不純物同士の間で再結合等が発生し、Ｎ型の不純物濃度はＷ４のようになり、Ｐ型の不純物濃度はＷ５のようになる。これによって、第１領域Ａ１と第２領域Ａ２の範囲が決定される。すなわち、参考例では、プレドープ工程におけるＮ型の不純物が多く拡散し、第１領域Ａ１が第１注入領域ＡＩ１に対して大幅に小さくなる。これによって第１領域Ａ１を十分に形成することができずしきい値の低下が発生する可能性がある。
【0099】
これに対して、図２８に示すように、本実施形態では、逆極性インプランテーション工程におけるＰ型の不純物の注入領域と、プレドープ工程におけるＮ型の不純物の注入領域との間にスペース領域Ｓを設けている。なお、ソースドレイン形成工程におけるＮ型の不純物の注入領域については、ヒ素はプレドープ工程のリンと比較して拡散長が短いためＰ型の不純物の注入領域と接してもよいし、スペース領域を設けることとしてもよい。図２８では、スペース領域を設ける場合について説明している。このような状態でアニール工程が行われると、ソースドレイン形成工程におけるＮ型の不純物はＺ１として示すように第１注入領域ＡＩ１側へ少々拡散する。なお、ソースドレイン形成工程でドープしているヒ素は、リンと比較して拡散量が小さい。換言すると、ヒ素と比較してリンは拡散係数が高い。このため、アニール工程が行われても第１注入領域ＡＩ１への拡散侵入は少ない。逆極性インプランテーション工程におけるＰ型の不純物についてもＺ２として示すように第２注入領域ＡＩ２側へ拡散する。これに対して、プレドープ工程における不純物は主としてリンが用いられるため、Ｚ３として示すように第１注入領域ＡＩ１側へ大量に拡散するが、スペース領域Ｓが設けられているため、第１注入領域ＡＩ１への拡散量は参考例と比較して少ない。これによって、Ｎ型の不純物濃度はＺ４のようになり、Ｐ型の不純物濃度はＺ５のようになり、第１領域Ａ１と第２領域Ａ２の範囲が決定される。すなわち、本実施形態では、プレドープ工程におけるＮ型の不純物が第１注入領域ＡＩ１へ拡散することをスペース領域によって抑制している。これによって、第１注入領域ＡＩ１が狭くなることを抑制して、第１注入領域ＡＩ１と第１領域Ａ１とを略等しい範囲とすることができる。これによって第１領域Ａ１を十分に形成することができ、しきい値の低下を抑制する。
【0100】
以上説明したように、本実施形態に係る半導体装置、及びその製造方法によれば、プレドープ工程において、ゲート幅Ｗの端部を通過する積層方向の延長線を通過するようにそれぞれの端部に対応して設けられた第１注入領域ＡＩ１よりも広い範囲がマスクされた状態で、ポリシリコンに対してソースドレインＳＤと同極性の不純物をドープし、逆極性インプランテーション工程において、エッチングされたゲート電極Ｇに対して第１注入領域ＡＩ１以外の領域である第２注入領域ＡＩ２をマスクした状態で、第１注入領域ＡＩ１にプレドープ工程でドープした不純物と逆極性の不純物をドープする。このため、第１注入領域ＡＩ１においてドープされた不純物と、第２注入領域ＡＩ２においてドープされた不純物との間に所定の間隔が空いているため、第１領域Ａ１の狭小化を抑制して、しきい値電圧の低下を抑制することが可能となる。
【0101】
本発明は、上述の実施形態のみに限定されるものではなく、発明の要旨を逸脱しない範囲において、種々変形実施が可能である。なお、各実施形態を組み合わせることも可能である。
【0102】
なお、上記の各実施形態では、第１ＭＯＳトランジスタ及び第２ＭＯＳトランジスタをＮ型として説明したが、Ｐ型としてもよい。
【0103】
具体的には、第１実施形態の第１ＭＯＳトランジスタ（ＮＭＯＳ（ＨＶＮＭＯＳ））は、Ｐ型とした場合には、ＰＭＯＳ（ＨＶＰＭＯＳ）となる。すなわち、ＨＶＰＭＯＳとした場合の第１ＭＯＳトランジスタは、Ｐ型基板と、Ｎウェル（ＨＶＮＷＥＬＬ）と、ＬＤＤと、ソースドレインＳＤ（Ｐ型）と、ゲート電極Ｇと、ＳＴＩとを有している。なお、第２ＭＯＳトランジスタについてもＰＭＯＳ（ＬＶＰＭＯＳ）となる。そして、プレドープ工程では、プレドープのための不純物は、ＨＶＰＭＯＳのポリシリコンにはドープされない。プレドープ工程では、例えばホウ素（Ｂ）のドープが行われる。そして、逆極性インプランテーション工程では、ＨＶＰＭＯＳの第１注入領域に対してＮ型の不純物がドープされる。そして、ソースドレイン形成工程では、ＨＶＰＭＯＳの第２注入領域に対してＰ型の不純物（例えばＡｓ）がドープされる。そしてアニール工程が実行される。すなわち、ＨＶＰＭＯＳへはプレドープ工程における不純物（Ｂ）のドープが行われない。このため、第１領域が狭小化してしまうことが抑制される。なお、第２注入領域へは、ソースドレイン形成工程においてＡｓがドープされているが、ＡｓはＢと比較して拡散量が小さい。このため、第１実施形態のＨＶＮＭＯＳと同様に、ＨＶＰＭＯＳにおいても、第１領域の狭小化が抑制される。
【0104】
また、第２実施形態の第１ＭＯＳトランジスタ（ＮＭＯＳ（ＨＶＮＭＯＳ））は、Ｐ型とした場合には、ＰＭＯＳ（ＨＶＰＭＯＳ）となる。すなわち、ＨＶＰＭＯＳとした場合の第１ＭＯＳトランジスタは、Ｐ型基板と、Ｎウェル（ＨＶＮＷＥＬＬ）と、ＬＤＤと、ソースドレインＳＤ（Ｐ型）と、ゲート電極Ｇと、ＳＴＩとを有している。なお、第２ＭＯＳトランジスタについてもＰＭＯＳ（ＬＶＰＭＯＳ）となる。そして、プレドープ工程では、ＨＶＰＭＯＳにおいて、第１注入領域よりも広い範囲（第１注入領域＋スペース領域）に対して不純物のドープがされない。プレドープ工程では、例えばホウ素（Ｂ）のドープが行われる。そして、逆極性インプランテーション工程では、ＨＶＰＭＯＳの第１注入領域に対してＮ型の不純物がドープされる。そして、ソースドレイン形成工程では、ＨＶＰＭＯＳの第２注入領域に対してＰ型の不純物（例えばＡｓ）がドープされる。そしてアニール工程が実行される。すなわち、ソースドレイン形成工程前におけるゲート電極では、第１注入領域においてドープされたＮ型の不純物と、第２注入領域においてドープされたＰ型の不純物（Ｂ）との間に所定の間隔（スペース領域）が空くこととなる。このため、第１領域が狭小化してしまうことが抑制される。なお、第２注入領域へは、ソースドレイン形成工程においてＡｓがドープされているが、ＡｓはＢと比較して拡散量が小さい。このため、第２実施形態のＨＶＮＭＯＳと同様に、ＨＶＰＭＯＳにおいても、第１領域の狭小化が抑制される。
【符号の説明】
【0105】
１ａ ：半導体装置
１ｂ ：半導体装置
Ａ１ ：第１領域
Ａ２ ：第２領域
ＡＩ１ ：第１注入領域
ＡＩ２ ：第２注入領域
Ｇ ：ゲート電極
Ｇａ ：ゲート電極
Ｇｏｘ ：シリコン酸化膜
Ｌ ：ゲート長
Ｌ１ ：レジストパターン
Ｌ２ ：レジストパターン
Ｌ３ ：レジストパターン
Ｌ４ ：レジストパターン
Ｌ６ ：レジストパターン
Ｓ ：スペース領域
ＳＤ ：ソースドレイン
ＳＤａ ：ソースドレイン
ＳＷ ：サイドウォール
Ｗ ：ゲート幅
１ｂ ：半導体装置
Ａ１ ：第１領域
Ａ２ ：第２領域
ＡＩ１ ：第１注入領域
ＡＩ２ ：第２注入領域
Ｇ ：ゲート電極
Ｇａ ：ゲート電極
Ｇｏｘ ：シリコン酸化膜
Ｌ ：ゲート長
Ｌ１ ：レジストパターン
Ｌ２ ：レジストパターン
Ｌ３ ：レジストパターン
Ｌ４ ：レジストパターン
Ｌ６ ：レジストパターン
Ｓ ：スペース領域
ＳＤ ：ソースドレイン
ＳＤａ ：ソースドレイン
ＳＷ ：サイドウォール
Ｗ ：ゲート幅
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】