特許7173661IP Force 特許公報全文掲載

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湿度検出装置

発明が解決しようとする課題[発明の詳細な説明]から抜粋

静電容量式の湿度検出装置の電極間距離は、例えば０．２μｍ～２μｍと小さく、感湿膜は薄膜であるので、静電気による静電破壊が問題となる。湿度検出装置は、例えば、センサチップを他の基板等に実装することにより製造されるので、センサチップは、ウェハ上で素子構造が形成されてから実装が終了するまでの間は、静電破壊のリスクに晒されている。このため、製造時に、製造装置などで生じた静電気が印加されることにより静電破壊が生じ、歩留りが低下することが懸念される。

課題を解決するための手段[発明の詳細な説明]から抜粋

開示の技術は、一対の電極間に感湿膜が配置された湿度検出部を有する第１半導体チップと、前記湿度検出部の検出値に基づいて信号処理を行う第２半導体チップとを有する湿度検出装置であって、前記第１半導体チップは、前記湿度検出部に対する入力端子及び出力端子にそれぞれ接続された複数の静電気放電保護回路を有し、前記第１半導体チップは、前記第２半導体チップに設けられる端子と接続されるグランド電極端子を更に有し・・・　続きを知財ポータルサイト IP Force にログインして見る

発明の効果[発明の詳細な説明]から抜粋

本発明によれば、製造時における静電破壊耐性を向上させることができる。

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この特許公報に記載されている図面[図面の簡単な説明]から抜粋

【図1】 本発明の一湿度検出装置の概略構成を例示する図である。
【図2】 図１中のＡ－Ａ線に沿う断面を概略的に示す断面図である。
【図3】 モールド樹脂を除去した状態における湿度検出装置の平面図である。
【図4】 センサチップの構成を示す概略平面図である。
【図5】 ＥＳＤ保護回路の構成を例示する回路図である。
【図6】 ＥＳＤ保護回路を構成するＮＭＯＳトランジスタの層構造を例示する図である。
【図7】 湿度検出部の構成を例示する回路図である。
【図8】 温度検出部の構成を例示する回路図である。
【図9】 センサチップの素子構造を説明するための概略断面図である。
【図10】 下部電極及び上部電極の形状を例示する平面図である
【図11】 加熱部を構成するｎ型拡散層の形状を例示する平面図である。
【図12】 ＡＳＩＣチップの機能構成を例示するブロック図である。
【図13】 変形例に係るＥＳＤ保護回路の構成を例示する回路図である。
【図14】 変形例に係るＥＳＤ保護回路を構成するＰＭＯＳトランジスタの層構造を例示する図である。
【図15】 温度検出部を抵抗型温度センサとした例を示す図である。

代表図 図1本件の代表的な図

１０ 湿度検出装置、２０ センサチップ（第１半導体チップ）、２１ 湿度検出部、 ２２ 温度検出部、 ２３ 加熱部、２４，２４ａ～２４ｆ ボンディングパッド、３０ ＡＳＩＣチップ（第２半導体チップ）、３１ 湿度計測処理部、３２ 温度計測処理部、３３ 加熱制御部、３４ 故障判定部、４０ モールド樹脂、４１ リード端子、４２ 第１ＤＡＦ、４５ 第２ＤＡＦ、５０ 開口部、５１ 有効開口部、６０，６０ａ ＥＳＤ保護回路（静電気放電保護回路）、６１，６２ ダイオード、７０ ｐ型半導体基板、７０ａ ｎ型半導体基板、８０ 湿度検出用キャパシタ、８１ 参照用キャパシタ、８２ 参照電極、８３ 下部電極、８４ 上部電極、８４ａ 開口、８６ 感湿膜、８７ オーバーコート膜、９０ バイポーラトランジスタ、９１ ｎ型拡散層、９２ ｐ型拡散層、９３ ｎ型拡散層、１０６ ｎ型拡散層、１１０ 第１絶縁膜、１１１ 第２絶縁膜、１１２ 第３絶縁膜、１２０ 第１配線層、１２１ 第２配線層、１２２ 第１プラグ層、１２３ 第２プラグ層

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