(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2022-11-09
(45)【発行日】2022-11-17
(54)【発明の名称】半導体集積回路装置
(51)【国際特許分類】
H01L 21/82 20060101AFI20221110BHJP
H01L 21/8234 20060101ALI20221110BHJP
H01L 27/088 20060101ALI20221110BHJP
H01L 21/822 20060101ALI20221110BHJP
H01L 27/04 20060101ALI20221110BHJP
【FI】
H01L21/82 B
H01L27/088 A
H01L27/04 A
(21)【出願番号】P 2019559529
(86)(22)【出願日】2018-11-27
(86)【国際出願番号】 JP2018043560
(87)【国際公開番号】W WO2019116883
(87)【国際公開日】2019-06-20
【審査請求日】2021-10-27
(31)【優先権主張番号】P 2017237773
(32)【優先日】2017-12-12
(33)【優先権主張国・地域又は機関】JP
(73)【特許権者】
【識別番号】514315159
【氏名又は名称】株式会社ソシオネクスト
(74)【代理人】
【識別番号】110001427
【氏名又は名称】弁理士法人前田特許事務所
(72)【発明者】
【氏名】岩堀 淳司
【審査官】市川 武宜
(56)【参考文献】
【文献】米国特許出願公開第2016/0063163(US,A1)
【文献】国際公開第2016/075859(WO,A1)
【文献】特開2011-228519(JP,A)
【文献】国際公開第2009/078069(WO,A1)
【文献】特開2008-118004(JP,A)
【文献】国際公開第2015/025441(WO,A1)
(58)【調査した分野】(Int.Cl.,DB名)
H01L 21/82
H01L 21/822
H01L 21/8234
H01L 27/04
(57)【特許請求の範囲】
【請求項1】
スタンダードセルを含む半導体集積回路装置であって、
前記スタンダードセルは、
第1方向に延び、第1電源電圧を供給する第1電源配線と、
前記第1方向に延び、前記第1電源電圧と異なる第2電源電圧を供給する第2電源配線と、
前記第1電源配線と前記第2電源配線との間において、前記第1電源配線の側に設けられており、1個以上のアクティブP型VNW(Vertical Nanowire:縦型ナノワイヤ) FETが形成された、P型トランジスタ領域と、
前記第1電源配線と前記第2電源配線との間において、前記第2電源配線の側に設けられており、1個以上のアクティブN型VNW FETが形成された、N型トランジスタ領域と、
前記P型トランジスタ領域から前記N型トランジスタ領域にわたって配置された、信号配線とを備え、
前記P型トランジスタ領域および前記N型トランジスタ領域のうち少なくともいずれか一方に、少なくとも1つのダミーVNW FETが形成されており、
前記ダミーVNW FETのトップ電極は、前記信号配線と接続されている
ことを特徴とする半導体集積回路装置。
【請求項2】
請求項1記載の半導体集積回路装置において、
前記ダミーVNW FETのボトム電極は、前記信号配線と接続されている
ことを特徴とする半導体集積回路装置。
【請求項3】
請求項1記載の半導体集積回路装置において、
前記ダミーVNW FETのゲート電極は、前記信号配線と接続されている
ことを特徴とする半導体集積回路装置。
【請求項4】
請求項1記載の半導体集積回路装置において、
前記ダミーVNW FETは、前記P型トランジスタ領域に形成された第1ダミーVNW FETと、前記N型トランジスタ領域に形成された第2ダミーVNW FETとを含む
ことを特徴とする半導体集積回路装置。
【請求項5】
請求項4記載の半導体集積回路装置において、
前記第1および第2ダミーVNW FETのゲート電極は、共通のゲート配線によって互いに接続されており、かつ、前記信号配線と接続されている
ことを特徴とする半導体集積回路装置。
【請求項6】
半導体集積回路装置であって、
複数のスタンダードセルが第1方向に並ぶセル列が、複数列、前記第1方向と垂直をなす第2方向に並べて配置された、回路ブロックを備え、
前記回路ブロックは、
前記第1方向に延びる第1電源配線と、
前記複数のセル列の一部であって、前記第1電源配線の前記第2方向における両側にそれぞれ配置されており、前記第1電源配線を共有する第1および第2セル列とを備え、
前記第1セル列は、第1VNW(Vertical Nanowire:縦型ナノワイヤ) FETを含む第1スタンダードセルを含み、
前記第2セル列は、第2VNW FETを含む第2スタンダードセルを含み、
前記第1VNW FETと前記第2VNW FETとは、前記第1方向において同一位置に配置されており、
前記第1電源配線は、前記第1VNW FETのトップ電極およびボトム電極のうち少なくともいずれか一方と接続されており、かつ、前記第2VNW FETのトップ電極およびボトム電極のうち少なくともいずれか一方と接続されて
おり、
前記第1電源配線は、前記第1VNW FETのトップ電極、および、前記第2VNW FETのトップ電極と接続されている
ことを特徴とする半導体集積回路装置。
【請求項7】
半導体集積回路装置であって、
複数のスタンダードセルが第1方向に並ぶセル列が、複数列、前記第1方向と垂直をなす第2方向に並べて配置された、回路ブロックを備え、
前記回路ブロックは、
前記第1方向に延びる第1電源配線と、
前記複数のセル列の一部であって、前記第1電源配線の前記第2方向における両側にそれぞれ配置されており、前記第1電源配線を共有する第1および第2セル列とを備え、
前記第1セル列は、第1VNW(Vertical Nanowire:縦型ナノワイヤ) FETを含む第1スタンダードセルを含み、
前記第2セル列は、第2VNW FETを含む第2スタンダードセルを含み、
前記第1VNW FETと前記第2VNW FETとは、前記第1方向において同一位置に配置されており、
前記第1電源配線は、前記第1VNW FETのトップ電極およびボトム電極のうち少なくともいずれか一方と接続されており、かつ、前記第2VNW FETのトップ電極およびボトム電極のうち少なくともいずれか一方と接続されて
おり、
前記第1電源配線は、前記第1VNW FETのトップ電極、および、前記第2VNW FETのボトム電極と接続されている
ことを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、縦型ナノワイヤ(VNW:Vertical Nanowire)FET(Field Effect Transistor)を含むスタンダードセルを備えた半導体集積回路装置に関する。
【背景技術】
【0002】
半導体基板上に半導体集積回路を形成する方法として、スタンダードセル方式が知られている。スタンダードセル方式とは、特定の論理機能を有する基本的単位(例えば、インバータ,ラッチ,フリップフロップ,全加算器など)をスタンダードセルとして予め用意しておき、半導体基板上に複数のスタンダードセルを配置して、それらのスタンダードセルを配線で接続することによって、LSIチップを設計する方式のことである。
【0003】
また、LSIの基本構成要素であるトランジスタは、ゲート長の縮小(スケーリング)により、集積度の向上、動作電圧の低減、および動作速度の向上を実現してきた。しかし近年、過度なスケーリングによるオフ電流と、それによる消費電力の著しい増大が問題となっている。この問題を解決するため、トランジスタ構造を従来の平面型から立体型に変更した立体構造トランジスタが盛んに研究されている。その1つとして、縦型ナノワイヤFET(以下、適宜、VNW FETという)が注目されている。
【0004】
特許文献1では、VNW FETを用いた2入力NANDのレイアウトが開示されている。特許文献2では、VNW FETを用いたインバータのレイアウトが開示されている。
【先行技術文献】
【特許文献】
【0005】
【文献】米国特許出願公開第2016/0063163号明細書
【文献】米国特許出願公開第2016/0012169号明細書
【発明の概要】
【発明が解決しようとする課題】
【0006】
半導体微細構造の製造プロセスにおいては、製造ばらつきの抑制が大きな課題であり、これはVNW FETを用いた半導体集積回路装置においても同様である。また、半導体集積回路装置の小面積化も同様に大きな課題である。
【0007】
本開示は、VNW FETを用いたスタンダードセルを備えた半導体集積回路装置について、製造ばらつきを抑制し小面積化を実現するレイアウト構造を提供することを目的とする。
【課題を解決するための手段】
【0008】
本開示の第1態様では、スタンダードセルを含む半導体集積回路装置において、前記スタンダードセルは、第1方向に延び、第1電源電圧を供給する第1電源配線と、前記第1方向に延び、前記第1電源電圧と異なる第2電源電圧を供給する第2電源配線と、前記第1電源配線と前記第2電源配線との間において、前記第1電源配線の側に設けられており、1個以上のアクティブP型VNW(Vertical Nanowire:縦型ナノワイヤ) FETが形成された、P型トランジスタ領域と、前記第1電源配線と前記第2電源配線との間において、前記第2電源配線の側に設けられており、1個以上のアクティブN型VNW FETが形成された、N型トランジスタ領域と、前記P型トランジスタ領域から前記N型トランジスタ領域にわたって配置された、信号配線とを備え、前記P型トランジスタ領域および前記N型トランジスタ領域のうち少なくともいずれか一方に、少なくとも1つのダミーVNW FETが形成されており、前記ダミーVNW FETのトップ電極は、前記信号配線と接続されている。
【0009】
この態様によると、ダミーVNW FETが配置されているため、VNW FETの分布が均一となり、製造精度が上がるとともに、トランジスタ特性のばらつきが抑制される。
【0010】
本開示の第2態様では、半導体集積回路装置は、複数のスタンダードセルが第1方向に並ぶセル列が、複数列、前記第1方向と垂直をなす第2方向に並べて配置された、回路ブロックを備え、前記回路ブロックは、前記第1方向に延びる第1電源配線と、前記複数のセル列の一部であって、前記第1電源配線の前記第2方向における両側にそれぞれ配置されており、前記第1電源配線を共有する第1および第2セル列とを備え、前記第1セル列は、第1VNW(Vertical Nanowire:縦型ナノワイヤ) FETを含む第1スタンダードセルを含み、前記第2セル列は、第2VNW FETを含む第2スタンダードセルを含み、前記第1VNW FETと前記第2VNW FETとは、前記第1方向において同一位置に配置されており、前記第1電源配線は、前記第1VNW FETのトップ電極およびボトム電極のうち少なくともいずれか一方と接続されており、かつ、前記第2VNW FETのトップ電極およびボトム電極のうち少なくともいずれか一方と接続されている。
【0011】
この態様によると、電源配線の第2方向における両側にそれぞれ配置されたセル列が、当該電源配線を共有することが可能であるので、半導体集積回路装置の小面積化が実現できる。
【発明の効果】
【0012】
本開示によると、VNW FETを用いたスタンダードセルを備えた半導体集積回路装置について、製造ばらつきを抑制し小面積化を実現することができる。
【図面の簡単な説明】
【0013】
【
図1】第1実施形態に係るスタンダードセルのレイアウト構造の例を示す平面図
【
図2】(a),(b)は第1実施形態に係るスタンダードセルのレイアウト構造の例を示す層別の平面図
【
図3】(a)~(e)は第1実施形態に係るスタンダードセルのレイアウト構造の例を示す断面図
【
図4】第1実施形態に係るスタンダードセルの回路図
【
図5】第1実施形態の変形例1に係るスタンダードセルの回路図
【
図6】第1実施形態の変形例1に係るスタンダードセルのレイアウト構造の例を示す図であり、(a)は平面図、(b)は断面図
【
図7】第1実施形態の変形例2に係るスタンダードセルの回路図
【
図8】第1実施形態の変形例2に係るスタンダードセルのレイアウト構造の例を示す図であり、(a)は平面図、(b)は断面図
【
図9】第2実施形態に係るスタンダードセルのレイアウト構造の例を示す平面図
【
図10】(a),(b)は第2実施形態に係るスタンダードセルのレイアウト構造の例を示す層別の平面図
【
図11】(a)~(e)は第2実施形態に係るスタンダードセルのレイアウト構造の例を示す断面図
【
図12】第2実施形態の変形例1に係るスタンダードセルのレイアウト構造の例を示す図であり、(a)は平面図、(b)は断面図
【
図13】他の実施形態に係るスタンダードセルのレイアウト構造の例を示す平面図
【
図14】他の実施形態に係るスタンダードセルのレイアウト構造の例を示す平面図
【
図15】他の実施形態に係るスタンダードセルのレイアウト構造の例を示す平面図
【
図17】他の実施形態に係るスタンダードセルのレイアウト構造の例を示す平面図
【
図18】(a),(b)は
図17に示すスタンダードセルのレイアウト構造の例を示す層別の平面図
【
図20】他の実施形態に係るスタンダードセルのレイアウト構造の例を示す平面図
【
図21】本開示に係るスタンダードセルを配置した回路ブロックのレイアウト例を示す平面図
【
図22】縦型ナノワイヤFETの基本構造例を示す模式図であり、(a)は断面図、(b)は平面図
【
図23】(a),(b)は縦型ナノワイヤFETの基本構造例であって、ローカル配線を用いた構造例を示す模式平面図
【
図24】縦型ナノワイヤFETにおいてゲート電極とボトム領域とを接続する構造例を示すものであり、(a)は平面図、(b),(c)は断面図
【発明を実施するための形態】
【0014】
以下、実施の形態について、図面を参照して説明する。以下の実施の形態では、半導体集積回路装置は複数のスタンダードセルを備えており、この複数のスタンダードセルのうち少なくとも一部は、いわゆる縦型ナノワイヤFET(VNW FET)を備えるものとする。
【0015】
図22はVNW FETの基本構造例を示す模式図であり、(a)は断面図、(b)は平面図である。なお、
図22(b)では、メタル配線の図示を省いており、また、理解のしやすさのために、実際の平面視では見えない構成要素を図示している。
【0016】
図22に示すように、半導体基板501上に、P型ウェル502とN型ウェル503が形成されている。ただし、半導体基板501がP型基板であるとき、P型ウェルを形成しなくてもよい。P型ウェル502上に、N型トランジスタであるVNW FET510が形成されており、N型ウェル503上に、P型トランジスタであるVNW FET520が形成されている。504は絶縁膜、505は層間絶縁膜である。
【0017】
VNW FET510は、ソース/ドレイン電極となるボトム電極511と、ソース/ドレイン電極となるトップ電極512と、ボトム電極511とトップ電極512との間に、縦方向(基板面に対して垂直方向)に形成されたナノワイヤ513とを備える。ボトム電極511およびトップ電極512は、N導電型にドーピングされている。ナノワイヤ513の少なくとも一部がチャネル領域となる。ナノワイヤ513の周囲にはゲート絶縁膜515が形成されており、さらにその周囲にゲート電極514が形成されている。なお、ゲート電極514はナノワイヤ513の周囲全体を囲んでいてもよいし、ナノワイヤ513の周囲の一部のみを囲んでいてもよい。ゲート電極514がナノワイヤ513の周囲の一部のみを囲んでいる場合は、ゲート絶縁膜515はゲート電極514がナノワイヤ513を囲んでいる部分にのみ形成されていてもよい。
【0018】
ボトム電極511は、半導体基板501の上面に沿って広がるように形成されたボトム領域516と接続されている。ボトム領域516も、N導電型にドーピングされている。ボトム領域516の表面にはシリサイド領域517が形成されている。また、トップ電極512の周囲に、サイドウォール518が形成されている。トップ電極512の上に、シリサイド領域519が形成されている。ただし、サイドウォール518およびシリサイド領域519は形成しなくてもよい。
【0019】
同様に、VNW FET520は、ソース/ドレイン電極となるボトム電極521と、ソース/ドレイン電極となるトップ電極522と、ボトム電極521とトップ電極522との間に、縦方向に形成されたナノワイヤ523とを備える。ボトム電極521およびトップ電極522は、P導電型にドーピングされている。ナノワイヤ523の少なくとも一部がチャネル領域となる。ナノワイヤ523の周囲にはゲート絶縁膜525が形成されており、さらにその周囲にゲート電極524が形成されている。
【0020】
ボトム電極521は、半導体基板501の上面に沿って広がるように形成されたボトム領域526と接続されている。ボトム領域526も、P導電型にドーピングされている。ボトム領域526の表面にはシリサイド領域527が形成されている。また、トップ電極522の周囲に、サイドウォール528が形成されている。トップ電極522の上に、シリサイド領域529が形成されている。ただし、サイドウォール528およびシリサイド領域529は形成しなくてもよい。
【0021】
図22の構造では、VNW FET510のゲート電極領域514とVNW FET520のゲート電極領域524とが、ゲート配線531によって接続されている。また、ボトム領域516、シリサイド領域519、ゲート配線531、シリサイド領域529およびボトム領域526は、それぞれ、コンタクト532およびコンタクト541を介して、メタル配線層M1に形成された配線542に接続されている。なお、メタル配線層M1のさらに上層に、メタル配線層を積層することができる。
【0022】
半導体基板501は、例えば、バルクSi、ゲルマニウム、その化合物や合金等によって構成されている。N型ドーパントの例としては、As、P、Sb、N、Cまたはこれらの組み合わせ等がある。P型ドーパントの例としては、B、BF2、In、N、Cまたはこれらの組み合わせ等がある。また、VNW FET510,520の平面形状(ナノワイヤ513,523の横断面形状)は、例えば、円形、矩形、楕円形等であってもよい。
【0023】
絶縁膜504の材質は、例えば、SiN、SiCN等である。層間絶縁膜505の材料は、例えば、SiO、TEOS、PSG、BPSG、FSG、SiOC、SOG、Spin on Polymers、SiC、または、これらの混合物等がある。シリサイド領域517,527の材質は、例えば、NiSi、CoSi、TiSi、WSi等である。
【0024】
ゲート電極514,524、および、ゲート配線531の材料は、例えば、TiN、TaN、TiAl、Ti-containing Metal、Ta-containing Metal、Al-containing Metal、W-containing Metal、TiSi、NiSi、PtSi、polysilicon with silicide、これらの組み合わせ等がある。ゲート絶縁膜515,525の材料は、例えば、SiON、Si3N4、Ta2O5、Al2O3、Hf oxide、Ta oxide、Al oxide等がある。また、k値は7以上であることが好ましい。
【0025】
トップ電極512,522上に設けるシリサイド領域519,529の材料としては、NiSi、CoSi、MoSi、WSi、PtSi、TiSiまたはこれらの組み合わせ等がある。また、他の構成として、W、Cu、Al等のメタルや、TiN、TaN等の合金等、不純物注入された半導体等、またはこれらの組み合わせとしてもよい。サイドウォール518,528の材料としては、例えば、SiN、SiON、SiC、SiCN、SiOCN等がある。
【0026】
コンタクト532の材料としては、例えば、Ti、TiN、Ta、TaN等がある。また、Cu、Cu-arroy、W、Ag、Au、Ni、Al等がある。あるいは、Co、Ruでもよい。
【0027】
図23はVNW FETの基本構造例であって、ローカル配線を用いた構造例を示す。
図23(a)では、メタル配線層M1と、VNW FET510のトップ電極512およびVNW FET520のトップ電極522との間に、ローカル配線534が形成されている。ボトム領域516,526およびゲート配線531は、それぞれ、コンタクト533、ローカル配線534およびコンタクト541を介して、メタル配線層M1に形成された配線542に接続されている。また、シリサイド領域519,529は、それぞれ、ローカル配線534およびコンタクト541を介して、メタル配線層M1に形成された配線542に接続されている。
【0028】
図23(b)では、メタル配線層M1とボトム領域516,526との間に、ローカル配線535が形成されている。言い換えると、ローカル配線535は、
図23(a)におけるコンタクト533およびローカル配線534が一体となったものに相当する。シリサイド領域536は、ローカル配線535を形成する工程において、エッチングストッパとして用いられる。
【0029】
図24はVNW FETにおいてゲート電極とボトム領域とを接続する構造例を示すものであり、(a)は平面図、(b)は(a)の線A-Aにおける断面図、(c)は(a)の線B-Bにおける断面図である。
図24に示すように、ゲート絶縁膜551を形成した後、ゲート電極514,524を形成する前に、ゲート絶縁膜551およびその下の絶縁膜504を貫通して、ボトム領域516に達する孔を形成する。その孔を含めて、ゲート電極の膜552を形成する。これにより、ゲート電極514,524とボトム領域516とが接続される。孔にコンタクト553を形成する。
【0030】
本明細書では、スタンダードセルの論理機能に寄与するVNW FETのことを「アクティブVNW FET」といい、スタンダードセルの論理機能に寄与しないVNW FETのことを「ダミーVNW FET」という。また、以下の説明では、VNW FETのボトム電極、トップ電極、ゲート電極のことを、適宜、単にボトム、トップ、ゲートという。また、縦型ナノワイヤ、トップ、ボトムおよびゲートからなる単位構成が、1個または複数個によって、1個のVNW FETを構成する場合、この単位構成のことを単に「VNW」といい、VNW FETと区別するものとする。また、スタンダードセルのことを、適宜、単にセルという。
【0031】
また、本明細書において、「同一配線幅」等のように、幅等が同じであることを意味する表現は、製造上のばらつき範囲を含んでいるものとする。
【0032】
(第1実施形態)
図1~
図3は第1実施形態に係るセルのレイアウト構造の例を示す図であり、
図1は平面図、
図2(a),(b)は層別の平面図、
図3(a)~(e)は断面図である。具体的には、
図2(a)はVNW FETおよびその下の層を示し、
図2(b)はVNW FETよりも上の層を示す。
図3(a)~(c)は
図1の平面視縦方向の断面図、
図3(d)~(e)は
図1の平面視横方向の断面図であり、
図3(a)は線X1-X1’の断面、
図3(b)は線X2-X2’の断面、
図3(c)は線X3-X3’の断面、
図3(d)は線Y1-Y1’の断面、
図3(e)は線Y2-Y2’の断面である。
【0033】
また
図4は
図1~
図3に示すセルの回路図である。
図4に示すように、
図1~
図3に示すセルは、入力A,B、出力Yの2入力NAND回路を実現している。
【0034】
なお、以下の説明では、
図1等の平面図において、図面横方向をX方向(第1方向に相当)、図面縦方向をY方向(第2方向に相当)としている。また、
図1等の平面図において縦横に走る点線、および、
図3等の断面図において縦に走る点線は、設計時に部品配置を行うために用いるグリッドを示す。グリッドは、X方向において等間隔に配置されており、またY方向において等間隔に配置されている。なお、グリッド間隔は、X方向とY方向とにおいて同じであってもよいし異なっていてもよい。また、グリッド間隔は、層ごとに異なっていてもかまわない。例えば、VNW FETのグリッドとM1配線のグリッドとが、異なる間隔で配置されていてもよい。さらに、各部品は必ずしもグリッド上に配置される必要はない。ただし、製造ばらつきを抑制する観点から、部品はグリッド上に配置される方が好ましい。
【0035】
また、本実施形態に係るデバイス構造は、
図23(a)の構造を前提としている。ただし、
図22や
図23(b)の構造や、他のデバイス構造を前提とした構造にもなり得る。以降の実施形態についても同様である。また、図を分かりやすくするために、ウェル、STI、各絶縁膜、ボトム上のシリサイド層、トップ上のシリサイド層、および、トップのサイドウォールについては、図示を省略している。以降の図についても同様である。
【0036】
図1~
図3に示すように、セルの上下(Y方向における両端)において、X方向に延びる電源配線VDD,VSSがそれぞれ設けられている。なお、VDD,VSSは、電源配線と、電源配線が供給する電源電圧との両方を意味する符号として用いる。電源配線VDD,VSSはM1配線層に形成されている。電源配線VDD,VSSは、その上下に隣接するセル同士で共有することができる。ただし、電源配線を、その上下に隣接するセルによって共有しないレイアウトにしてもかまわない。
【0037】
M1配線層には、X方向に延びる配線41,42,43,44が並列に形成されている。配線41は出力Y、配線42は入力A、配線43は入力Bに相当する。
【0038】
電源配線VDDと電源配線VSSとの間に、P型トランジスタ領域(Pchと図示、以降の平面図でも同様)と、N型トランジスタ領域(Nchと図示、以降の平面図でも同様)とが形成されている。P型トランジスタ領域は電源配線VDDの側に設けられており、N型トランジスタ領域は電源配線VSSの側に設けられている。P型トランジスタ領域には、トランジスタP1,P2,P3が、X方向に並べて配置されている。トランジスタP1,P2,P3はそれぞれ、Y方向に並ぶ2個のVNWを有している。また、N型トランジスタ領域には、トランジスタN1,N2,N3が、X方向に並べて配置されている。トランジスタN1,N2,N3はそれぞれ、Y方向に並ぶ2個のVNWを有している。トランジスタP1,P2,N1,N2はアクティブVNW FETであり、トランジスタP3,N3はダミーVNW FETである。
【0039】
トランジスタP1,P2は、ボトムがボトム領域11に接続されている。ボトム領域11は、平面視で電源配線VDDと重なる範囲まで広がっている。ボトム領域11は、ローカル配線およびビアを介して電源配線VDDと接続されており、電源電圧VDDが供給される。また、トランジスタP1は、トップがローカル配線31に接続されており、トランジスタP2は、トップがローカル配線34に接続されている。ローカル配線31,34は、並列にY方向に延びており、ビアを介して、出力Yとなる配線41と接続されている。
【0040】
また、トランジスタP1は、ゲートがゲート配線21と接続されており、トランジスタP2は、ゲートがゲート配線22と接続されている。ゲート配線21,22は、P型トランジスタ領域からN型トランジスタ領域にわたって、並列にY方向に延びている。ゲート配線21は、ビアを介して、ローカル配線32と接続されている。ゲート配線22は、ビアを介して、ローカル配線35と接続されている。ローカル配線32,35は、並列にY方向に延びている。ローカル配線32は、ビアを介して、入力Aとなる配線42と接続されている。ローカル配線35は、ビアを介して、入力Bとなる配線43と接続されている。
【0041】
トランジスタP3は、ボトムはボトム領域11に接続されておらずフローティングであり、トップはローカル配線37に接続されている。ローカル配線37は、P型トランジスタ領域からN型トランジスタ領域にわたってY方向に延びている。ローカル配線37は、本開示における信号配線の一例である。ローカル配線37は、ビアを介して、出力Yとなる配線41と接続されている。すなわち、トランジスタP3のトップは、ローカル配線37およびビアを介して、出力Yとなる配線41と接続されている。またローカル配線37は、ビアを介して、配線44と接続されている。トランジスタP3を構成する2個のVNWのゲート同士は、ゲート配線23によって接続されている。トランジスタP3は、第1ダミーVNW FETに相当する。
【0042】
トランジスタN1,N2は、ボトムがボトム領域12に接続されている。また、トランジスタN1は、トップがローカル配線33に接続されており、トランジスタN2は、トップがローカル配線36に接続されている。ローカル配線33,36は並列にY方向に延びている。ローカル配線33は、平面視で電源配線VSSと重なる範囲まで延びており、ビアを介して、電源配線VSSと接続されている。ローカル配線36は、ビアを介して配線44に接続されており、配線44、ローカル配線37を介して、出力Yとなる配線41と接続されている。
【0043】
また、トランジスタN1は、ゲートが、トランジスタP1のゲートに接続されたゲート配線21と接続されており、トランジスタN2は、ゲートが、トランジスタP2のゲートに接続されたゲート配線22と接続されている。上述したとおり、ゲート配線21は、ビア、ローカル配線32、ビアを介して、入力Aとなる配線42と接続されている。また、ゲート配線22は、ビア、ローカル配線35、ビアを介して、入力Bとなる配線43と接続されている。
【0044】
トランジスタN3は、ボトムはボトム領域12に接続されておらずフローティングであり、トップはローカル配線37に接続されている。すなわち、トランジスタN3のトップは、ローカル配線37、ビアを介して、出力Yとなる配線41と接続されている。トランジスタN3を構成する2個のVNWのゲート同士は、ゲート配線24によって接続されている。トランジスタN3は、第2ダミーVNW FETに相当する。
【0045】
以上のようなレイアウト構造によって、次のような作用効果が得られる。
【0046】
P型トランジスタ領域において、ダミーVNW FETであるトランジスタP3が配置されている。このため、P型VNW FETの分布が均一となり、製造精度が上がるとともに、トランジスタ特性のばらつきが抑制される。同様に、N型トランジスタ領域において、ダミーVNW FETであるトランジスタN3が配置されている。このため、N型VNW FETの分布が均一となり、製造精度が上がるとともに、トランジスタ特性のばらつきが抑制される。
【0047】
トランジスタP3を構成する2個のVNWは、ゲートがゲート配線23によって接続されている。また、トランジスタN3を構成する2個のVNWは、ゲートがゲート配線24によって接続されている。このため、ゲートパターンの分布のばらつきが抑制され、製造精度が上がるとともに、トランジスタ特性のばらつきが抑制される。
【0048】
ゲート配線21,22,23,24は、全てY方向に延びており、かつ、同一配線幅である。これにより、製造が容易になり、製造精度が上がる。ローカル配線31,32,33,34,35,36,37は、全てY方向に延びており、かつ、同一配線幅である。これにより、製造が容易になり、製造精度が上がる。M1配線層の配線41,42,43,44は、全てX方向に延びており、かつ、同一配線幅である。これにより、製造が容易になり、製造精度が上がる。
【0049】
なお、ローカル配線37は、トランジスタP3を構成する2個のVNWと、トランジスタN3を構成する2個のVNWとに接続されている。ただし、この代わりに、トランジスタP3を構成するセル中央側の1個のVNWと、トランジスタN3を構成するセル中央側の1個のVNWとにのみ、ローカル配線37は接続されていてもよい。これにより、出力Yとなる配線41の負荷容量が低減される。また、ローカル配線37を短くすることができるので、負荷容量をさらに低減することができる。
【0050】
また、トランジスタP3を構成するVNWを1個にしてもよいし、トランジスタN3を構成するVNWを1個にしてもよい。この場合、トランジスタP3を構成するVNW、および、トランジスタN3を構成するVNWをセル中央側に配置することによって、ローカル配線37を短くすることができる。
【0051】
また、トランジスタP3およびトランジスタN3のいずれか一方、あるいは、両方を、省いてもよい。これにより、負荷容量をさらに低減することができる。
【0052】
また、トランジスタP3を構成する2個のVNWのボトム同士を接続するボトム領域を形成してもよい。また、トランジスタN3を構成する2個のVNWのボトム同士を接続するボトム領域を形成してもよい。これにより、ボトム領域のパターン形成が容易になる。
【0053】
また、トランジスタP3を構成する2個のVNWのゲートと、トランジスタN3を構成する2個のVNWのゲートとを接続するゲート配線を形成してもよい。これにより、ゲートパターンが均一となり、製造容易性が向上する。
【0054】
(第1実施形態の変形例1)
第1実施形態では、ダミーVNW FETであるトランジスタP3,N3について、ボトムはフローティングになっていた。これに対して、本変形例1では、
図5の回路図において破線で示すように、トランジスタP3,N3のボトムが出力Yに接続されている。これにより、トランジスタP3,N3のボトムのフローティングが回避されるので、回路動作の安定性が向上する。
【0055】
図6は本変形例に係るセルのレイアウト構造の例を示す図であり、(a)はVNW FETより下の層の平面図、(b)は(a)の線X3-X3’における断面図である。本変形例では、ボトム領域13,14が形成されており、トランジスタP3のボトムはボトム領域13に接続され、トランジスタN3のボトムはボトム領域14に接続されている。そして、ボトム領域13はビア53を介してローカル配線37に接続されており、同様に、ボトム領域14はビア54を介してローカル配線37に接続されている。ローカル配線37は、出力Yとなる配線41に接続されているので、トランジスタP3,N3のボトムは出力Yと接続されている。
【0056】
これにより、上述したように、トランジスタP3,N3のボトムのフローティングが回避されるので、回路動作の安定性が向上する。加えて、ボトム領域のパターンの均一性が向上するので、製造がより容易になる。
【0057】
(第1実施形態の変形例2)
上の変形例1では、ダミーVNW FETであるトランジスタP3,N3について、ボトムのフローティングは回避されたが、ゲートはフローティングになっていた。これに対して本変形例2では、
図7の回路図に破線で示すように、トランジスタP3,N3のゲートが出力Yに接続されている。これにより、トランジスタP3,N3のゲートのフローティングが回避されるので、回路動作の安定性がさらに向上する。
【0058】
図8は本変形例に係るセルのレイアウト構造の例を示す図であり、(a)はVNW FETより下の層の平面図、(b)は(a)の線X3-X3’における断面図である。本変形例では、トランジスタP3,N3のゲートは、ゲート配線25によって互いに接続されている。そして、ゲート配線25は、ビア53,54に接続されている。ビア53,54は、ローカル配線37を介して、出力Yとなる配線41に接続されているので、トランジスタP3,N3のゲートは出力Yと接続されている。
【0059】
これにより、上述したように、トランジスタP3,N3のゲートのフローティングが回避されるので、回路動作の安定性が向上する。加えて、ゲート配線のパターンの均一性が向上するので、製造がより容易になる。さらに、ゲート配線25が、ローカル配線37の裏打ち配線として機能するため、信号配線の抵抗値を下げることができる。
【0060】
(第2実施形態)
図9~
図11は第2実施形態に係るセルのレイアウト構造の例を示す図であり、
図9は平面図、
図10(a),(b)は層別の平面図、
図11(a)~(e)は断面図である。具体的には、
図10(a)はVNW FETおよびその下の層を示し、
図10(b)はVNW FETよりも上の層を示す。
図11(a)~(c)は
図9の平面視縦方向の断面図、
図11(d)~(e)は
図9の平面視横方向の断面図であり、
図11(a)は線X1-X1’の断面、
図11(b)は線X2-X2’の断面、
図11(c)は線X3-X3’の断面、
図11(d)は線Y1-Y1’の断面、
図11(e)は線Y2-Y2’の断面である。
図9~
図11に示すセルは、
図5に示すような入力A,B、出力Yの2入力NAND回路を実現している。
【0061】
本実施形態に係るセルは、第1実施形態に係るセルと対比すると、各トランジスタP1~P3,N1~N3について、トップとボトムを入れ替えた形態になっている。また、ダミーVNW FETであるトランジスタP3,N3はそれぞれ、1個のVNWからなっており、そのトップおよびボトムは出力Yに接続されている。なお、以下の説明では、第1実施形態と共通の構成については、説明を省略する場合がある。
【0062】
M1配線層には、X方向に延びる配線141,142,143が並列に形成されている。配線141は入力A、配線142は入力Bに相当する。また、ローカル配線137が出力Yに相当する。なお、M1配線層に、ローカル配線137と接続された配線を形成し、この配線を出力Yとして用いてもよい。
【0063】
トランジスタP1,P2は、ボトムがボトム領域111と接続されている。ボトム領域111は、トランジスタP3の位置まで広がっている。また、トランジスタP1は、トップがローカル配線131と接続されている。トランジスタP2は、トップがローカル配線134と接続されている。ローカル配線131,134は、電源配線VDDと平面視で重なる位置まで、並列にY方向に延びており、ビアを介して電源配線VDDと接続されている。
【0064】
また、トランジスタP1は、ゲートがゲート配線121と接続されており、トランジスタP2は、ゲートがゲート配線122と接続されている。ゲート配線121,122は、P型トランジスタ領域からN型トランジスタ領域にわたって、並列にY方向に延びている。ゲート配線121は、ビアを介して、ローカル配線132と接続されている。ゲート配線122は、ビアを介して、ローカル配線135と接続されている。ローカル配線132,135は、並列にY方向に延びている。ローカル配線132は、ビアを介して、入力Aとなる配線141と接続されている。ローカル配線135は、ビアを介して、入力Bとなる配線142と接続されている。
【0065】
トランジスタP3は、ボトムはボトム領域111に接続されており、トップが出力Yとなるローカル配線137に接続されている。ローカル配線137は、本開示における信号配線の一例である。また、ボトム領域111は、ビアを介して、出力Yであるローカル配線137と接続されている。トランジスタP3は、第1ダミーVNW FETに相当する。
【0066】
トランジスタN1は、ボトムがボトム領域112に接続されている。ボトム領域112は、平面視で電源配線VSSと重なる範囲まで広がっている。ボトム領域112は、ビア、ローカル配線、ビアを介して電源配線VSSと接続されており、電源電圧VSSが供給される。トランジスタN2は、ボトムがボトム領域113に接続されている。ボトム領域113は、トランジスタN3の位置まで広がっている。また、トランジスタN1は、トップがローカル配線133に接続されており、トランジスタN2は、トップがローカル配線136に接続されている。ローカル配線133,136は、並列にY方向に延びており、ともに配線143に接続されている。
【0067】
また、トランジスタN1は、ゲートが、トランジスタP1のゲートに接続されたゲート配線121と接続されており、トランジスタN2は、ゲートが、トランジスタP2のゲートに接続されたゲート配線122と接続されている。上述したとおり、ゲート配線121は、ビア、ローカル配線132、ビアを介して、入力Aとなる配線141と接続されている。また、ゲート配線122は、ビア、ローカル配線135、ビアを介して、入力Bとなる配線142と接続されている。
【0068】
トランジスタN3は、ボトムはボトム領域113に接続されており、トップはローカル配線137に接続されている。トランジスタN3は、第2ダミーVNW FETに相当する。
【0069】
すなわち、本実施形態に係るレイアウト構造において、P型トランジスタ領域では、トランジスタP1,P2のトップに電源電圧VDDが与えられ、トランジスタP1,P2のボトムはボトム領域111に並列に接続される。そして、ボトム領域111が、出力Yとなるローカル配線137に接続される。また、N型トランジスタ領域では、トランジスタN1のボトムに電源電圧VSSが与えられ、トランジスタN1,N2のトップ同士が配線143を介して接続され、トランジスタN2のボトムがボトム領域113に接続される。そして、ボトム領域113が、出力Yとなるローカル配線137に接続される。
【0070】
以上のようなレイアウト構造によって、次のような作用効果が得られる。
【0071】
P型トランジスタ領域において、ダミーVNW FETであるトランジスタP3が配置されている。このため、P型VNW FETの分布のばらつきが抑制され、製造精度が上がるとともに、トランジスタ特性のばらつきが抑制される。同様に、N型トランジスタ領域において、ダミーVNW FETであるトランジスタN3が配置されている。このため、N型VNW FETの分布のばらつきが抑制され、製造精度が上がるとともに、トランジスタ特性のばらつきが抑制される。
【0072】
ゲート配線121,122は、全てY方向に延びており、かつ、同一配線幅である。これにより、製造が容易になり、製造精度が上がる。ローカル配線131,132,133,134,135,136,137は、全てY方向に延びており、かつ、同一配線幅である。これにより、製造が容易になり、製造精度が上がる。M1配線層の配線141,142,143は、全てX方向に延びており、かつ、同一配線幅である。これにより、製造が容易になり、製造精度が上がる。
【0073】
なお、トランジスタP3を構成する1個のVNWをセル中央側に配置し、トランジスタN3を構成する1個のVNWをセル中央側に配置して、ローカル配線137と接続するようにしてもよい。
【0074】
また、トランジスタP3およびトランジスタN3のいずれか一方、あるいは、両方を、省いてもよい。これにより、ローカル配線137の負荷容量を低減することができる。
【0075】
(第2実施形態の変形例1)
第2実施形態では、ダミーVNW FETであるトランジスタP3,N3について、ゲートはフローティングになっていた。これに対して本変形例1では、
図7の回路図に破線で示すように、トランジスタP3,N3のゲートを出力Yに接続している。
【0076】
図12は本変形例に係るレイアウト構造の例を示す図であり、(a)はVNW FETより下の層の平面図、(b)は(a)の線X3-X3’における断面図である。本変形例では、トランジスタP3,N3のゲートは、ゲート配線123によって互いに接続されている。そして、ゲート配線123は、ビア151,152に接続されている。ビア151,152は、出力Yとなるローカル配線137に接続されているので、トランジスタP3,N3のゲートは出力Yと接続されている。
【0077】
これにより、上述したように、トランジスタP3,N3のゲートのフローティングが回避されるので、回路動作の安定性が向上する。加えて、ゲート配線のパターンの均一性が向上するので、製造がより容易になる。さらに、ゲート配線123が、ローカル配線137の裏打ち配線として機能するため、抵抗値を下げることができる。
【0078】
(他の実施形態)
(その1)
図13は他の実施形態に係るセルのレイアウト構造の例を示す平面図である。
図13のセルは、P型トランジスタ領域の構成は、
図1に示す第1実施形態に係るセルと同様であり、N型トランジスタ領域の構成は、
図9に示す第2実施形態に係るセルと同様である。
【0079】
本実施形態に係るレイアウト構造でも、第1および第2実施形態と同様の作用効果が得られる。すなわち、P型トランジスタ領域において、ダミーVNW FETであるトランジスタP3が配置されている。このため、P型VNW FETの分布のばらつきが抑制され、製造精度が上がるとともに、トランジスタ特性のばらつきが抑制される。同様に、N型トランジスタ領域において、ダミーVNW FETであるトランジスタN3が配置されている。このため、N型VNW FETの分布のばらつきが抑制され、製造精度が上がるとともに、トランジスタ特性のばらつきが抑制される。
【0080】
また、第1および第2実施形態の他の作用効果についても、同様に得られる。また、第1および第2実施形態で述べた変形例等についても、本実施形態に適用可能である。
【0081】
(その2)
図14は他の実施形態に係るセルのレイアウト構造の例を示す平面図である。
図14のセルは、P型トランジスタ領域の構成は、
図9に示す第2実施形態に係るセルと同様であり、N型トランジスタ領域の構成は、
図1に示す第1実施形態に係るセルと同様である。
【0082】
本実施形態に係るレイアウト構造でも、第1および第2実施形態と同様の効果が得られる。すなわち、P型トランジスタ領域において、ダミーVNW FETであるトランジスタP3が配置されている。このため、P型VNW FETの分布のばらつきが抑制され、製造精度が上がるとともに、トランジスタ特性のばらつきが抑制される。同様に、N型トランジスタ領域において、ダミーVNW FETであるトランジスタN3が配置されている。このため、N型VNW FETの分布のばらつきが抑制され、製造精度が上がるとともに、トランジスタ特性のばらつきが抑制される。
【0083】
また、第1および第2実施形態の他の作用効果についても、同様に得られる。また、第1および第2実施形態で述べた変形例等についても、本実施形態に適用可能である。
【0084】
(その3)
図15は他の実施形態に係るセルのレイアウト構造の例を示す平面図である。また、
図16は、
図15に示すセルの回路図である。
図16に示すように、
図15に示すセルは、入力A,B、出力Yの2入力NOR回路を実現している。
【0085】
図16を
図4と対比すると分かるように、
図15のレイアウト構造は、
図1のレイアウト構造において、P型トランジスタ領域とN型トランジスタ領域を上下に反転させたものに相当する。トランジスタP1,P2,N1,N2はアクティブVNW FETであり、トランジスタP3,N3はダミーVNW FETである。なお、以下の説明では、第1実施形態と共通の構成については、説明を省略する場合がある。
【0086】
M1配線層には、X方向に延びる配線241,242,243,244が並列に形成されている。配線241は出力Y、配線242は入力B、配線243は入力Aに相当する。
【0087】
トランジスタP1,P2は、ボトムがボトム領域211に接続されている。また、トランジスタP1は、トップがローカル配線231に接続されており、トランジスタP2は、トップがローカル配線234に接続されている。ローカル配線231,234はY方向に並列に延びている。ローカル配線231は、平面視で電源配線VDDと重なる範囲まで延びており、ビアを介して、電源配線VDDと接続されている。ローカル配線234は、ビアを介して、出力Yとなる配線241と接続されている。
【0088】
また、トランジスタP1は、ゲートがゲート配線221と接続されており、トランジスタP2は、ゲートがゲート配線222と接続されている。ゲート配線221,222は、P型トランジスタ領域からN型トランジスタ領域にわたって、並列に、Y方向に延びている。ゲート配線221は、ビア、ローカル配線232、ビアを介して、入力Aとなる配線243と接続されている。ゲート配線222は、ビア、ローカル配線235、ビアを介して、入力Bとなる配線242と接続されている。
【0089】
トランジスタP3は、ボトムはボトム領域211に接続されておらずフローティングであり、トップはローカル配線237に接続されている。ローカル配線237は、本開示における信号配線の一例である。ローカル配線237は、P型トランジスタ領域からN型トランジスタ領域にわたって、Y方向に延びている。ローカル配線237は、ビアを介して、出力Yとなる配線241と接続されている。トランジスタP3を構成する2個のVNWのゲート同士は、ゲート配線223によって接続されている。トランジスタP3は、ダミーVNW FETである。
【0090】
トランジスタN1,N2は、ボトムがボトム領域212に接続されている。ボトム領域212は、平面視で電源配線VSSと重なる範囲まで広がっている。ボトム領域212は、ローカル配線およびビアを介して電源配線VSSと接続されており、電源電圧VSSが供給されている。また、トランジスタN1は、トップがローカル配線233に接続されており、トランジスタN2は、トップがローカル配線236に接続されている。ローカル配線233,236は、並列にY方向に延びており、ビアを介して、配線244と接続されている。
【0091】
また、トランジスタN1は、ゲートが、トランジスタP1のゲートに接続されたゲート配線221と接続されており、トランジスタN2は、ゲートが、トランジスタP2のゲートに接続されたゲート配線222と接続されている。上述したとおり、ゲート配線221は、ビア、ローカル配線232、ビアを介して、入力Aとなる配線243と接続されている。ゲート配線222は、ビアを介して、ローカル配線235、ビアを介して、入力Bとなる配線242と接続されている。
【0092】
トランジスタN3は、ボトムはボトム領域212に接続されておらずフローティングであり、トップはローカル配線237に接続されている。上述したとおり、ローカル配線237は、ビアを介して、出力Yとなる配線241と接続されている。トランジスタN3を構成する2個のVNWのゲート同士は、ゲート配線224によって接続されている。トランジスタN3は、ダミーVNW FETである。
【0093】
本実施形態に係るレイアウト構造でも、第1実施形態と同様の作用効果が得られる。すなわち、P型トランジスタ領域において、ダミーVNW FETであるトランジスタP3が配置されている。このため、P型VNW FETの分布が均一となり、製造精度が上がるとともに、トランジスタ特性のばらつきが抑制される。同様に、N型トランジスタ領域において、ダミーVNW FETであるトランジスタN3が配置されている。このため、N型VNW FETの分布が均一となり、製造精度が上がるとともに、トランジスタ特性のばらつきが抑制される。
【0094】
また、第1実施形態の他の作用効果についても、同様に得られる。また、第1実施形態で述べた変形例等についても、本実施形態に適用可能である。
【0095】
(その4)
図17は他の実施形態に係るセルのレイアウト構造の例を示す平面図、
図18(a),(b)は層別の平面図である。具体的には、
図18(a)はVNW FETおよびその下の層を示し、
図18(b)はVNW FETよりも上の層を示す。また、
図19は、
図17および
図18に示すセルの回路図である。
図19に示すように、
図17および
図18に示すセルは、入力A,B,C、出力Yの3入力NAND回路を実現している。なお、以下の説明では、第1実施形態と共通の構成については、説明を省略する場合がある。
【0096】
図17および
図18に示すように、本実施形態におけるレイアウト構造では、P型トランジスタ領域には、トランジスタP1,P2,P3,P4が、X方向に並べて配置されている。トランジスタP1,P2,P3,P4はそれぞれ、Y方向に並ぶ2個のVNWを有している。また、N型トランジスタ領域には、トランジスタN1,N2,N3,N4が、X方向に並べて配置されている。トランジスタN1,N2,N3,N4はそれぞれ、Y方向に並ぶ2個のVNWを有している。トランジスタP1,P2,P3,N1,N2,N3はアクティブVNW FETであり、トランジスタP4,N4はダミーVNW FETである。
【0097】
M1配線層には、X方向に延びる配線341,342,343,344,345,346が並列に形成されている。配線341は出力Y、配線342は入力B、配線343は入力A、配線344は入力Cに相当する。
【0098】
トランジスタP1,P2,P3は、ボトムがボトム領域311に接続されている。ボトム領域311は、平面視で電源配線VDDと重なる範囲まで広がっている。ボトム領域311は、ローカル配線およびビアを介して電源配線VDDと接続されており、電源電圧VDDが供給されている。また、トランジスタP1は、トップがローカル配線331に接続されており、トランジスタP2は、トップがローカル配線334に接続されており、トランジスタP3は、トップがローカル配線337に接続されている。ローカル配線331,334,337は、並列にY方向に延びており、ビアを介して、出力Yとなる配線341と接続されている。
【0099】
また、トランジスタP1は、ゲートがゲート配線321と接続されており、トランジスタP2は、ゲートがゲート配線322と接続されており、トランジスタP3は、ゲートがゲート配線323と接続されている。ゲート配線321,322,323は、P型トランジスタ領域からN型トランジスタ領域にかけて、並列にY方向に延びている。ゲート配線321は、ビアを介して、ローカル配線332と接続されている。ゲート配線322は、ビアを介して、ローカル配線335と接続されている。ゲート配線323は、ビアを介して、ローカル配線338と接続されている。ローカル配線332は、ビアを介して、入力Aとなる配線343と接続されている。ローカル配線335は、ビアを介して、入力Bとなる配線342と接続されている。ローカル配線338は、ビアを介して、入力Cとなる配線344と接続されている。
【0100】
トランジスタP4は、ボトムはボトム領域311に接続されておらずフローティングであり、トップはローカル配線330に接続されている。ローカル配線330は、本開示における信号配線の一例である。ローカル配線330は、P型トランジスタ領域からN型トランジスタ領域にわたってY方向に延びている。ローカル配線330は、ビアを介して、出力Yとなる配線341と接続されている。すなわち、トランジスタP4のトップは、ローカル配線330およびビアを介して、出力Yとなる配線341と接続されている。トランジスタP4を構成する2個のVNWのゲート同士は、ゲート配線324によって接続されている。トランジスタP4は、ダミーVNW FETである。
【0101】
トランジスタN1は、ボトムがボトム領域312に接続されている。ボトム領域312は、平面視で電源配線VSSと重なる範囲まで延びている。ボトム領域312は、ビア、ローカル配線、ビアを介して、電源配線VSSと接続されており、電源電圧VSSが与えられる。トランジスタN2,N3は、ボトムがボトム領域313に接続されている。また、トランジスタN1は、トップがローカル配線333に接続されており、トランジスタN2は、トップがローカル配線336に接続されており、トランジスタN3は、トップがローカル配線339に接続されている。ローカル配線333,336は、ビアを介して、配線345と接続されている。ローカル配線339は、ビアを介して、配線346に接続されており、配線346、ローカル配線330を介して、出力Yとなる配線341と接続されている。
【0102】
また、トランジスタN1は、ゲートが、トランジスタP1のゲートに接続されたゲート配線321と接続されており、トランジスタN2は、ゲートが、トランジスタP2のゲートに接続されたゲート配線322と接続されており、トランジスタN3は、ゲートが、トランジスタP3のゲートに接続されたゲート配線323と接続されている。上述したとおり、ゲート配線321は、ビア、ローカル配線332、ビアを介して、入力Aとなる配線343と接続されている。また、ゲート配線322は、ビア、ローカル配線335、ビアを介して、入力Bとなる配線342と接続されている。ゲート配線323は、ビア、ローカル配線338、ビアを介して、入力Cとなる配線344と接続されている。
【0103】
トランジスタN4は、ボトムはボトム領域313に接続されておらずフローティングであり、トップはローカル配線330に接続されている。すなわち、トランジスタN4のトップは、ローカル配線330、ビアを介して、出力Yとなる配線341と接続されている。トランジスタN4を構成する2個のVNWのゲート同士は、ゲート配線325によって接続されている。トランジスタN4は、ダミーVNW FETである。
【0104】
以上のようなレイアウト構造によって、第1実施形態と同様の作用効果が得られる。
【0105】
すなわち、P型トランジスタ領域において、ダミーVNW FETであるトランジスタP4が配置されている。このため、P型VNW FETの分布のばらつきが抑制され、製造精度が上がるとともに、トランジスタ特性のばらつきが抑制される。同様に、N型トランジスタ領域において、ダミーVNW FETであるトランジスタN4が配置されている。このため、N型VNW FETの分布のばらつきが抑制され、製造精度が上がるとともに、トランジスタ特性のばらつきが抑制される。
【0106】
トランジスタP4を構成する2個のVNWは、ゲートがゲート配線324によって接続されている。また、トランジスタN4を構成する2個のVNWは、ゲートがゲート配線325によって接続されている。このため、ゲートパターンが均一となり、製造精度が上がるとともに、トランジスタ特性のばらつきが抑制される。
【0107】
ゲート配線321,322,323,324,325は、全てY方向に延びており、かつ、同一配線幅である。これにより、製造が容易になり、製造精度が上がる。ローカル配線331,332,333,334,335,336,337は、全てY方向に延びており、かつ、同一配線幅である。これにより、製造が容易になり、製造精度が上がる。M1配線層の配線341,342,343,344は、全てX方向に延びており、かつ、同一配線幅である。これにより、製造が容易になり、製造精度が上がる。
【0108】
また、第1実施形態で述べた変形例等についても、本実施形態に適用可能である。また、
図17のレイアウト構造について、P型トランジスタ領域とN型トランジスタ領域とを、上下に反転させることによって、3入力NOR回路のセルを実現することができる。
【0109】
ここで、NAND回路の入力の個数と、電源電圧VSSを与えるN型VNW FETの電極(ボトムかトップか)との関係について、説明する。
【0110】
第1の実施形態では、直列に接続された2個のトランジスタN1,N2について、電源電圧VSSはトランジスタN1のトップに与えるものとした。一方、本実施形態では、直列に接続された3個のトランジスタN1,N2,N3について、電源電圧VSSはトランジスタN1のボトムに与えるものとした。これは、出力Yとなる配線には、トランジスタのトップを接続するのが好ましいためである。一般化すると、直列に接続されたN型トランジスタが偶数個の場合には、電源電圧VSSを与えるトランジスタについては、そのトップに電源電圧VSSを与えるようにし、直列に接続されたN型トランジスタが奇数個の場合には、電源電圧VSSを与えるトランジスタについては、そのボトムに電源電圧VSSを与えるようにするのが好ましい。
【0111】
同様のことは、NOR回路の入力の個数と、電源電圧VDDを与えるP型VNW FETの電極(ボトムかトップか)との関係にもあてはまる。すなわち、直列に接続されたP型トランジスタが偶数個の場合には、電源電圧VDDを与えるトランジスタについては、そのトップに電源電圧VDDを与えるようにし、直列に接続されたP型トランジスタが奇数個の場合には、電源電圧VDDを与えるトランジスタについては、そのボトムに電源電圧VDDを与えるようにするのが好ましい。
【0112】
(その5)
上述したレイアウト構造の例では、VNWの平面形状は円形であるものとしたが、VNWの平面形状は円形に限られるものではない。例えば、矩形、長円形などであってもかまわない。
【0113】
図20は
図1のセルにおいて、VNWの平面形状をY方向に延びる長円形にしたレイアウト構造の例である。VNWの平面形状以外については、
図1と同様であり、ここではその詳細な説明を省略する。このレイアウト構造でも、第1実施形態と同様の作用効果が得られる。また、単位面積当たりのVNWの面積が大きくなるので、トランジスタに電流をより多く流すことができ、半導体集積回路装置の高速化が実現できる。
【0114】
なお、VNWの平面形状が、
図20に示す長円形のように一方向に長く延びる形状である場合には、延びる方向は同一であるのが好ましい。また、端の位置はそろっていることが好ましい。
【0115】
また、上述した他のレイアウト構造についても、VNWの平面形状を変更してもかまわない。また、スタンダードセルにおいて、全てのVNWを同一形状にする必要はなく、異なる平面形状を有するVNWが混在していてもかまわない。
【0116】
また、上述したレイアウト構造の例では、アクティブVNW FETについては、2個のVNWによって構成するものとしたが、アクティブVNW FETを構成するVNWの個数はこれに限られるものではない。また、上述したレイアウト構造の例では、ダミーVNW FETについては、1個または2個のVNWによって構成するものとしたが、ダミーVNW FETを構成するVNWの個数はこれに限られるものではない。
【0117】
<ブロックレイアウト例>
図21は本開示に係るセルを用いた半導体集積回路装置における回路ブロックのレイアウトの一例を示す平面図である。
図21に示す回路ブロックでは、複数のセルCがX方向(第1方向に相当)に並ぶ複数のセル列CR1,CR2,CR3が、Y方向(第1方向と垂直をなす第2方向に相当)に並べて配置されている。複数のセルCの中で、ND2は2入力NANDセル、NR2は2入力NORセル、ND3は3入力NANDセルであり、上述したような、VNW FETを含むレイアウト構造を有している。その他のセルについては、詳細なレイアウト構造は図示を省略している。複数のセル列CR1,CR2,CR3のY方向における両側に、X方向に延びる電源配線VSS1,VDD1,VSS2,VDD2が配置されている。電源配線VSS1,VSS2は電源電圧VSSを供給し、電源配線VDD1,VDD2は電源電圧VDDを供給する。
【0118】
図21に示す回路ブロックでは、複数のセル列CR1,CR2,CR3は交互に上下フリップされており、隣り合うセル列はその間にある電源配線を共有している。例えば、セル列CR1,CR2は電源配線VDD1を共有し、セル列CR2,CR3は電源配線VSS2を共有する。そして、各VNW FETの配置位置は、X方向において揃っている。
【0119】
図21において、位置A1では、電源配線VDD1は、その上側の2入力NORセルNR2のVNW FETのトップ電極と接続されている。位置A2では、電源配線VDD1は、その上側の3入力NANDセルND3のVNW FETのボトム電極、および、その下側の2入力NANDセルND2のVNW FETのボトム電極と接続されている。位置A3では、電源配線VDD1は、その上側の2入力NORセルNR2のVNW FETのトップ電極、および、その下側の2入力NORセルNR2のVNW FETのトップ電極と接続されている。位置A4では、電源配線VSS2は、その上側の3入力NANDセルND3のVNW FETのボトム電極と接続されている。位置A5では、電源配線VSS2は、その上側の2入力NANDセルND2のVNW FETのトップ電極、および、その下側の2入力NORセルNR2のVNW FETのボトム電極と接続されている。位置A6では、電源配線VSS2は、その上側の2入力NANDセルND2のVNW FET、および、その下側の2入力NORセルNR2のVNW FETとは接続されていない。
【0120】
図21のレイアウトでは、電源配線からその上下のセル列に向かって、VNW FETのトップ電極またはボトム電極と接続する配線を形成しても、レイアウトが破綻することはなく、上下のセル列による電源配線の共有が可能である。例えば、位置A2では、上側の3入力NANDセルND3が含むVNW FET B1と、下側の2入力NANDセルND2が含むVNW FET B2とは、X方向において同一位置に配置されている。そして、電源配線VDD1は、VNW FET B1のボトム電極、および、VNW FET B2のボトム電極と接続されている。また、位置A3では、上側の2入力NORセルNR2が含むVNW FET B3と、下側の2入力NORセルNR2が含むVNW FET B4とは、X方向において同一位置に配置されている。そして、電源配線VDD1は、VNW FET B3のトップ電極、および、VNW FET B4のトップ電極と接続されている。また、位置A5では、上側の2入力NANDセルND2が含むVNW FET B5と、下側の2入力NORセルNR2が含むVNW FET B6とは、X方向において同一位置に配置されている。そして、電源配線VSS2は、VNW FET B5のトップ電極、および、VNW FET B6のボトム電極と接続されている。
【0121】
したがって、このようなレイアウトを採用することによって、半導体集積回路装置の小面積化が実現できる。なお、電源配線に、VNW FETのトップ電極およびボトム電極の両方が接続される構成も可能である。
【産業上の利用可能性】
【0122】
本開示では、VNW FETを用いたスタンダードセルを備えた半導体集積回路装置について、製造ばらつきを抑制し小面積化を実現することができるので、例えば半導体チップの性能向上に有用である。
【符号の説明】
【0123】
P3 第1ダミーVNW FET
N3 第2ダミーVNW FET
25 ゲート配線
37 ローカル配線(信号配線)
137 ローカル配線(信号配線)
237 ローカル配線(信号配線)
330 ローカル配線(信号配線)
VDD 第1電源配線
VSS 第2電源配線
C セル
CR1,CR2,CR3 セル列
VSS1,VDD1,VSS2,VDD2 電源配線
B1,B2,B3,B4,B5,B6 VNW FET