特許 7175450 半導体超接合デバイスの製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2022-11-11

(45)【発行日】2022-11-21

(54)【発明の名称】半導体超接合デバイスの製造方法

(51)【国際特許分類】

   H01L 21/336 20060101AFI20221114BHJP

   H01L 29/78 20060101ALI20221114BHJP

   H01L 29/06 20060101ALI20221114BHJP

【ＦＩ】

H01L29/78 658G

H01L29/78 653A

H01L29/78 652H

H01L29/78 658B

H01L29/06 301D

H01L29/06 301V

【請求項の数】 10

(21)【出願番号】P 2021551605

(86)(22)【出願日】2020-09-22

(65)【公表番号】

(43)【公表日】2022-08-15

(86)【国際出願番号】 CN2020116683

(87)【国際公開番号】W WO2021223354

(87)【国際公開日】2021-11-11

【審査請求日】2021-08-30

(31)【優先権主張番号】202010372375.6

(32)【優先日】2020-05-06

(33)【優先権主張国・地域又は機関】CN

(73)【特許権者】

【識別番号】519152663

【氏名又は名称】蘇州東微半導体股▲ふん▼有限公司

(74)【代理人】

【識別番号】100107766

【弁理士】

【氏名又は名称】伊東 忠重

(74)【代理人】

【識別番号】100070150

【弁理士】

【氏名又は名称】伊東 忠彦

(74)【代理人】

【識別番号】100135079

【弁理士】

【氏名又は名称】宮崎 修

(72)【発明者】

【氏名】▲劉▼ ▲偉▼

(72)【発明者】

【氏名】▲劉▼ 磊

(72)【発明者】

【氏名】王 睿

(72)【発明者】

【氏名】▲ごーん▼ ▲軼▼

【審査官】杉山 芳弘

(56)【参考文献】

【文献】中国特許出願公開第１０８７６７０００（ＣＮ，Ａ）

【文献】中国特許出願公開第１０９８３０５３２（ＣＮ，Ａ）

【文献】国際公開第２０２０／０８４７３６（ＷＯ，Ａ１）

【文献】独国特許出願公開第１０２００４００９３２３（ＤＥ，Ａ１）

【文献】特開２００３－１２４４６４（ＪＰ，Ａ）

【文献】特開平９－１０２６０７（ＪＰ，Ａ）

【文献】米国特許出願公開第２０１１／０００１１８７（ＵＳ，Ａ１）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｌ ２１／３３６

Ｈ０１Ｌ ２９／７８

(57)【特許請求の範囲】

【請求項1】

半導体超接合デバイスの製造方法であって、
ｎ型エピタキシャル層にハードマスク層を形成し、フォトリソグラフィプロセスによりｐ型カラムの位置を定義し、そして、前記ハードマスク層をエッチングし、前記ハードマスク層内に、前記ｐ型カラムの位置に対応する少なくとも一つの開口を形成することと、
前記ハードマスク層をマスクとして前記ｎ型エピタキシャル層をエッチングし、前記ｎ型エピタキシャル層内に、対応する前記開口の幅よりも大きい幅を有する第１のトレンチを形成し、前記第１のトレンチは、対応する前記開口の下方に位置するｐ型カラム領域と、前記ｐ型カラム領域の両側に位置するゲート領域を含むことと、
前記第１のトレンチの表面に第１の絶縁層を形成し、第１の導電層を堆積して且つエッチバックすることにより、前記第１のトレンチのゲート領域内にゲートを形成することと、
前記ゲートの露出側壁に絶縁側壁を形成し、前記ハードマスク層と前記絶縁側壁をマスクとして、前記ｎ型エピタキシャル層をエッチングし、前記ｎ型エピタキシャル層内に、対応する前記ｐ型カラム領域下方に位置する第２のトレンチを形成することと、
前記ｐ型カラム領域と前記第２のトレンチ内に、前記ｎ型エピタキシャル層との間にｐｎ接合構造が形成されて前記ゲートとは前記絶縁側壁で分離されるｐ型カラムを形成することと、
を含む、半導体超接合デバイスの製造方法。

【請求項2】

前記ｎ型エピタキシャル層内にｐ型ボディ領域を形成することと、
前記ｐ型ボディ領域にｎ型ソース領域を形成することと、
をさらに含む、
請求項１に記載の半導体超接合デバイスの製造方法。

【請求項3】

前記ハードマスク層は酸化シリコン層－窒化シリコン層－酸化シリコン層の積層である、
請求項１に記載の半導体超接合デバイスの製造方法。

【請求項4】

エッチングにより前記第１のトレンチを形成する時に、異方性エッチングと等方性エッチングを組み合わせたエッチング方法を採用する、
請求項１に記載の半導体超接合デバイスの製造方法。

【請求項5】

前記第１の導電層の材料は多結晶シリコンである、
請求項１に記載の半導体超接合デバイスの製造方法。

【請求項6】

前記第１の導電層を堆積する時に、形成された第１の導電層は少なくとも前記第１のトレンチのゲート領域を満たす、
請求項１に記載の半導体超接合デバイスの製造方法。

【請求項7】

前記第２のトレンチの幅は、対応する前記ｐ型カラム領域の幅よりも大きい、
請求項１に記載の半導体超接合デバイスの製造方法。

【請求項8】

エッチングにより前記第２のトレンチを形成する時に、異方性エッチングと等方性エッチングを組み合わせたエッチング方法を採用する、
請求項７に記載の半導体超接合デバイスの製造方法。

【請求項9】

前記絶縁側壁は窒化シリコン層を含む、
請求項１に記載の半導体超接合デバイスの製造方法。

【請求項10】

前記ｐ型カラムの材料はｐ型多結晶シリコンである、
請求項１に記載の半導体超接合デバイスの製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本出願は、２０２０年５月６日に中国特許庁に出願され、出願番号が２０２０１０３７２３７５．６である中国特許出願の優先権を主張し、該出願の全ての内容を参照により本願に援用する。

【0002】

本開示は半導体超接合デバイスの技術分野に関し、例えば半導体超接合デバイスの製造方法に関する。

【背景技術】

【0003】

半導体超接合デバイスは、電荷バランス技術に基づいて、オン抵抗及び寄生容量を低減することにより、極めて速いスイッチング特性を有し、スイッチング損失を低減し、より高いパワー変換効率を実現することができる。関連技術に係る半導体超接合デバイスの主な製造プロセスは、以下の通りである。まず、図１に示すように、ｎ型エピタキシャル層１０にハードマスク層１１を形成してから、フォトリソグラフィ及びエッチングを行い、ハードマスク層１１内に開口を形成し、且つｎ型エピタキシャル層１０内にトレンチ１２を形成する。次に、図２に示すように、エピタキシャルプロセスにより形成されたトレンチ内にｐ型カラム１３を形成し、且つ平坦化処理を行い、その後、図３に示すように、さらに１回のフォトリソグラフィプロセス及びエッチングプロセスによりゲート誘電体層１４及びゲート１５を形成する。最後に、ｎ型エピタキシャル層１０内に、ｐ型ボディ領域１６及びｐ型ボディ領域１６内に位置するｎ型ソース領域１７を形成する。プレーナ型の半導体超接合デバイスであってもトレンチ型の半導体超接合デバイスであっても、ｐ型カラムを形成する時に、１回のフォトリソグラフィプロセスが必要であり、そして、ゲートを形成する時に、さらなる１回のフォトリソグラフィプロセスが必要であり、フォトリソグラフィプロセスのコストが高くてアライメントずれのリスクがあるため、半導体超接合デバイスの製造コスト及び製造リスクが高い。

【発明の概要】

【0004】

本開示は、半導体超接合デバイスの製造コストを低減し、且つ半導体超接合デバイスの製造リスクを低減するために、半導体超接合デバイスの製造方法を提供する。

【0005】

本開示は、半導体超接合デバイスの製造方法であって、
ｎ型エピタキシャル層にハードマスク層を形成し、フォトリソグラフィプロセスによりｐ型カラムの位置を定義し、そして、前記ハードマスク層をエッチングし、前記ハードマスク層内に、前記ｐ型カラムの位置に対応する少なくとも一つの開口を形成することと、
前記ハードマスク層をマスクとして前記ｎ型エピタキシャル層をエッチングし、前記ｎ型エピタキシャル層内に、対応する前記開口の幅よりも大きい幅を有する第１のトレンチを形成し、前記第１のトレンチは、対応する前記開口の下方に位置するｐ型カラム領域と、前記ｐ型カラム領域の両側に位置するゲート領域を含むことと、
前記第１のトレンチの表面に第１の絶縁層を形成し、第１の導電層を堆積して且つエッチバックすることにより、前記第１のトレンチのゲート領域内にゲートを形成することと、
前記ゲートの露出側壁に絶縁側壁を形成し、前記ハードマスク層と前記絶縁側壁をマスクとして、前記ｎ型エピタキシャル層をエッチングし、前記ｎ型エピタキシャル層内に、対応する前記ｐ型カラム領域下方に位置する第２のトレンチを形成することと、
前記ｐ型カラム領域と前記第２のトレンチ内に、前記ｎ型エピタキシャル層との間にｐｎ接合構造が形成されて前記ゲートとは前記絶縁側壁で分離されるｐ型カラムを形成することと、
を含む、半導体超接合デバイスの製造方法を提供する。

【0006】

好ましくは、前記半導体超接合デバイスの製造方法は、前記ｎ型エピタキシャル層内にｐ型ボディ領域を形成することと、前記ｐ型ボディ領域にｎ型ソース領域を形成することと、をさらに含む。

【0007】

好ましくは、前記ハードマスク層は酸化シリコン層－窒化シリコン層－酸化シリコン層の積層である。

【0008】

好ましくは、エッチングにより前記第１のトレンチを形成する時に、異方性エッチングと等方性エッチングを組み合わせたエッチング方法を採用する。

【0009】

好ましくは、前記第１の絶縁層の材料は酸化シリコンである。

【0010】

好ましくは、前記第１の導電層の材料は多結晶シリコンである。

【0011】

好ましくは、前記第１の導電層を堆積する時に、形成された第１の導電層は少なくとも前記第１のトレンチのゲート領域を満たす。

【0012】

好ましくは、前記第２のトレンチの幅は、対応する前記ｐ型カラム領域の幅よりも大きい。

【0013】

好ましくは、エッチングにより前記第２のトレンチを形成する時に、異方性エッチングと等方性エッチングを組み合わせたエッチング方法を採用する。

【0014】

好ましくは、前記絶縁側壁は窒化シリコン層を含む。

【0015】

好ましくは、前記ｐ型カラムの材料はｐ型多結晶シリコンである。

【0016】

本開示に係る半導体超接合デバイスの製造方法は、１回のリソグラフィプロセスにより第１のトレンチを形成してから、自己整合的に第１のトレンチのゲート領域内にゲートを形成し、さらに、ゲート側壁を覆う絶縁側壁とハードマスク層をマスクとしてｎ型エピタキシャル層をエッチングして第２のトレンチを形成し、そして、第１のトレンチと第２のトレンチ内にｐ型カラムを形成する。本開示の半導体超接合デバイスの製造方法において、ゲート及びｐ型カラムを形成する時に、フォトリソグラフィプロセスは１回だけ必要であり、これは半導体超接合デバイスの製造コストを大幅に低減し、且つ半導体超接合デバイスの製造リスクを低減することができる。

【図面の簡単な説明】

【0017】

【図1】関連技術に係る半導体超接合デバイスの製造プロセスにおける主要構成の断面構造模式図である。

【図2】関連技術に係る半導体超接合デバイスの製造プロセスにおける主要構成の断面構造模式図である。

【図3】関連技術に係る半導体超接合デバイスの製造プロセスにおける主要構成の断面構造模式図である。

【図4】本開示に係る半導体超接合デバイスの製造方法の一実施例の製造プロセスにおける主要構成の断面構造模式図である。

【図5】本開示に係る半導体超接合デバイスの製造方法の一実施例の製造プロセスにおける主要構成の断面構造模式図である。

【図6】本開示に係る半導体超接合デバイスの製造方法の一実施例の製造プロセスにおける主要構成の断面構造模式図である。

【図7】本開示に係る半導体超接合デバイスの製造方法の一実施例の製造プロセスにおける主要構成の断面構造模式図である。

【図8】本開示に係る半導体超接合デバイスの製造方法の一実施例の製造プロセスにおける主要構成の断面構造模式図である。

【図9】本開示に係る半導体超接合デバイスの製造方法の一実施例の製造プロセスにおける主要構成の断面構造模式図である。

【図10】本開示に係る半導体超接合デバイスの製造方法の一実施例の製造プロセスにおける主要構成の断面構造模式図である。

【発明を実施するための形態】

【0018】

以下、本発明の実施例における図面を参照し、具体的な実施形態によって、本開示の技術案を説明する。本開示で用いられる例えば「有する」、「含む」、「備える」等の用語は、一又は複数の他の要素又はその組み合わせの存在又は追加を排除するものではない。同時に、本開示の具体的な実施形態を説明するために、図面に列挙された模式図は、本開示の前記層及び領域の厚さを拡大し、かつ列挙された図形の大きさは実際の寸法を示すわけではない。

【0019】

図４から図１０は、本開示に係る半導体超接合デバイスの製造方法の一実施例の製造プロセスにおける主要構成の断面構造模式図である。

【0020】

まず、図４に示すように、提供されたｎ型エピタキシャル層２０の上にハードマスク層３０を形成し、ｎ型エピタキシャル層２０は、通常、シリコンであり、ハードマスク層３０は、通常、酸化シリコン層－窒化シリコン層－窒化シリコン層の積層である。フォトリソグラフィプロセスにより前記ｐ型カラムの位置を定義し、そして、ハードマスク層３０をエッチングし、ハードマスク層３０中に少なくとも一つの開口３１を形成し、開口３１はｐ型カラムの位置に対応し、開口３１の数、すなわちｐ型カラムの数は、設計された半導体超接合デバイスの仕様により決定され、本発明の実施例では２つの開口３１のみを例示的に示す。

【0021】

次に、図５に示すように、ハードマスク層３０をマスクとしてｎ型エピタキシャル層２０をエッチングし、ｎ型エピタキシャル層２０内に第１のトレンチ３２を形成し、第１のトレンチ３２はハードマスク層３０中に形成された開口と一対一に対応し、第１のトレンチ３２は、対応する開口の下方に位置するｐ型カラム領域３２ａ及びｐ型カラム領域３２ａの両側に位置するゲート領域３２ｂを含む。エッチングにより第１のトレンチ３２を形成する時に、異方性エッチングと等方性エッチングを組み合わせた方法を選択することができ、例えばまず異方性エッチングの方法を採用して第１のトレンチ３２のｐ型カラム領域３２ａを形成し、そして等方性エッチングの方法を採用して第１のトレンチ３２のゲート領域３２ｂを形成する。

【0022】

次に、図６に示すように、第１のトレンチの表面に熱酸化の方法により第１の絶縁層２１を形成し、第１の絶縁層２１は、通常、酸化シリコンである。そして、第１の導電層を堆積してエッチバックし、第１のトレンチのゲート領域内にゲート２２を形成する。第１の導電層を堆積する時に、第１の導電層を第１のトレンチ全体に満たしてもよく、第１の導電層を第１のトレンチ全体に満たさなくてもよいが、第１の導電層を第１のトレンチのゲート領域に満たすべきである。

【0023】

次に、図７に示すように、ゲート２２の露出側壁に絶縁側壁３３を形成し、絶縁側壁３３は、通常、窒化シリコン層を含む。そして、ハードマスク層３０及び絶縁側壁３３をマスクとして、まず露出した第１の絶縁層をエッチングし、そして、ｎ型エピタキシャル層２０をエッチングし続けて、ｎ型エピタキシャル層２０内に第１のトレンチの下方に位置する第２のトレンチ３４を形成する。好ましくは、図８に示すように、第２のトレンチ３４の幅は、対応するｐ型カラム領域の幅より大きくてもよく、それに対応して、エッチングにより第２のトレンチ３４を形成する時に、異方性エッチングと等方性エッチングを組み合わせたエッチング方法を採用することができ、例示的には、まず異方性エッチングの方法を採用してエッチングし、そして等方性エッチングの方法を採用してエッチングすることができ、これにより第２のトレンチ３４の幅を増加させ、すなわち隣接する第２のトレンチ３４の間のｎ型エピタキシャル層の幅を減少させる。

【0024】

図７及び図８に示すように、絶縁側壁３３はハードマスク層３０の露出側壁に延伸することができる。

【0025】

次に、図９に示すように、第１のトレンチと第２のトレンチ内にｐ型カラム２３を形成し、ｐ型カラム２３とｎ型エピタキシャル層２０との間にｐｎ接合構造が形成されることにより、電荷バランスが形成され、ｐ型カラム２３とゲート２２は、絶縁側壁３３によって分離されている。ｐ型カラム２３は、エピタキシャルプロセスにより形成されたｐ型多結晶シリコンであってもよい。好ましくは、ｐ型カラム２３を形成する前に、まずｐ型イオン注入を１回行うことができ、それにより第２のトレンチの下方又は第２のトレンチの下方及び両側のｎ型エピタキシャル層２０内にｐ型補償領域を形成して、さらに、ｐ型カラム２３とｎ型エピタキシャル層２０との間のより良い電荷バランスを実現する。

【0026】

次に、図１０に示すように、通常のプロセスによって、ｎ型エピタキシャル層２０内にｐ型ボディ領域２４を形成し、且つｐ型ボディ領域２４内にｎ型ソース領域２５を形成する。

【0027】

最後に、通常のプロセスによって、隔離誘電体層及び金属層等を形成することにより、半導体超接合デバイスを得ることができる。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】