特許 7175787 半導体装置およびその製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2022-11-11

(45)【発行日】2022-11-21

(54)【発明の名称】半導体装置およびその製造方法

(51)【国際特許分類】

   H01L 29/78 20060101AFI20221114BHJP

   H01L 29/06 20060101ALI20221114BHJP

   H01L 21/336 20060101ALI20221114BHJP

【ＦＩ】

H01L29/78 652H

H01L29/06 301D

H01L29/06 301V

H01L29/78 652F

H01L29/78 652K

H01L29/78 652M

H01L29/78 652Q

H01L29/78 653A

H01L29/78 658A

【請求項の数】 14

(21)【出願番号】P 2019020340

(22)【出願日】2019-02-07

(65)【公開番号】P2020129573

(43)【公開日】2020-08-27

【審査請求日】2021-07-14

(73)【特許権者】

【識別番号】302062931

【氏名又は名称】ルネサスエレクトロニクス株式会社

(74)【代理人】

【識別番号】110002066

【氏名又は名称】弁理士法人筒井国際特許事務所

(72)【発明者】

【氏名】▲徳▼田 悟

【審査官】上田 智志

(56)【参考文献】

【文献】特開２００６－０９３４３０（ＪＰ，Ａ）

【文献】特開２０１１－２１６８４７（ＪＰ，Ａ）

【文献】特開２０１０－０１６３０９（ＪＰ，Ａ）

【文献】特開２００８－０１６５１８（ＪＰ，Ａ）

【文献】特開２００６－１６５４４１（ＪＰ，Ａ）

【文献】特開２０１７－０４５９１１（ＪＰ，Ａ）

【文献】特開２００６－１９６５１８（ＪＰ，Ａ）

【文献】特開２００７－０４２９５４（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｌ ２９／７８

Ｈ０１Ｌ ２９／０６

Ｈ０１Ｌ ２１／３３６

(57)【特許請求の範囲】

【請求項1】

半導体基板と、
前記半導体基板上に形成された第１導電型の第１不純物領域と、
前記第１不純物領域の表面から内部に亘って形成され、且つ、平面視において第１方向に延在する複数のトレンチと、
前記複数のトレンチの各々の内部に、ゲート絶縁膜を介して形成されたゲート電極と、
前記複数のトレンチの各々の間において前記第１不純物領域の内部に形成され、その底部の深さが前記複数のトレンチの底部の深さよりも深く、且つ、前記第１導電型と反対の第２導電型である複数のコラム領域と、
を有し、
前記複数のトレンチは、第１トレンチと、前記第１方向と直交する第２方向において前記第１トレンチを挟むように前記第１トレンチに隣接する第２トレンチおよび第３トレンチとを含み、
前記複数のコラム領域は、前記第１トレンチと前記第２トレンチとの間に形成されている第１コラム領域と、前記第１トレンチと前記第３トレンチとの間に形成されている第２コラム領域および第３コラム領域とを含み、
前記第２コラム領域および前記第３コラム領域は、前記第１方向で互いに隣接するように設けられ、
前記第１トレンチと前記第２トレンチとの間に形成されている前記複数のコラム領域のうち、前記第１コラム領域は、前記第２コラム領域および前記第３コラム領域から最も近くに設けられ、
前記第１コラム領域および前記第２コラム領域の各々の中心を結ぶ線と、前記第１コラム領域および前記第３コラム領域の各々の中心を結ぶ線とが成す角度θ１は、６０度より大きく、９０度以下であり、
前記第１コラム領域および前記第２コラム領域の各々の中心を結ぶ線と、前記第２コラム領域および前記第３コラム領域の各々の中心を結ぶ線とが成す角度θ２は、４５度以上、６０度より小さく、
前記第１コラム領域および前記第３コラム領域の各々の中心を結ぶ線と、前記第２コラム領域および前記第３コラム領域の各々の中心を結ぶ線とが成す角度θ３は、４５度以上、６０度より小さい、半導体装置。

【請求項2】

請求項１記載の半導体装置において、
前記第２方向において、前記第１トレンチの内部に形成されている前記ゲート電極の中心と、前記第２トレンチの内部または前記第３トレンチの内部に形成されている前記ゲート電極の中心との間の距離をＬＡとした場合、前記第１コラム領域の中心から前記第２コラム領域の中心までの距離、および、前記第１コラム領域の中心から前記第３コラム領域の中心までの距離は、（２／√３）×ＬＡより大きく、√２×ＬＡ以下であり、前記第２コラム領域の中心から前記第３コラム領域の中心までの距離は、（２／√３）×ＬＡより大きく、２×ＬＡ以下である、半導体装置。

【請求項3】

請求項１記載の半導体装置において、
前記複数のトレンチは、前記第２方向に延在し、且つ、前記第１トレンチおよび前記第２トレンチを接続するトレンチ接続部を更に含み、
前記トレンチ接続部の内部には、前記ゲート電極と一体化しているゲート引き出し部が、前記ゲート絶縁膜を介して形成され、
前記第１方向における前記トレンチ接続部の幅は、前記第２方向における前記第１トレンチの幅よりも大きく、
前記ゲート引き出し部上に、ゲート配線に接続するための第１プラグが形成されている、半導体装置。

【請求項4】

請求項３記載の半導体装置において、
前記複数のコラム領域は、前記第１方向において前記ゲート引き出し部を挟むように前記第１コラム領域と隣接する第４コラム領域を更に有し、
前記第１コラム領域および前記第４コラム領域は、前記トレンチ接続部と平面視において重ならない位置に形成されている、半導体装置。

【請求項5】

請求項１記載の半導体装置において、
前記第１不純物領域の内部に形成され、且つ、その底部の深さが前記複数のトレンチの底部の深さよりも浅い前記第２導電型の第２不純物領域と、
前記第２不純物領域内に形成された前記第１導電型の第３不純物領域と、
前記第３不純物領域を貫通し、且つ、前記第２不純物領域に達するコンタクトホールと、
前記コンタクトホールの内部に形成され、且つ、前記第２不純物領域および前記第３不純物領域に電気的に接続された第２プラグと、
前記第２プラグに電気的に接続されたソース電極と、
を更に有し、
前記複数のコラム領域は、前記第２不純物領域に接している、半導体装置。

【請求項6】

請求項１記載の半導体装置において、
前記複数のコラム領域は、前記第１方向において等間隔になるように設けられている、半導体装置。

【請求項7】

請求項１記載の半導体装置において、
前記第１導電型は、ｎ型であり、
前記第２導電型は、ｐ型である、半導体装置。

【請求項8】

（ａ）半導体基板を準備する工程、
（ｂ）前記半導体基板上に、エピタキシャル成長法によって、第１導電型の第１不純物領域を形成する工程、
（ｃ）平面視において第１方向に延在するように、前記第１不純物領域の表面から内部に亘って複数のトレンチを形成する工程、
（ｄ）前記複数のトレンチの各々の内壁上に、ゲート絶縁膜を形成する工程、
（ｅ）前記複数のトレンチの各々の内部に、前記ゲート絶縁膜を介してゲート電極を埋め込む工程、
（ｆ）前記（ｅ）工程後、前記複数のトレンチの各々の間における前記第１不純物領域の内部に、イオン注入によって、その底部の深さが前記複数のトレンチの底部の深さよりも深く、且つ、前記第１導電型と反対の第２導電型である複数のコラム領域を形成する工程、
を有し、
前記複数のトレンチは、第１トレンチと、前記第１方向と直交する第２方向において前記第１トレンチを挟むように前記第１トレンチに隣接する第２トレンチおよび第３トレンチとを含み、
前記複数のコラム領域は、前記第１トレンチと前記第２トレンチとの間に形成されている第１コラム領域と、前記第１トレンチと前記第３トレンチとの間に形成されている第２コラム領域および第３コラム領域とを含み、
前記第２コラム領域および前記第３コラム領域は、前記第１方向で互いに隣接するように設けられ、
前記第１トレンチと前記第２トレンチとの間に形成されている前記複数のコラム領域のうち、前記第１コラム領域は、前記第２コラム領域および前記第３コラム領域から最も近くに設けられ、
前記第１コラム領域および前記第２コラム領域の各々の中心を結ぶ線と、前記第１コラム領域および前記第３コラム領域の各々の中心を結ぶ線とが成す角度θ１は、６０度より大きく、９０度以下であり、
前記第１コラム領域および前記第２コラム領域の各々の中心を結ぶ線と、前記第２コラム領域および前記第３コラム領域の各々の中心を結ぶ線とが成す角度θ２は、４５度以上、６０度より小さく、
前記第１コラム領域および前記第３コラム領域の各々の中心を結ぶ線と、前記第２コラム領域および前記第３コラム領域の各々の中心を結ぶ線とが成す角度θ３は、４５度以上、６０度より小さい、半導体装置の製造方法。

【請求項9】

請求項８記載の半導体装置の製造方法において、
前記第２方向において、前記第１トレンチの内部に形成されている前記ゲート電極の中心と、前記第２トレンチの内部または前記第３トレンチの内部に形成されている前記ゲート電極の中心との間の距離をＬＡとした場合、前記第１コラム領域の中心から前記第２コラム領域の中心までの距離、および、前記第１コラム領域の中心から前記第３コラム領域の中心までの距離は、（２／√３）×ＬＡより大きく、√２×ＬＡ以下であり、前記第２コラム領域の中心から前記第３コラム領域の中心までの距離は、（２／√３）×ＬＡより大きく、２×ＬＡ以下である、半導体装置の製造方法。

【請求項10】

請求項８記載の半導体装置の製造方法において、
前記（ｃ）工程において、前記第２方向に延在し、且つ、前記第１トレンチおよび前記第２トレンチを接続するトレンチ接続部が形成され、
前記（ｄ）工程において、前記トレンチ接続部の内壁にも前記ゲート絶縁膜が形成され、
前記（ｅ）工程において、前記トレンチ接続部の内部に、前記ゲート電極と一体化しているゲート引き出し部が、前記ゲート絶縁膜を介して形成され、
前記第１方向における前記トレンチ接続部の幅は、前記第２方向における前記第１トレンチの幅よりも大きく、
前記（ｆ）工程後、前記ゲート引き出し部上に第１プラグを形成する工程と、前記第１プラグ上にゲート配線を形成する工程とを更に有する、半導体装置の製造方法。

【請求項11】

請求項１０記載の半導体装置の製造方法において、
前記複数のコラム領域は、前記第１方向において前記ゲート引き出し部を挟むように前記第１コラム領域と隣接する第４コラム領域を更に有し、
前記第１コラム領域および前記第４コラム領域は、前記トレンチ接続部と平面視において重ならない位置に形成されている、半導体装置の製造方法。

【請求項12】

請求項８記載の半導体装置の製造方法において、
（ｇ）前記（ｅ）工程後、前記第１不純物領域の内部に、その底部の深さが前記複数のトレンチの底部の深さよりも浅い前記第２導電型の第２不純物領域を形成する工程、
（ｈ）前記（ｇ）工程後、前記第２不純物領域内に、前記第１導電型の第３不純物領域を形成する工程、
（ｉ）前記（ｆ）、（ｇ）および（ｈ）工程後、前記複数のコラム領域、前記第２不純物領域および前記第３不純物領域に対して、熱処理を施す工程、
（ｊ）前記（ｉ）工程後、前記第１不純物領域上に、層間絶縁膜を形成する工程、
（ｋ）前記層間絶縁膜および前記第３不純物領域を貫通し、且つ、前記第２不純物領域に達するコンタクトホールを形成する工程、
（ｌ）前記第２不純物領域および前記第３不純物領域に接続するように、前記コンタクトホールの内部に、第２プラグを形成する工程、
（ｍ）前記第２プラグに接続するように、前記第２プラグ上および前記層間絶縁膜上に、ソース電極を形成する工程、
を更に有し、
前記（ｆ）工程において、前記第２不純物領域に接するように、前記複数のコラム領域を形成する、半導体装置の製造方法。

【請求項13】

請求項８記載の半導体装置の製造方法において、
前記（ｆ）工程において、前記第１方向において等間隔になるように、前記複数のコラム領域を形成する、半導体装置の製造方法。

【請求項14】

請求項８記載の半導体装置の製造方法において、
前記第１導電型は、ｎ型であり、
前記第２導電型は、ｐ型である、半導体装置の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体装置およびその製造方法に関し、特に、パワーＭＯＳＦＥＴを備えた半導体装置に好適に利用できるものである。

【背景技術】

【0002】

パワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）などの半導体素子において、耐圧を向上させるための構造として、スーパージャンクション構造と称されるＰＮ接合の構造がある。例えばｎ型のＭＯＳＦＥＴの場合、ｎ型のドリフト領域内にｐ型のコラム領域を２次元的に配置することで、ｐ型のコラム領域の周囲を空乏化させ、耐圧を向上させることができる。

【0003】

特許文献１には、スーパージャンクション構造のパワーＭＯＳＦＥＴが開示されており、互いに離間するようにドット状に配置された複数のｐ型のコラム領域を用いる技術が開示されている。

【0004】

一方で、特許文献２および特許文献３には、パワーＭＯＳＦＥＴの外周領域において、ゲート電極へのコンタクトホールを形成する技術が開示されている。特許文献２では、トレンチ内に埋め込まれたゲート電極の一部が半導体基板上に引き出され、この引き出し部上にコンタクトホールが形成されている。特許文献３では、トレンチ内に埋め込まれたゲート電極上に、コンタクトホールが直接形成されている。ゲート電極を半導体基板上に引き出さないことで、ゲート電極の引き出し部を形成するためのマスクが不要となり、フォトリソグラフィ工程が不要となる。従って、特許文献３の技術は、特許文献２の技術と比較して、チップの微細化を図れ、製造コストを抑制することができる。

【先行技術文献】

【特許文献】

【0005】

【文献】特開２０１０－１６３０９号公報

【文献】特開２００８－１６５１８号公報

【文献】特開２０１４－１５０１４８号公報

【発明の概要】

【発明が解決しようとする課題】

【0006】

コラム領域をゲート電極の延在方向と平行なストライプ状に配置するのではなく、コラム領域をドット状に配置する場合、コラム領域の占有率が少ないため、オン抵抗が改善される。そして、コラム領域をドット状に配置する場合において、ゲート電極の一方の側面側に形成される複数のコラム領域と、ゲート電極の他方の側面側に形成される複数のコラム領域とを、千鳥状に配置することで、コラム領域から伸びる空乏層の占有率を効率的に増やすことができる。

【0007】

しかしながら、千鳥状に配置された複数のコラム領域の形成位置によっては、空乏化し難い領域が発生する場合がある。これに対して、コラム領域の幅を太くするなどの対策を施すこともできるが、そうすると、コラム領域の占有率が大きくなりすぎて、オン抵抗が上昇する不具合が発生する。従って、複数のコラム領域の形成位置を最適化し、オン抵抗の上昇を抑制することで、半導体装置の性能を向上させることが望まれる。

【0008】

その他の課題および新規な特徴は、本明細書の記述および添付図面から明らかになる。

【課題を解決するための手段】

【0009】

本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

【0010】

一実施の形態である半導体装置は、半導体基板と、半導体基板上に形成された第１導電型の第１不純物領域と、第１不純物領域の表面から内部に亘って形成され、且つ、平面視において第１方向に延在する複数のトレンチと、複数のトレンチの各々の内部に、ゲート絶縁膜を介して形成されたゲート電極とを有する。また、半導体装置は、複数のトレンチの各々の間において第１不純物領域の内部に形成され、その底部の深さが複数のトレンチの底部の深さよりも深く、且つ、第１導電型と反対の第２導電型である複数のコラム領域を有する。ここで、複数のトレンチは、第１トレンチと、第１方向と直交する第２方向において第１トレンチを挟むように第１トレンチに隣接する第２トレンチおよび第３トレンチとを含み、複数のコラム領域は、第１トレンチと第２トレンチとの間に形成されている第１コラム領域と、第１トレンチと第３トレンチとの間に形成されている第２コラム領域および第３コラム領域とを含む。また、第２コラム領域および第３コラム領域は、第１方向で互いに隣接するように設けられ、第１トレンチと第２トレンチとの間に形成されている複数のコラム領域のうち、第１コラム領域は、第２コラム領域および第３コラム領域から最も近くに設けられている。また、第１コラム領域および第２コラム領域の各々の中心を結ぶ線と、第１コラム領域および第３コラム領域の各々の中心を結ぶ線とが成す角度θ１は、６０度以上、９０度以下である。

【発明の効果】

【0011】

一実施の形態によれば、半導体装置の性能を向上させることができる。

【図面の簡単な説明】

【0012】

【図1】実施の形態１の半導体装置である半導体チップを示す平面図である。

【図2】実施の形態１の半導体装置を示す要部平面図である。

【図3】実施の形態１の半導体装置を示す断面図である。

【図4】比較例の半導体装置を示す要部平面図である。

【図5】本願発明者が実験した結果を示すグラフである。

【図6】変形例の半導体装置を示す要部平面図である。

【図7】実施の形態１の半導体装置の製造工程を示す断面図である。

【図8】図７に続く製造工程を示す断面図である。

【図9】図８に続く製造工程を示す断面図である。

【図10】図９に続く製造工程を示す断面図である。

【図11】図１０に続く製造工程を示す断面図である。

【図12】図１１に続く製造工程を示す断面図である。

【図13】図１２に続く製造工程を示す断面図である。

【図14】図１３に続く製造工程を示す断面図である。

【図15】図１４に続く製造工程を示す断面図である。

【発明を実施するための形態】

【0013】

以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。

【0014】

以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。

【0015】

また、実施の形態で用いる図面においては、図面を見易くするために、断面図であってもハッチングを省略する場合もあるし、平面図であってもハッチングを付す場合もある。

【0016】

（実施の形態１）
以下に、図面を参照しながら本実施の形態の半導体装置について詳細に説明する。本実施の形態の半導体装置は、高電圧および高電流を制御するパワーＭＯＳＦＥＴを備え、耐圧向上のために、ｎ型のドリフト領域ＮＤの内部に複数のｐ型のコラム領域ＰＣが形成されたスーパージャンクション構造を備えている。

【0017】

＜半導体装置の構造＞
図１は、本実施の形態の半導体装置である半導体チップＣＨＰの平面図である。図１は平面図であるが、図面を見易くするため、ゲート配線ＧＥおよびソース電極（ソース配線）ＳＥにハッチングを付している。

【0018】

図１に示すように、半導体チップＣＨＰの大部分はソース電極ＳＥで覆われており、ソース電極ＳＥの下方にパワーＭＯＳＦＥＴなどの主要な半導体素子が形成されている。また、ソース電極ＳＥの外周には、ゲート配線ＧＥが形成されている。ソース電極ＳＥ上およびゲート配線ＧＥ上に、ワイヤボンディングまたは銅クリップ（銅板）などの外部接続用端子が接続されることで、半導体チップＣＨＰを、他のチップまたは配線基板などに電気的に接続させることが可能となる。

【0019】

図２は、半導体チップＣＨＰの要部平面図であり、図１に破線で示される領域１Ａの詳細を示している。なお、図２は平面図であるが、ゲート電極Ｇ１にハッチングを付している。図３は、図２に示されるＡ－Ａ線およびＢ－Ｂ線に沿った断面図を示している。また、図３のＡ－Ａ断面では、各コラム領域ＰＣの相対的な位置を示すため、図面の奥行き方向（Ｙ方向）に存在するコラム領域ＰＣが破線で示されている。

【0020】

図２に示されるように、ｎ型のドリフト領域（不純物領域）ＮＤの一部の表面には、ｎ型のソース領域（不純物領域）ＮＳおよびｐ型のウェル領域（不純物領域）ＰＷが形成されている。ソース領域ＮＳおよびウェル領域ＰＷを含むドリフト領域ＮＤには、Ｙ方向に延在する複数のトレンチＴＲが形成され、複数のトレンチＴＲの内部には、それぞれ複数のゲート電極Ｇ１が形成されている。

【0021】

複数のトレンチＴＲの端部は、Ｙ方向と直交するＸ方向に延在するトレンチ接続部ＴＲａによって接続されており、トレンチ接続部ＴＲａの内部には、ゲート電極Ｇ１と一体化しているゲート引き出し部Ｇ１ａが形成されている。ゲート引き出し部Ｇ１ａの上方には、コンタクトホールＣＨｇが配置され、コンタクトホールＣＨｇの内部に形成されているプラグＰＧｇによって、ゲート電極Ｇ１は、図１に示されるゲート配線ＧＥに電気的に接続される。

【0022】

また、Ｙ方向におけるゲート引き出し部Ｇ１ａの幅Ｗ２（トレンチ接続部ＴＲａの幅Ｗ２）は、Ｘ方向におけるゲート電極Ｇ１の幅Ｗ１（トレンチＴＲの幅Ｗ１）よりも大きい。これは、ゲート引き出し部Ｇ１ａの上方に配置されるコンタクトホールＣＨｇの合わせずれを考慮して、ゲート引き出し部Ｇ１ａにおいては、その幅Ｗ２を広く設定することが好ましいからである。なお、本実施の形態では、幅Ｗ１は０．５μｍ程度であり、幅Ｗ２は０．６５μｍ程度である。

【0023】

本実施の形態では、ゲート引き出し部Ｇ１ａよりも内側（図面の上側）の領域が、パワーＭＯＳＦＥＴなどの半導体素子が形成される素子形成領域であり、ゲート引き出し部Ｇ１ａよりも外側（図面の下側）の領域が、半導体チップＣＨＰの外周領域（ターミネーション領域）である。

【0024】

このような素子形成領域において、ボディ領域（不純物領域）ＰＢの表面にはソース領域ＮＳが形成されており、ソース領域ＮＳの上方には、Ｙ方向に延在するコンタクトホールＣＨｓが配置され、コンタクトホールＣＨｓの内部に形成されているプラグＰＧｓによって、ソース領域ＮＳおよびボディ領域ＰＢは、図１に示されるソース電極ＳＥに電気的に接続される。

【0025】

ドリフト領域ＮＤの内部には、複数のコラム領域ＰＣが形成されている。ゲート電極Ｇ１が延在する方向（Ｙ方向）において、複数のコラム領域ＰＣは、互いに距離Ｌ２の間隔で離間するように、等間隔に設けられている。また、ゲート電極Ｇ１を挟むように位置している複数のコラム領域ＰＣは、千鳥状に配置されている。言い換えれば、トレンチＴＲの第１側面側に配置されている複数のコラム領域ＰＣと、第１側面側と反対側であるトレンチＴＲの第２側面側に配置されている複数のコラム領域ＰＣとは、Ｘ方向において隣り合っておらず、Ｙ方向にずれて位置し、千鳥状に配置されている。

【0026】

また、本実施の形態では、本願発明の特徴の説明を判り易くするため、複数のコラム領域ＰＣのうちの幾つかにＰＣ１～ＰＣ４のような符号を付している。トレンチＴＲの第１側面側に形成されている複数のコラム領域ＰＣのうち、コラム領域ＰＣ１は、Ｘ方向において、第１側面側と反対側であるトレンチＴＲの第２側面側に形成されているコラム領域ＰＣ２およびコラム領域ＰＣ３から最も近くに設けられている。また、コラム領域ＰＣ２およびコラム領域ＰＣ３は、Ｙ方向で互いに隣接しており、コラム領域ＰＣ４は、Ｙ方向においてゲート引き出し部Ｇ１ａを挟むように、コラム領域ＰＣ１と隣接している。

【0027】

そして、Ｙ方向において、コラム領域ＰＣ１およびコラム領域ＰＣ４の形成位置は、それぞれ、コラム領域ＰＣ２およびコラム領域ＰＣ３の形成位置と距離Ｌ２の半分だけずれている。言い換えれば、Ｙ方向において、コラム領域ＰＣ１およびコラム領域ＰＣ４の各々の中心は、コラム領域ＰＣ２およびコラム領域ＰＣ３の各々の中心の間に位置し、コラム領域ＰＣ２およびコラム領域ＰＣ３の各々の中心から距離Ｌ２の半分だけ離れている。また、コラム領域ＰＣ１からコラム領域ＰＣ２までの距離は距離Ｌ１であり、コラム領域ＰＣ１からコラム領域ＰＣ３までの距離は距離Ｌ３である。

【0028】

より具体的には、距離Ｌ１は、コラム領域ＰＣ１の中心からコラム領域ＰＣ２の中心までの距離であり、距離Ｌ２は、コラム領域ＰＣ２の中心からコラム領域ＰＣ３の中心までの距離であり、距離Ｌ３は、コラム領域ＰＣ１の中心からコラム領域ＰＣ３の中心までの距離である。また、ゲート引き出し部Ｇ１ａを挟んで互いに隣接するコラム領域ＰＣ１およびＰＣ４の各々の中心を結ぶ距離も、距離Ｌ２となっている。なお、本実施の形態では、距離Ｌ１～Ｌ３の値は、それぞれ同じである。

【0029】

ここで、Ｘ方向において、複数のゲート電極Ｇ１の互いのピッチを距離ＬＡとした場合、言い換えれば、Ｘ方向において、２つのゲート電極Ｇ１の各々の中心を結ぶ距離をＬＡとした場合、距離Ｌ１～Ｌ３の値は（２／√３）×ＬＡとなる。なお、本実施の形態では、距離ＬＡは１．２μｍ程度である。

【0030】

以上の関係から判るように、本実施の形態では、コラム領域ＰＣ１～ＰＣ３の各々の中心を結ぶ線によって、正三角形が構成されている。すなわち、コラム領域ＰＣ１およびコラム領域ＰＣ２の各々の中心を結ぶ線と、コラム領域ＰＣ１およびコラム領域ＰＣ３の各々の中心を結ぶ線とが成す角度θ１は６０度である。また、コラム領域ＰＣ１およびコラム領域ＰＣ２の各々の中心を結ぶ線と、コラム領域ＰＣ２およびコラム領域ＰＣ３の各々の中心を結ぶ線とが成す角度θ２は６０度である。また、コラム領域ＰＣ１およびコラム領域ＰＣ３の各々の中心を結ぶ線と、コラム領域ＰＣ２およびコラム領域ＰＣ３の各々の中心を結ぶ線とが成す角度θ３は６０度である。

【0031】

このように、コラム領域ＰＣ１～ＰＣ３の各々の中心を結ぶ線によって正三角形を構成することが、本実施の形態の主な特徴であるが、この特徴については、後で比較例などを用いながら詳細に説明する。

【0032】

なお、本実施の形態では、コラム領域ＰＣを四角形で表しているが、実際にはフォトリソグラフィの解像度などの関係上、コラム領域ＰＣの形状は、円または円に近い多角形となる場合が多い。しかしながら、コラム領域ＰＣがそのような形状であったとしても、上記の各関係（コラム領域ＰＣ１およびコラム領域ＰＣ２の各々の中心を結ぶ線など）は、同様に成り立つ。

【0033】

次に、図３を用いて、本実施の形態の半導体装置の断面構造を説明する。

【0034】

半導体基板ＳＵＢは、高濃度のｎ型の不純物が導入されたシリコンからなる。半導体基板ＳＵＢ上には、半導体基板ＳＵＢよりも低濃度の不純物領域であるｎ型のドリフト領域ＮＤが形成されている。ドリフト領域ＮＤは、例えばエピタキシャル成長法によって形成され、例えばシリコンからなる半導体層である。半導体基板ＳＵＢの裏面側には、ドレイン電極（ドレイン配線）ＤＥが形成されている。ドレイン電極ＤＥは、例えばチタン、ニッケルおよび銀を含む金属膜からなる。

【0035】

Ａ－Ａ断面に示される素子形成領域において、ドリフト領域ＮＤにはｐ型のボディ領域ＰＢが形成され、Ｂ－Ｂ断面に示される外周領域において、ドリフト領域ＮＤにはｐ型のウェル領域ＰＷが形成されている。ウェル領域ＰＷは外周領域における耐圧を向上させるために設けられており、ウェル領域ＰＷの不純物濃度はボディ領域ＰＢの不純物濃度よりも低く、ウェル領域ＰＷの深さはボディ領域ＰＢの深さよりも深くなっている。また、ウェル領域ＰＷは、素子形成領域の一部に跨るように形成されていてもよい。また、外周領域の耐圧が十分に確保できるならば、ウェル領域ＰＷの形成を省略し、ウェル領域ＰＷの代わりにボディ領域ＰＢが形成されていてもよい。

【0036】

ドリフト領域ＮＤの表面から内部に亘って、複数のトレンチＴＲが形成されている。トレンチＴＲの深さは、ボディ領域ＰＢおよびウェル領域ＰＷの各々の深さよりも深く、例えば２～５μｍである。トレンチＴＲの内部には、ゲート絶縁膜ＧＦを介して、ゲート電極Ｇ１が埋め込まれている。

【0037】

Ｂ－Ｂ断面に示されるように、トレンチＴＲの一部は、Ｙ方向に延在する複数のトレンチＴＲを接続するためのトレンチ接続部ＴＲａとなっている。そして、トレンチ接続部ＴＲａの内部には、ゲート絶縁膜ＧＦを介して、ゲート電極Ｇ１と一体化しているゲート引き出し部Ｇ１ａが埋め込まれている。また、ゲート絶縁膜ＧＦは、例えば酸化シリコン膜であり、ゲート電極Ｇ１およびゲート引き出し部Ｇ１ａは、例えばｎ型の不純物が導入された多結晶シリコン膜である。

【0038】

Ａ－Ａ断面に示されるように、ボディ領域ＰＢの表面側には、ｎ型の不純物領域であるソース領域ＮＳが形成されている。ソース領域ＮＳの不純物濃度は、ドリフト領域ＮＤの不純物濃度よりも高い。ソース領域ＮＳ、ボディ領域ＰＢおよびゲート電極Ｇ１の各々の表面上には、例えば酸化シリコン膜からなる層間絶縁膜ＩＬが形成されている。層間絶縁膜ＩＬには、コンタクトホールＣＨｓおよびコンタクトホールＣＨｇが形成されている。

【0039】

コンタクトホールＣＨｓは、層間絶縁膜ＩＬおよびソース領域ＮＳを貫通し、且つ、ボディ領域ＰＢの内部に達している。コンタクトホールＣＨｓの内部には、バリアメタル膜および導電性膜を有するプラグＰＧｓが埋め込まれている。上記バリアメタル膜は、例えば、チタン膜および窒化チタン膜の積層膜であり、上記導電性膜は、例えばタングステン膜である。

【0040】

また、コンタクトホールＣＨｓの底部のボディ領域ＰＢには、ボディ領域ＰＢよりも高い不純物濃度を有するｐ型のコンタクト領域（不純物領域）ＰＲが形成されている。コンタクト領域ＰＲは、ボディ領域ＰＢの一部として設けられ、プラグＰＧｓとボディ領域ＰＢとの接触抵抗を低くするため、および、ラッチアップを防止するために設けられている。このため、製品の仕様によっては、コンタクト領域ＰＲは必須ではなく、ボディ領域ＰＢにコンタクト領域ＰＲが設けられていない場合もある。

【0041】

層間絶縁膜ＩＬ上には、プラグＰＧｓに接続されるように、例えばアルミニウム膜からなるソース電極ＳＥが形成されている。従って、ソース領域ＮＳ、コンタクト領域ＰＲおよびボディ領域ＰＢは、プラグＰＧｓを介してソース電極ＳＥに電気的に接続されている。

【0042】

Ｂ－Ｂ断面に示されるように、コンタクトホールＣＨｇは、層間絶縁膜ＩＬを貫通し、且つ、ゲート引き出し部Ｇ１ａに達している。コンタクトホールＣＨｇの内部には、プラグＰＧｓと同じ構造からなるプラグＰＧｇが埋め込まれている。層間絶縁膜ＩＬ上には、プラグＰＧｇに接続されるように、例えばアルミニウム膜からなるゲート配線ＧＥが形成されている。従って、ゲート電極Ｇ１は、プラグＰＧｇを介してゲート配線ＧＥに電気的に接続されている。

【0043】

ドリフト領域ＮＤの内部には、ｐ型の不純物領域である複数のコラム領域ＰＣ（ＰＣ１～ＰＣ４）が形成されている。複数のコラム領域ＰＣは、各トレンチＴＲの間に位置するように、トレンチＴＲの直下には形成されていない。言い換えれば、複数のコラム領域ＰＣは、トレンチＴＲと平面視で重ならない位置に形成されている。また、コラム領域ＰＣの底部は、トレンチＴＲ、ボディ領域ＰＢおよびウェル領域ＰＷの各々の底部よりも深い位置に形成され、ボディ領域ＰＢおよびウェル領域ＰＷに接するように形成されている。従って、素子形成領域のコラム領域ＰＣは、ボディ領域ＰＢを介して、ソース電極ＳＥに電気的に接続されている。このため、ソース電極ＳＥからボディ領域ＰＢにソース電位が印加された際に、コラム領域ＰＣにもソース電位が印加される。

【0044】

＜比較例について＞
以下に、図４を用いて、比較例の半導体装置を説明する。比較例の半導体装置は、本実施の形態の半導体装置とほぼ同様の構造を有しているため、ここでは、重複する構造の説明を省略し、本実施の形態の半導体装置と異なる点について説明する。

【0045】

図４に示されるように、比較例では、距離Ｌ１は、本実施の形態と同様に距離Ｌ３と等しいが、距離Ｌ２は、本実施の形態と異なり、距離Ｌ１および距離Ｌ３よりも短い。すなわち、角度θ１が、６０度未満であり、ここでは約４０度となっている。なお、比較例における角度θ２および角度θ３は、それぞれ約７０度である。

【0046】

このため、比較例では、コラム領域ＰＣ２とコラム領域ＰＣ３との間において、空乏化が十分であったとしても、距離Ｌ１および距離Ｌ３が距離Ｌ２よりも長いため、コラム領域ＰＣ１とコラム領域ＰＣ２との間、または、コラム領域ＰＣ１とコラム領域ＰＣ３との間において、空乏化が不十分となる問題がある。この問題を解決するために、コラム領域ＰＣ１～ＰＣ３の各々のサイズを太くすることが考えられるが、そうすると、コラム領域ＰＣの占有率が増加しすぎて、オン抵抗が上昇してしまうという問題がある。

【0047】

また、比較例では、特許文献３のようにチップの微細化および製造コストの抑制を図るため、トレンチ接続部ＴＲａの内部に埋め込まれたゲート引き出し部Ｇ１ａ上に、コンタクトホールＣＨｇを直接形成している。このため、比較例においても、本実施の形態と同様にコンタクトホールＣＨｇの合わせずれを考慮して、トレンチ接続部ＴＲａの幅Ｗ２を、トレンチＴＲの幅Ｗ１よりも大きく設定することが好ましい。

【0048】

しかしながら、比較例の距離Ｌ２は、本実施の形態の距離Ｌ２よりも短くなっているため、トレンチ接続部ＴＲａの幅Ｗ２が広い場合、トレンチ接続部ＴＲａとコラム領域ＰＣとが干渉する恐れがある。すなわち、トレンチ接続部ＴＲａの底部に接するようにコラム領域ＰＣが形成されることで、パワーＭＯＳＦＥＴの耐圧が劣化するという問題が発生する。また、トレンチ接続部ＴＲａの幅Ｗ２を狭くすると、コンタクトホールＣＨｇの形成時にマージンが確保できない。

【0049】

以上のように、比較例の半導体装置では、トレンチ接続部ＴＲａの幅Ｗ２の最適化が難しく、半導体素子の微細化と耐圧劣化の抑制とを両立させることが難しい。

【0050】

＜本実施の形態の半導体装置の主な特徴＞
以下に、本実施の形態の半導体装置の主な特徴について説明する。

【0051】

上述のように、本実施の形態では、距離Ｌ１～Ｌ３はそれぞれ同じであり、Ｘ方向において２つのゲート電極Ｇ１の各々の中心を結ぶ距離（複数のゲート電極Ｇ１の互いのピッチ）を距離ＬＡとした場合、距離Ｌ１～Ｌ３の値は（２／√３）×ＬＡとなる。また、角度θ１～θ３はそれぞれ６０度であり、コラム領域ＰＣ１～ＰＣ３の各々の中心を結ぶ線によって、正三角形が構成されている。

【0052】

このため、コラム領域ＰＣ１～ＰＣ３の各々から伸びる空乏層が均一化されやすく、コラム領域ＰＣ１～ＰＣ３の間において、十分に空乏化が成され易い。従って、コラム領域ＰＣ１～ＰＣ３の各々のサイズを太くするなど、不要にコラム領域ＰＣの占有率が増加し、オン抵抗が上昇するような不具合を抑制することができる。

【0053】

図５は、本願発明者が実験した結果を示すグラフである。図５において、縦軸は規格化オン抵抗比を示しており、横軸は耐圧の値を示している。また、●印は本実施の形態の半導体装置のデータを示し、◆印は比較例の半導体装置のデータを示している。図５の実験では、コラム領域ＰＣのサイズ（太さ）を３通りに変更した測定結果が示されている。

【0054】

図５の測定結果から判るように、コラム領域ＰＣのサイズが同じであれば、本実施の形態の半導体装置は、比較例の半導体装置と比較して、ほぼ同等の耐圧を確保しつつ、オン抵抗を低くすることができる。従って、本実施の形態によれば、半導体装置の性能を向上させることができる。

【0055】

また、本実施の形態のコラム領域ＰＣ１の中心とコラム領域ＰＣ４の中心との間の距離Ｌ２は、比較例の距離Ｌ２よりも長くなっている。このため、トレンチ接続部ＴＲａとコラム領域ＰＣとが干渉し、パワーＭＯＳＦＥＴの耐圧が劣化しないように、コラム領域ＰＣ１とコラム領域ＰＣ４との間に、幅の広いトレンチ接続部ＴＲａを設けることができる。そして、トレンチ接続部ＴＲａの幅Ｗ２が広く設定できるので、ゲート引き出し部Ｇ１ａの上方に設けられるコンタクトホールＣＨｇの形成位置のマージンを大きくすることができる。すなわち、本実施の形態の半導体装置では、比較例の半導体装置と比較して、半導体素子の微細化と耐圧劣化の抑制とを両立させ易い。

【0056】

＜変形例の半導体装置＞
図６は、実施の形態１の変形例の半導体装置の要部平面図を示している。

【0057】

図６に示されるように、変形例では、Ｙ方向で互いに隣接するコラム領域ＰＣ２とコラム領域ＰＣ３との間の距離Ｌ２が、実施の形態１と比較して長くなっている。このため、距離Ｌ１および距離Ｌ３はそれぞれ同じであるが、距離Ｌ２よりも短くなっている。この結果、コラム領域ＰＣ１～ＰＣ３の各々の中心を結ぶ線によって、６０度よりも大きい角度θ１を有する二等辺三角形が構成されている。

【0058】

変形例においては、コラム領域ＰＣ１とコラム領域ＰＣ２との間、または、コラム領域ＰＣ１とコラム領域ＰＣ３との間において、空乏化が十分であったとしても、距離Ｌ２が距離Ｌ１および距離Ｌ３よりも長いため、コラム領域ＰＣ２とコラム領域ＰＣ３との間において、空乏化が不十分となる場合がある。これを解決するためには、コラム領域ＰＣ１～ＰＣ３の各々のサイズを太くすることが考えられる。しかし、その場合、変形例では実施の形態１と比較して、コラム領域ＰＣの占有率が増加し、オン抵抗が上昇し易くなる。この点において、実施の形態１の半導体装置は、変形例の半導体装置よりも優れている。

【0059】

しかしながら、変形例では、コラム領域ＰＣ１の中心とコラム領域ＰＣ４の中心との間の距離Ｌ２が長くなっているので、コラム領域ＰＣ１とコラム領域ＰＣ４との間に、実施の形態１よりも幅の広いトレンチ接続部ＴＲａを設けることができる。または、半導体素子の微細化が進んだ場合でも、トレンチ接続部ＴＲａの幅Ｗ２の値を維持することができる。

【0060】

例えば、実施の形態１では、距離ＬＡは１．２μｍ程度であり、幅Ｗ１は０．５μｍ程度であり、幅Ｗ２は０．６５μｍ程度であったが、変形例では、幅Ｗ２の値を０．６５μｍよりも大きく設定することが可能となる。または、半導体素子の微細化により、距離ＬＡおよび幅Ｗ１の各々の値が小さくなった場合でも、幅Ｗ２の値を維持することができる。

【0061】

このため、変形例では、トレンチ接続部ＴＲａとコラム領域ＰＣとが干渉し、パワーＭＯＳＦＥＴの耐圧が劣化することを抑制でき、ゲート引き出し部Ｇ１ａの上方に設けられるコンタクトホールＣＨｇの形成位置のマージンを大きくすることができる。すなわち、変形例の半導体装置は、実施の形態１の半導体装置と比較して、半導体素子の微細化を更に促進し易いという効果、および、耐圧の劣化を更に抑制し易いという効果を有する。

【0062】

上述のように、角度θ１が大きく、距離Ｌ２が長くなり過ぎると、コラム領域ＰＣのサイズを太くしたとしても、コラム領域ＰＣ２とコラム領域ＰＣ３との間を十分に空乏化することが困難となる。以下に、変形例の半導体装置における主要な構成の適正な数値について記す。

【0063】

変形例において、角度θ１は６０度より大きく、９０度以下であり、角度θ２および角度θ３はそれぞれ４５度以上、６０度より小さい。そして、複数のゲート電極Ｇ１の互いのピッチを距離ＬＡとした場合、距離Ｌ１は距離Ｌ３と等しく、（２／√３）×ＬＡより大きく、√２×ＬＡ以下であり、距離Ｌ２は距離Ｌ１および距離Ｌ３と異なり、（２／√３）×ＬＡより大きく、２×ＬＡ以下である。

【0064】

すなわち、実施の形態１および変形例を纏めると、本願の半導体装置は、主要な構成の数値を以下の範囲内に設定することで、適切に利用することが可能である。角度θ１は６０度以上、９０度以下である。角度θ２および角度θ３はそれぞれ４５度以上、６０度以下である。なお、角度θ１～θ３を合計した値は１８０度となる。距離Ｌ１および距離Ｌ３はそれぞれ（２／√３）×ＬＡ以上、√２×ＬＡ以下である。距離Ｌ２は（２／√３）×ＬＡ以上、２×ＬＡ以下である。

【0065】

＜半導体装置の製造方法＞
以下に、図７～図１５を用いて、実施の形態１の半導体装置の製造方法について説明する。図７～図１５は、図３に示されるＡ－Ａ断面およびＢ－Ｂ断面の製造工程である。なお、上述の変形例の構造は、複数のコラム領域ＰＣの平面レイアウト以外は実施の形態１の製造方法とほぼ同様であるので、以下では、実施の形態１の製造方法を代表例として説明する。

【0066】

図７は、ドリフト領域ＮＤおよびウェル領域ＰＷの形成工程を示している。

【0067】

まず、シリコンのような半導体からなるｎ型の半導体基板ＳＵＢを準備する。次に、半導体基板ＳＵＢ上に、例えばエピタキシャル成長法によって、燐（Ｐ）を導入しながらシリコン層（半導体層）を形成する。これにより、半導体基板ＳＵＢ上に、半導体基板ＳＵＢよりも低い不純物濃度を有するｎ型のドリフト領域ＮＤが形成される。次に、フォトリソグラフィ技術およびイオン注入法を用いて、外周領域におけるドリフト領域ＮＤの表面にウェル領域ＰＷを形成する。その後、各不純物の活性化および拡散のために、熱処理を施してもよい。

【0068】

図８は、トレンチＴＲ、トレンチ接続部ＴＲａ、ゲート絶縁膜ＧＦ、ゲート電極Ｇ１およびゲート引き出し部Ｇ１ａの形成工程を示している。

【0069】

まず、フォトリソグラフィ技術およびドライエッチング処理によって、ドリフト領域ＮＤをエッチングすることで、ウェル領域ＰＷの深さよりも深くなるように、ドリフト領域ＮＤの表面から内部に亘ってトレンチＴＲおよびトレンチ接続部ＴＲａを形成する。ここで、図２に示されるように、トレンチＴＲは、平面視においてＹ方向に延在するように形成され、トレンチ接続部ＴＲａは、複数のトレンチＴＲを接続し、且つ、Ｘ方向に延在するように形成される。

【0070】

次に、熱酸化処理によって、トレンチＴＲの内壁上、トレンチ接続部ＴＲａの内壁上およびドリフト領域ＮＤ上に、例えば酸化シリコン膜からなるゲート絶縁膜ＧＦを形成する。この熱酸化処理は、例えば８００～９５０℃、１～３分の条件で行われる。

【0071】

次に、トレンチＴＲの内部およびトレンチ接続部ＴＲａの内部を埋め込むように、ゲート絶縁膜ＧＦ上に、例えばＣＶＤ（Chemical Vapor Deposition）法によって、例えばｎ型の不純物が導入された多結晶シリコン膜からなる導電性膜を形成する。

【0072】

次に、ドリフト領域ＮＤ上に形成されているゲート絶縁膜ＧＦをエッチングストッパとして、ドライエッチング処理を行うことで、上記導電性膜をエッチングする。これにより、トレンチＴＲの外部およびトレンチ接続部ＴＲａの外部に形成されている上記導電性膜が除去され、トレンチＴＲの内部にゲート絶縁膜ＧＦを介してゲート電極Ｇ１が形成され、トレンチ接続部ＴＲａの内部にゲート絶縁膜ＧＦを介してゲート引き出し部Ｇ１ａが形成される。その後、ドリフト領域ＮＤ上に形成されているゲート絶縁膜ＧＦは残されていても良いが、ここでは、ウェットエッチング処理などによって、ドリフト領域ＮＤ上のゲート絶縁膜ＧＦを除去する。

【0073】

図９は、ボディ領域ＰＢおよびソース領域ＮＳの形成工程を示している。

【0074】

まず、フォトリソグラフィ技術およびボロン（Ｂ）を用いたイオン注入法によって、素子形成領域におけるドリフト領域ＮＤの表面に、ｐ型のボディ領域ＰＢを形成する。ボディ領域ＰＢは、ウェル領域ＰＷよりも高い不純物濃度を有する不純物領域であり、ウェル領域ＰＷよりも浅い位置に形成される。

【0075】

次に、フォトリソグラフィ技術および砒素（Ａｓ）を用いたイオン注入法によって、ボディ領域ＰＢの表面に、ｎ型のソース領域ＮＳを形成する。ソース領域ＮＳは、ドリフト領域ＮＤよりも高い不純物濃度を有する不純物領域である。

【0076】

図１０は、コラム領域ＰＣ（ＰＣ１～ＰＣ４）の形成工程を示している。

【0077】

まず、ソース領域ＮＳ、ボディ領域ＰＢおよびウェル領域ＰＷを含むドリフト領域ＮＤの表面上に、例えばＣＶＤ法によって、例えば酸化シリコン膜または窒化シリコン膜のような絶縁膜を形成する。次に、フォトリソグラフィ技術およびドライエッチング処理によって、上記絶縁膜をパターニングすることで、ドリフト領域ＮＤの表面上に複数のマスク層ＭＫを形成する。

【0078】

次に、複数のマスク層ＭＫをマスクとし、且つ、ボロン（Ｂ）を用いたイオン注入法によって、ドリフト領域ＮＤの内部に、複数のｐ型のコラム領域ＰＣを形成する。また、複数のコラム領域ＰＣは、トレンチＴＲおよびトレンチ接続部ＴＲａに平面視で重ならない位置に形成され、ボディ領域ＰＢまたはウェル領域ＰＷに接するように形成される。また、コラム領域ＰＣの不純物濃度は、ボディ領域ＰＢの不純物濃度と同程度である。また、このイオン注入工程は、エネルギーおよびドーズ量を変更して複数回に分けて行われてもよい。

【0079】

このようなイオン注入工程の後、ウェットエッチング処理などによって、マスク層ＭＫを除去する。その後、熱処理を施すことで、ボディ領域ＰＢ、ソース領域ＮＳおよびコラム領域ＰＣに含まれる不純物を活性化させる。この活性化の熱処理は、窒素ガスなどを用いた不活性ガス雰囲気中で行われ、例えば９５０～１０５０℃、０．１秒程度の条件で行われる。

【0080】

コラム領域ＰＣを形成するためのイオン注入工程は、ウェル領域ＰＷなどを形成する時に行うことも可能である。しかしながら、その後、ゲート絶縁膜ＧＦの形成工程などのような高温で長時間の熱処理を伴う工程により、コラム領域ＰＣが設計値以上に拡散し、太くなりすぎることもある。従って、図１０に示されるように、コラム領域ＰＣの形成工程は、ゲート絶縁膜ＧＦの形成工程よりも後に行うことが好ましい。

【0081】

図１１は、層間絶縁膜ＩＬの形成工程を示している。

【0082】

ソース領域ＮＳ、ボディ領域ＰＢおよびウェル領域ＰＷを含むドリフト領域ＮＤの表面上に、例えばＣＶＤ法によって、例えば酸化シリコン膜からなる層間絶縁膜ＩＬを形成する。

【0083】

図１２は、コンタクトホールＣＨｓおよびコンタクト領域ＰＲの形成工程を示している。

【0084】

まず、フォトリソグラフィ技術およびドライエッチング処理によって、素子形成領域の層間絶縁膜ＩＬおよびソース領域ＮＳを貫通し、且つ、ボディ領域ＰＢに達するコンタクトホールＣＨｓを形成する。次に、コンタクトホールＣＨｓの底部に対してボロン（Ｂ）を用いたイオン注入を行うことで、ボディ領域ＰＢの内部に、ボディ領域ＰＢよりも高い不純物濃度を有するコンタクト領域ＰＲを形成する。

【0085】

図１３は、コンタクトホールＣＨｇの形成工程を示している。

【0086】

フォトリソグラフィ技術およびドライエッチング処理によって、外周領域の層間絶縁膜ＩＬを貫通し、且つ、ゲート引き出し部Ｇ１ａに達するコンタクトホールＣＨｇを形成する。

【0087】

なお、コンタクトホールＣＨｓの形成工程と、コンタクトホールＣＨｇの形成工程とを同時に行ってもよい。その場合、コンタクトホールＣＨｇの形成工程で使用されるマスクを低減できるので、製造工程の簡略化を図ることができる。しかし、コンタクトホールＣＨｓの形成工程後には、ｐ型のコンタクト領域ＰＲ用のイオン注入工程が行われるため、コンタクトホールＣＨｇの底部において、ゲート引き出し部Ｇ１ａにｐ型の不純物が導入されてしまう。従って、コンタクトホールＣＨｓおよびコンタクトホールＣＨｇを同時に形成する場合には、ゲート引き出し部Ｇ１ａに含まれるｎ型の不純物濃度が、十分に高濃度であることが好ましい。

【0088】

図１４は、プラグＰＧｓおよびプラグＰＧｇの形成工程を示している。

【0089】

まず、コンタクトホールＣＨｓの内部およびコンタクトホールＣＨｇの内部を埋め込むように、層間絶縁膜ＩＬ上に、例えばＣＶＤ法またはスパッタリング法によって、チタン膜および窒化チタン膜の積層膜からなるバリアメタル膜を形成する。次に、上記バリアメタル膜上に、例えばＣＶＤ法によって、タングステン膜からなる導電性膜を形成する。次に、ＣＭＰ法によって、層間絶縁膜ＩＬ上の上記バリアメタル膜および上記導電性膜を除去することで、コンタクトホールＣＨｓの内部およびコンタクトホールＣＨｇの内部に、それぞれ上記バリアメタル膜および上記導電性膜からなるプラグＰＧｓおよびプラグＰＧｇを形成する。

【0090】

図１５は、ソース電極ＳＥおよびゲート配線ＧＥの形成工程を示している。

【0091】

まず、層間絶縁膜ＩＬ上に、例えばスパッタリング法によって、例えばアルミニウム膜を形成する。次に、フォトリソグラフィ法およびドライエッチング処理を用いて、上記アルミニウム膜をパターニングする。これにより、層間絶縁膜ＩＬ上に、プラグＰＧｓを介してソース領域ＮＳおよびボディ領域ＰＢに電気的に接続されるソース電極ＳＥが形成され、プラグＰＧｇを介してゲート引き出し部Ｇ１ａに電気的に接続されるゲート配線ＧＥが形成される。

【0092】

図１５の工程後、必要に応じて、半導体基板ＳＵＢの裏面に対して研磨処理を実施し、半導体基板ＳＵＢの厚さを薄くしてもよい。次に、半導体基板ＳＵＢの裏面に、例えばスパッタリング法によって、例えばチタン、ニッケルおよび銀を含む金属膜からなるドレイン電極ＤＥを形成する。

【0093】

以上により、図３に示される本実施の形態の半導体装置が製造される。

【0094】

以上、本願発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。

【0095】

例えば、上記実施の形態では、本発明をｎ型のパワーＭＯＳＦＥＴに適用する例について説明したが、各構成の導電性を逆にし、本発明をｐ型のパワーＭＯＳＦＥＴに適用してもよい。
その他、上記実施の形態に記載された内容の一部を以下に記載する。

【0096】

［付記１］
半導体基板と、
前記半導体基板上に形成された第１導電型の第１不純物領域と、
前記第１不純物領域の表面から内部に亘って形成され、且つ、平面視において第１方向に延在する第１トレンチと、
前記第１トレンチの内部に、ゲート絶縁膜を介して形成されたゲート電極と、
前記第１不純物領域の内部に形成され、その底部の深さが前記第１トレンチの底部の深さよりも深く、且つ、前記第１導電型と反対の第２導電型である第１コラム領域、第２コラム領域および第３コラム領域と、
を有し、
前記第１コラム領域は、前記第１トレンチの第１側面側に形成され、
前記第２コラム領域および前記第３コラム領域は、前記第１側面側とは反対側の前記第１トレンチの第２側面側に形成され、且つ、前記第１方向で互いに隣接し、
前記第１方向において、前記第１コラム領域の中心は、前記第２コラム領域の中心と前記第３コラム領域の中心との間に位置し、
前記第１コラム領域および前記第２コラム領域の各々の中心を結ぶ線と、前記第１コラム領域および前記第３コラム領域の各々の中心を結ぶ線とが成す角度θ１は、６０度以上、９０度以下である、半導体装置。

【0097】

［付記２］
付記１記載の半導体装置において、
前記第１コラム領域、前記第２コラム領域および前記第３コラム領域の各々の中心を結ぶ線によって、正三角形が構成されている、半導体装置。

【0098】

［付記３］
付記１記載の半導体装置において、
前記第１コラム領域、前記第２コラム領域および前記第３コラム領域の各々の中心を結ぶ線によって、二等辺三角形が構成されている、半導体装置。

【符号の説明】

【0099】

１Ａ 領域
ＣＨｇ、ＣＨｓ コンタクトホール
ＣＨＰ 半導体チップ
ＤＥ ドレイン電極（ドレイン配線）
Ｇ１ ゲート電極
Ｇ１ａ ゲート引き出し部
ＧＥ ゲート配線
ＧＦ ゲート絶縁膜
ＩＬ 層間絶縁膜
Ｌ１～Ｌ４、ＬＡ 距離
ＭＫ マスク層
ＮＤ ドリフト領域（不純物領域）
ＮＳ ソース領域（不純物領域）
ＰＢ ボディ領域（不純物領域）
ＰＣ、ＰＣ１～ＰＣ４ コラム領域
ＰＧｓ、ＰＧｇ プラグ
ＰＲ コンタクト領域（不純物領域）
ＰＷ ウェル領域（不純物領域）
ＳＥ ソース電極（ソース配線）
ＳＵＢ 半導体基板
ＴＲ トレンチ
ＴＲａ トレンチ接続部
Ｗ１、Ｗ２ 幅
θ１～θ３ 角度

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】