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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2022-11-14
(45)【発行日】2022-11-22
(54)【発明の名称】受信信号強度表示のための自動利得制御
(51)【国際特許分類】
H04B 1/16 20060101AFI20221115BHJP
H03M 1/36 20060101ALI20221115BHJP
H03M 1/10 20060101ALI20221115BHJP
H03M 1/12 20060101ALI20221115BHJP
H03G 3/20 20060101ALI20221115BHJP
【ＦＩ】
H04B1/16 R
H03M1/36
H03M1/10 B
H03M1/12 A
H03G3/20 E
【請求項の数】
26
(21)【出願番号】P 2018546612
(86)(22)【出願日】2017-03-03
(65)【公表番号】
(43)【公表日】2019-05-23
(86)【国際出願番号】 US2017020822
(87)【国際公開番号】W WO2017152145
(87)【国際公開日】2017-09-08
【審査請求日】2020-02-03
(31)【優先権主張番号】15/061,981
(32)【優先日】2016-03-04
(33)【優先権主張国・地域又は機関】US
(73)【特許権者】
【識別番号】516030476
【氏名又は名称】アトメル コーポレイション
(74)【代理人】
【識別番号】100094569
【弁理士】
【氏名又は名称】田中 伸一郎
(74)【代理人】
【識別番号】100088694
【弁理士】
【氏名又は名称】弟子丸 健
(74)【代理人】
【識別番号】100103610
【弁理士】
【氏名又は名称】▲吉▼田 和彦
(74)【代理人】
【識別番号】100067013
【弁理士】
【氏名又は名称】大塚 文昭
(74)【代理人】
【識別番号】100086771
【弁理士】
【氏名又は名称】西島 孝喜
(74)【代理人】
【識別番号】100109070
【弁理士】
【氏名又は名称】須田 洋之
(74)【代理人】
【識別番号】100109335
【弁理士】
【氏名又は名称】上杉 浩
(74)【代理人】
【識別番号】100120525
【弁理士】
【氏名又は名称】近藤 直樹
(74)【代理人】
【識別番号】100139712
【弁理士】
【氏名又は名称】那須 威夫
(74)【代理人】
【識別番号】100196612
【弁理士】
【氏名又は名称】鎌田 慎也
(72)【発明者】
【氏名】ブラッツ ヴェルナー
(72)【発明者】
【氏名】サゲビール ミハエル
(72)【発明者】
【氏名】ヤンツ トマス
(72)【発明者】
【氏名】フィッシャー マルティン
(72)【発明者】
【氏名】モーザー ダニエル
(72)【発明者】
【氏名】クノップ ヤン
【審査官】後澤 瑞征
(56)【参考文献】
【文献】特開２００２－０９４４０８（ＪＰ，Ａ）
【文献】特開２０１１－２５９１０３（ＪＰ，Ａ）
【文献】特開２００５－２７７９８５（ＪＰ，Ａ）
【文献】特開２００６－３１９８４５（ＪＰ，Ａ）
【文献】特開２０００－１２４８２６（ＪＰ，Ａ）
【文献】特開平１１－３１２９３８（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０４Ｂ １／１６
Ｈ０３Ｍ １／３６
Ｈ０３Ｍ １／１０
Ｈ０３Ｍ １／１２
Ｈ０３Ｇ ３／２０
(57)【特許請求の範囲】
【請求項1】
事前分割器回路設定に従って入力アナログ信号を事前分割し、かつ事前分割アナログ信号を出力するように作動可能な事前分割器回路と、前記事前分割アナログ信号を事前増幅し、かつ事前増幅アナログ信号を出力するように作動可能な事前増幅器と、
事後分割器回路設定に従って前記事前増幅アナログ信号を事後分割し、かつ事後分割アナログ信号を出力するように作動可能な事後分割器回路と、
前記事後分割アナログ信号をデジタルデータストリームに変換するように作動可能なアナログ／デジタル変換器（ＡＤＣ）と、
前記デジタルデータストリームをサンプリングし、
前記サンプリングされたデータストリームに基づいて事前分割器回路設定及び事後分割器回路設定を決定し、
前記決定された設定に基づいて前記事前分割器回路及び前記事後分割器回路を設定し、かつ
前記事前分割器回路設定と前記事後分割器回路設定とに基づいて受信信号強度値を発生させる、
ように作動可能な論理部と、
を含む自動利得制御（ＡＧＣ）回路。
【請求項2】
前記デジタルデータストリームは、前記入力アナログ信号の現在の周期中の前記ＡＤＣ入力での該入力アナログ信号の瞬間振幅を表す、請求項１に記載のＡＧＣ回路。
【請求項3】
前記事後分割器回路は、異なる分解能を有するように構成することができる、請求項１に記載のＡＧＣ回路。
【請求項4】
前記事後分割器回路と前記ＡＤＣ入力の間の事後増幅器であって、該事後増幅器回路が、前記事後分割アナログ信号を事後増幅するように作動可能である事後増幅器、を更に含む、請求項１に記載のＡＧＣ回路。
【請求項5】
アンテナ入力端子と前記ＡＤＣ入力との間に挿入された帯域通過フィルタを更に含む、請求項１に記載のＡＧＣ回路。
【請求項6】
前記事前分割器回路の少なくとも１つが、前記入力アナログ信号を該入力アナログ信号の強度に基づいて迂回させるように作動可能であり、前記事後分割器回路は、前記事前増幅アナログ信号を該事前増幅アナログ信号の強度に基づいて迂回させるように作動可能である、請求項１に記載のＡＧＣ回路。
【請求項7】
前記事前分割器回路及び前記事後分割器回路のうちの少なくとも一方が、対数分割器として構成される、請求項１に記載のＡＧＣ回路。
【請求項8】
前記ＡＤＣがフラッシュＡＤＣである、請求項１に記載のＡＧＣ回路。
【請求項9】
前記フラッシュＡＤＣは、オフセット補償されたフラッシュＡＤＣである、請求項８に記載のＡＧＣ回路。
【請求項10】
前記論理部は、前記入力アナログ信号の周期にわたって前記デジタルデータストリームをサンプリングし、
サンプルからピーク値を検出し、かつ
前記検出されたピーク値に基づいて前記事前分割器及び事後分割器回路設定を決定する、
ように更に作動可能である、請求項１に記載のＡＧＣ回路。
【請求項11】
前記論理部は、前記入力アナログ信号のゼロ交差後の９０度で前記デジタルデータストリームをサンプリングし、
サンプルからピーク値を検出し、かつ
前記検出されたピーク値に基づいて前記事前分割器及び事後分割器回路設定を決定する、
ように更に作動可能である、請求項１に記載のＡＧＣ回路。
【請求項12】
前記事前分割器回路は、全ての事前分割器回路設定に対して実質的に一定である入力インピーダンスを有するように構成される、請求項１に記載のＡＧＣ回路。
【請求項13】
前記論理部は、ｎが１よりも大きいか又はそれに等しい正の整数である場合に前記入力アナログ信号のｎ周期毎に前記事前分割器回路及び前記事後分割器回路を設定するのに使用するための前記デジタルデータストリームのサンプルに基づくフィードバック値を前記事前分割器回路及び前記事後分割器回路に送るように更に構成される、請求項１に記載のＡＧＣ回路。
【請求項14】
前記フィードバック値は、平均化されたフィードバック値を含む、請求項１３に記載のＡＧＣ回路。
【請求項15】
前記平均化されたフィードバック値は、期間中に発生したいくつかのフィードバック値のうちの少なくとも２つに基づいて平均化される、請求項１４に記載のＡＧＣ回路。
【請求項16】
前記受信信号強度値は、前記事前分割器回路及び事後分割器回路の値と組み合わせてＡＤＣサンプルによって決定される、請求項１に記載のＡＧＣ回路。
【請求項17】
受信信号強度値の完全な範囲にわたって精度を上げるために個々の事前分割器回路減衰に対する較正データを記憶するように更に構成される、請求項１に記載のＡＧＣ回路。
【請求項18】
前記論理部は、範囲に対して前記事前分割器回路の範囲設定を強制し、
第１の較正測定において、前記ＡＧＣ回路が整定した後に前記ＡＧＣ回路入力での一定の連続した波信号からもたらされる、前記事後分割器回路の減衰設定のための１又は２以上の平均事後分割器値を測定し、
次の範囲に対して前記事前分割器回路の範囲設定を強制し、
第２の較正測定において、前記ＡＧＣ回路が整定した後に前記ＡＧＣ回路入力での一定の連続した波信号からもたらされる、前記事後分割器回路の減衰設定のための１又は２以上の平均事後分割器値を測定し、
前記第２の較正測定のために前記第１の較正測定に関連するレベルに前記入力アナログ信号の振幅を維持し、
前記第１及び第２の較正測定から導出された事後分割器値の差である事前分割器較正値を記憶し、
前記事前分割器回路の範囲設定の他の範囲について、追加の較正測定を行い、追加の事前分割器較正値を記憶し、かつ
現在の測定された事後分割器値から、及び現在の範囲よりも小さいか又はそれに等しい前記事前分割器回路の範囲設定についての範囲に対応する記憶された事前分割器較正値の合計から、受信信号強度値を計算する、
ように更に構成される、請求項１に記載のＡＧＣ回路。
【請求項19】
ＡＧＣ回路によって実行される自動利得制御（ＡＧＣ）の方法であって、事前分割器回路により、事前分割器回路設定に従って入力アナログ信号を事前分割し、かつ事前分割アナログ信号を出力する段階と、
事前増幅器により、前記事前分割アナログ信号を事前増幅し、かつ事前増幅アナログ信号を出力する段階と、
事後分割器回路により、事後分割器回路設定に従って前記事前増幅アナログ信号を事後分割する段階と、
アナログ／デジタル変換器（ＡＤＣ）により、事後分割アナログ信号からデジタルデータストリームを発生させる段階と、
前記デジタルデータストリームをサンプリングする段階と、
前記サンプリングされたデジタルデータストリームに基づいて事前分割器回路設定及び事後分割器回路設定を決定する段階と、
前記決定された設定に基づいて前記事前分割器回路及び前記事後分割器回路を設定する段階と、
前記事前分割器回路設定及び前記事後分割器回路設定に基づいて受信信号強度値を発生させる段階と、
を含む方法。
【請求項20】
前記デジタルデータストリームは、信号周期毎の前記ＡＤＣでの前記入力アナログ信号の瞬間振幅値を表す、請求項１９に記載の方法。
【請求項21】
前記事前分割器回路により、前記入力アナログ信号を該入力アナログ信号の強度に基づいて迂回する段階、又は前記事後分割器回路により、前記事前増幅アナログ信号を該事前増幅アナログ信号の強度に基づいて迂回する段階、
を更に含む、請求項１９に記載の方法。
【請求項22】
前記入力アナログ信号の周期にわたって前記デジタルデータストリームをサンプリングする段階と、サンプルからピーク値を検出する段階と、
前記検出されたピーク値に基づいて前記事前分割器及び事後分割器回路設定を決定する段階と、
を更に含む、請求項１９に記載の方法。
【請求項23】
前記入力アナログ信号のゼロ交差後の９０度で前記デジタルデータストリームをサンプリングする段階と、サンプルからピーク値を検出する段階と、
前記検出されたピーク値に基づいて前記事前分割器及び事後分割器回路設定を決定する段階と、
を更に含む、請求項１９に記載の方法。
【請求項24】
ｎが１よりも大きいか又はそれに等しい正の整数である場合に前記入力アナログ信号のｎ周期毎に前記事前分割器回路及び前記事後分割器回路を設定するのに使用するための前記デジタルデータストリームのサンプルに基づくフィードバック値を前記事前分割器回路及び前記事後分割器回路に送る段階を更に含む、請求項１９に記載の方法。
【請求項25】
受信信号強度値の完全な範囲にわたって精度を上げるために個々の事前分割器回路減衰に対する較正データを記憶する段階を更に含む、請求項１９に記載の方法。
【請求項26】
範囲に対して前記事前分割器回路の範囲設定を強制する段階と、第１の較正測定において、前記ＡＧＣ回路が整定した後に前記入力アナログ信号からもたらされる、前記事後分割器回路の減衰設定のための１又は２以上の平均事後分割器値を測定する段階と、
次の範囲に対して前記事前分割器回路の範囲設定を強制する段階と、
第２の較正測定において、前記ＡＧＣ回路が整定した後に前記入力アナログ信号からもたらされる、前記事後分割器回路の減衰設定のための１又は２以上の平均事後分割器値を測定する段階と、
前記第２の較正測定のために前記第１の較正測定に関連するレベルに前記入力アナログ信号の振幅を維持する段階と、
前記第１及び第２の較正測定から導出された事後分割器値の差である事前分割器較正値を記憶する段階と、
前記事前分割器回路の範囲設定の他の範囲について、追加の較正測定を行い、追加の事前分割器較正値を記憶する段階と、
現在の測定された事後分割器値から、及び現在の範囲よりも小さいか又はそれに等しい前記事前分割器回路の範囲設定についての範囲に対応する記憶された事前分割器較正値の合計から、受信信号強度値を計算する段階と、
を更に含む、請求項１９に記載の方法。
【発明の詳細な説明】
【技術分野】
【0001】
この開示の主題は、一般的に、磁場の受信信号強度を決定することに関する。
【背景技術】
【0002】
強制電磁場又は純粋磁場の受信信号強度表示（ＲＳＳＩ）は、車両に位置付けられた送信機とキーフォブに位置付けられた受信システムの間の距離を決定するために車両アクセスシステム又はパッシブ・エントリー・ゴー（ＰＥＧ）システムに使用することができる。ＲＳＳＩは、アンテナ又はコイルによって電磁場又は純粋磁場から変換された連続波形（ＣＷ）信号の電圧を測定することによって決定することができる。ＣＷ信号が歪みによって損なわれる場合に、ＣＷ信号の一定のエンベロープが変化し始め、不正確なＲＳＳＩ情報及び不正確な測距結果に至る。
【発明の概要】
【課題を解決するための手段】
【0003】
一部の実施では、自動利得制御（ＡＧＣ）回路は、入力信号を事前分割器回路設定値（設定）(setting)に従って事前分割し、かつ事前分割信号を出力するように作動可能な(operable)事前分割器回路(pre-divider circuit)と、事前分割信号を事前増幅し、かつ事前増幅信号を出力するように作動可能な事前増幅器(pre-amplifier)と、事後分割器回路設定値（設定）に従って事前増幅信号を事後分割するように作動可能な事後分割器回路(post-divider circuit)と、デジタルデータストリームを事後分割信号から発生させるように作動可能なアナログ／デジタル変換器（ＡＤＣ）と、デジタルデータストリームをサンプリングし、サンプリングされたデータストリームに基づいて事前分割器回路設定値（設定）及び事後分割器回路設定値（設定）を決定し、決定された設定値（設定）に基づいて事前分割器回路及び事後分割器回路を設定し、かつ事前分割器回路設定値（設定）及び事後分割器回路設定値（設定）に基づいて受信信号強度値を発生させるように作動可能な論理部とを含む。
【0004】
一部の実施では、自動利得制御（ＡＧＣ）のＡＧＣ回路によって実行される方法は、事前分割器回路により、事前分割器回路設定値に従って入力信号を事前分割し、かつ事前分割信号を出力する段階と、事前増幅器により、事前分割信号を事前増幅し、かつ事前増幅信号を出力する段階と、事後分割器回路により、事後分割器回路設定値に従って事前増幅信号を事後分割する段階と、アナログ／デジタル変換器（ＡＤＣ）により、デジタルデータストリームを事後分割信号から発生させる段階と、デジタルデータストリームをサンプリングする段階と、サンプリングされたデータストリームに基づいて事前分割器回路設定値及び事後分割器回路設定値を決定する段階と、決定された設定値に基づいて事前分割器回路及び事後分割器回路を設定する段階と、事前分割器回路設定値及び事後分割器回路設定値に基づいて受信信号強度値を発生させる段階とを含む。
【図面の簡単な説明】
【0005】
【図1】実施形態によるＲＳＳＩのための例示的ＡＧＣ回路のブロック図である。
【図2】実施形態による例示的事前分割器回路の概略図である。
【図3】実施形態による例示的事前増幅器回路の概略図である。
【図4】実施形態による例示的事後分割器回路の概略図である。
【図5】実施形態による例示的事後増幅器(post-amplifier)の概略図である。
【図6】実施形態による例示的サブレンジアナログ／デジタル変換器（ＡＤＣ）の概略図である。
【図10】実施形態による例示的ゼロ比較器を示す図である。
【図11】実施形態による例示的ゼロ比較器を示す図である。
【図12】実施形態による例示的デジタル制御回路を示す図である。
【図13】実施形態による例示的デジタル制御回路を示す図である。
【図14】実施形態による例示的デジタル制御回路を示す図である。
【図15】実施形態による例示的デジタル制御回路を示す図である。
【図16】実施形態による例示的デジタル制御回路を示す図である。
【図17】実施形態による例示的デジタル制御回路を示す図である。
【図18】実施形態による例示的デジタル制御回路を示す図である。
【図19】実施形態による例示的デジタル制御回路を示す図である。
【図20】実施形態による例示的デジタル制御回路を示す図である。
【図21】実施形態によるＡＧＣ回路パフォーマンスを示す図である。
【図22】実施形態によるＡＧＣ回路パフォーマンスを示す図である。
【図23】実施形態によるＡＧＣ回路パフォーマンスを示す図である。
【図24】実施形態によるＡＧＣ回路パフォーマンスを示す図である。
【図25】実施形態によるＡＧＣ回路パフォーマンスを示す図である。
【図26】実施形態によるＡＧＣ回路パフォーマンスを示す図である。
【図27】実施形態によりＡＧＣ回路によって実行される例示的処理の流れ図である。
【発明を実施するための形態】
【0006】
例示的システム
図１は、実施形態による受信ＲＳＳＩのための例示的デジタルＡＧＣ回路１００のブロック図である。ＡＧＣ回路１００は、ＣＷ入力信号（ＡＸ＿Ｐ、ＡＸ＿Ｎ）のエンベロープの高速追跡を可能にする。ＡＧＣ回路１００は、シングルエンド構成又は対称構成に実施することができる。図示の実施形態では、ＡＧＣ回路１００は、対称構成に実施され、ＡＸ＿Ｐ、ＡＸ＿Ｎは、それぞれ、正（Ｐ）及び負（Ｎ）の対称ＣＷ入力信号である。以下の図では、回路のＰ側のみが示されている。対称構成に関して、Ｎ側は、接地線で正側回路をミラーリングすることによって補完される。ＡＧＣ回路１００は、単一ＲＳＳＩ ＡＧＣチャネルＸのためのものである。実施形態では、ＣＷ入力信号は、例えばアンテナ又はコイルとすることができる変換器１０８によって電磁場又は純粋磁場から変換される。
図１は、実施形態による受信ＲＳＳＩのための例示的デジタルＡＧＣ回路１００のブロック図である。ＡＧＣ回路１００は、ＣＷ入力信号（ＡＸ＿Ｐ、ＡＸ＿Ｎ）のエンベロープの高速追跡を可能にする。ＡＧＣ回路１００は、シングルエンド構成又は対称構成に実施することができる。図示の実施形態では、ＡＧＣ回路１００は、対称構成に実施され、ＡＸ＿Ｐ、ＡＸ＿Ｎは、それぞれ、正（Ｐ）及び負（Ｎ）の対称ＣＷ入力信号である。以下の図では、回路のＰ側のみが示されている。対称構成に関して、Ｎ側は、接地線で正側回路をミラーリングすることによって補完される。ＡＧＣ回路１００は、単一ＲＳＳＩ ＡＧＣチャネルＸのためのものである。実施形態では、ＣＷ入力信号は、例えばアンテナ又はコイルとすることができる変換器１０８によって電磁場又は純粋磁場から変換される。
【0007】
実施形態では、ＡＧＣ回路１００は、事前分割器回路１０１、事前増幅器１０２、事後分割器回路１０３、事後増幅器１０４、ゼロ比較器１０５、サブレンジＡＤＣ１０６、及びＲＳＳＩチャネル論理部１０７を含む。これらの構成要素の各々を以下の説明で詳細に説明する。
【0008】
ＡＧＣ回路１００は、以下に限定されるものではないが、ｉ）分割器及び増幅器が、ＣＮＲ及びＩＮＬを改善するために一連の事前分割器、事前増幅器、事後分割器、及び事後増幅器に分割され、その結果、測定精度が改善すること、ｉｉ）事前分割器タップが、ＣＷ入力信号が定義されたレベルに達するまで不変であるので事前分割器減衰によるノイズが、ＣＷ入力信号が増大する間は増大しないこと、（ｉｉｉ）低いＣＷ入力信号に関して、事前分割器回路が、バイパス設定値を含み、その結果、低いＣＷ入力信号が、事後分割器回路による更に別の電圧分割を経る前に増幅されること、ｉｖ）事前分割器回路が、この回路が寄生キャパシタンスによって負荷される低い数のタップで作動するので、コイルで直接に作動して高いインピーダンスを有すること、ｖ）回路パラメータを低ノイズ及び高線形性が得られるように調節するより高い自由度、ｖｉ）フィードバックではなく比較器に基づくフィードバック経路内のサブレンジＡＤＣ、それによって同じ測定期間におけるより多くの測定値の平均化を可能にする高速エンベロープ追跡（速い測定更新率）が得られ、その結果、精度が改善すること、ｖｉｉ）振幅変調信号の捕捉を可能にすること、及びｖｉｉｉ）整定時間持続期間が短縮されてより良好に定義されることを含む、ＲＳＳＩ値を発生させるための他のシステム及び方法に優るいくつかの利点を提供する。
【0009】
例示的事前分割器回路
図２は、実施形態による例示的事前分割器回路１０１の概略図である。事前分割器回路１０１は、シングルエンド又は対称構成で抵抗分割器を使用して強いＣＷ入力信号を減衰させる。議論を明確化するように、ＡＸ＿Ｐ＜ｐｒｅ＿ｄｉｖ＿ｉｎ＿ｐ＞を処理する正側のみが図２に示されている。事前分割器回路１０１は、４つのタップ点をもたらすために直列に結合されたいくつかの抵抗要素を含む抵抗分割器２００を含み、４つのタップ点は、スイッチによってマルチプレクサ（ＭＵＸ）２０３の出力に選択的に結合される。他の実施形態では、容量分割器又は抵抗／容量ラダーネットワークを使用して低周波ＣＷ入力信号を分割することができ、ＰＩ又はＴＥＥ減衰器を使用して高周波ＣＷ入力信号を分割することができる。
図２は、実施形態による例示的事前分割器回路１０１の概略図である。事前分割器回路１０１は、シングルエンド又は対称構成で抵抗分割器を使用して強いＣＷ入力信号を減衰させる。議論を明確化するように、ＡＸ＿Ｐ＜ｐｒｅ＿ｄｉｖ＿ｉｎ＿ｐ＞を処理する正側のみが図２に示されている。事前分割器回路１０１は、４つのタップ点をもたらすために直列に結合されたいくつかの抵抗要素を含む抵抗分割器２００を含み、４つのタップ点は、スイッチによってマルチプレクサ（ＭＵＸ）２０３の出力に選択的に結合される。他の実施形態では、容量分割器又は抵抗／容量ラダーネットワークを使用して低周波ＣＷ入力信号を分割することができ、ＰＩ又はＴＥＥ減衰器を使用して高周波ＣＷ入力信号を分割することができる。
【0010】
ＭＵＸ２０３は、一連のスイッチ、及び復号された設定値（ｐｒｅ＿ｄｉｖ）によって１つのタップ点を起動する復号器（図示せず）を含む。実施形態では、ｐｒｅ＿ｄｉｖは、図１のＲＳＳＩチャネル論理部１０７によって供給された制御ワード（ｐｒｅ＿ｄｉｖ＜１：０＞）である。ＭＵＸ２０３は、弱いＣＷ入力信号の分割を迂回するバイパススイッチも含む。ＭＵＸ２０３の出力（ｐｒｅ＿ｄｉｖ＿ｏｕｔ＿ｐ）は、分割ＡＸ＿Ｐ、又は事前分割器回路１０１がバイパスモードから構成された場合は未分割ＡＸ＿Ｐである。抵抗分割器２００は、４つのタップ点を含むように示されているが、適切な数の抵抗要素を使用してｐｒｅ＿ｄｉｖを相応にサイズ決めすることにより、あらゆる望ましい数のタップ点を抵抗分割器２００に使用することができる。一部の実施では、減衰の範囲は、式［１］によって与えられる。
［１］
【数1】
【0011】
例示的事前増幅器
図３は、実施形態による例示的事前増幅器１０２の概略図である。事前増幅器１０２は、シングルエンド又は対称構成に実施することができる低ノイズ高線形性利得増幅器である。事前増幅器１０２は、固定利得を有する１又は２以上のステージを含むことができる。事前増幅器１０２の入力インピーダンスは、ノイズを低減するためにアンテナインピーダンスに適合させることができる。実施形態では、事前増幅器１０２は、演算増幅器３００、及び事前増幅器１０２が（例えば、事後分割器１０３によって）抵抗負荷が掛けられた時にＤＣ分離を行うために演算増幅器３００の出力に結合されたコンデンサ３０１ａ、３０１ｂを含むことができる。高周波信号に関して、事前増幅器３００は、周波数変換回路によって置換することができる。事前増幅器利得は、式［２］によって与えられる。
［２］
図３は、実施形態による例示的事前増幅器１０２の概略図である。事前増幅器１０２は、シングルエンド又は対称構成に実施することができる低ノイズ高線形性利得増幅器である。事前増幅器１０２は、固定利得を有する１又は２以上のステージを含むことができる。事前増幅器１０２の入力インピーダンスは、ノイズを低減するためにアンテナインピーダンスに適合させることができる。実施形態では、事前増幅器１０２は、演算増幅器３００、及び事前増幅器１０２が（例えば、事後分割器１０３によって）抵抗負荷が掛けられた時にＤＣ分離を行うために演算増幅器３００の出力に結合されたコンデンサ３０１ａ、３０１ｂを含むことができる。高周波信号に関して、事前増幅器３００は、周波数変換回路によって置換することができる。事前増幅器利得は、式［２］によって与えられる。
【数2】
【0012】
例示的事後分割器回路
図４は、実施形態による例示的事後分割器回路１０３の概略図である。事後分割器回路１０３は、シングルエンド又は対称構成に実施することができる。図４００は、Ｐ側回路のみを示している。事後分割器回路１０３は、抵抗分割器４００を使用して測定目的のために事前増幅器３００の出力を減衰させる。抵抗分割器４００は、２５６個のタップ点をもたらすために直列に結合されたいくつかの抵抗要素を含み、２５６個のタップ点は、スイッチによってマルチプレクサ（ＭＵＸ）４０２の出力に選択的に結合される。事後分割器１０３（図示せず）内の復号器は、ｐｏｓｔ＿ｄｉｖの設定に応じて１つのタップ点を起動する。実施形態では、ｐｏｓｔ＿ｄｉｖは、ＲＳＳＩチャネル論理部１０７によって供給される制御ワード（ｐｏｓｔ＿ｄｉｖ＜７：０＞）とすることができる。事後分割器回路１０３も、弱いＣＷ入力信号を迂回するバイパススイッチを含む。他の実施形態では、容量分割器、抵抗／容量ラダーネットワークを使用して低周波ＣＷ入力信号を分割することができ、ＰＩ又はＴＥＥ減衰器を使用して高周波ＣＷ入力信号を分割することができる。抵抗分割器４００は、２５６個のタップ点を含むように示されているが、適切な数の抵抗要素を使用して選択信号を相応にサイズ決めすることにより、あらゆる望ましい数のタップ点を抵抗分割器２００に使用することができる。
図４は、実施形態による例示的事後分割器回路１０３の概略図である。事後分割器回路１０３は、シングルエンド又は対称構成に実施することができる。図４００は、Ｐ側回路のみを示している。事後分割器回路１０３は、抵抗分割器４００を使用して測定目的のために事前増幅器３００の出力を減衰させる。抵抗分割器４００は、２５６個のタップ点をもたらすために直列に結合されたいくつかの抵抗要素を含み、２５６個のタップ点は、スイッチによってマルチプレクサ（ＭＵＸ）４０２の出力に選択的に結合される。事後分割器１０３（図示せず）内の復号器は、ｐｏｓｔ＿ｄｉｖの設定に応じて１つのタップ点を起動する。実施形態では、ｐｏｓｔ＿ｄｉｖは、ＲＳＳＩチャネル論理部１０７によって供給される制御ワード（ｐｏｓｔ＿ｄｉｖ＜７：０＞）とすることができる。事後分割器回路１０３も、弱いＣＷ入力信号を迂回するバイパススイッチを含む。他の実施形態では、容量分割器、抵抗／容量ラダーネットワークを使用して低周波ＣＷ入力信号を分割することができ、ＰＩ又はＴＥＥ減衰器を使用して高周波ＣＷ入力信号を分割することができる。抵抗分割器４００は、２５６個のタップ点を含むように示されているが、適切な数の抵抗要素を使用して選択信号を相応にサイズ決めすることにより、あらゆる望ましい数のタップ点を抵抗分割器２００に使用することができる。
【0013】
実施形態では、事後分割器比率
は、事後分割器入力電圧（Ｖpost_div_in）及び事後分割器出力電圧（Ｖpost_div_out_p）の比率の対数を取ることによって決定することができ、事後分割器比率
は、以下によって与えられる：
［３］
［４］
ここで、基数Ｂは、測定分解能（例えば、Ｂ＝１．０２３４５）を決定する。別の実施形態では、他の事後分割器比率を使用して異なる測定分解能（例えば、三乗根）を達成することができる。
【数3】
【数4】
ここで、基数Ｂは、測定分解能（例えば、Ｂ＝１．０２３４５）を決定する。別の実施形態では、他の事後分割器比率を使用して異なる測定分解能（例えば、三乗根）を達成することができる。
【0014】
例示的事後増幅器回路
図５は、実施形態による例示的事後増幅器１０４の概略図である。事後増幅器１０４は、シングルエンド又は対称構成に実施することができる低ノイズ高線形性利得増幅器である。事後増幅器１０４は、固定利得を有する１又は２以上のステージを含むことができる。事後増幅器１０４の入力インピーダンスは、ノイズを低減するために事後分割器インピーダンスに適合させることができる。実施形態では、事後増幅器１０４は、低い全二乗平均平方根（ＲＭＳ）ノイズを達成するように帯域幅を限定するために帯域通過フィルタ５０１に結合された出力を有する演算増幅器５００を含むことができる。帯域通過フィルタ５０１は、ＡＧＣループの高速演算を可能にするために低いグループ遅延を示すように構成することができる。帯域通過フィルタ５０１は、その独自のブロックに位置付けることができ、又は抵抗－容量（ＲＣ）負荷（低域通過）及び容量直列フィードバック（高域通過）によって利得ステージに分散させることができる。事後増幅器利得は、式［５］によって与えられる。
［５］
図５は、実施形態による例示的事後増幅器１０４の概略図である。事後増幅器１０４は、シングルエンド又は対称構成に実施することができる低ノイズ高線形性利得増幅器である。事後増幅器１０４は、固定利得を有する１又は２以上のステージを含むことができる。事後増幅器１０４の入力インピーダンスは、ノイズを低減するために事後分割器インピーダンスに適合させることができる。実施形態では、事後増幅器１０４は、低い全二乗平均平方根（ＲＭＳ）ノイズを達成するように帯域幅を限定するために帯域通過フィルタ５０１に結合された出力を有する演算増幅器５００を含むことができる。帯域通過フィルタ５０１は、ＡＧＣループの高速演算を可能にするために低いグループ遅延を示すように構成することができる。帯域通過フィルタ５０１は、その独自のブロックに位置付けることができ、又は抵抗－容量（ＲＣ）負荷（低域通過）及び容量直列フィードバック（高域通過）によって利得ステージに分散させることができる。事後増幅器利得は、式［５］によって与えられる。
【数5】
【0015】
例示的サブレンジＡＤＣ及びゼロ比較器回路
図６は、実施形態による例示的サブレンジアナログ／デジタル変換器（ＡＤＣ）１０６の概略図である。図示の実施形態では、ＡＤＣ１０６は、自動オフセット補償を有する５ビットフラッシュＡＤＣである。別の実施形態では、遂次近似（ＳＡＲ）ＡＤＣを使用することができる。図示の実施形態では、ＡＤＣ１０６は、構成要素（例えば、比較器）の数を低減することによってチップの大きさを低減するために単極構成で作動する。別の実施形態では、二極構成を使用することができる。図示の実施形態では、ＡＤＣ１０６は、先行する事後増幅器１０４に結合されたＤＣである。別の実施形態では、ＡＤＣ１０６及び事後増幅器１０４は、ＤＣ分離することができる。
図６は、実施形態による例示的サブレンジアナログ／デジタル変換器（ＡＤＣ）１０６の概略図である。図示の実施形態では、ＡＤＣ１０６は、自動オフセット補償を有する５ビットフラッシュＡＤＣである。別の実施形態では、遂次近似（ＳＡＲ）ＡＤＣを使用することができる。図示の実施形態では、ＡＤＣ１０６は、構成要素（例えば、比較器）の数を低減することによってチップの大きさを低減するために単極構成で作動する。別の実施形態では、二極構成を使用することができる。図示の実施形態では、ＡＤＣ１０６は、先行する事後増幅器１０４に結合されたＤＣである。別の実施形態では、ＡＤＣ１０６及び事後増幅器１０４は、ＤＣ分離することができる。
【0016】
図６を参照すると、ＡＤＣ１０６は、基準電圧ステージ６０１及び比較器ステージ６０２を含む。基準電圧ステージ６０１は、比較器ステージ６０２において比較器６０３＿０～６０３＿ｎ（例えば、ｎ＝３１）の基準電圧（Ｖｒｅｆ＿０－Ｖｒｅｆ＿ｎ）を発生させる。図６の例示的実施形態では、ｎ＋１個の比較器があり、比較器６０３＿０及び比較器６０３＿ｎのみが示されている。基準電圧ステージ６０１は、演算増幅器６０４を含み、非反転入力が、ＤＣ基準（ｄｃ＿ｒｅｆ）に結合され、反転入力は、抵抗器６０５（ＲＤＣ）全体を通して発生するオフセット電圧（ＶＤＣ）に結合される。演算増幅器６０４の電圧出力は、抵抗ラダー６０６に作用する電圧制御式電流源６１０をステアリングし、抵抗ラダー６０６は、基準電圧を発生させる抵抗要素Ｒ０…Ｒｎ（例えば、Ｒ０～Ｒ３１）、及びフィードバックループで制御されるオフセット電圧ＶＤＣを発生させる抵抗器６０５を含む。
【0017】
比較器６０３＿０～６０３＿ｎの各々の第１の入力は、対応する直列スイッチ６０７＿０～６０７＿ｎによってＡＤＣ入力（ａｄｃ＿ｉｎ＿ｎ）に結合される。各比較器６０３＿０～６０３＿ｎの第２の入力は、抵抗ラダー６０６のタップ点に結合される。直列スイッチ６０７＿０～６０７＿ｎは、ＲＳＳＩチャネル論理部１０７によって発生されたオフセット補償有効化信号（ｏｆｆｓｅｔ＿ｃｏｍｐ＿ｅｎａｂｌｅ）によって制御される。平行スイッチ６０８＿０～６０８＿ｎは、比較器６０３＿０～６０３＿ｎの入力を互いに結合し、その結果、オフセット電圧が比較器６０３＿０～６０３＿ｎの出力に出現する。比較器６０３＿０～６０３＿ｎの出力は、補償ＲＳＳＩ値（ｃｏｍｐ＿ｒｓｓｉ＿０～ｃｏｍｐ＿ｒｓｓｉ＿ｎに）であり、補償ＲＳＳＩ値は、オフセット補償論理部６０９に入力される。
【0018】
実施形態では、オフセット補償論理部６０９は、比較器６０３＿０～６０３＿ｎの出力から受信された補償ＲＳＳＩ値（ｃｏｍｐ＿ｒｓｓｉ＿０～ｃｏｍｐ＿ｒｓｓｉ＿ｎ）に基づいて比較器６０３＿０～６０３＿ｎのためにオフセット較正信号（ｏｆｆｓｅｔ＿ｃａｌ＿０～ｏｆｆｓｅｔ＿ｃａｌ＿ｎ）を発生させる回路を含む。例えば、オフセット補償モード中に、直列スイッチ６０７＿０～６０７＿ｎは、比較器６０３＿０～６０３＿ｎをＡＤＣ入力（ａｄｃ＿ｉｎ＿ｎ）から切り離すために開かれ、平行スイッチ６０８＿０～６０８＿ｎは、比較器６０３＿０～６０３＿ｎの入力同士を互いに短絡させるために閉じられる。これに起因して、電圧オフセットが、比較器６０３＿０～６０３＿ｎの出力に出現する。電圧オフセットは、オフセット補償論理部６０９に入力され、オフセット補償論理部６０９は、電圧オフセットに基づいてオフセット較正値（ｏｆｆｓｅｔ＿ｃａｌ＿０～ｏｆｆｓｅｔ＿ｃａｌ＿ｎ）を発生及び供給する回路を含む。オフセット較正値は、オフセット電圧を補償するのに使用される。オフセット補償が完了した時に、オフセット補償論理部６０９は、オフセット補償待機信号（ｏｆｆｓｅｔ＿ｃｏｍｐ＿ｒｅａｄｙ）を発生させ、オフセット補償待機信号（ｏｆｆｓｅｔ＿ｃｏｍｐ＿ｒｅａｄｙ）は、図１に示すように、ＲＳＳＩチャネル論理部１０７に送られる。オフセット補償論理部６０９は、ＲＳＳＩチャネル論理部１０７によって発生されたオフセット補償クロック（ｏｆｆｓｅｔ＿ｃｏｍｐ＿ｃｌｋ）に結合される。
【0019】
図７は、実施形態による自動オフセット補償モードに関連する例示的波形を示している。いずれかの測定を開始することができる前に、直列スイッチ６０６＿０～６０６＿ｎによりａｄｃ＿ｉｎ＿ｎからの比較器６０３＿０～６０３＿ｎの入力を無効にし、各比較器６０３＿０～６０３＿ｎに関して、両方の入力を信号ｏｆｆｓｅｔ＿ｃｏｍｐ＿ｅｎａｂｌｅを通じて平行スイッチ６０８＿０～６０８＿ｎによってＶｒｅｆ＿ｘに接続することによってオフセット補償を実行する。比較器６０３＿０～６０３＿ｎの各々は、信号ｏｆｆｓｅｔ＿ｃａｌ＿ｘ＜ｎ：０＞を通じて不均衡を実施することによって人為的オフセット電圧を特定の範囲（例えば、±４０ｍＶ）のその入力間にプログラムする機能を有する。人為的オフセット電圧のステップ幅は、バイナリ重み付けされる（例えば、４０、２０、１０、５、２．５、及び１．２５ｍＶ）。オフセット補償論理部６０９は、信号ｏｆｆｓｅｔ＿ｃｏｍｐ＿ｅｎａｂｌｅによって起動される遂次近似手順を使用して補償処理フローを制御する。各比較器６０３＿０～６０３＿ｎに関して、最大ステップは、信号ｏｆｆｓｅｔ＿ｃｏｍｐ＿ｃｌｋの第１の立ち下りエッジで起動される（例えば、ｏｆｆｓｅｔ＿ｃａｌ＿ｘ＜５＞を通じて）。第２の立ち下りエッジｏｆｆｓｅｔ＿ｃａｌ＿ｘ＜５＞は、比較器出力が論理高のままである場合は高に保たれ、そうでなければ論理低に送り返され、ｏｆｆｓｅｔ＿ｃａｌ＿ｘ＜５＞の状態は、ｏｆｆｓｅｔ＿ｃｏｍｐ＿ｒｅａｄｙがクリアされるまでラッチされる。このオフセット補償手順は、順番に次の低いｏｆｆｓｅｔ＿ｃａｌ＿ｘビットに対して繰り返される。全てのｏｆｆｓｅｔ＿ｃａｌ＿ｘビットが処理された場合に、信号フラグｏｆｆｓｅｔ＿ｃｏｍｐ＿ｒｅａｄｙが設定される。
【0020】
図８及び図９は、実施形態によるオフセット補償処理後の図６のサブレンジＡＤＣ１０６の例示的作動モードを示している。作動モードでは、オフセット補償処理が終了した後に、短絡した平行スイッチ６０８＿０～６０８＿ｎは開かれ、直列スイッチ６０７＿０～６０７＿ｎは閉じられる。基準電圧Ｖｒｅｆ＿０～Ｖｅｒｆ＿ｎを入力信号ａｄｃ＿ｉｎ＿ｎの振幅が超える全ての比較器６０３＿０～６０３＿ｎは、論理高に設定される。実施形態では、比較器出力信号ｃｏｍｐ＿ｒｓｓｉ＜ｎ：０＞は、ａｄｃ＿ｉｎ＿ｎの瞬間振幅値に関連する温度計コードの量子化されたデータストリームである（量子化のみ）。温度計コードのサンプリングは、ＲＳＳＩチャネル論理部１０７内で実行される。
【0021】
基準電圧ステージ６０１は、抵抗ラダー６０６を供給する電圧制御式電流源６０９、及びフィードバックループで作動する演算増幅器６０４を含む。最低抵抗器Ｒ０にわたるＶｄｃが感知されてＶｄｃ＿ｒｅｆと比較され、Ｖｄｃ＿ｒｅｆは、信号入力ｄｃ＿ｒｅｆを通じて事後増幅器１０４によって供給される。両方の電位間の電圧差は、整定時間後に作動電流がＶｄｃ＝Ｖｄｃ＿ｒｅｆで抵抗器ＲＤＣ全体を通じて電圧降下を生成することになるように電流源６１０を制御する。基準電圧Ｖｒｅｆ＿ｘは、この作動電流及び異なるタップ点の分割器比率に基づいている。分割器比率は、事後分割器比率（例えば、対数的タイプ）に適合するように選択される。この実施形態では、５ビットサブレンジＡＤＣ１０６をＶｒｅｆ＿１５に使用し、ＡＧＣループは、事後分割器補償が発生しない平衡状態で作動する：
［６］
【数6】
【0022】
分割器比率は、ＣＷ入力信号の相対的な変化から導出される。
［７］
基数Ｂは、事後分割器回路１０３に対して選択された値（例えば、Ｂ＝１．０２３４５）である。
【数7】
基数Ｂは、事後分割器回路１０３に対して選択された値（例えば、Ｂ＝１．０２３４５）である。
【0023】
ＡＧＣループ平衡よりも大きいＡＣ電圧に関して、事後分割器補償は、Ｖａｃが精度上の理由で平衡に近い場合は線形ステップ状であり、速度上の理由では非線形ステップ状である。図８及び図９を参照すると、例示的事後分割器補償ワードは、式［８］によって与えられる。
［８］
この例では、ｘ＝１５は、平衡状態である。
【数8】
この例では、ｘ＝１５は、平衡状態である。
【0024】
事後分割器補償ワード（ｐｏｓｔ＿ｄｉｖ＿ｃｏｒｒ）は、サブレンジＡＤＣ１０６から送出された信号ｃｏｍｐ＿ｒｓｓｉ＜３１：０＞（３２個の比較器を仮定）に基づいてＲＳＳＩチャネル論理部１０７において計算されるが、ＡＧＣ回路１００の全体的な機能性をより明瞭するためにここで導入した。
【0025】
図１０は、実施形態による例示的ゼロ比較器１０５を示している。いずれかの測定を開始することができる前に、サブレンジＡＤＣ比較器６０３＿０－６０３＿ｎと並列にオフセット補償されたゼロ比較器がある（図示せず）。作動中に、図１に示すように事後増幅器１０４の対称ＡＣ出力信号がゼロ比較器１０５のＰ及びＮ入力に接続される。出力信号ｃｏｍｐ＿ｚｅｒｏの正エッジは、図１１に示すように、入力時の対称ＡＣ信号のゼロ位相を表している。
【0026】
例示的ＲＳＳＩチャネル論理回路
図１を再び参照すると、ＲＳＳＩチャネル論理部１０７は、ＡＧＣ回路１００内でいくつかの機能を達成する。ＲＳＳＩチャネル論理部１０７は、サブレンジＡＤＣ１０６から送出された量子化されたデータストリームｃｏｍｐ＿ｒｓｓｉ＜ｎ：０＞をサンプリングしてピーク値をその中で見つけることによってピーク検出を実行する。ＲＳＳＩチャネル論理部１０７は、検出ピーク値に応じて事前分割器回路１０１及び事後分割器回路１０３の設定値を制御する。ＲＳＳＩチャネル論理部１０７は、ＲＳＳＩ結果ワードｒｓｓｉ＜ｋ：０＞を計算し、ＲＳＳＩ結果ワードを結果レジスタ又は更に別の計算ユニット（例えば、平均化ユニット）にストリーミングする。ＲＳＳＩチャネル論理部１０７は、マスタークロックｒｓｓｉ＿ｃｌｋ（例えば、ｏｆｆｓｅｔ＿ｃｏｍｐ＿ｃｌｋ）から導出されたクロックを供給する。ＲＳＳＩチャネル論理部１０７は、全体的な測定フローを制御し、補償手順を提供し、マスター状態機械への通信を処理する状態機械を含む。
図１を再び参照すると、ＲＳＳＩチャネル論理部１０７は、ＡＧＣ回路１００内でいくつかの機能を達成する。ＲＳＳＩチャネル論理部１０７は、サブレンジＡＤＣ１０６から送出された量子化されたデータストリームｃｏｍｐ＿ｒｓｓｉ＜ｎ：０＞をサンプリングしてピーク値をその中で見つけることによってピーク検出を実行する。ＲＳＳＩチャネル論理部１０７は、検出ピーク値に応じて事前分割器回路１０１及び事後分割器回路１０３の設定値を制御する。ＲＳＳＩチャネル論理部１０７は、ＲＳＳＩ結果ワードｒｓｓｉ＜ｋ：０＞を計算し、ＲＳＳＩ結果ワードを結果レジスタ又は更に別の計算ユニット（例えば、平均化ユニット）にストリーミングする。ＲＳＳＩチャネル論理部１０７は、マスタークロックｒｓｓｉ＿ｃｌｋ（例えば、ｏｆｆｓｅｔ＿ｃｏｍｐ＿ｃｌｋ）から導出されたクロックを供給する。ＲＳＳＩチャネル論理部１０７は、全体的な測定フローを制御し、補償手順を提供し、マスター状態機械への通信を処理する状態機械を含む。
【0027】
図１２及び図１３は、実施形態による図１のＲＳＳＩチャネル論理部１０７によって実行される例示的ピーク検出を示している。ＲＳＳＩチャネル論理部１０７は、量子化されたデータストリームｃｏｍｐ＿ｒｓｓｉをサンプリングしてピーク値をその中で見つける。尚、ピーク検出手順をより明瞭にするために、図１２及び図１３は、サンプリングが実際に行われるＡＤＣ１０６の出力時のｃｏｍｐ＿ｒｓｓｉに関する量子化されたデータストリームではなく、ａｄｃ＿ｉｎ＿ｎに関する連続的な正弦波を示している。ａｄｃ＿ｉｎ＿ｎでの連続的な正弦波の０°は、ｃｏｍｐ＿ｚｅｒｏの正エッジにより、図１２及び図１３に示されている。ａｄｃ＿ｉｎ＿ｎでの正弦波の他の位相は、ｒｓｓｉ＿ｃｌｋのクロックエッジを数えることによって決定することができる。例えば、１２５ｋＨｚの正弦波及び６ＭＨｚのクロックで、ｒｓｓｉ＿ｃｌｋの１３番目及び１９番目の負エッジは、時点９０°及び１３５°に対応する。最大保持モード（ＭＨＭ）では、エンベロープ又は非コヒーレント検出が実行される。ｒｓｓｉ＿ｃｌｋの各負エッジで０°から始めて１３５°まで論理高を示すｃｏｍｐ＿ｒｓｓｉの最高ビットがラッチされることになる。採取された最終サンプルは、ピーク値を示している。最大サンプルモード（ＭＳＭ）では、擬似コヒーレント検出が実行される。９０°で、ｃｏｍｐ＿ｒｓｓｉのサンプルが採取されることになり、論理高を有する最高ビットは、ピーク値を示している。両方のモードでは、計算遅延及びアナログ整定（グループ遅延）＜２７０°（ＭＳＭ）／２２５°（ＭＨＭ）の場合に、正弦波の１周期内で分割器変更が可能である。
【0028】
検出ピーク値は、式［８］に従って事後分割器補正値（ｐｏｓｔ＿ｄｉｖ＿ｃｏｒｒ）に変換され、事後分割器１０３を調節するｐｏｓｔ＿ｄｉｖワードを評価するために、サンプル測定間に一緒に追加されることになる。
［９］
ｉは、サンプル測定の回数及び初期条件ｐｏｓｔ＿ｄｉｖ＿ｃｏｒｒ０＝０である。
【数9】
ｉは、サンプル測定の回数及び初期条件ｐｏｓｔ＿ｄｉｖ＿ｃｏｒｒ０＝０である。
【0029】
図１４～図１７は、実施形態による図１のＲＳＳＩチャネル論理部によって実行される分割器制御の例示的静的作動を示している。対数ＡＧＣループが平衡状態であれば、Ｖｉｎ～Ｖａｃ＿ｅｑの伝達関数は、式［１］～［３］及び［５］を使用して事前分割器１０１の範囲設定値に依存するｐｏｓｔ＿ｄｉｖ値に対して解いて並べ替えることができる。
［１０］
ここで、
及び
である。
【数10】
ここで、
【0030】
最小検出可能電圧として定義される感度では、式［１１］により、以下がを与えられる
［１１］
【数11】
【0031】
事後分割器値のシフトとして表された事前分割器比率により、式［１２］は、以下を与える。
［１２］
【数12】
【0032】
或いは、１つの範囲から次の範囲への相対的なシフトとして表されると、式［１３］は、以下を与える。
［１３］
【数13】
【0033】
ある一定のＶｉｎ値の事後分割器曲線重複に起因して、較正手順は、Ｖinを一定に保ちながらｐｏｓｔ＿ｄｉｖ値を測定し、かつ図１５に示すように範囲設定値を範囲及び（範囲－１）に連続的に強制することにより、最初は未知の事前分割器比率を見つけることができる。
［１４］
【数14】
【0034】
物理的事前分割器比率は、この較正手順によって不変のままであるが、この比率は、以下でより詳細に説明するように、正しいＲＳＳＩワードをｐｏｓｔ＿ｄｉｖ及び較正されたｐｒｅ＿ｄｉｖワードから計算するのに有用である。
【0035】
事後分割器曲線重複に起因して、（範囲－１）から実際の範囲に切り換えるべきかに対してある一定の柔軟性もあり、事後周器曲線の最も正確な部分に対して演算するのに利用することができる。小さいｐｏｓｔ＿ｄｉｖ値（＜１００）に関して、抵抗分割器による強いノイズ影響が発生する。事前分割器切り換えに起因する歪みを防止するために、範囲は、短い追跡期間（ＡＧＣの初期整定）中にのみ、Ｖｉｎ変化の立ち上がり方向で切り換えることができ、その後に、事後分割器は、範囲設定値によって定義された曲線に作用することができる。図１６では、範囲１において平衡を達成するためにｐｏｓｔ＿ｄｉｖ値が２０７を超えた時に、ｐｒｅ＿ｄｉｖは、１つのステップだけ切り換わり、その結果、ｐｏｓｔ＿ｄｉｖは、８９個のステップだけ低減される。ＡＧＣ整定(AGC settling)後に、ｐｏｓｔ＿ｄｉｖは、固定曲線に作用し、捕捉フェーズ中のあらゆるＶｉｎ変化に対して上方に４８個のステップ、下方に１１８個のステップのヘッドルームが得られる。ＲＳＳＩ値は、式［１５］に従ってｐｏｓｔ＿ｄｉｖ、範囲、及びｐｒｅ＿ｄｉｖから計算される。
［１５］
【数15】
【0036】
図１８～図１９は、実施形態による図１のＲＳＳＩチャネル論理部１０７によって実行される分割器制御の例示的動的作動を示している。ＡＧＣ原理は、バーストＡＣ入力電圧のエンベロープの測定に寄与している。プログラマブル追跡時間（Ｔtracking）中に、ＡＧＣ回路は、エンベロープの立ち上がりエッジに追随しようとし、その結果、事後分割器値及び範囲設定値は、入力電圧の瞬間ピーク振幅に従って相応に変化する。いずれかの範囲変化が発生した後に、プログラマブル待機時間（Ｔrange_delay）は、いずれかの新しい分割器設定値を実行することができる前に、ＡＧＣループ内のアナログ回路が整定するように分割器設定値を不変に保つ。バーストＡＣ入力電圧が安定した連続波信号（ＣＷ）になった場合に、瞬間ＲＳＳＩ値の捕捉が、更に別の処理（例えば、平均化）のためにプログラマブル長さ（Ｔcapture）内で始まる。捕捉時間中に、追跡フェーズの最後の範囲設定値は、一定に保たれることになり、事後分割器１０３のみが、ＲＳＳＩ値をリフレッシュするように働いている。
【0037】
図２０は、実施形態による図１のＲＳＳＩチャネル論理部１０７によって実施される例示的状態機械を示している。信号ａｇｃ＿ｅｎａｂｌｅにより、ＡＧＣ回路１００が開始されることになる。アナログ部分（例えば、増幅器、フィルタなど）の整定のための待機時間Ｔ１後に、オフセット補償を信号ｏｆｆｓｅｔ＿ｃｏｍｐ＿ｅｎａｂｌｅを通じて開始することができる。オフセット補償のためにｒｓｓｉ＿ｃｌｋから導出されるクロックｏｆｆｓｅｔ＿ｃｏｍｐ＿ｃｌｋが開始されることになる。待機時間Ｔ２内で、遂次近似手順が、オフセットを補償するために実行され、その終了は、フラグｏｆｆｓｅｏｔ＿ｃｏｍｐ＿ｒｅａｄｙに示されている。フラグｏｆｆｓｅｏｔ＿ｃｏｍ＿ｒｅａｄｙが設定された状態で、１又は２以上の測定を信号ｍｅａｓｕｒｅｍｅｎｔ＿ｅｎａｂｌｅによって開始することができる。ＡＣ電圧バーストがＡＧＣ入力でアクティブである場合に、ＡＧＣ回路１００は、追跡フェーズ中にそのエンベロープを追跡し、捕捉フェーズ中にエンベロープのサンプルを採取する。両方の分割器は、追跡フェーズ中に調節することができるが、事後分割器１０３は、捕捉フェーズ中に調節することができる。信号ｃｏｍｐ＿ｚｅｒｏは、追跡及び捕捉時間中に利用可能である。
【0038】
パフォーマンス
図２１～図２２は、実施形態によるＡＧＣ回路１００のアナログパフォーマンスを示している。入力から事後増幅器出力まで、アナログパフォーマンスは、平衡状態の閉ＡＧＣループに対する静的積分非線形性（ＩＮＬ＿ｓｔａｔｉｃ）及び搬送波対ノイズ比（ＣＮＲ）として決定される。ＩＮＬ＿ｓｔａｔｉｃは、ノイズ効果を除外した測定及び理想計算ＲＳＳＩ曲線間の偏差として定義される。
［１６］
図２１～図２２は、実施形態によるＡＧＣ回路１００のアナログパフォーマンスを示している。入力から事後増幅器出力まで、アナログパフォーマンスは、平衡状態の閉ＡＧＣループに対する静的積分非線形性（ＩＮＬ＿ｓｔａｔｉｃ）及び搬送波対ノイズ比（ＣＮＲ）として決定される。ＩＮＬ＿ｓｔａｔｉｃは、ノイズ効果を除外した測定及び理想計算ＲＳＳＩ曲線間の偏差として定義される。
【数16】
【0039】
ＡＤＣ１０６の入力でのＣＮＲは、以下として定義される。
［１７］
有効ＡＣ電圧及び周波数帯域幅にわたる積分ノイズ電圧密度は、事後増幅器出力でのものである。
【数17】
有効ＡＣ電圧及び周波数帯域幅にわたる積分ノイズ電圧密度は、事後増幅器出力でのものである。
【0040】
ＩＮＬ＿ｓｔａｔｉｃに対する典型的な曲線は、範囲２までは＜０．５及び範囲３に対して＜１のＲＳＳＩステップでの線形性誤差を示している。ＣＮＲに対する典型的な曲線は、入力レベル＞６００μＶｐｐに対して≧２５ｄＢの値を示している。
【0041】
図２３～図２４は、実施形態によるＡＧＣ回路１００のデジタルパフォーマンスを示している。平衡状態の閉ＡＧＣループに関して、ＲＳＳＩ値は、ＣＮＲがサブレンジＡＤＣ入力で変化した時に模擬され、かつアナログ部分のスペクトルノイズ形状及び異なる平均化回数によって中央値（ＩＮＬ＿ｓｔａｔｉｓｔｉｃ）及び分散（σ）に対して評価される。ＩＮＬ＿ｓｔａｔｉｓｔｉｃの典型的な曲線は、使用された平均値の数に依存することを示さず、むしろ使用されたサンプリング方法に依存して低いＣＮＲ値での強い影響がある。ＭＨＭモードは、非コヒーレント検出に対して公知であるものと同様に１５ｄＢから始まるＣＮＲを減少する強い閾値効果を示している。最大サンプルモード（ＭＳＭ）は、強いノイズ変動によって駆動された時の対数ｒｓｓｉ曲線の非線形圧縮に起因して発生するＩＮＬ＿ｓｔａｔｉｓｔｉｃの遥かに弱い増加を示している。σに対する典型的な曲線は、ＣＮＲ増大及び使用された平均回数の増大と共に改善を示すが、使用されたサンプリング方法による影響はほとんどない。
【0042】
【0043】
例えば、ｆａｃｔｏｒconfidence＝２（市販の測定システムの典型値）を用いて、全ての測定値の９５％は、図２５に示すように境界内にある。典型的な曲線は、２５６個の平均値に関して、全ての範囲に対して＜２ＲＳＳＩステップ、及び２００μＶｐｐ＜Ｖｉｎ＜１Ｖｐｐの低減入力範囲に対して＜１ＲＳＳＩステップの精度を示している。１ＲＳＳＩステップがＢ－１＝２．３４５％であると、精度は、これに代えて図２６に示すように％で表すことができる。測定精度は、温度又は電圧供給条件に起因したＶｓｅｎｓの変動は考慮に入れず、これに関しては他所で議論する。
【0044】
例示的処理
図２７は、実施形態による図１のデジタル自動利得制御回路（ＤＡＧＣ）によって実行される例示的処理２７００の流れ図である。処理２７００は、ＡＧＣ回路１００によって実行することができる。実施形態では、処理２７００は、図２を参照して上述したように、ＣＷ入力信号を事前分割することによって始まる（２７０１）。処理２７００は、図３を参照して上述したように、信号を事前増幅することによって継続する（２７０２）。処理２７００は、図４を参照して上述したように、信号を事後分割することによって継続する（２７０３）。処理２７００は、図５を参照して上述したように、信号を事後増幅することによって継続する（２７０４）。処理２７００は、図６を参照して上述したように、信号からデジタルデータストリーム（例えば、量子化されたデータストリーム）を発生させることによって継続する（２７０５）。処理２７００は、デジタルデータストリームをサンプリングし、かつサンプリングされたデジタルデータストリーム及び分割器設定値に少なくとも基づいて事前分割器及び事後分割器を設定することによって継続する（２７０６）。処理２７００は、分割器設定値及び事前分割器補正に基づいてＲＳＳＩ値を発生させることによって継続する（２７０７）。
図２７は、実施形態による図１のデジタル自動利得制御回路（ＤＡＧＣ）によって実行される例示的処理２７００の流れ図である。処理２７００は、ＡＧＣ回路１００によって実行することができる。実施形態では、処理２７００は、図２を参照して上述したように、ＣＷ入力信号を事前分割することによって始まる（２７０１）。処理２７００は、図３を参照して上述したように、信号を事前増幅することによって継続する（２７０２）。処理２７００は、図４を参照して上述したように、信号を事後分割することによって継続する（２７０３）。処理２７００は、図５を参照して上述したように、信号を事後増幅することによって継続する（２７０４）。処理２７００は、図６を参照して上述したように、信号からデジタルデータストリーム（例えば、量子化されたデータストリーム）を発生させることによって継続する（２７０５）。処理２７００は、デジタルデータストリームをサンプリングし、かつサンプリングされたデジタルデータストリーム及び分割器設定値に少なくとも基づいて事前分割器及び事後分割器を設定することによって継続する（２７０６）。処理２７００は、分割器設定値及び事前分割器補正に基づいてＲＳＳＩ値を発生させることによって継続する（２７０７）。
【0045】
本明細書は多くの特定の実施の詳細を含むが、これらは、特許を主張することができるものの範囲に関する制限ではなく、むしろ特定の実施形態に固有とすることができる特徴の説明と解釈しなければならない。別々の実施形態の関連で本明細書に説明するある一定の特徴は、単一実施形態に組み合わせて実施することもできる。逆に、単一実施形態の関連で説明する様々な特徴は、別々に複数の実施形態に又はあらゆる適切な部分組合せに実施することもできる。更に、特徴は、ある一定の組合せで作用すると上述し、かつ更にそれ自体で最初に特許主張することができるが、特許主張する組合せからの１又は２以上の特徴は、一部の場合に、組合せから削除することができ、特許主張する組合せは、部分組合せ又は部分組合せの変形に関連する場合がある。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】