(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2022-11-22
(45)【発行日】2022-12-01
(54)【発明の名称】位相同期回路
(51)【国際特許分類】
H03L 7/08 20060101AFI20221124BHJP
H03L 7/095 20060101ALI20221124BHJP
【ＦＩ】
H03L7/08 230
H03L7/095
【請求項の数】
12
(21)【出願番号】P 2019548137
(86)(22)【出願日】2018-10-01
(86)【国際出願番号】 JP2018036704
(87)【国際公開番号】W WO2019073841
(87)【国際公開日】2019-04-18
【審査請求日】2021-08-20
(31)【優先権主張番号】P 2017198347
(32)【優先日】2017-10-12
(33)【優先権主張国・地域又は機関】JP
(73)【特許権者】
【識別番号】316005926
【氏名又は名称】ソニーセミコンダクタソリューションズ株式会社
(74)【代理人】
【識別番号】110001357
【氏名又は名称】弁理士法人つばさ国際特許事務所
(72)【発明者】
【氏名】林 盈達
【審査官】志津木 康
(56)【参考文献】
【文献】特表２０１５－５１６１３３（ＪＰ，Ａ）
【文献】特開２００７－１８４７７８（ＪＰ，Ａ）
【文献】特開平１１－３０８１０４（ＪＰ，Ａ）
【文献】米国特許出願公開第２０１６／０２４０９２１（ＵＳ，Ａ１）
【文献】CHANG,Jung-yu,et.al，A phase-locked loop with background leakage compensation，IEEE Transactions on Circuits and Systems II:Express Briefs，米国，IEEE，2010年08月19日，VOL.57,NO.9，pp.666-670
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０３Ｌ１／００－９／００
(57)【特許請求の範囲】
【請求項1】
第１の信号の位相と、クロック信号に応じた第２の信号の位相とを比較する位相比較回路と、一端が第１のノードに接続されるとともに他端が第２のノードに接続された抵抗素子と、一端が前記第２のノードに接続された容量素子とを有し、前記位相比較回路における位相比較結果に基づいて制御電圧を生成するループフィルタと、
前記制御電圧に基づいて前記クロック信号を生成する発振回路と、
前記抵抗素子の両端間の電圧差をデジタルコードに変換するＡＤ変換回路と、
前記デジタルコードに基づいて第１の電流を生成し、前記第２のノードに前記第１の電流を供給する電流生成回路と
を備えた位相同期回路。
【請求項2】
前記ＡＤ変換回路は、第１のタイミングにおいて前記電圧差を第１のデジタルコードに変換するとともに、第２のタイミングにおいて前記電圧差を第２のデジタルコードに変換し、前記電流生成回路は、前記第１のデジタルコードおよび前記第２のデジタルコードに基づいて前記第１の電流を生成する
請求項１に記載の位相同期回路。
【請求項3】
前記電流生成回路は、前記第１のデジタルコードおよび前記第２のデジタルコードを加算し、加算された結果に基づいて前記第１の電流を生成する請求項２に記載の位相同期回路。
【請求項4】
前記ＡＤ変換回路は、前記位相同期回路の動作状態が位相同期状態である期間において、前記電圧差を前記デジタルコードに変換する請求項１に記載の位相同期回路。
【請求項5】
前記位相同期回路の動作状態が前記位相同期状態であるかどうかを検出する同期検出回路をさらに備え、前記ＡＤ変換回路は、前記同期検出回路の検出結果に基づいて、前記電圧差を前記デジタルコードに変換する
請求項４に記載の位相同期回路。
【請求項6】
前記ＡＤ変換回路は、間欠的に、前記電圧差を前記デジタルコードに変換する請求項１に記載の位相同期回路。
【請求項7】
前記第１の信号は、クロック信号であり、前記ＡＤ変換回路は、前記第１の信号の周期の整数倍の周期で、前記電圧差を前記デジタルコードに変換する
請求項６に記載の位相同期回路。
【請求項8】
前記第１のノードに接続されたチャージポンプをさらに備え、前記位相比較回路は、前記位相比較結果に基づいて第１の制御信号および第２の制御信号を生成する位相周波数比較回路であり、
前記チャージポンプは、前記第１の制御信号に基づいて前記容量素子をチャージするように前記ループフィルタに第２の電流を流し、前記第２の制御信号に基づいて前記容量素子をディスチャージするように前記ループフィルタに第３の電流を流す
請求項１に記載の位相同期回路。
【請求項9】
前記第１の制御信号および前記第２の制御信号に基づいて、前記ＡＤ変換回路の動作タイミングを設定するタイミング設定回路をさらに備えた請求項８に記載の位相同期回路。
【請求項10】
前記クロック信号を分周することにより前記第２の信号を生成する分周回路をさらに備えた請求項１に記載の位相同期回路。
【請求項11】
前記容量素子は、ＭＯＳキャパシタを用いて構成された請求項１に記載の位相同期回路。
【請求項12】
前記第１の電流は、前記抵抗素子の両端間の電圧差を抑えるような電流である請求項１に記載の位相同期回路。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、位相を同期させる位相同期回路に関する。
【背景技術】
【0002】
位相同期回路（ＰＬＬ；Phase Locked Loop）は、例えば、位相比較回路、ループフィルタ、発振回路などを含んで構成される。例えば、特許文献１には、ＭＯＳ（Metal Oxide Semiconductor）キャパシタを有するループフィルタを用いて構成された位相同期回路において、このＭＯＳキャパシタに生じるリーク電流の補償を図る技術が開示されている。
【先行技術文献】
【非特許文献】
【0003】
【文献】Chi-Nan CHUANG and Shen-Iuan LIU、“A 1 V Phase Locked Loop with Leakage Compensation in 0.13 μm CMOS Technology”、IEICE TRANSACTIONS on Electronics、２００６年３月、Vol.E89-C、No.3、p.295－299
【発明の概要】
【0004】
位相同期回路では、生成されるクロック信号のジッタが低いことが望まれており、さらなるジッタの低減が期待されている。
【0005】
クロック信号のジッタを低減することができる位相同期回路を提供することが望ましい。
【0006】
本開示の一実施の形態における位相同期回路は、位相比較回路と、ループフィルタと、発振回路と、ＡＤ変換回路と、電流生成回路とを備えている。位相比較回路は、第１の信号の位相と、クロック信号に応じた第２の信号の位相とを比較するものである。ループフィルタは、一端が第１のノードに接続されるとともに他端が第２のノードに接続された抵抗素子と、一端が第２のノードに接続された容量素子とを有し、位相比較回路における位相比較結果に基づいて制御電圧を生成するものである。発振回路は、制御電圧に基づいてクロック信号を生成するものである。ＡＤ変換回路は、抵抗素子の両端間の電圧差をデジタルコードに変換するものである。電流生成回路は、デジタルコードに基づいて第１の電流を生成し、第２のノードに第１の電流を供給するものである。
【0007】
本開示の一実施の形態における位相同期回路では、位相比較回路により、第１の信号の位相と、クロック信号に応じた第２の信号の位相とが比較され、その比較結果に基づいて、ループフィルタにより、制御電圧が生成される。そして、発振回路により、その制御電圧に基づいてクロック信号が生成される。ループフィルタの抵抗素子の両端間の電圧差は、ＡＤ変換回路によりデジタルコードに変換される。そして、電流生成回路により、このデジタルコードに基づいて第１の電流が生成され、この第１の電流がループフィルタの第２のノードに供給される。
【0008】
本開示の一実施の形態における位相同期回路によれば、抵抗素子の両端間の電圧差をデジタルコードに変換するＡＤ変換回路を設けるようにしたので、クロック信号のジッタを低減することができる。なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれの効果があってもよい。
【図面の簡単な説明】
【0009】
【図1】本開示の一実施の形態に係る位相同期回路の一構成例を表すブロック図である。
【図6】参考例に係る位相同期回路の一動作例を表す説明図である。
【図11】比較例に係る位相同期回路の一構成例を表すブロック図である。
【図12】変形例に係るパルス発生回路の一動作例を表すタイミング波形図である。
【図13】変形例に係る位相同期回路の一動作例を表すタイミング波形図である。
【図14】他の変形例に係る位相同期回路の一構成例を表すブロック図である。
【図15】他の変形例に係る位相同期回路の一構成例を表すブロック図である。
【図16】他の変形例に係る位相同期回路の一構成例を表すブロック図である。
【図17】他の変形例に係る位相同期回路の一構成例を表すブロック図である。
【発明を実施するための形態】
【0010】
以下、本開示の実施の形態について、図面を参照して詳細に説明する。
【0011】
＜実施の形態＞
［構成例］
図１は、一実施の形態に係る位相同期回路（位相同期回路１）の一構成例を表すものである。位相同期回路１は、入力されたクロック信号ＣＬＫ１に基づいて、このクロック信号ＣＬＫ１の周波数のＮ倍の周波数を有するクロック信号ＣＬＫを生成するものである。この位相同期回路１は、例えば、１つの半導体チップ上に形成されたものであり、例えば、最小加工寸法が９０ｎｍ以下である半導体製造技術を用いて形成されている。
［構成例］
図１は、一実施の形態に係る位相同期回路（位相同期回路１）の一構成例を表すものである。位相同期回路１は、入力されたクロック信号ＣＬＫ１に基づいて、このクロック信号ＣＬＫ１の周波数のＮ倍の周波数を有するクロック信号ＣＬＫを生成するものである。この位相同期回路１は、例えば、１つの半導体チップ上に形成されたものであり、例えば、最小加工寸法が９０ｎｍ以下である半導体製造技術を用いて形成されている。
【0012】
位相同期回路１は、位相比較回路１１と、チャージポンプ２０と、ループフィルタ３０と、発振回路１４と、分周回路１５と、ロック検出回路１６と、パルス発生回路１７と、ＡＤ（Analog to Digital）変換回路（ＡＤＣ）１８と、補償電流生成回路４０とを備えている。
【0013】
位相比較回路１１は、クロック信号ＣＬＫ１の位相と、分周回路１５から供給されるクロック信号ＣＬＫ２（後述）の位相とを比較し、その比較結果に応じた信号ＵＰ，ＤＮを生成するものである。クロック信号ＣＬＫ１は、周期Ｔを有するクロック信号である。クロック信号ＣＬＫ２の周期は、位相同期回路１の動作状態が位相同期状態である場合には、クロック信号ＣＬＫ１の周期Ｔと同じである。位相比較回路１１は、例えば、いわゆる位相周波数比較回路（ＰＦＤ；Phase Frequency Detector）を用いて構成される。
【0014】
図２Ａ，２Ｂ，２Ｃは、位相比較回路１１の一動作例を表すものであり、図２Ａは、クロック信号ＣＬＫ１の位相がクロック信号ＣＬＫ２の位相よりも進んでいる場合を示し、図２Ｂは、クロック信号ＣＬＫ１の位相がクロック信号ＣＬＫ２の位相よりも遅れている場合を示し、図２Ｃは、クロック信号ＣＬＫ１，ＣＬＫ２の位相が一致している場合を示す。
【0015】
クロック信号ＣＬＫ１の位相がクロック信号ＣＬＫ２の位相よりも進んでいる場合（図２Ａ）では、この例では、タイミングｔ１１において、クロック信号ＣＬＫ１の電圧が低レベルから高レベルに変化し、その後のタイミングｔ１２において、クロック信号ＣＬＫ２の電圧が低レベルから高レベルに変化する。そして、タイミングｔ１４において、クロック信号ＣＬＫ１の電圧が高レベルから低レベルに変化し、その後のタイミングｔ１５において、クロック信号ＣＬＫ２の電圧が高レベルから低レベルに変化する。
【0016】
位相比較回路１１は、タイミングｔ１１において、クロック信号ＣＬＫ１の立ち上がりに応じて、信号ＵＰの電圧を低レベルから高レベルに変化させ、タイミングｔ１２において、クロック信号ＣＬＫ２の立ち上がりに応じて、信号ＤＮの電圧を低レベルから高レベルに変化させる。そして、このタイミングｔ１２の後のタイミングｔ１３において、信号ＵＰおよび信号ＤＮの電圧を、高レベルから低レベルにそれぞれ変化させる。この信号ＵＰの立ち上がりタイミング（タイミングｔ１１）と信号ＤＮの立ち上がりタイミング（タイミングｔ１２）とのタイミング差は、クロック信号ＣＬＫ１の位相とクロック信号ＣＬＫ２の位相との間の位相差に対応している。
【0017】
クロック信号ＣＬＫ１の位相がクロック信号ＣＬＫ２の位相よりも遅れている場合（図２Ｂ）では、この例では、タイミングｔ２１において、クロック信号ＣＬＫ２の電圧が低レベルから高レベルに変化し、その後のタイミングｔ２２において、クロック信号ＣＬＫ１の電圧が低レベルから高レベルに変化する。そして、タイミングｔ２４において、クロック信号ＣＬＫ２の電圧が高レベルから低レベルに変化し、その後のタイミングｔ２５において、クロック信号ＣＬＫ１の電圧が高レベルから低レベルに変化する。
【0018】
位相比較回路１１は、タイミングｔ２１において、クロック信号ＣＬＫ２の立ち上がりに応じて、信号ＤＮの電圧を低レベルから高レベルに変化させ、タイミングｔ２２において、クロック信号ＣＬＫ１の立ち上がりに応じて、信号ＵＰの電圧を低レベルから高レベルに変化させる。そして、このタイミングｔ２２の後のタイミングｔ２３において、信号ＵＰおよび信号ＤＮの電圧を、高レベルから低レベルにそれぞれ変化させる。この信号ＤＮの立ち上がりタイミング（タイミングｔ２１）と信号ＵＰの立ち上がりタイミング（タイミングｔ２２）とのタイミング差は、クロック信号ＣＬＫ１の位相とクロック信号ＣＬＫ２の位相との間の位相差に対応している。
【0019】
クロック信号ＣＬＫ１，ＣＬＫ２の位相が一致している場合（図２Ｃ）では、この例では、タイミングｔ２６において、２つのクロック信号ＣＬＫ１，ＣＬＫ２の電圧が低レベルから高レベルに変化し、タイミングｔ２８において、２つのクロック信号ＣＬＫ１，ＣＬＫ２の電圧が高レベルから低レベルに変化する。
【0020】
位相比較回路１１は、タイミングｔ２６において、クロック信号ＣＬＫ１の立ち上がりに応じて、信号ＵＰの電圧を低レベルから高レベルに変化させるとともに、クロック信号ＣＬＫ２の立ち上がりに応じて、信号ＤＮの電圧を低レベルから高レベルに変化させる。そして、このタイミングｔ２６の後のタイミングｔ２７において、信号ＵＰおよび信号ＤＮの電圧を、高レベルから低レベルにそれぞれ変化させる。
【0021】
このようにして、位相比較回路１１は、クロック信号ＣＬＫ１の位相とクロック信号ＣＬＫ２の位相とを比較して、クロック信号ＣＬＫ１の位相とクロック信号ＣＬＫ２の位相との間の位相差に応じた信号ＵＰ，ＤＮを生成するようになっている。
【0022】
チャージポンプ２０（図１）は、信号ＵＰ，ＤＮに基づいて、ループフィルタ３０に対して電流Ｉcp1を流し込み、あるいはループフィルタ３０から電流Ｉcp2をシンクするものである。チャージポンプ２０は、２つの電流源２１，２２と、２つのスイッチ２３，２４とを有している。電流源２１は、ループフィルタ３０に対して流し込む所定の電流値の電流Ｉcp1を生成するものであり、一端には電源電圧ＶＤＤが供給され、他端はスイッチ２３の一端に接続されている。電流源２２は、ループフィルタ３０からシンクする所定の電流値の電流Ｉcp2を生成するものであり、一端はスイッチ２４の他端に接地され、他端は接地されている。この電流Ｉcp2の電流値は、電流Ｉcp1の電流値と略同じである。スイッチ２３は、信号ＵＰの電圧に応じてオンオフするものであり、一端は電流源２１の他端に接続され、他端はスイッチ２４の一端およびループフィルタ３０のノードＮ１に接続されている。スイッチ２３は、この例では、信号ＵＰの電圧が高レベルである場合にオン状態になり、信号ＵＰの電圧が低レベルである場合にオフ状態になるものである。スイッチ２４は、信号ＤＮの電圧に応じてオンオフするものであり、一端はスイッチ２３の他端およびループフィルタ３０のノードＮ１に接続され、他端は電流源２２の一端に接続されている。スイッチ２４は、この例では、信号ＤＮの電圧が高レベルである場合にオン状態になり、信号ＤＮの電圧が低レベルである場合にオフ状態になるものである。
【0023】
この構成により、チャージポンプ２０では、クロック信号ＣＬＫ１の位相とクロック信号ＣＬＫ２の位相との間の進みまたは遅れに応じて、その位相差に応じた長さの期間において、スイッチ２３，２４が選択的にオンオフする。そして、信号ＵＰの電圧が高レベルである期間では、電流源２１がループフィルタ３０に対して電流Ｉcp1を流し込み、信号ＤＮの電圧が低レベルである期間では、電流源２２がループフィルタ３０から電流Ｉcp2をシンクするようになっている。
【0024】
ループフィルタ３０は、チャージポンプ２０から供給された電流信号に基づいて電圧Ｖctrlを生成するものである。ループフィルタ３０は、抵抗素子Ｒ３１と、容量素子Ｃ３２，Ｃ３３とを有している。抵抗素子Ｒ３１の一端はノードＮ１に接続され、他端はノードＮ２に接続されている。容量素子Ｃ３２の一端はノードＮ２に接続され、他端は接地されている。容量素子Ｃ３３の一端はノードＮ１に接続され、他端は接地されている。容量素子Ｃ３２の容量値は、例えば、容量素子Ｃ３３の容量値の１０倍以上に設定される。容量素子Ｃ３２の容量値は、例えば、数１０ｐＦにすることができる。
【0025】
この構成により、ループフィルタ３０では、チャージポンプ２０がループフィルタ３０に対して電流Ｉcp1を流し込む期間では、容量素子Ｃ３２，Ｃ３３がチャージされ、チャージポンプ２０がループフィルタ３０から電流Ｉcp2をシンクする期間では、容量素子Ｃ３２，Ｃ３３がディスチャージされる。このようにして、ループフィルタ３０は、チャージポンプ２０から供給された電流信号に基づいて電圧Ｖctrlを生成するようになっている。
【0026】
ループフィルタ３０において、容量素子Ｃ３２は、Ｎ型のＭＯＳキャパシタを用いて構成される。以下に、容量素子Ｃ３２について詳細に説明する。
【0027】
図３Ａは、ループフィルタ３０の一構成例を表すものである。ループフィルタ３０の容量素子Ｃ３２は、この例では、Ｎ型のＭＯＳキャパシタ１０１を用いて構成されている。このＭＯＳキャパシタ１０１のゲートはノードＮ２に接続され、ドレインおよびソースは接地されている。ＭＯＳキャパシタ１０１は、ゲート酸化膜を容量素子として用いるものである。ＭＯＳキャパシタ１０１では、ゲート酸化膜が薄いほど、単位面積あたりの容量値を大きくすることができる。具体的には、単位面積当たりの容量値ＣOXは、ゲート酸化膜の厚さｔOXを用いて、以下の式で表すことができる。
ＣOX＝εOX／ｔOX …（１）
ここで、εOXは酸化膜の誘電率であり、次式で表すことができる。
εOX＝κ×εO …（２）
ここで、κは酸化膜の比誘電率であり、例えば３．９である。εOは、真空の誘電率である。このように、容量値ＣOXおよびゲート酸化膜の厚さｔOXは、互いに逆数の関係にあるので、ゲート酸化膜が薄いほど、単位面積当たりの容量値ＣOXは大きくなる。よって、ゲート酸化膜が薄いＭＯＳキャパシタ１０１を用いることにより、例えば、単位面積当たりの容量値ＣOXを２倍程度にすることができる。この場合には、容量素子Ｃ３２の面積を約半分にすることができるので、その結果、位相同期回路１では、回路面積を小さくすることができる。
ＣOX＝εOX／ｔOX …（１）
ここで、εOXは酸化膜の誘電率であり、次式で表すことができる。
εOX＝κ×εO …（２）
ここで、κは酸化膜の比誘電率であり、例えば３．９である。εOは、真空の誘電率である。このように、容量値ＣOXおよびゲート酸化膜の厚さｔOXは、互いに逆数の関係にあるので、ゲート酸化膜が薄いほど、単位面積当たりの容量値ＣOXは大きくなる。よって、ゲート酸化膜が薄いＭＯＳキャパシタ１０１を用いることにより、例えば、単位面積当たりの容量値ＣOXを２倍程度にすることができる。この場合には、容量素子Ｃ３２の面積を約半分にすることができるので、その結果、位相同期回路１では、回路面積を小さくすることができる。
【0028】
しかしながら、このようにゲート酸化膜が薄くなるほど、このゲート酸化膜を介して、大きなリーク電流Ｉleakが流れてしまう。
【0029】
図３Ｂは、ループフィルタ３０の等価回路を表すものである。ＭＯＳキャパシタ１０１は、互いに並列接続された電流源１０２および容量素子１０３を用いて表すことができる。電流源１０２は、ＭＯＳキャパシタ１０１のゲートからドレインおよびソースにリーク電流Ｉleakを流すものである。すなわち、この例では、ＭＯＳキャパシタ１０１のゲートの電圧は、ＭＯＳキャパシタ１０１のドレインおよびソースの電圧（接地電圧）よりも高いので、リーク電流Ｉleakは、ＭＯＳキャパシタ１０１のゲートからドレインおよびソースに向かって流れる。このリーク電流Ｉleakの電流値は、ＭＯＳキャパシタ１０１のゲートと、ドレインおよびソースとの間の電圧差に応じて変化する。容量素子１０３は、ＭＯＳキャパシタ１０１の容量成分を表す、リーク電流が生じない理想的な容量素子である。
【0030】
このように、ＭＯＳキャパシタ１０１では、ゲート酸化膜を介してリーク電流Ｉleakが流れてしまう。そこで、位相同期回路１では、後述するように、補償電流生成回路４０が、補償電流Ｉcompを生成し、このリーク電流Ｉleakを補償する。これにより、位相同期回路１では、後述するように、このリーク電流Ｉleakがクロック信号ＣＬＫのジッタに与える影響を抑えるようになっている。
【0031】
発振回路１４（図１）は、電圧制御発振回路（ＶＣＯ；Voltage Controlled Oscillator）であり、電圧Ｖctrlに基づいて、電圧Ｖctrlに応じた周波数を有するクロック信号ＣＬＫを生成するものである。クロック信号ＣＬＫの周波数と電圧Ｖctrlとの関係は、ゲインファクタＫvco［Ｈｚ／Ｖ］で表される。すなわち、電圧が１［Ｖ］変化すると、クロック信号ＣＬＫの周波数はこのゲインファクタＫvcoの分だけ変化するようになっている。
【0032】
分周回路１５は、クロック信号ＣＬＫに基づいて、クロック信号ＣＬＫの周波数の１／Ｎの周波数を有するクロック信号ＣＬＫ２を生成するものである。ここで、Ｎは２以上の整数である。なお、これに限定されるものではなく、Ｎを１より大きい非整数にしてもよい。
【0033】
この構成により、位相同期回路１では、クロック信号ＣＬＫ２の位相がクロック信号ＣＬＫ１の位相よりも遅れている場合には、ループフィルタ３０の容量素子Ｃ３２，Ｃ３３をチャージすることにより、電圧Ｖctrlを高くする。これにより、クロック信号ＣＬＫの周波数が高くなり、その結果、クロック信号ＣＬＫ２の位相が進む。また、位相同期回路１では、クロック信号ＣＬＫ２の位相がクロック信号ＣＬＫ１の位相よりも進んでいる場合には、ループフィルタ３０の容量素子Ｃ３２，Ｃ３３をディスチャージすることにより、電圧Ｖctrlを低くする。これにより、クロック信号ＣＬＫの周波数が低くなり、その結果、クロック信号ＣＬＫ２の位相が遅れる。このような負帰還動作により、この位相同期回路１は、クロック信号ＣＬＫ１とクロック信号ＣＬＫ２とを同期させ、その結果、クロック信号ＣＬＫ１の周波数のＮ倍の周波数を有するクロック信号ＣＬＫを生成するようになっている。
【0034】
ロック検出回路１６は、クロック信号ＣＬＫ１およびクロック信号ＣＬＫ２に基づいて、位相同期回路１の動作状態が位相同期状態であるかどうかを検出するものである。ここで、“位相同期状態”は、クロック信号ＣＬＫ１の位相とクロック信号ＣＬＫ２の位相の位相差が小さい位相差に維持される状態を示す。そして、ロック検出回路１６は、位相同期回路１の動作状態が位相同期状態であるかどうかについての情報を、パルス発生回路１７およびＡＤ変換回路（ＡＤＣ）１８に供給するようになっている。
【0035】
パルス発生回路１７は、位相同期回路１の動作状態が位相同期状態であるときに、信号ＵＰおよび信号ＤＮに基づいて、ＡＤ変換回路（ＡＤＣ）１８に対してＡＤ変換動作を指示するパルスＰＵを含む信号ＳＰを生成するものである。
【0036】
図４は、パルス発生回路１７の一動作例を表すものであり、（Ａ）は信号ＵＰの波形を示し、（Ｂ）は信号ＤＮの波形を示し、（Ｃ）は信号ＳＰの波形を示す。パルス発生回路１７は、信号ＵＰおよび信号ＤＮの立ち下がりを複数回（Ｋ回）検出する度に、パルスＰＵを生成する。すなわち、図２Ａ，２Ｂに示したように、信号ＵＰの立ち下がりタイミングおよび信号ＤＮの立ち下がりタイミングはほぼ一致することを利用し、パルス発生回路１７は、信号ＵＰ，ＤＮの立ち下がりを複数回（Ｋ回）検出する度に、パルスＰＵを生成する。言い換えれば、パルス発生回路１７は、クロック信号ＣＬＫ１の周期ＴのＫ倍の周期Ｔ１（＝Ｔ×Ｋ）で、パルスＰＵを生成するようになっている。
【0037】
ＡＤ変換回路（ＡＤＣ）１８は、位相同期回路１の動作状態が位相同期状態であるときに、信号ＳＰに基づいて、ループフィルタ３０における抵抗素子Ｒ３１の両端間の電圧差ΔＶをデジタルコードＣＯＤＥに変換するものである。ＡＤ変換回路１８は、正入力端子ＩＮ＋と、負入力端子ＩＮ－とを有している。正入力端子ＩＮ＋は、ループフィルタ３０のノードＮ１に接続され、負入力端子ＩＮ－は、ループフィルタ３０のノードＮ２に接続されている。そして、ＡＤ変換回路（ＡＤＣ）１８は、信号ＳＰに含まれるパルスＰＵに基づいて、間欠的にＡＤ変換動作を行い、ノードＮ１の電圧とノードＮ２の電圧との電圧差ΔＶ（アナログ値）をデジタルコードＣＯＤＥに変換する。そして、ＡＤ変換回路（ＡＤＣ）１８は、このデジタルコードＣＯＤＥを、補償電流生成回路４０に供給するようになっている。
【0038】
補償電流生成回路４０は、デジタルコードＣＯＤＥに基づいて補償電流Ｉcompを生成するものである。補償電流生成回路４０は、記憶部４１と、加算回路４２と、ＤＡＣコード生成回路４３と、レジスタ４４と、電流出力ＤＡ（Digital to Analog）変換回路（電流出力ＤＡＣ）５０とを有している。
【0039】
記憶部４１は、デジタルコードＣＯＤＥを記憶するものである。記憶部４１は、複数のデジタルコードＣＯＤＥを記憶可能に構成されている。すなわち、ＡＤ変換回路（ＡＤＣ）１８は、位相同期回路１の動作状態が位相同期状態であるときに、間欠的にＡＤ変換動作を行い、デジタルコードＣＯＤＥを生成する。よって、記憶部４１は、ＡＤ変換回路（ＡＤＣ）１８から順次供給された複数のデジタルコードＣＯＤＥを記憶するようになっている。
【0040】
加算回路４２は、記憶部４１に複数のデジタルコードＣＯＤＥが記憶されている場合において、これらのデジタルコードＣＯＤＥを加算して、加算結果をデジタルコードＣＯＤＥ１として出力するものである。また、加算回路４２は、記憶部４１にデジタルコードＣＯＤＥが１つだけ記憶されている場合には、このデジタルコードＣＯＤＥをそのままデジタルコードＣＯＤＥ１として出力するようになっている。
【0041】
ＤＡＣコード生成回路４３は、デジタルコードＣＯＤＥ１に基づいて、電流出力ＤＡ変換回路（電流出力ＤＡＣ）５０に入力するデジタルコードＣＯＤＥ２を生成するものである。
【0042】
レジスタ４４は、ＤＡＣコード生成回路４３から供給されたデジタルコードＣＯＤＥ２を保持するものである。
【0043】
電流出力ＤＡ変換回路（電流出力ＤＡＣ）５０は、レジスタ４４から供給されたデジタルコードＣＯＤＥ２に基づいて、このデジタルコードＣＯＤＥ２に応じた電流値を有する補償電流Ｉcompを生成し、この補償電流Ｉcompを、ノードＮ２を介してループフィルタ３０に供給するものである。
【0044】
図５は、電流出力ＤＡ変換回路（電流出力ＤＡＣ）５０の一構成例を表すものである。電流出力ＤＡ変換回路（電流出力ＤＡＣ）５０は、制御回路５１と、複数の電流源回路５２とを有している。制御回路５１は、レジスタ４４から供給されたデジタルコードＣＯＤＥ２に基づいて、複数の選択信号ＳＥＬを生成するものである。複数の電流源回路５２は、複数の選択信号ＳＥＬのうちの対応する選択信号ＳＥＬに基づいて、電流を出力するものである。複数の電流源回路５２のそれぞれは、電流源５３と、スイッチ５４とを有している。電流源５３は、所定の電流値を有する電流を生成するものであり、一端には電源電圧ＶＤＤが供給され、他端はスイッチ５４の一端に接続されている。スイッチ５４は、選択信号ＳＥＬに基づいてオンオフするものであり、一端は電流源５３の他端に接続され、他端はその電流源回路５２の出力端子に接続されている。複数の電流源回路５２の出力端子は、互いに接続されている。
【0045】
この構成により、電流出力ＤＡ変換回路（電流出力ＤＡＣ）５０では、複数の電流源回路５２のうちの、選択信号ＳＥＬにより選択された電流源回路５２が電流を出力する。これにより、電流出力ＤＡ変換回路（電流出力ＤＡＣ）５０は、選択された電流源回路５２が出力する電流の合計電流を、補償電流Ｉcompとして出力するようになっている。
【0046】
ここで、補償電流生成回路４０は、本開示における「電流生成回路」の一具体例に対応する。ロック検出回路１６は、本開示における「同期検出回路」の一具体例に対応する。パルス発生回路１７は、本開示における「タイミング設定回路」の一具体例に対応する。クロック信号ＣＬＫ１は、本開示における「第１の信号」の一具体例に対応する。クロック信号ＣＬＫ２は、本開示における「第２の信号」の一具体例に対応する。クロック信号ＣＬＫは、本開示における「クロック信号」の一具体例に対応する。補償電流Ｉcompは、本開示における「第１の電流」の一具体例に対応する。信号ＵＰは、本開示における「第１の制御信号」の一具体例に対応する。電流Ｉcp1は、本開示における「第２の電流」の一具体例に対応する。信号ＤＮは、本開示における「第２の制御信号」の一具体例に対応する。電流Ｉcp2は、本開示における「第３の電流」の一具体例に対応する。
【0047】
［動作および作用］
続いて、本実施の形態の位相同期回路１の動作および作用について説明する。
続いて、本実施の形態の位相同期回路１の動作および作用について説明する。
【0048】
（全体動作概要）
まず、図１を参照して位相同期回路１の全体動作概要を説明する。位相比較回路１１は、クロック信号ＣＬＫ１の位相と、クロック信号ＣＬＫ２の位相とを比較し、その比較結果に応じた信号ＵＰ，ＤＮを生成する。チャージポンプ２０は、信号ＵＰ，ＤＮに基づいて、ループフィルタ３０に対して電流Ｉcp1を流し込み、あるいはループフィルタ３０から電流Ｉcp2をシンクする。ループフィルタ３０は、チャージポンプ２０から供給された電流信号に基づいて電圧Ｖctrlを生成する。発振回路１４は、電圧Ｖctrlに基づいて、電圧Ｖctrlに応じた周波数を有するクロック信号ＣＬＫを生成する。分周回路１５は、クロック信号ＣＬＫに基づいて、クロック信号ＣＬＫの周波数の１／Ｎの周波数を有するクロック信号ＣＬＫ２を生成する。ロック検出回路１６は、クロック信号ＣＬＫ１およびクロック信号ＣＬＫ２に基づいて、位相同期回路１の動作状態が位相同期状態であるかどうかを検出する。パルス発生回路１７は、位相同期回路１の動作状態が位相同期状態であるときに、信号ＵＰおよび信号ＤＮに基づいて、ＡＤ変換回路（ＡＤＣ）１８に対してＡＤ変換動作を指示するパルスＰＵを含む信号ＳＰを生成する。ＡＤ変換回路（ＡＤＣ）１８は、位相同期回路１の動作状態が位相同期状態であるときに、信号ＳＰに基づいて、ループフィルタ３０における抵抗素子Ｒ３１の両端間の電圧差ΔＶをデジタルコードＣＯＤＥに変換する。補償電流生成回路４０は、デジタルコードＣＯＤＥに基づいて補償電流Ｉcompを生成する。
まず、図１を参照して位相同期回路１の全体動作概要を説明する。位相比較回路１１は、クロック信号ＣＬＫ１の位相と、クロック信号ＣＬＫ２の位相とを比較し、その比較結果に応じた信号ＵＰ，ＤＮを生成する。チャージポンプ２０は、信号ＵＰ，ＤＮに基づいて、ループフィルタ３０に対して電流Ｉcp1を流し込み、あるいはループフィルタ３０から電流Ｉcp2をシンクする。ループフィルタ３０は、チャージポンプ２０から供給された電流信号に基づいて電圧Ｖctrlを生成する。発振回路１４は、電圧Ｖctrlに基づいて、電圧Ｖctrlに応じた周波数を有するクロック信号ＣＬＫを生成する。分周回路１５は、クロック信号ＣＬＫに基づいて、クロック信号ＣＬＫの周波数の１／Ｎの周波数を有するクロック信号ＣＬＫ２を生成する。ロック検出回路１６は、クロック信号ＣＬＫ１およびクロック信号ＣＬＫ２に基づいて、位相同期回路１の動作状態が位相同期状態であるかどうかを検出する。パルス発生回路１７は、位相同期回路１の動作状態が位相同期状態であるときに、信号ＵＰおよび信号ＤＮに基づいて、ＡＤ変換回路（ＡＤＣ）１８に対してＡＤ変換動作を指示するパルスＰＵを含む信号ＳＰを生成する。ＡＤ変換回路（ＡＤＣ）１８は、位相同期回路１の動作状態が位相同期状態であるときに、信号ＳＰに基づいて、ループフィルタ３０における抵抗素子Ｒ３１の両端間の電圧差ΔＶをデジタルコードＣＯＤＥに変換する。補償電流生成回路４０は、デジタルコードＣＯＤＥに基づいて補償電流Ｉcompを生成する。
【0049】
（詳細動作）
まず、位相同期回路１の動作の説明に先立ち、補償電流生成回路４０が補償電流Ｉcompを生成しない場合の動作を、参考例として説明する。
まず、位相同期回路１の動作の説明に先立ち、補償電流生成回路４０が補償電流Ｉcompを生成しない場合の動作を、参考例として説明する。
【0050】
図６は、参考例に係る位相同期回路１Ｒにおけるループフィルタ３０の一動作例を表すものである。図７Ａは、ＭＯＳキャパシタ１０１にリーク電流Ｉleakがほとんど生じない場合の、位相同期状態における位相同期回路１Ｒの動作を表すものであり、図７Ｂは、ＭＯＳキャパシタ１０１にリーク電流Ｉleakが生じた場合の、位相同期状態における位相同期回路１Ｒの動作を表すものである。図７Ａ，７Ｂにおいて、（Ａ）は信号ＵＰの波形を示し、（Ｂ）は信号ＤＮの波形を示し、（Ｃ）は電圧Ｖctrlの波形を示す。
【0051】
ＭＯＳキャパシタ１０１にリーク電流Ｉleakがほとんど生じない場合には、図７Ａに示したように、位相同期状態において、信号ＵＰの立ち上がりタイミングと信号ＤＮの立ち上がりタイミングとは、ほぼ一致する。これにより、ループフィルタ３０では、容量素子Ｃ３２，Ｃ３３は、ほとんどチャージされず、同様に、ほとんどディスチャージされない。これにより、電圧Ｖctrlにはリップルはほとんど現れず、電圧Ｖctrlの電圧値が維持される。発振回路１４は、この電圧Ｖctrlに応じた周波数を有するクロック信号ＣＬＫを生成する。この例では、位相同期回路１Ｒの動作状態は位相同期状態であるので、クロック信号ＣＬＫの周波数は、クロック信号ＣＬＫ１の周波数のＮ倍の周波数である。すなわち、このときの電圧Ｖctrlの電圧値は、クロック信号ＣＬＫ１の周波数のＮ倍の周波数に対応する電圧値Ｖ０である。
【0052】
一方、ＭＯＳキャパシタ１０１にリーク電流Ｉleakが生じた場合には、図６に示したように、リーク電流Ｉleakが、容量素子Ｃ３３、抵抗素子Ｒ３１、容量素子Ｃ３２の順に流れる。このリーク電流Ｉleakにより、抵抗素子Ｒ３１の両端間には、電圧差ΔＶが生じる。そして、このリーク電流Ｉleakにより、容量素子Ｃ３２，Ｃ３３がディスチャージされ、電圧Ｖctrlは徐々に低下する。一方、位相同期回路１Ｒの動作状態は位相同期状態を維持するので、位相同期回路１Ｒでは、図７Ｂに示したように、電圧Ｖctrlの電圧の平均値が電圧値Ｖ０になるように、信号ＵＰの立ち上がりタイミングと信号ＤＮの立ち上がりタイミングとがずれる。すなわち、タイミングｔ３１において信号ＵＰが立ち上がり、タイミングｔ３２において信号ＤＮが立ち上がる。これにより、タイミングｔ３１～ｔ３２の期間において、チャージポンプ２０から電流Ｉcp1が供給されることにより、容量素子Ｃ３２，Ｃ３３がチャージされ、電圧Ｖctrlが上昇し、タイミングｔ３２～ｔ３４の期間において、リーク電流Ｉleakにより、容量素子Ｃ３２，Ｃ３３がディスチャージされ、電圧Ｖctrlが低下する。電圧Ｖctrlの電圧値の平均値は、電圧値Ｖ０を維持する。
【0053】
図７Ｂに示したように、ＭＯＳキャパシタ１０１にリーク電流Ｉleakが生じた場合には、電圧Ｖctrlにリップルが生じる。発振回路１４は、電圧Ｖctrlに基づいて、ゲインファクタＫvcoに応じた割合でクロック信号ＣＬＫの周波数を変化させるので、クロック信号ＣＬＫは、この電圧Ｖctrlのリップルに基づいて周期的に変調される。その結果、位相同期回路１Ｒでは、ＤＪ（Deterministic Jitter）が生じ、クロック信号ＣＬＫのジッタが増加してしまうおそれがある。
【0054】
そこで、本実施の形態に係る位相同期回路１では、補償電流生成回路４０が補償電流Ｉcompを生成し、このリーク電流Ｉleakを補償する。以下に、位相同期回路１の動作について、詳細に説明する。
【0055】
図８は、位相同期回路１におけるループフィルタ３０の一動作例を表すものである。図９は、ＭＯＳキャパシタ１０１にリーク電流Ｉleakがある場合の、位相同期状態における位相同期回路１の動作を表すものであり、（Ａ）は信号ＵＰの波形を示し、（Ｂ）は信号ＤＮの波形を示し、（Ｃ）は電圧Ｖctrlの波形を示す。図９では、図７Ｂに示した信号ＵＰの波形および電圧Ｖctrlの波形を点線で示している。
【0056】
位相同期回路１では、ＡＤ変換回路（ＡＤＣ）１８は、位相同期回路１の動作状態が位相同期状態であるときに、信号ＳＰに基づいて、ループフィルタ３０における抵抗素子Ｒ３１の両端間の電圧差ΔＶをデジタルコードＣＯＤＥに変換する。そして、補償電流生成回路４０は、デジタルコードＣＯＤＥに基づいて補償電流Ｉcompを生成する。その際、位相同期回路１は、抵抗素子Ｒ３１の両端間の電圧差ΔＶが小さくなるように、補償電流Ｉcompの電流値を制御する。言い換えれば、補償電流Ｉcompの電流値がリーク電流Ｉleakの電流値に近づくように、補償電流Ｉcompの電流値を制御する。これにより、電圧Ｖctrlの低下が抑えられる。これにより、信号ＵＰの立ち上がりタイミングと信号ＤＮの立ち上がりタイミングとの間のタイミング差は、図７Ｂの場合に比べて小さくなる。その結果、位相同期回路１では、電圧Ｖctrlに生じるリップルを小さくすることができる。
【0057】
このように、位相同期回路１では、抵抗素子Ｒ３１の両端間の電圧差ΔＶが小さくなるように、補償電流Ｉcompの電流値を制御するようにしたので、電圧Ｖctrlに生じるリップルを小さくすることができる。その結果、位相同期回路１では、ＤＪ（Deterministic Jitter）の発生量を抑えることができ、クロック信号ＣＬＫのジッタを小さくすることができる。
【0058】
また、位相同期回路１では、パルス発生回路１７は、位相同期回路１の動作状態が位相同期状態であるときに、図４に示したように、信号ＵＰおよび信号ＤＮの立ち下がりを複数回検出する度に、パルスＰＵを生成する。ＡＤ変換回路（ＡＤＣ）１８は、このパルスＰＵに基づいて間欠的にＡＤ変換動作を行い、抵抗素子Ｒ３１の両端間の電圧差ΔＶをデジタルコードＣＯＤＥに変換する。そして、補償電流生成回路４０は、ＡＤ変換回路（ＡＤＣ）１８から順次供給された複数のデジタルコードＣＯＤＥに基づいて補償電流Ｉcompを生成する。
【0059】
具体的には、補償電流生成回路４０では、記憶部４１は、ＡＤ変換回路（ＡＤＣ）１８から順次供給された複数のデジタルコードＣＯＤＥを記憶し、加算回路４２は、これらのデジタルコードＣＯＤＥを加算して、加算結果をデジタルコードＣＯＤＥ１として出力し、ＤＡＣコード生成回路４３は、デジタルコードＣＯＤＥ１に基づいてデジタルコードＣＯＤＥ２を生成し、レジスタ４４は、デジタルコードＣＯＤＥ２を保持し、電流出力ＤＡ変換回路（電流出力ＤＡＣ）５０は、レジスタ４４から供給されたデジタルコードＣＯＤＥ２に基づいて補償電流Ｉcompを生成するようにした。これにより、位相同期回路１では、以下に説明するように、抵抗素子Ｒ３１の両端間の電圧差ΔＶを、ＡＤ変換回路（ＡＤＣ）１８における１ＬＳＢ（Least Significant Bit）に対応する電圧以下に抑えることができる。
【0060】
図１０は、位相同期回路１の動作状態が位相同期状態である場合における、位相同期回路１の一動作例を表すものであり、（Ａ）は信号ＵＰの波形を示し、（Ｂ）は信号ＤＮの波形を示し、（Ｃ）は電圧Ｖctrlの波形を示し、（Ｄ）は電圧差ΔＶの波形を示す。
【0061】
パルス発生回路１７は、図示していないが、タイミングｔ５１～ｔ６０の期間において、複数のパルスＰＵを生成する。そして、ＡＤ変換回路（ＡＤＣ）１８は、このパルスＰＵに基づいて間欠的にＡＤ変換動作を行い、デジタルコードＣＯＤＥを順次生成する。そして、補償電流生成回路４０は、ＡＤ変換回路（ＡＤＣ）１８から順次供給された複数のデジタルコードＣＯＤＥに基づいて補償電流Ｉcompを生成する。これにより、位相同期回路１では、図１０に示したように、信号ＵＰの立ち上がりタイミングと信号ＤＮの立ち上がりタイミングを徐々に近づけ、電圧Ｖctrlのリップルを徐々に小さくすることができる。また、抵抗素子Ｒ３１の両端間の電圧差ΔＶを徐々に０Ｖに近づけ、この電圧差ΔＶを、ＡＤ変換回路（ＡＤＣ）１８における１ＬＳＢに対応する電圧以下にすることができる。
【0062】
（比較例）
次に、比較例と対比して、本実施の形態の作用を説明する。本比較例に係る位相同期回路１Ｓは、補償電流Ｉcompを生成する方法が、本実施の形態に係る位相同期回路１と異なるものである。なお、本実施の形態に係る位相同期回路１と実質的に同一の構成部分には同一の符号を付し、適宜説明を省略する。
次に、比較例と対比して、本実施の形態の作用を説明する。本比較例に係る位相同期回路１Ｓは、補償電流Ｉcompを生成する方法が、本実施の形態に係る位相同期回路１と異なるものである。なお、本実施の形態に係る位相同期回路１と実質的に同一の構成部分には同一の符号を付し、適宜説明を省略する。
【0063】
図１１は、位相同期回路１Ｓの一構成例を表すものである。位相同期回路１Ｓは、位相比較回路１１と、チャージポンプ２０と、ループフィルタ３０と、発振回路１４と、分周回路１５と、演算増幅回路（Operational Amplifier）１９とを備えている。演算増幅回路１９の正入力端子は、ループフィルタ３０のノードＮ１に接続され、負入力端子は、ループフィルタ３０のノードＮ２に接続され、出力端子は、ループフィルタのノードＮ２に接続されている。
【0064】
このように、演算増幅回路１９の負入力端子および出力端子が互いに接続されるので、位相同期回路１Ｓでは、ノードＮ１，Ｎ２の電圧は、いわゆるバーチャルショートにより、ほぼ同じ電圧になる。そして、演算増幅回路１９の出力端子から、ノードＮ２を介して、ループフィルタ３０に補償電流Ｉcompが流れる。
【0065】
しかしながら、演算増幅回路１９では、例えば差動対のトランジスタのミスマッチばらつきなどにより、一般に入力オフセット電圧が生じる。よって、比較例に係る位相同期回路１Ｓでは、この入力オフセット電圧により、ノードＮ１の電圧およびノードＮ２の電圧には、ずれが生じてしまい、その結果、容量素子Ｃ３２のリーク電流Ｉleakを十分に補償することができないおそれがある。その場合には、クロック信号ＣＬＫのジッタが大きくなるおそれがある。
【0066】
一方、本実施の形態に係る位相同期回路１では、演算増幅回路１９を用いず、ＡＤ変換回路（ＡＤＣ）１８および補償電流生成回路４０を用いて、補償電流Ｉcompを生成するようにした。これにより、位相同期回路１では、上述したように、電圧差ΔＶを、ＡＤ変換回路（ＡＤＣ）１８における１ＬＳＢに対応する電圧以下に抑えることができ、リーク電流Ｉleakを十分に補償することができる。その結果、位相同期回路１では、クロック信号ＣＬＫのジッタを抑えることができる。
【0067】
また、比較例に係る位相同期回路１Ｓでは、例えば電圧Ｖctrlが広い電圧範囲において変化し得るため、演算増幅回路１９は、この広い電圧範囲において動作する必要がある。よって、例えば、電圧Ｖctrlが高いときに、十分な補償電流Ｉcompを生成できないおそれがある。その場合には、クロック信号ＣＬＫのジッタが大きくなるおそれがある。
【0068】
一方、本実施の形態に係る位相同期回路１では、電流出力ＤＡ変換回路（電流出力ＤＡＣ）５０を用いて補償電流Ｉcompを生成するようにしたので、電圧Ｖctrlが高い場合でも、十分な補償電流Ｉcompを生成することができる。その結果、位相同期回路１では、クロック信号ＣＬＫのジッタを抑えることができる。
【0069】
また、比較例に係る位相同期回路１Ｓでは、演算増幅回路１９は、時間的に連続して動作するため、演算増幅回路１９がノイズ源になってしまい、電圧Ｖctrlにノイズ（ランダムノイズ）が生じる。よって、発振回路１４では、クロック信号ＣＬＫが、この電圧Ｖctrlのランダムノイズに基づいてランダムに変調される。その結果、位相同期回路１Ｓでは、ＲＪ（Random Jitter）が発生し、クロック信号ＣＬＫのジッタが大きくなるおそれがある。
【0070】
一方、本実施の形態に係る位相同期回路１では、ＡＤ変換回路（ＡＤＣ）１８が、間欠的にＡＤ変換動作を行うことによりデジタルコードＣＯＤＥを生成するようにした。そして、補償電流生成回路４０は、このデジタルコードＣＯＤＥに基づいて、補償電流Ｉcompを生成するようにした。このように、位相同期回路１では、ＡＤ変換回路（ＡＤＣ）１８および補償電流生成回路４０が、時間的に離散して動作するため、これらの回路がノイズ源になるおそれを低減することができるため、クロック信号ＣＬＫのジッタを抑えることができる。
【0071】
［効果］
以上のように本実施の形態では、ＡＤ変換回路が、ループフィルタの抵抗素子の両端間の電圧差をデジタルコードに変換し、補償電流生成回路が、このデジタルコードに基づいて補償電流を生成するようにしたので、クロック信号のジッタを抑えることができる。
以上のように本実施の形態では、ＡＤ変換回路が、ループフィルタの抵抗素子の両端間の電圧差をデジタルコードに変換し、補償電流生成回路が、このデジタルコードに基づいて補償電流を生成するようにしたので、クロック信号のジッタを抑えることができる。
【0072】
本実施の形態では、ＡＤ変換回路が、間欠的にＡＤ変換動作を行うことにより、ループフィルタの抵抗素子の両端間の電圧差をデジタルコードに変換し、補償電流生成回路が、ＡＤ変換回路から順次供給された複数のデジタルコードに基づいて補償電流を生成するようにしたので、クロック信号のジッタを抑えることができる。
【0073】
［変形例１－１］
上記実施の形態では、パルス発生回路１７は、信号ＵＰおよび信号ＤＮの立ち下がりを複数回検出する度にパルスＰＵを生成したが、これに限定されるものではない。これに代えて、例えば図１２に示したように、パルス発生回路１７は、信号ＵＰおよび信号ＤＮの立ち下がりを１回検出する度にパルスＰＵを生成してもよい。この場合には、ＡＤ変換回路（ＡＤＣ）１８は、例えば、いわゆるフラッシュ型のＡＤ変換回路を用いるのが望ましい。これにより、位相同期回路１は、図１３に示したように、より早く、抵抗素子Ｒ３１の両端間の電圧差ΔＶを徐々に０Ｖに近づけ、ＡＤ変換回路（ＡＤＣ）１８における１ＬＳＢに対応する電圧以下にすることができる。
上記実施の形態では、パルス発生回路１７は、信号ＵＰおよび信号ＤＮの立ち下がりを複数回検出する度にパルスＰＵを生成したが、これに限定されるものではない。これに代えて、例えば図１２に示したように、パルス発生回路１７は、信号ＵＰおよび信号ＤＮの立ち下がりを１回検出する度にパルスＰＵを生成してもよい。この場合には、ＡＤ変換回路（ＡＤＣ）１８は、例えば、いわゆるフラッシュ型のＡＤ変換回路を用いるのが望ましい。これにより、位相同期回路１は、図１３に示したように、より早く、抵抗素子Ｒ３１の両端間の電圧差ΔＶを徐々に０Ｖに近づけ、ＡＤ変換回路（ＡＤＣ）１８における１ＬＳＢに対応する電圧以下にすることができる。
【0074】
［変形例１－２］
上記実施の形態では、分周回路１５を設けたが、これに限定されるものではなく、これに代えて、例えば、図１４に示す位相同期回路１Ａのように、分周回路１５を設けなくてもよい。この場合には、位相比較回路１１は、クロック信号ＣＬＫ１の位相と、発振回路１４から供給されるクロック信号ＣＬＫの位相とを比較し、その比較結果に応じた信号ＵＰ，ＤＮを生成する。クロック信号ＣＬＫの周波数は、クロック信号ＣＬＫ１の周波数とほぼ同じである。
上記実施の形態では、分周回路１５を設けたが、これに限定されるものではなく、これに代えて、例えば、図１４に示す位相同期回路１Ａのように、分周回路１５を設けなくてもよい。この場合には、位相比較回路１１は、クロック信号ＣＬＫ１の位相と、発振回路１４から供給されるクロック信号ＣＬＫの位相とを比較し、その比較結果に応じた信号ＵＰ，ＤＮを生成する。クロック信号ＣＬＫの周波数は、クロック信号ＣＬＫ１の周波数とほぼ同じである。
【0075】
［変形例１－３］
上記実施の形態では、チャージポンプ２０を設けたが、これに限定されるものではなく、これに代えて、例えば、図１５に示す位相同期回路１Ｂのように、チャージポンプ２０を設けなくてもよい。この位相同期回路１Ｂは、ループフィルタ駆動回路６９と、ループフィルタ６０とを備えている。ループフィルタ駆動回路６９は、信号ＵＰ，ＤＮに基づいて、ループフィルタ６０を駆動するものである。具体的には、ループフィルタ駆動回路６９は、例えば、信号ＵＰが高レベルであり信号ＤＮが低レベルである場合には、高レベル電圧ＶＨを出力し、信号ＤＮが高レベルであり信号ＵＰが低レベルである場合には、低レベル電圧ＶＬを出力し、それ以外の場合には、ループフィルタ駆動回路６９の出力インピーダンスをハイインピーダンスにするようになっている。ループフィルタ６０は、抵抗素子Ｒ６１を有している。抵抗素子Ｒ６１の一端は、ループフィルタ駆動回路の出力端子に接続され、他端はノードＮ１に接続されている。
上記実施の形態では、チャージポンプ２０を設けたが、これに限定されるものではなく、これに代えて、例えば、図１５に示す位相同期回路１Ｂのように、チャージポンプ２０を設けなくてもよい。この位相同期回路１Ｂは、ループフィルタ駆動回路６９と、ループフィルタ６０とを備えている。ループフィルタ駆動回路６９は、信号ＵＰ，ＤＮに基づいて、ループフィルタ６０を駆動するものである。具体的には、ループフィルタ駆動回路６９は、例えば、信号ＵＰが高レベルであり信号ＤＮが低レベルである場合には、高レベル電圧ＶＨを出力し、信号ＤＮが高レベルであり信号ＵＰが低レベルである場合には、低レベル電圧ＶＬを出力し、それ以外の場合には、ループフィルタ駆動回路６９の出力インピーダンスをハイインピーダンスにするようになっている。ループフィルタ６０は、抵抗素子Ｒ６１を有している。抵抗素子Ｒ６１の一端は、ループフィルタ駆動回路の出力端子に接続され、他端はノードＮ１に接続されている。
【0076】
［変形例１－４］
上記実施の形態では、位相同期回路１にクロック信号ＣＬＫ１を入力したが、これに限定されるものではなく、これに代えて、例えば、図１６に示す位相同期回路１Ｃのように、データ信号ＤＴを入力してもよい。この位相同期回路１Ｃは、入力されたデータ信号ＤＴに基づいて、このデータ信号ＤＴに同期したクロック信号ＣＬＫを再生するクロック再生回路（ＣＲＣ：Clock Recovery Circuit）である。位相同期回路１Ｃは、位相比較回路７１と、チャージポンプ２０と、ループフィルタ３０と、発振回路１４と、ロック検出回路７６と、パルス発生回路１７と、ＡＤ変換回路（ＡＤＣ）１８と、補償電流生成回路４０とを備えている。位相比較回路７１は、データ信号ＤＴの位相と、発振回路１４から供給されるクロック信号ＣＬＫの位相とを比較し、その比較結果に応じた信号ＵＰ，ＤＮを生成するものである。データ信号ＤＴのビットレートは、クロック信号ＣＬＫの周波数とほぼ同じである。ロック検出回路７６は、データ信号ＤＴおよびクロック信号ＣＬＫに基づいて、位相同期回路１Ｃの動作状態が位相同期状態であるかどうかを検出するものである。
上記実施の形態では、位相同期回路１にクロック信号ＣＬＫ１を入力したが、これに限定されるものではなく、これに代えて、例えば、図１６に示す位相同期回路１Ｃのように、データ信号ＤＴを入力してもよい。この位相同期回路１Ｃは、入力されたデータ信号ＤＴに基づいて、このデータ信号ＤＴに同期したクロック信号ＣＬＫを再生するクロック再生回路（ＣＲＣ：Clock Recovery Circuit）である。位相同期回路１Ｃは、位相比較回路７１と、チャージポンプ２０と、ループフィルタ３０と、発振回路１４と、ロック検出回路７６と、パルス発生回路１７と、ＡＤ変換回路（ＡＤＣ）１８と、補償電流生成回路４０とを備えている。位相比較回路７１は、データ信号ＤＴの位相と、発振回路１４から供給されるクロック信号ＣＬＫの位相とを比較し、その比較結果に応じた信号ＵＰ，ＤＮを生成するものである。データ信号ＤＴのビットレートは、クロック信号ＣＬＫの周波数とほぼ同じである。ロック検出回路７６は、データ信号ＤＴおよびクロック信号ＣＬＫに基づいて、位相同期回路１Ｃの動作状態が位相同期状態であるかどうかを検出するものである。
【0077】
［その他の変形例］
また、これらの変形例のうちの２以上を組み合わせてもよい。
また、これらの変形例のうちの２以上を組み合わせてもよい。
【0078】
以上、実施の形態および変形例を挙げて本技術を説明したが、本技術はこれらの実施の形態等には限定されず、種々の変形が可能である。
【0079】
例えば、上記の実施の形態では、ロック検出回路１６を設けたが、これに限定されるものではなく、これに代えて、例えば、図１７に示す位相同期回路１Ｄのように、ロック検出回路１６を設けなくてもよい。この位相同期回路１Ｄは、タイマ９９を有している。タイマ９９は、位相同期回路１Ｄの電源投入タイミングから所定の時間が経過したときに、位相同期回路１Ｄの動作状態が位相同期状態になったと判断するものである。すなわち、位相同期回路１Ｄは、電源が投入されると、まず、クロック信号ＣＬＫの周波数がクロック信号ＣＬＫ１のＮ倍の周波数になるように動作し、その後に、クロック信号ＣＬＫ１の位相とクロック信号ＣＬＫ２の位相が同期するように動作する。よって、タイマ９９に、あらかじめ、電源を投入してから位相同期が確立するまでに要する時間を設定しておく。そして、タイマ９９は、電源投入タイミングからこの時間が経過したときに、位相同期回路１Ｄの動作状態が位相同期状態になったと判断する。この後に、パルス発生回路１７は、パルスＰＵの生成を開始し、ＡＤ変換回路（ＡＤＣ）１８は、ＡＤ変換動作を開始する。
【0080】
なお、本明細書に記載された効果はあくまで例示であって限定されるものでは無く、また他の効果があってもよい。
【0081】
なお、本技術は以下のような構成とすることができる。
【0082】
（１）第１の信号の位相と、クロック信号に応じた第２の信号の位相とを比較する位相比較回路と、
一端が第１のノードに接続されるとともに他端が第２のノードに接続された抵抗素子と、一端が前記第２のノードに接続された容量素子とを有し、前記位相比較回路における位相比較結果に基づいて制御電圧を生成するループフィルタと、
前記制御電圧に基づいて前記クロック信号を生成する発振回路と、
前記抵抗素子の両端間の電圧差をデジタルコードに変換するＡＤ変換回路と、
前記デジタルコードに基づいて第１の電流を生成し、前記第２のノードに前記第１の電流を供給する電流生成回路と
を備えた位相同期回路。
（２）前記ＡＤ変換回路は、第１のタイミングにおいて前記電圧差を第１のデジタルコードに変換するとともに、第２のタイミングにおいて前記電圧差を第２のデジタルコードに変換し、
前記電流生成回路は、前記第１のデジタルコードおよび前記第２のデジタルコードに基づいて前記第１の電流を生成する
前記（１）に記載の位相同期回路。
（３）前記電流生成回路は、前記第１のデジタルコードおよび前記第２のデジタルコードを加算し、加算された結果に基づいて前記第１の電流を生成する
前記（２）に記載の位相同期回路。
（４）前記ＡＤ変換回路は、前記位相同期回路の動作状態が位相同期状態である期間において、前記電圧差を前記デジタルコードに変換する
前記（１）から（３）のいずれかに記載の位相同期回路。
（５）前記位相同期回路の動作状態が前記位相同期状態であるかどうかを検出する同期検出回路をさらに備え、
前記ＡＤ変換回路は、前記同期検出回路の検出結果に基づいて、前記電圧差を前記デジタルコードに変換する
前記（４）に記載の位相同期回路。
（６）前記ＡＤ変換回路は、間欠的に、前記電圧差を前記デジタルコードに変換する
前記（１）から（５）のいずれかに記載の位相同期回路。
（７）前記第１の信号は、クロック信号であり、
前記ＡＤ変換回路は、前記第１の信号の周期の整数倍の周期で、前記電圧差を前記デジタルコードに変換する
前記（６）に記載の位相同期回路。
（８）前記第１のノードに接続されたチャージポンプをさらに備え、
前記位相比較回路は、前記位相比較結果に基づいて第１の制御信号および第２の制御信号を生成する位相周波数比較回路であり、
前記チャージポンプは、前記第１の制御信号に基づいて前記容量素子をチャージするように前記ループフィルタに第２の電流を流し、前記第２の制御信号に基づいて前記容量素子をディスチャージするように前記ループフィルタに第３の電流を流す
前記（１）から（７）のいずれかに記載の位相同期回路。
（９）前記第１の制御信号および前記第２の制御信号に基づいて、前記ＡＤ変換回路の動作タイミングを設定するタイミング設定回路をさらに備えた
前記（８）に記載の位相同期回路。
（１０）前記クロック信号を分周することにより前記第２の信号を生成する分周回路をさらに備えた
前記（１）から（９）のいずれかに記載の位相同期回路。
（１１）前記容量素子は、ＭＯＳキャパシタを用いて構成された
前記（１）から（１０）のいずれかに記載の位相同期回路。
（１２）前記第１の電流は、前記抵抗素子の両端間の電圧差を抑えるような電流である
前記（１）から（１１）のいずれかに記載の位相同期回路。
一端が第１のノードに接続されるとともに他端が第２のノードに接続された抵抗素子と、一端が前記第２のノードに接続された容量素子とを有し、前記位相比較回路における位相比較結果に基づいて制御電圧を生成するループフィルタと、
前記制御電圧に基づいて前記クロック信号を生成する発振回路と、
前記抵抗素子の両端間の電圧差をデジタルコードに変換するＡＤ変換回路と、
前記デジタルコードに基づいて第１の電流を生成し、前記第２のノードに前記第１の電流を供給する電流生成回路と
を備えた位相同期回路。
（２）前記ＡＤ変換回路は、第１のタイミングにおいて前記電圧差を第１のデジタルコードに変換するとともに、第２のタイミングにおいて前記電圧差を第２のデジタルコードに変換し、
前記電流生成回路は、前記第１のデジタルコードおよび前記第２のデジタルコードに基づいて前記第１の電流を生成する
前記（１）に記載の位相同期回路。
（３）前記電流生成回路は、前記第１のデジタルコードおよび前記第２のデジタルコードを加算し、加算された結果に基づいて前記第１の電流を生成する
前記（２）に記載の位相同期回路。
（４）前記ＡＤ変換回路は、前記位相同期回路の動作状態が位相同期状態である期間において、前記電圧差を前記デジタルコードに変換する
前記（１）から（３）のいずれかに記載の位相同期回路。
（５）前記位相同期回路の動作状態が前記位相同期状態であるかどうかを検出する同期検出回路をさらに備え、
前記ＡＤ変換回路は、前記同期検出回路の検出結果に基づいて、前記電圧差を前記デジタルコードに変換する
前記（４）に記載の位相同期回路。
（６）前記ＡＤ変換回路は、間欠的に、前記電圧差を前記デジタルコードに変換する
前記（１）から（５）のいずれかに記載の位相同期回路。
（７）前記第１の信号は、クロック信号であり、
前記ＡＤ変換回路は、前記第１の信号の周期の整数倍の周期で、前記電圧差を前記デジタルコードに変換する
前記（６）に記載の位相同期回路。
（８）前記第１のノードに接続されたチャージポンプをさらに備え、
前記位相比較回路は、前記位相比較結果に基づいて第１の制御信号および第２の制御信号を生成する位相周波数比較回路であり、
前記チャージポンプは、前記第１の制御信号に基づいて前記容量素子をチャージするように前記ループフィルタに第２の電流を流し、前記第２の制御信号に基づいて前記容量素子をディスチャージするように前記ループフィルタに第３の電流を流す
前記（１）から（７）のいずれかに記載の位相同期回路。
（９）前記第１の制御信号および前記第２の制御信号に基づいて、前記ＡＤ変換回路の動作タイミングを設定するタイミング設定回路をさらに備えた
前記（８）に記載の位相同期回路。
（１０）前記クロック信号を分周することにより前記第２の信号を生成する分周回路をさらに備えた
前記（１）から（９）のいずれかに記載の位相同期回路。
（１１）前記容量素子は、ＭＯＳキャパシタを用いて構成された
前記（１）から（１０）のいずれかに記載の位相同期回路。
（１２）前記第１の電流は、前記抵抗素子の両端間の電圧差を抑えるような電流である
前記（１）から（１１）のいずれかに記載の位相同期回路。
【0083】
本出願は、日本国特許庁において２０１７年１０月１２日に出願された日本特許出願番号２０１７－１９８３４７号を基礎として優先権を主張するものであり、この出願のすべての内容を参照によって本出願に援用する。
【0084】
当業者であれば、設計上の要件や他の要因に応じて、種々の修正、コンビネーション、サブコンビネーション、および変更を想到し得るが、それらは添付の請求の範囲やその均等物の範囲に含まれるものであることが理解される。
【図1】
【図2A】
【図2B】
【図2C】
【図3A】
【図3B】
【図4】
【図5】
【図6】
【図7A】
【図7B】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】