特許 7183375 保護回路、及び電力変換装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B1)

(11)【特許番号】

(24)【登録日】2022-11-25

(45)【発行日】2022-12-05

(54)【発明の名称】保護回路、及び電力変換装置

(51)【国際特許分類】

   H02M 1/08 20060101AFI20221128BHJP

   H02M 7/48 20070101ALI20221128BHJP

   H02M 3/155 20060101ALI20221128BHJP

   H02M 1/00 20070101ALI20221128BHJP

【ＦＩ】

H02M1/08 A

H02M7/48 M

H02M3/155 C

H02M1/00 H

【請求項の数】 10

(21)【出願番号】P 2021190772

(22)【出願日】2021-11-25

【審査請求日】2021-11-25

(73)【特許権者】

【識別番号】000006013

【氏名又は名称】三菱電機株式会社

(74)【代理人】

【識別番号】110002941

【氏名又は名称】弁理士法人ぱるも特許事務所

(72)【発明者】

【氏名】島田 晃介

【審査官】土井 悠生

(56)【参考文献】

【文献】特開２０１８－１８６６９１（ＪＰ，Ａ）

【文献】特開２００２－０８４１７３（ＪＰ，Ａ）

【文献】特開２０２１－１８０５６４（ＪＰ，Ａ）

【文献】特開２０１４－１１７０４４（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０２Ｍ １／００－７／９８

Ｈ０３Ｋ １７／００－１７／７０

(57)【特許請求の範囲】

【請求項1】

高電位側端子、低電位側端子、及び制御端子を備え、前記制御端子に印加される電圧の増減に応じて前記高電位側端子と前記低電位側端子との間の導通をオンオフする半導体スイッチング素子において前記高電位側端子及び前記低電位側端子との間の過電流の発生を検出する保護回路であって、
第１基準電圧を生成する第１基準電圧生成回路と、
入力された前記高電位側端子の電圧が前記第１基準電圧を上回ったとき、過電流の発生を表す第１状態の出力信号を出力し、入力された前記高電位側端子の電圧が前記第１基準電圧を下回ったとき、過電流の未発生を表す第２状態の出力信号を出力する第１比較器と、
第２基準電圧を生成する第２基準電圧生成回路と、
入力された前記制御端子の電圧が前記第２基準電圧を上回ったとき、第３状態の出力信号を出力し、入力された前記制御端子の電圧が前記第２基準電圧を下回ったとき、第４状態の出力信号を出力する第２比較器と、
前記第２比較器の出力信号が前記第４状態であるとき、前記第１比較器に入力される前記高電位側端子の電圧を、前記第１基準電圧未満に低下させる第１比較器ロック回路と、
前記第２比較器の出力信号が前記第３状態であるとき、前記第１基準電圧を低下させる第１基準変更回路と、
を備えた保護回路。

【請求項2】

前記第１基準電圧生成回路は、分割抵抗により回路電源電圧を分圧して、前記第１基準電圧を生成し、
前記第２比較器は、前記第３状態の出力信号としてハイ電圧の出力信号を出力し、前記第４状態の出力信号としてロー電圧の出力信号を出力し、
前記第１基準変更回路は、前記第２比較器の出力信号のハイ／ローを反転する反転回路と、前記反転回路の出力端子と前記分割抵抗の中間箇所との間に接続される抵抗である基準変更抵抗と、を有している請求項１に記載の保護回路。

【請求項3】

前記第２比較器は、前記第３状態の出力信号としてハイ電圧の出力信号を出力し、前記第４状態の出力信号としてロー電圧の出力信号を出力し、
前記第１比較器ロック回路は、前記第１比較器における前記高電位側端子の電圧の入力端子と前記第２比較器の出力端子との間に接続され、アノードが前記第１比較器側に接続されたダイオードである逆動作阻止ダイオードを有している請求項１又は２に記載の保護回路。

【請求項4】

前記第２基準電圧は、ミラー電圧より大きく、且つ回路電源電圧より小さい電圧に対応する電圧に設定され、前記ミラー電圧は、過電流の未発生のときに、前記制御端子の電圧を増加させた後、前記高電位側端子と前記制御端子との間のミラー容量が充電されている間の前記制御端子の電圧である請求項１から３のいずれか一項に記載の保護回路。

【請求項5】

前記第２比較器の出力信号が前記第３状態であるときに、前記第２比較器に入力される前記制御端子の電圧を上昇させ、前記第２比較器の判定結果にヒステリシスを持たせる判定結果ラッチ回路を備えた請求項１から４のいずれか一項に記載の保護回路。

【請求項6】

前記第２比較器は、前記第３状態の出力信号としてハイ電圧の出力信号を出力し、前記第４状態の出力信号としてロー電圧の出力信号を出力し、
前記判定結果ラッチ回路は、前記第２比較器の出力端子と前記第２比較器の前記制御端子の電圧の入力端子との間に接続された抵抗であるフィードバック抵抗を有している請求項５に記載の保護回路。

【請求項7】

前記制御端子の電圧の減少が開始された後、前記高電位側端子の電圧が急上昇したときに、前記制御端子の電圧を増加させるアクティブクランプ回路を備えた請求項１から６のいずれか一項に記載の保護回路。

【請求項8】

前記アクティブクランプ回路は、
オンになったときに前記制御端子の電圧を増加させるクランプ用の半導体スイッチング素子と、
前記高電位側端子と前記クランプ用の半導体スイッチング素子の制御端子との間に直列に接続され、コンデンサであるフィードバック用コンデンサ、アノードが前記高電位側端子側に接続されたダイオードであるターンオン動作阻止ダイオード、抵抗であるベース抵抗、及び前記フィードバック用コンデンサと前記ターンオン動作阻止ダイオードとの間の接続点と基準電位との間に接続された抵抗である放電抵抗と、
を有している請求項７に記載の保護回路。

【請求項9】

前記半導体スイッチング素子は、ワイドバンドギャップ半導体からなるスイッチング素子である請求項１から８のいずれか一項に記載の保護回路。

【請求項10】

請求項１から９のいずれか一項に記載の前記保護回路と、
前記半導体スイッチング素子と、
を備えた電力変換装置。

【発明の詳細な説明】

【技術分野】

【0001】

本願は、保護回路、及び電力変換装置に関するものである。

【背景技術】

【0002】

従来、電力変換装置の半導体スイッチング素子の上アーム又は下アームが短絡故障し、正常な上アーム又は下アームに過電流が流れた場合、駆動回路に設けられている過電流検出回路が過電流（短絡電流ともいう）の発生を検出する。

【0003】

半導体スイッチング素子は、ゲート電圧及びコレクタ電圧に応じて、コレクタ電流が変化する出力特性を有している。ゲート電圧が高くなるに従って、コレクタ電圧の増加量に対するコレクタ電流の増加量が大きくなる特性がある。

【0004】

電力変換装置において、アーム短絡又は負荷短絡等が生じている状態で、正常な半導体スイッチング素子がターンオンされると、電力変換装置の電源電圧が、正常な半導体スイッチング素子に直接に印加され、上記の出力特性により過電流が流れる。

【0005】

特許文献１には、過電流（短絡電流）の発生を検出する過電流検出回路が開示されている。特許文献１の技術では、半導体スイッチング素子のゲート電圧を判定する第１のコンパレータと、コレクタ電圧を判定する第２のコンパレータが設けられており、２つのコンパレータの判定結果の論理積が１となる場合に、過電流が発生したと判定する。

【0006】

また、特許文献１の技術では、ゲート電圧を分割抵抗により分圧した電圧を、コンパレータに入力するように構成されているため、各種の半導体スイッチング素子のテラス電圧（定格電流を流すための最小ゲート電圧）に合わせて、分割抵抗の各抵抗値が設定される。

【0007】

特許文献２には、過電流を高速遮断した場合に、回路の配線インダクタンスによるコレクタ電圧の跳上がり抑制するためのソフト遮断手段が記載されている。

【先行技術文献】

【特許文献】

【0008】

【文献】特許第４２２３３３１号

【文献】特開２０００－２９５８３８号公報

【発明の概要】

【発明が解決しようとする課題】

【0009】

正常な半導体スイッチング素子をターンオンしているターンオン期間中に、他の回路に短絡が生じ、過電流が流れる場合は、半導体の伝導度が変調し切った状態であるため、ターンオン前に他の回路に短絡が生じている場合よりも、コレクタ電流は急速に増加する。この場合、高い電流変化速度によりゲート－コレクタ間のミラー容量を介して変位電流が流れ、ゲート電圧が上昇することで過電流のピークが大きくなり、半導体スイッチング素子が故障する可能性がある。

【0010】

短絡発生後のコレクタ電流の増加に応じて、コレクタ電圧が増加するが、コレクタ電圧の増加には遅れがあるため、特許文献１の技術では、コレクタ電圧のコンパレータによる過電流の判定が遅れ、素子が故障する可能性がある。

【0011】

そこで、本願は、半導体スイッチング素子のターンオン期間中に、他の回路に短絡が生じ、過電流が発生した場合に、過電流の発生検出を早期化できる保護回路及び電力変換装置を提供することを目的とする。

【課題を解決するための手段】

【0012】

本願に係る保護回路は、
高電位側端子、低電位側端子、及び制御端子を備え、前記制御端子に印加される電圧の増減に応じて前記高電位側端子と前記低電位側端子との間の導通をオンオフする半導体スイッチング素子において前記高電位側端子及び前記低電位側端子との間の過電流の発生を検出する保護回路であって、
第１基準電圧を生成する第１基準電圧生成回路と、
入力された前記高電位側端子の電圧が前記第１基準電圧を上回ったとき、過電流の発生を表す第１状態の出力信号を出力し、入力された前記高電位側端子の電圧が前記第１基準電圧を下回ったとき、過電流の未発生を表す第２状態の出力信号を出力する第１比較器と、
第２基準電圧を生成する第２基準電圧生成回路と、
入力された前記制御端子の電圧が前記第２基準電圧を上回ったとき、第３状態の出力信号を出力し、入力された前記制御端子の電圧が前記第２基準電圧を下回ったとき、第４状態の出力信号を出力する第２比較器と、
前記第２比較器の出力信号が前記第４状態であるとき、前記第１比較器に入力される前記高電位側端子の電圧を、前記第１基準電圧未満に低下させる第１比較器ロック回路と、
前記第２比較器の出力信号が前記第３状態であるとき、前記第１基準電圧を低下させる第１基準変更回路と、
を備えたものである。

【0013】

本願に係る電力変換装置は、
前記保護回路と、
前記半導体スイッチング素子と、を備えたものである。

【発明の効果】

【0014】

本願の保護回路及び電力変換装置によれば、第１比較器は、入力された高電位側端子の電圧が第１基準電圧を上回ったときに、過電流の発生を表す第１状態の出力信号を出力し、過電流の発生を検出する。一方、ターンオンされていないとき、及びターンオン開始直後、及びターンオン終了直後は、高電位側端子の電圧が、高い状態であり、第１基準電圧を上回り、過電流の発生が誤検出される。そこで、制御端子の電圧が第２基準電圧を下回っており、第２比較器の出力信号が第４状態であるとき、第１比較器ロック回路が、第１比較器に入力される高電位側端子の電圧を、第１基準電圧未満に低下させるので、上記の誤検出を防止できる。

【0015】

そして、制御端子の電圧が第２基準電圧を上回り、第２比較器の出力信号が第３状態であるときに、第１基準変更回路は、第１基準電圧を低下させる。よって、ターンオン期間中に短絡が生じた後、高電位側端子の電圧が第１基準電圧を上回るまでの期間を短縮し、過電流の発生を早期に検出することができる。よって、ターンオン期間中に短絡が生じた場合でも、急速に増加した高電位側端子の電流を早期に停止して、素子の故障を抑制することができる。一方、制御端子の電圧が第２基準電圧を下回り、第２比較器の出力信号が第４状態であるとき、第１基準変更回路は、第１基準電圧を低下させないので、短絡が生じていない状態のターンオン開始直後に、高電位側端子の電圧が低下し切っていない状態で、高電位側端子の電圧が第１基準電圧を上回り、過電流が発生したと誤判定されること抑制できる。ターンオン時に生じるノイズ成分により誤判定されることを抑制できる。すなわち、第１基準変更回路を設けることで、ターンオン前に短絡が生じている場合の誤判定抑制のための第１基準電圧と、ターンオン期間中に短絡が生じる場合の早期過電流検出のための第１基準電圧とを、適切に設定することができる。

【図面の簡単な説明】

【0016】

【図1】実施の形態１に係る保護回路の回路図である。

【図2】実施の形態１に係る正常電流時のタイムチャートである。

【図3】実施の形態１に係るターンオン前に短絡が発生している場合の過電流時のタイムチャートである。

【図4】実施の形態１に係るターンオン期間中に短絡が発生した場合の過電流時のタイムチャートである。

【図5】実施の形態２に係るアクティブクランプ回路の回路図である。

【図6】実施の形態２に係るアクティブクランプ回路の動作を説明するタイムチャートである。

【発明を実施するための形態】

【0017】

１．実施の形態１
実施の形態１に係る保護回路１及び電力変換装置について図面を参照して説明する。図１は、本実施の形態に係る保護回路１の回路図である。保護回路１は、半導体スイッチング素子２００の保護回路である。

【0018】

１－１．半導体スイッチング素子２００
半導体スイッチング素子２００は、高電位側端子２００Ａ、低電位側端子２００Ｂ、及び制御端子２００Ｃを備え、制御端子２００Ｃに印加される電圧Ｖｇｅに応じて高電位側端子２００Ａと低電位側端子２００Ｂとの間の導通をオンオフする。高電位側端子２００Ａには、直流電源の高電位側等の高電位電圧が印加され、低電位側端子２００Ｂには、直流電源の低電位側等の低電位電圧が印加される。低電位側端子２００Ｂは、保護回路１の基準電位及び駆動回路２１０の基準電位とも接続される。高電位側端子２００Ａ及び低電位側端子２００Ｂの一方又は双方には、電気負荷及び他の半導体スイッチング素子の一方又は双方が接続される。例えば、半導体スイッチング素子２００は、インバータ、コンバータなどの電力変換装置を構成する。

【0019】

本実施の形態では、半導体スイッチング素子２００として、ダイオードが逆並列に接続されたＩＧＢＴ（Insulated Gate Bipolar Transistor）が用いられている。高電位側端子２００Ａが、コレクタ端子２００Ａであり、低電位側端子２００Ｂが、エミッタ端子２００Ｂであり、制御端子２００Ｃが、ゲート端子２００Ｃである。なお、半導体スイッチング素子２００として、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）等の各種の半導体スイッチング素子が用いられてもよい。

【0020】

１－２．駆動回路２１０
駆動回路２１０は、入力されたオンオフ指令信号Ｖｉｎに応じてゲート電圧Ｖｇｅを生成し、ゲート電圧Ｖｇｅをゲート端子２００Ｃに印加する。ゲート電圧Ｖｇｅが、制御端子の電圧Ｖｇｅになる。オンオフ指令信号Ｖｉｎは、制御装置２２０などから駆動回路２１０に入力される。駆動回路２１０は、プレ駆動回路２１０Ａと２つの半導体スイッチング素子とを有している。プレ駆動回路２１０Ａには、ＩＣ（Integrated Circuit）が用いられる。

【0021】

駆動回路２１０は、基本的に、オンオフ指令信号Ｖｉｎがオン信号（ハイ電圧）である場合に、ハイ電圧のゲート電圧Ｖｇｅを生成し、オンオフ指令信号Ｖｉｎがオフ信号（ロー電圧）である場合に、ロー電圧のゲート電圧Ｖｇｅを生成する。

【0022】

保護回路１の出力信号Ｖｏｕｔ１（本例では、論理回路２０Ａの出力信号）が駆動回路２１０に入力される。駆動回路２１０は、保護回路１の出力信号Ｖｏｕｔ１（第１比較器２０の出力信号Ｖｏｕｔ１）が、過電流の発生を表すハイ電圧になった場合は、ハイ電圧のゲート電圧Ｖｇｅの生成を強制的に停止する。なお、制御装置２２０に、保護回路１の出力信号Ｖｏｕｔ１が入力されてもよい。そして、制御装置２２０は、保護回路１の出力信号Ｖｏｕｔ１がハイ電圧になった場合に、オンオフ指令信号Ｖｉｎを強制的にオフ信号（ロー電圧）に切り替えてもよい。

【0023】

１－３．保護回路
まず、保護回路１の設計の前提となる正常電流時のオンオフ挙動と、過電流時のオンオフ挙動について説明する。

【0024】

＜正常電流時のオンオフ挙動＞
正常電流時のオンオフ挙動について、図２を用いて説明する。図２には、保護回路１の判定挙動も重ね合わせている。ゲート電圧Ｖｇｅ及びコレクタ電圧Ｖｃｅ等の各電圧は、基準電位になるエミッタ端子２００Ｂの電位を基準にした電位になる。

【0025】

時刻ｔ０１で、オンオフ指令信号Ｖｉｎがロー電圧からハイ電圧になり、駆動回路２１０は、ハイ電圧のゲート電圧Ｖｇｅの生成を開始する。その後、ゲート電圧Ｖｇｅが次第に増加していき、時刻ｔ０２で、ゲート電圧Ｖｇｅがオン電圧Ｖｏｎに到達すると、コレクタ－エミッタ間の導通が開始し、コレクタ電流Ｉｃが増加し始め、コレクタ電圧Ｖｃｅが低下する。

【0026】

時刻ｔ０３で、コレクタ端子２００Ａとゲート端子２００Ｃとの間のミラー容量の充電が開始する。このコレクタ端子側のミラー容量の充電が開始すると、ゲート電圧Ｖｇｅの上昇速度が低下する。コレクタ端子側のミラー容量が充電されている間も、コレクタ電圧Ｖｃｅが低下していく。コレクタ端子側のミラー容量の充電が終了した後（時刻ｔ０４以降）、ゲート電圧Ｖｇｅは回路電源電圧Ｖｃｃまで増加する。時刻ｔ０３から時刻ｔ０４において、コレクタ端子２００Ａとゲート端子２００Ｃとの間のミラー容量の充電されている間のゲート電圧Ｖｇｅを、ミラー電圧Ｖｍｒと称す。

【0027】

一方、時刻ｔ０５で、オンオフ指令信号Ｖｉｎがハイ電圧からロー電圧になり、駆動回路２１０は、ロー電圧のゲート電圧Ｖｇｅの生成を開始する。その後、ゲート電圧Ｖｇｅは、低下していく。時刻ｔ０６で、ゲート電圧Ｖｇｅが、ミラー電圧Ｖｍｒに到達すると、コレクタ端子側のミラー容量の放電が終了するまで、ゲート電圧Ｖｇｅは、ミラー電圧Ｖｍｒに維持される。時刻ｔ０７で、ミラー容量の放電が終了すると、ゲート電圧Ｖｇｅは、ミラー電圧Ｖｍｒから低下していく。時刻ｔ０８で、ゲート電圧Ｖｇｅがオン電圧Ｖｏｎを下回ると、コレクタ－エミッタ間が非導通になり、コレクタ電流Ｉｃがゼロまで低下する。

【0028】

＜過電流時のオンオフ挙動＞
次に、過電流時のオンオフ挙動について、図３を用いて説明する。図３には、保護回路１の判定挙動も重ね合わせている。ターンオンよりも前に短絡が発生しており、ターンオンすると過電流が流れる状態になっている。オンオフの原理は、正常電流の場合と同様であるが、コレクタ電流Ｉｃが過大になるので、波形が変形している。時刻ｔ１１で、オンオフ指令信号Ｖｉｎがロー電圧からハイ電圧になり、駆動回路２１０は、ハイ電圧のゲート電圧Ｖｇｅの生成を開始する。その後、ゲート電圧Ｖｇｅが次第に増加していき、ゲート電圧Ｖｇｅがオン電圧Ｖｏｎに到達すると、コレクタ－エミッタ間の導通が開始し、コレクタ電流Ｉｃが増加し始め、コレクタ電圧Ｖｃｅが低下し始める。

【0029】

過電流の場合、ミラー容量の充放電がないため、ミラー時間（ゲート電圧Ｖｇｅが一定となる期間）がなくゲート電圧Ｖｇｅの上昇（充電）は速くなる。その際、電源回路の配線インダクタンスによるコレクタ－エミッタ間の電圧降下量が大きくなり、その後、コレクタ電圧Ｖｃｅが上昇するため基準電位付近まで低下せず、コレクタ電圧Ｖｃｅの低下量が小さくなっている。

【0030】

一方、時刻ｔ１３で、詳細は後述するが、第１比較器２０の出力信号Ｖｏｕｔ１がロー電圧からハイ電圧になり、駆動回路２１０は、ロー電圧のゲート電圧Ｖｇｅの生成を開始し、ゲート電圧Ｖｇｅは、低下していく。その後、ゲート電圧Ｖｇｅがオン電圧Ｖｏｎを下回ると、コレクタ－エミッタ間が非導通になり、コレクタ電流Ｉｃがゼロまで低下する。

【0031】

＜保護回路の基本構成＞
保護回路１は、第１基準電圧生成回路１０、第１比較器２０、第２基準電圧生成回路３０、第２比較器４０、第１比較器ロック回路５０、第１基準変更回路６０、及び判定結果ラッチ回路７０を備えている。

【0032】

第１基準電圧生成回路１０は、第１基準電圧Ｖｒｅｆ１を生成し、生成した第１基準電圧Ｖｒｅｆ１を第１比較器２０に出力する。第１比較器２０は、コレクタ端子２００Ａに接続されている。第１比較器２０は、入力されたコレクタ電圧Ｖｃｅｓ（以下、入力コレクタ電圧Ｖｃｅｓと称す）が第１基準電圧Ｖｒｅｆ１を上回ったとき、過電流の発生を表す第１状態の出力信号Ｖｏｕｔ１を出力し、入力コレクタ電圧Ｖｃｅｓが第１基準電圧Ｖｒｅｆ１を下回ったとき、過電流の未発生を表す第２状態の出力信号Ｖｏｕｔ１を出力する。本実施の形態では、第１比較器２０は、第１状態の出力信号Ｖｏｕｔ１としてハイ電圧の出力信号Ｖｏｕｔ１を出力し、第２状態の出力信号Ｖｏｕｔ１としてロー電圧の出力信号Ｖｏｕｔ１を出力する。なお、第１状態がロー電圧とされ、第２状態がハイ電圧とされてもよい。

【0033】

第２基準電圧生成回路３０は、第２基準電圧Ｖｒｅｆ２を生成し、生成した第２基準電圧Ｖｒｅｆ２を第２比較器４０に出力する。第２比較器４０は、入力されたゲート電圧Ｖｇｅｓ（以下、入力ゲート電圧Ｖｇｅｓと称す）が第２基準電圧Ｖｒｅｆ２を上回ったとき、第３状態の出力信号Ｖｏｕｔ２を出力し、入力ゲート電圧Ｖｇｅｓが第２基準電圧Ｖｒｅｆ２を下回ったとき、第４状態の出力信号Ｖｏｕｔ２を出力する。

【0034】

第１比較器ロック回路５０は、第２比較器４０の出力信号Ｖｏｕｔ２が、第４状態であるとき、第１比較器２０に入力される入力コレクタ電圧Ｖｃｅｓを、第１基準電圧Ｖｒｅｆ１未満に低下させる。一方、第１比較器ロック回路５０は、第２比較器４０の出力信号Ｖｏｕｔ２が、第３状態であるとき、入力コレクタ電圧Ｖｃｅｓを第１基準電圧Ｖｒｅｆ１未満に低下させずに、コレクタ電圧Ｖｃｅを、入力コレクタ電圧Ｖｃｅｓとして第１比較器２０に入力させる。

【0035】

図２に示したように、ハイ電圧のゲート電圧Ｖｇｅの生成が開始されるまで（時刻ｔ０１まで）は、コレクタ電圧Ｖｃｅは、第１基準電圧Ｖｒｅｆ１よりも高くなるため、コレクタ電圧Ｖｃｅがそのまま入力コレクタ電圧Ｖｃｅｓとして第１比較器２０に入力されれば、過電流が発生したと誤判定される。しかし、上記の構成によれば、ハイ電圧のゲート電圧Ｖｇｅの生成が開始され、入力ゲート電圧Ｖｇｅｓが、第２基準電圧Ｖｒｅｆ２を上回るまでは、第１比較器ロック回路５０によって入力コレクタ電圧Ｖｃｅｓが第１基準電圧Ｖｒｅｆ１未満に強制的に低下される。よって、ハイ電圧のゲート電圧Ｖｇｅの生成が開始されるまで、入力コレクタ電圧Ｖｃｅｓが、第１基準電圧Ｖｒｅｆ１よりも低くなり、過電流が発生したと誤判定されることを防止できる。

【0036】

本実施の形態では、第２基準電圧Ｖｒｅｆ２は、ミラー電圧Ｖｍｒより大きく、且つ回路電源電圧Ｖｃｃより小さい電圧に対応する電圧に設定されている。

【0037】

図２を用いて説明したように、ハイ電圧のゲート電圧Ｖｇｅの生成の開始後、コレクタ端子とゲート端子との間のミラー容量が充電されている間（時刻ｔ０３から時刻ｔ０４）も、コレクタ電圧Ｖｃｅは低下しているため、コレクタ電圧Ｖｃｅが第１基準電圧Ｖｒｅｆ１を上回り、過電流が発生したと誤判定されるおそれがある。ゲート電圧Ｖｇｅが、ミラー電圧Ｖｍｒよりも大きくなれば、ミラー容量の充電が完了しており、コレクタ電圧Ｖｃｅの低下が概ね終了している。よって、上記のように、第２基準電圧Ｖｒｅｆ２を設定することにより、ミラー容量の充電が完了し、入力コレクタ電圧Ｖｃｅｓの強制低下が終了した後に、第１比較器２０により、入力コレクタ電圧Ｖｃｅｓに基づいて、過電流の発生を精度よく判定できる。なお、図３を用いて説明したように、過電流が発生した場合は、コレクタ電圧Ｖｃｅの低下が概ね終了した後も、コレクタ電圧Ｖｃｅは、第１基準電圧Ｖｒｅｆ１よりも大きくなるため、過電流が発生したと判定できる。

【0038】

＜第１基準電圧Ｖｒｅｆ１の低下＞
ターンオン期間中に短絡が生じ、過電流が流れる場合は、半導体の伝導度が変調し切った状態であるため、ターンオン前に短絡が生じている場合よりも、コレクタ電流Ｉｃは急速に増加する。一方、コレクタ電圧Ｖｃｅは、コレクタ電流Ｉｃの増加に応じて増加するが、遅れがある。そのため、短絡の発生後、入力コレクタ電圧Ｖｃｅｓが第１基準電圧Ｖｒｅｆ１を上回るまで、遅れが生じ、過電流の発生を早期に検出できない。よって、急速に増加したコレクタ電流Ｉｃにより素子の故障が生じる可能性があった。

【0039】

そこで、第１基準変更回路６０は、第２比較器４０の出力信号Ｖｏｕｔ２が第３状態であるとき、第１基準電圧Ｖｒｅｆ１を低下させる。

【0040】

この構成によれば、ハイ電圧のゲート電圧Ｖｇｅの生成が開始され、入力ゲート電圧Ｖｇｅｓが、第２基準電圧Ｖｒｅｆ２を上回り、第２比較器４０の出力信号Ｖｏｕｔ２が第３状態になった後、第１基準電圧Ｖｒｅｆ１が低下される。よって、ターンオン期間中に短絡が生じた後、入力コレクタ電圧Ｖｃｅｓが第１基準電圧Ｖｒｅｆ１を上回るまでの期間を短縮し、過電流の発生を早期に検出することができる。よって、ターンオン期間中に短絡が生じた場合でも、急速に増加したコレクタ電流Ｉｃを早期に停止して、素子の故障を抑制することができる。

【0041】

一方、入力ゲート電圧Ｖｇｅｓが第２基準電圧Ｖｒｅｆ２を下回り、第２比較器４０の出力信号Ｖｏｕｔ２が第４状態であるとき、第１基準変更回路６０は、第１基準電圧Ｖｒｅｆ１を低下させないので、短絡が生じていない状態のターンオン開始直後に、入力コレクタ電圧Ｖｃｅｓが低下し切っていない状態で、入力コレクタ電圧Ｖｃｅｓが第１基準電圧Ｖｒｅｆ１を上回り、過電流が発生したと誤判定されること抑制できる。また、ターンオン時に生じるノイズ成分により誤判定されることを抑制できる。

【0042】

すなわち、第１基準変更回路６０を設けることで、ターンオン前に短絡が生じている場合の誤判定抑制のための第１基準電圧Ｖｒｅｆ１と、ターンオン期間中に短絡が生じる場合の早期過電流検出のための第１基準電圧Ｖｒｅｆ１とを、適切に設定することができる。

【0043】

＜第１基準変更回路６０に関連する回路構成＞
本実施の形態では、第１基準電圧生成回路１０は、分割抵抗により回路電源電圧Ｖｃｃを分圧して、第１基準電圧Ｖｒｅｆ１を生成する。本例では、回路電源電圧Ｖｃｃと基準電位との間に直列接続された高電位側抵抗１０Ａ及び低電位側抵抗１０Ｂにより分割抵抗が構成されている。分割抵抗の中間点（本例では、高電位側抵抗１０Ａ及び低電位側抵抗１０Ｂの接続点）の電位が、第１基準電圧Ｖｒｅｆ１として第１比較器２０に入力される。低電位側抵抗１０Ｂには、コンデンサ１０Ｃが並列に接続されている。よって、第１基準電圧Ｖｒｅｆ１は、ＣＲ時定数の応答遅れにより低下する。すなわち、第１基準変更回路６０は、第２比較器４０の出力信号Ｖｏｕｔ２が第３状態になった後、第１基準電圧Ｖｒｅｆ１を次第に低下させる。

【0044】

回路電源電圧Ｖｃｃを生成する不図示の回路電源が設けられており、回路電源は、基準電位よりも所定電圧だけ高い回路電源電圧Ｖｃｃを生成する。

【0045】

第２比較器４０は、第３状態の出力信号Ｖｏｕｔ２としてハイ電圧の出力信号Ｖｏｕｔ２を出力し、第４状態の出力信号Ｖｏｕｔ２としてロー電圧の出力信号Ｖｏｕｔ２を出力する。第１基準変更回路６０は、第２比較器４０の出力信号Ｖｏｕｔ２のハイ／ローを反転する反転回路６０Ａと、反転回路６０Ａの出力端子と分割抵抗の中間箇所（本例では、高電位側抵抗１０Ａ及び低電位側抵抗１０Ｂの接続点）との間に接続される抵抗である基準変更抵抗６０Ｂと、を有している。

【0046】

この構成によれば、ハイ電圧のゲート電圧Ｖｇｅの生成が開始され、入力ゲート電圧Ｖｇｅｓが、第２基準電圧Ｖｒｅｆ２を上回り、第２比較器４０が第３状態であるハイ電圧の出力信号Ｖｏｕｔ２を出力すると、反転回路６０Ａによりハイ／ローが反転され、反転回路６０Ａの出力電圧は、ロー電圧（例えば、基準電位）になる。基準変更抵抗６０Ｂは、基準電位と接続箇所との間に、分割抵抗（本例では、低電位側抵抗１０Ｂ）に並列に接続されるので、第１基準電圧Ｖｒｅｆ１を低下させる。

【0047】

一方、入力ゲート電圧Ｖｇｅｓが、第２基準電圧Ｖｒｅｆ２を下回り、第２比較器４０が第４状態であるロー電圧の出力信号Ｖｏｕｔ２を出力すると、反転回路６０Ａによりハイ／ローが反転され、反転回路６０Ａの出力電圧は、ハイ電圧（例えば、回路電源電圧Ｖｃｃ）になる。基準変更抵抗６０Ｂは、回路電源電圧Ｖｃｃと接続箇所との間に、分割抵抗（本例では、高電位側抵抗１０Ａ）に並列に接続されるので、第１基準電圧Ｖｒｅｆ１を増加させる。

【0048】

高電位側抵抗１０Ａ、低電位側抵抗１０Ｂ、及び基準変更抵抗６０Ｂの抵抗値は、増減前後の第１基準電圧Ｖｒｅｆ１が適切な電圧になるように設定される。

【0049】

＜第１比較器ロック回路５０の回路構成＞
第１比較器ロック回路５０は、第１比較器２０における入力コレクタ電圧Ｖｃｅｓの入力端子と、第２比較器４０の出力端子との間に接続され、アノードが第１比較器２０側に向いたダイオードである逆動作阻止ダイオード５０Ａを有している。

【0050】

この構成によれば、入力ゲート電圧Ｖｇｅｓが、第２基準電圧Ｖｒｅｆ２を下回り、第２比較器４０が第４状態であるロー電圧の出力信号Ｖｏｕｔ２を出力している状態では、逆動作阻止ダイオード５０Ａを介して、第１比較器２０の入力端子側と第２比較器４０の出力端子側とが導通し、第１比較器２０の入力端子の電位（入力コレクタ電圧Ｖｃｅｓ）が基準電位付近まで低下する。一方、入力ゲート電圧Ｖｇｅｓが、第２基準電圧Ｖｒｅｆ２を上回り、第２比較器４０が第４状態であるハイ電圧の出力信号Ｖｏｕｔ２を出力している状態では、第１比較器２０の入力端子側と第２比較器４０の出力端子側とが非導通になり、第１比較器２０の入力端子の電位（入力コレクタ電圧Ｖｃｅｓ）がコレクタ電圧Ｖｃｅに応じた電圧になる。よって、ハイ電圧のゲート電圧Ｖｇｅの生成が開始され、入力ゲート電圧Ｖｇｅｓが、第２基準電圧Ｖｒｅｆ２を上回るまで、入力コレクタ電圧Ｖｃｅｓを基準電位に強制的に低下させ、第１比較器２０による過電流の判定を非動作状態（ロック状態）にさせることができる。

【0051】

本実施の形態では、逆動作阻止ダイオード５０Ａ（本例では、アノード側）に、制限抵抗５０Ｂが直列に接続されている。制限抵抗５０Ｂは、コンデンサ１０６を放電する際の突入電流を制限する。

【0052】

第１比較器ロック回路５０は、第１比較器２０における入力コレクタ電圧Ｖｃｅｓの入力端子と、オンオフ指令信号Ｖｉｎが入力される駆動回路２１０の入力端子と間に接続され、アノードが第１比較器２０側に向いた第２の逆動作阻止ダイオード５０Ｃを有している。第２の逆動作阻止ダイオード５０Ｃのアノードは、制限抵抗５０Ｂと逆動作阻止ダイオード５０Ａとの接続点に接続されている。オンオフ指令信号Ｖｉｎがロー電圧（オフ状態）である場合は、第１比較器２０の入力端子側と駆動回路２１０の入力端子とが導通し、第１比較器２０の入力端子の電位（入力コレクタ電圧Ｖｃｅｓ）が基準電位付近まで低下する。一方、オンオフ指令信号Ｖｉｎがハイ電圧（オン状態）である場合は、第１比較器２０の入力端子側と駆動回路２１０の入力端子とが非導通になる。

【0053】

＜第１比較器２０の入力端子の接続＞
第１比較器２０の入力端子は、アノードが第１比較器２０側に向いたダイオード１０３を介して、コレクタ端子２００Ａが接続された高電位側主接続線２０１（以下、高電位側主接続線２０１と称す）に接続されている。第１比較器２０の入力端子と高電位側主接続線２０１との間を接続する接続線１０１を、第１入力接続線１０１と称す。第１入力接続線１０１における第１比較器２０の入力端子とダイオード１０３との間には、抵抗１０４が設けられている。第１入力接続線１０１におけるダイオード１０３と抵抗１０４との間に、第１入力接続線１０１の電位を、回路電源電圧Ｖｃｃと基準電位との間に制限する電圧リミッタ１０５（２つのダイオード）が接続されている。第１入力接続線１０１における抵抗１０４の第１比較器２０側に、制限抵抗５０Ｂの一端、及び定電流源１０７の一端が接続されている。定電流源１０７には回路電源電圧Ｖｃｃが供給され、定電流源１０７は、第１入力接続線１０１に一定電流を供給する。また、第１入力接続線１０１における抵抗１０４と第１比較器２０との間に、コンデンサ１０６の一端が接続されている。コンデンサ１０６の他端は、基準電位に接続されている。

【0054】

＜第１比較器２０の回路構成＞
第１比較器２０は、第１状態の出力信号Ｖｏｕｔ１としてハイ電圧の出力信号Ｖｏｕｔ１を出力し、第２状態の出力信号Ｖｏｕｔ１としてロー電圧の出力信号Ｖｏｕｔ１を出力する。第１比較器２０は、コンパレータとされている。第１比較器２０の反転入力端子（－）には、第１入力接続線１０１が接続され、入力コレクタ電圧Ｖｃｅｓが入力される。第１比較器２０の非反転入力端子（＋）には、第１基準電圧生成回路１０が接続され、第１基準電圧Ｖｒｅｆ１が入力される。第１比較器２０の出力端子は、論理回路２０Ａに接続されている。論理回路２０Ａは、第１比較器２０の出力信号Ｖｏｕｔ１が閾値よりも高い場合に、ハイ電圧を出力し、第１比較器２０の出力信号Ｖｏｕｔ１が閾値よりも低い場合に、ロー電圧を出力する。論理回路２０Ａの出力端子は、駆動回路２１０に接続される。

【0055】

＜第２基準電圧生成回路３０の回路構成＞
本実施の形態では、第２基準電圧生成回路３０は、分割抵抗により回路電源電圧Ｖｃｃを分圧して、第２基準電圧Ｖｒｅｆ２を生成する。本例では、回路電源電圧Ｖｃｃと基準電位との間に直列接続された高電位側抵抗３０Ａ及び低電位側抵抗３０Ｂにより分割抵抗が構成されている。分割抵抗の中間点（本例では、高電位側抵抗３０Ａ及び低電位側抵抗３０Ｂの接続点）の電位が、第２基準電圧Ｖｒｅｆ２として第２比較器４０に入力される。低電位側抵抗３０Ｂには、コンデンサ３０Ｃが並列に接続されている。

【0056】

＜第２比較器４０の回路構成＞
第２比較器４０の入力端子とゲート端子の主接続線２０２（以下、ゲート主接続線２０２と称す）との間の接続線１１０（第２入力接続線１１０と称す）には、抵抗１１１が設けられている。ゲート主接続線２０２は、駆動回路２１０の出力端子とゲート端子２００Ｃとの間を接続する。第２入力接続線１１０における抵抗１１１の第２比較器４０側には抵抗１１２の一端、及びコンデンサ１１３の一端が接続されている。抵抗１１２の他端、及びコンデンサ１１３の他端は、基準電位に接続されている。よって、本実施の形態では、入力ゲート電圧Ｖｇｅｓは、抵抗１１１及び抵抗１１２によりゲート電圧Ｖｇｅを分圧して電圧となっている。説明の簡略化のため、入力ゲート電圧Ｖｇｅｓは分圧されていないものとして説明し、各タイムチャートには、入力ゲート電圧Ｖｇｅｓをゲート電圧Ｖｇｅ相当に換算したものを表示する。

【0057】

第２比較器４０は、第３状態の出力信号Ｖｏｕｔ２としてハイ電圧の出力信号Ｖｏｕｔ２を出力し、第４状態の出力信号Ｖｏｕｔ２としてロー電圧の出力信号Ｖｏｕｔ２を出力する。第２比較器４０は、コンパレータとされている。第２比較器４０の反転入力端子（－）には、第２入力接続線１１０が接続され、入力ゲート電圧Ｖｇｅｓが入力される。第２比較器４０の非反転入力端子（＋）には、第２基準電圧生成回路３０が接続され、第２基準電圧Ｖｒｅｆ２が入力される。第２比較器４０の出力端子は、第１基準変更回路６０（反転回路６０Ａ）に接続される。

【0058】

＜判定結果ラッチ回路７０＞
ハイ電圧のゲート電圧Ｖｇｅの生成が開始された後、短絡により過電流が流れると、配線インダクタンスによりゲート電圧Ｖｇｅに振動が生じる場合がある。ゲート電圧Ｖｇｅに振動が生じると、入力ゲート電圧Ｖｇｅｓが、第２基準電圧Ｖｒｅｆ２を上回った後、入力ゲート電圧Ｖｇｅｓが第２基準電圧Ｖｒｅｆ２を下回る可能性がある。過電流の発生によるゲート電圧Ｖｇｅの振動により、第２比較器４０の出力信号Ｖｏｕｔ２が変動すると、第１比較器ロック回路５０及び第１基準変更回路６０の動作が変動し、過電流の判定精度が低下する。

【0059】

そこで、判定結果ラッチ回路７０は、第２比較器の出力信号が第３状態（本例では、ハイ電圧）であるときに、第２比較器４０に入力される入力ゲート電圧Ｖｇｅｓを上昇させ、第２比較器４０の判定結果にヒステリシスを持たせる。

【0060】

ハイ電圧のゲート電圧Ｖｇｅの生成が開始され、入力ゲート電圧Ｖｇｅｓが、第２基準電圧Ｖｒｅｆ２を上回り、第２比較器４０が第３状態であるハイ電圧の出力信号Ｖｏｕｔ２を出力すると、判定結果ラッチ回路７０により、入力ゲート電圧Ｖｇｅｓが上昇される。よって、過電流の発生により、ゲート電圧Ｖｇｅが振動したとしても、入力ゲート電圧Ｖｇｅｓはゲート電圧Ｖｇｅよりも上昇されているので、入力ゲート電圧Ｖｇｅｓは第２基準電圧Ｖｒｅｆ２を下回り難くなり、第２比較器４０の判定結果にヒステリシスを持たせることができる。よって、過電流の発生によりゲート電圧Ｖｇｅが振動しても、第２比較器４０の出力信号Ｖｏｕｔ２が変動することを抑制し、第１比較器ロック回路５０及び第１基準変更回路６０の動作が変動することを抑制し、過電流の判定精度が低下することを抑制できる。

【0061】

本実施の形態では、判定結果ラッチ回路７０は、第２比較器４０の出力端子と、第２比較器４０の入力ゲート電圧Ｖｇｅｓの入力端子（反転入力端子）との間に接続された抵抗であるフィードバック抵抗７０Ａを有している。

【0062】

この構成によれば、第２比較器４０が第３状態であるハイ電圧の出力信号Ｖｏｕｔ２を出力すると、フィードバック抵抗７０Ａを介して、第２比較器４０の入力端子の電圧が引き上げられる。フィードバック抵抗７０Ａ等の各抵抗の抵抗値は、適切な判定ができるように、設定される。なお、厳密には、引き上げ前の入力ゲート電圧Ｖｇｅｓは分圧されているので、回路電源電圧Ｖｃｃよりも低く、最大、回路電源電圧Ｖｃｃまで引き上げることが可能である。

【0063】

なお、判定結果ラッチ回路７０による入力ゲート電圧Ｖｇｅｓの上昇幅を大きくすると、第２比較器４０の出力信号Ｖｏｕｔ２を第３状態（ハイ電圧）にラッチする役割が高くなる。よって、ターンオフ時にゲート電圧Ｖｇｅが低下した場合に、第２比較器４０の出力信号Ｖｏｕｔ２が第４状態（ロー電圧）に変化するタイミングが遅れ、第１比較器ロック回路５０により、第１比較器２０の過電流判定が非動作状態（ロック状態）にされるタイミングが遅れる。そのため、この場合は、オンオフ指令信号Ｖｉｎがロー電圧（オフ状態）になったときに、第２の逆動作阻止ダイオード５０Ｃが導通し、第１比較器２０の過電流判定が非動作状態（ロック状態）にされる。

【0064】

＜ターンオン前の短絡時の挙動＞
図３に示したように、時刻ｔ１２で、入力ゲート電圧Ｖｇｅｓが第２基準電圧Ｖｒｅｆ２を上回り、第２比較器４０の出力信号Ｖｏｕｔ２が第３状態（ハイ電圧）になる。その結果、第１比較器ロック回路５０による入力コレクタ電圧Ｖｃｅｓの低下が解除され、入力コレクタ電圧Ｖｃｅｓは、正常電流時よりも高くなっているコレクタ電圧Ｖｃｅに向けて増加している。この際、コンデンサにより応答遅れが生じている。また、第２比較器４０の出力信号Ｖｏｕｔ２が第３状態（ハイ電圧）になると、第１基準変更回路６０により第１基準電圧Ｖｒｅｆ１が低下されている。この際、コンデンサにより応答遅れが生じている。

【0065】

時刻ｔ１２の後、過電流の影響により、ゲート電圧Ｖｇｅにオーバーシュート及びアンダーシュートが生じている。そのため、ゲート電圧Ｖｇｅが、第２基準電圧Ｖｒｅｆ２を下回り、誤判定が生じる可能性がある。しかし、本実施の形態では、第２比較器４０の出力信号Ｖｏｕｔ２が第３状態（ハイ電圧）になると、判定結果ラッチ回路７０により、第２比較器４０に入力される入力ゲート電圧Ｖｇｅｓが上昇されている。よって、ゲート電圧Ｖｇｅに振動が生じても、入力ゲート電圧Ｖｇｅｓが第２基準電圧Ｖｒｅｆ２を下回ることを防止できており、誤判定の発生を防止できている。

【0066】

時刻ｔ１３で、過電流により高くなった入力コレクタ電圧Ｖｃｅｓが、低下された第１基準電圧Ｖｒｅｆ１を上回り、第１比較器２０の出力信号Ｖｏｕｔ１が第１状態（ハイ電圧）になり過電流の発生が検出される。そして、駆動回路２１０が、ゲート電圧Ｖｇｅの生成を強制的に停止している。その後、ゲート電圧Ｖｇｅが低下していき、時刻ｔ１４で、入力ゲート電圧Ｖｇｅｓが第２基準電圧Ｖｒｅｆ２を下回り、第２比較器４０の出力信号Ｖｏｕｔ２が第４状態（ロー電圧）になっている。

【0067】

＜ターンオン期間中の短絡時の挙動＞
図４に、ターンオン期間中に他の回路に短絡が生じた場合の挙動を示す。時刻ｔ３１で、オンオフ指令信号Ｖｉｎがオフ状態からオン状態にされている。その後、ゲート電圧Ｖｇｅがオン電圧Ｖｏｎを上回ると、コレクタ電流Ｉｃは正常に増加する。その後、ゲート電圧Ｖｇｅがミラー電圧Ｖｍｒに維持されている間に、コレクタ電圧Ｖｃｅが基準電位付近まで次第に低下する。

【0068】

その後、時刻３２で、入力ゲート電圧Ｖｇｅｓが第２基準電圧Ｖｒｅｆ２を上回り、第２比較器４０の出力信号Ｖｏｕｔ２が第３状態（ハイ電圧）になる。その結果、第１比較器ロック回路５０による入力コレクタ電圧Ｖｃｅｓの低下が解除されるが、コレクタ電圧Ｖｃｅが基準電圧付近まで低下しているため、入力コレクタ電圧Ｖｃｅｓは、基準電圧付近のままに維持されている。この時、コレクタ電圧Ｖｃｅが基準電圧付近まで低下し切っていない場合でも、第１基準電圧Ｖｒｅｆ１が高いので誤判定されない。また、ターンオン時に入力コレクタ電圧Ｖｃｅｓにノイズ成分が生じても、誤判定されることを抑制できる。

【0069】

また、第２比較器４０の出力信号Ｖｏｕｔ２が第３状態（ハイ電圧）になると、第１基準変更回路６０により第１基準電圧Ｖｒｅｆ１が低下されている。この際、コンデンサにより応答遅れが生じている。また、第２比較器４０の出力信号Ｖｏｕｔ２が第３状態（ハイ電圧）になると、判定結果ラッチ回路７０により、第２比較器４０に入力される入力ゲート電圧Ｖｇｅｓが上昇されている。

【0070】

時刻ｔ３３で、他の回路に短絡が生じている。半導体の伝導度が変調し切った状態であるため、ターンオン前に短絡が生じている場合よりも、コレクタ電流Ｉｃは急速に増加する。コレクタ電流Ｉｃが増加すると、電圧降下の影響により、コレクタ電圧Ｖｃｅが増加する。しかし、コレクタ電流Ｉｃの増加に対して、コレクタ電圧Ｖｃｅの増加は遅れている。また、入力コレクタ電圧Ｖｃｅｓの増加は、コンデンサによる応答遅れにより遅れている。しかし、第１基準変更回路６０により第１基準電圧Ｖｒｅｆ１は既に低下されている。よって、時刻ｔ３４で、入力コレクタ電圧Ｖｃｅｓが、早期に第１基準電圧Ｖｒｅｆ１を上回り、第１比較器２０の出力信号Ｖｏｕｔ１が第１状態（ハイ電圧）になり過電流の発生が早期に検出される。

【0071】

一方、時刻ｔ３３の後、過電流の影響により、ゲート電圧Ｖｇｅが変動しているが、判定結果ラッチ回路７０により、入力ゲート電圧Ｖｇｅｓが上昇されているので、入力ゲート電圧Ｖｇｅｓが第２基準電圧Ｖｒｅｆ２を下回ることはなく、誤判定の発生を防止できる。

【0072】

時刻ｔ３４で、駆動回路２１０が、ゲート電圧Ｖｇｅの生成を強制的に停止している。その後、ゲート電圧Ｖｇｅが低下していき、時刻ｔ３５で、入力ゲート電圧Ｖｇｅｓが第２基準電圧Ｖｒｅｆ２を下回り、第２比較器４０の出力信号Ｖｏｕｔ２が第４状態（ロー電圧）になっている。

【0073】

２．実施の形態２
実施の形態２に係る保護回路１について図面を参照して説明する。上記の実施の形態１と同様の構成部分は説明を省略する。本実施の形態に係る保護回路１の基本的な構成は実施の形態１と同様であるが、アクティブクランプ回路８０が備えられている点が実施の形態１と異なる。図５に、アクティブクランプ回路８０の概略構成図を示す。上記の実施の形態１と同じ部分は、図示を省略している。

【0074】

過電流が流れている状態で、ターンオフを行うと、回路配線のインダクタンスによりコレクタ電圧Ｖｃｅにサージ電圧が生じ、半導体スイッチング素子２００が故障するおそれがある。

【0075】

そこで、アクティブクランプ回路８０は、ゲート電圧Ｖｇｅの減少が開始された後、コレクタ電圧Ｖｃｅが急上昇したときに、ゲート電圧Ｖｇｅを増加させる。

【0076】

この構成によれば、過電流が流れている状態で、ターンオフを開始した後、コレクタ電圧Ｖｃｅの跳ね上がりよるサージ電圧が発生した時に、ゲート電圧Ｖｇｅをスイッチングのタイミングで持ち上げることで、コレクタ電流Ｉｃが流れ、これによってサージ電圧のピークがクランプされる。よって、サージ電圧により素子が故障することを抑制できる。

【0077】

アクティブクランプ回路８０は、オンになったときにゲート電圧Ｖｇｅを増加させるクランプ用の半導体スイッチング素子８１を有している。クランプ用の半導体スイッチング素子８１として、回路電源電圧Ｖｃｃと基準電位との間に、ＮＰＮ型のトランジスタ８１ＡとＰＮＰ型のトランジスタ８１Ｂが直列に接続されている。２つのトランジスタ８１Ａ、８１Ｂの接続点が、半導体スイッチング素子２００のゲート端子２００Ｃに接続されている。

【0078】

また、アクティブクランプ回路８０は、コレクタ端子２００Ａとクランプ用の半導体スイッチング素子８１の制御端子８１Ｃ（ベース端子８１Ｃ）との間に直列に接続され、コンデンサであるフィードバック用コンデンサ８２、アノードがコレクタ端子２００Ａ側に向いたダイオードであるターンオン動作阻止ダイオード８３、及び抵抗であるベース抵抗８４を有している。フィードバック用コンデンサ８２として、直列に接続された２つのコンデンサ８２Ａ、８２Ｂを有している。各コンデンサ８２Ａ、８２Ｂに、リーク抑制用の抵抗８２Ｃ、８２Ｄが並列に接続されている。

【0079】

図６にタイムチャートを示すように、時刻ｔ４１でターンオフを開始した後、ゲート電圧Ｖｇｅが減少していき、コレクタ電圧Ｖｃｅが急上昇したとき（時刻ｔ４２）に、コレクタ電圧Ｖｃｅの跳ね上がりが、フィードバック用コンデンサ８２、ターンオン動作阻止ダイオード８３、及びベース抵抗８４を介して、クランプ用の半導体スイッチング素子８１のベース端子８１Ｃにフィードバックされることで、ベース端子－エミッタ端子間にベース電流が流れることにより、半導体スイッチング素子２００のゲート端子２００Ｃがオンしてコレクタ電流Ｉｃが流れ、コレクタ電圧Ｖｃｅがクランプされる（時刻ｔ４２から時刻ｔ４３）。これにより、クランプされない場合の点線のコレクタ電圧Ｖｃｅよりもサージ電圧の発生を抑制できる。時刻ｔ４３後、コレクタ電圧Ｖｃｅのクランプが解除され、ゲート電圧Ｖｇｅ及びコレクタ電流Ｉｃが減少していく。

【0080】

また、アクティブクランプ回路８０は、フィードバック用コンデンサ８２とターンオン動作阻止ダイオード８３との接続点と基準電位との間に接続された抵抗である放電抵抗８５を有している。放電抵抗８５により、フィードバック用コンデンサ８２を放電することができる。放電抵抗８５の接続先が、高電位側の母線電位とされ、母線電圧よりも増加したサージ電圧増加分だけがクランプされてもよい。

【0081】

オフサージ低減として用いられるゲートオフ側抵抗よりも数倍程度大きいソフト遮断抵抗を、回路から無くすことができる。

【0082】

＜転用例＞
各実施の形態において、半導体スイッチング素子２００として、ワイドバンドギャップ半導体からなるスイッチング素子が用いられてもよい。ワイドバンドギャップ半導体からなるスイッチング素子は、高耐圧で、放熱性も良く、高速スイッチングが可能である。具体的には、ＳｉＣ（シリコンカーバイド、炭化珪素）系材料、ＧａＮ（窒化ガリウム）系材料、ダイヤモンド系材料が使用されたＩＧＢＴ等の半導体スイッチング素子である。ＳｉＣ－ＩＧＢＴは、従来のＳｉ（シリコン）半導体からなるスイッチング素子と比べ、高速スイッチングが可能であるが、過電流に対する耐量が低いため、過電流の発生を早期に判定できることが望まれる。よって、ワイドバンドギャップ半導体からなるスイッチング素子が用いられる場合は、本願の保護回路１が好適である。

【0083】

また、上記の各実施の形態では、コレクタ電圧Ｖｃｅが入力コレクタ電圧Ｖｃｅｓとして第１比較器２０に入力される場合を例に説明した。しかし、分割抵抗によりコレクタ電圧Ｖｃｅが分圧された電圧が、入力コレクタ電圧Ｖｃｅｓとして第１比較器２０に入力されてもよい。上記の各実施の形態では、分割抵抗によりゲート電圧Ｖｇｅが分圧された電圧が、入力ゲート電圧Ｖｇｅｓとして第１比較器２０に入力される場合を例に説明した。しかし、ゲート電圧Ｖｇｅが分圧されずに、入力ゲート電圧Ｖｇｅｓとして第１比較器２０に入力されてもよい。

【0084】

本願は、様々な例示的な実施の形態及び実施例が記載されているが、１つ、または複数の実施の形態に記載された様々な特徴、態様、及び機能は特定の実施の形態の適用に限られるのではなく、単独で、または様々な組み合わせで実施の形態に適用可能である。従って、例示されていない無数の変形例が、本願明細書に開示される技術の範囲内において想定される。例えば、少なくとも１つの構成要素を変形する場合、追加する場合または省略する場合、さらには、少なくとも１つの構成要素を抽出し、他の実施の形態の構成要素と組み合わせる場合が含まれるものとする。

【符号の説明】

【0085】

１ 保護回路、１０ 第１基準電圧生成回路、２０ 第１比較器、３０ 第２基準電圧生成回路、４０ 第２比較器、５０ 第１比較器ロック回路、５０Ａ 逆動作阻止ダイオード、５０Ｂ 制限抵抗、６０ 第１基準変更回路、６０Ａ 反転回路、６０Ｂ 基準変更抵抗、７０ 判定結果ラッチ回路、８０ アクティブクランプ回路、８１ クランプ用の半導体スイッチング素子、８２ フィードバック用コンデンサ、８３ ターンオン動作阻止ダイオード、８４ ベース抵抗、８５ 放電抵抗、２００ 半導体スイッチング素子、２００Ａ コレクタ端子（高電位側端子）、２００Ｂ エミッタ端子（低電位側端子）、２００Ｃ ゲート端子（制御端子）、Ｖｃｃ 回路電源電圧、Ｖｃｅ コレクタ電圧（高電位側端子の電圧）、Ｖｃｅｓ 入力コレクタ電圧（高電位側端子の入力電圧）、Ｖｇｅ ゲート電圧（制御端子の電圧）、Ｖｇｅｓ 入力ゲート電圧（制御端子の入力電圧）、Ｖｍｒ ミラー電圧、Ｖｏｕｔ１ 第１比較器の出力信号、Ｖｏｕｔ２ 第２比較器の出力信号、Ｖｒｅｆ１ 第１基準電圧、Ｖｒｅｆ２ 第２基準電圧

【要約】

【課題】半導体スイッチング素子のターンオン期間中に、他の回路に短絡が生じ過電流が発生した場合に、過電流発生を早期化に検出する保護回路及び電力変換装置を提供する。
【解決手段】高電位側端子の電圧Ｖｃｅｓが第１基準電圧を上回ったとき、過電流の発生を表す第１状態の出力信号を出力する第１比較器２０と、制御端子の電圧Ｖｇｅｓが第２基準電圧を上回ったとき第３状態の出力信号を出力し、下回ったとき第４状態の出力信号を出力する第２比較器４０と、第２比較器の出力信号が第４状態であるとき、高電位側端子の電圧Ｖｃｅｓを、第１基準電圧未満に低下させる第１比較器ロック回路５０と、第２比較器の出力信号が第３状態であるとき、第１基準電圧を低下させる第１基準変更回路６０と、を備えた保護回路１。
【選択図】図１

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】