特許 7185675 ゲートシンキングｐＨＥＭＴを有するモノリシック集積回路デバイス

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2022-11-29

(45)【発行日】2022-12-07

(54)【発明の名称】ゲートシンキングｐＨＥＭＴを有するモノリシック集積回路デバイス

(51)【国際特許分類】

   H01L 21/338 20060101AFI20221130BHJP

   H01L 29/812 20060101ALI20221130BHJP

   H01L 29/778 20060101ALI20221130BHJP

   H01L 29/423 20060101ALI20221130BHJP

   H01L 29/47 20060101ALI20221130BHJP

   H01L 29/872 20060101ALI20221130BHJP

【ＦＩ】

H01L29/80 E

H01L29/80 H

H01L29/58 Z

H01L29/48 D

H01L29/48 M

【請求項の数】 19

【外国語出願】

(21)【出願番号】P 2020176638

(22)【出願日】2020-10-21

(65)【公開番号】P2021082811

(43)【公開日】2021-05-27

【審査請求日】2020-10-21

(31)【優先権主張番号】16/661,472

(32)【優先日】2019-10-23

(33)【優先権主張国・地域又は機関】US

(73)【特許権者】

【識別番号】512098588

【氏名又は名称】ウィン セミコンダクターズ コーポレーション

(74)【代理人】

【識別番号】110001494

【氏名又は名称】前田・鈴木国際特許弁理士法人

(72)【発明者】

【氏名】鍾 榮濤

(72)【発明者】

【氏名】張 家銘

(72)【発明者】

【氏名】曾 隆鎰

(72)【発明者】

【氏名】林 ▲彦▼丞

【審査官】岩本 勉

(56)【参考文献】

【文献】米国特許出願公開第２００７／０２７８５２３（ＵＳ，Ａ１）

【文献】特開２００４－１５８７７２（ＪＰ，Ａ）

【文献】特開２００５－０６４３８１（ＪＰ，Ａ）

【文献】国際公開第２０１４／１９２３１１（ＷＯ，Ａ１）

【文献】特開２００７－３２４４２４（ＪＰ，Ａ）

【文献】特開２００７－１４９８８５（ＪＰ，Ａ）

【文献】特開２００８－０１０４６８（ＪＰ，Ａ）

【文献】特開平１０－１７３１３７（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｌ ２１／３３８

Ｈ０１Ｌ ２９／４２３

Ｈ０１Ｌ ２９／４７

Ｈ０１Ｌ ２９／８１２

Ｈ０１Ｌ ２９／８７２

(57)【特許請求の範囲】

【請求項1】

ゲートシンキングｐＨＥＭＴを有するモノリシック集積回路デバイスであって、
多層構造体中の低ピンチオフ電圧ｐＨＥＭＴ、および、高ピンチオフ電圧ｐＨＥＭＴを有し、
前記多層構造体は、半導体基板を有し、前記低ピンチオフ電圧、および、前記高ピンチオフ電圧ｐＨＥＭＴに共通する複数のエピタキシャル半導体層により覆われ、前記エピタキシャル半導体層は、バッファ層を有し、前記バッファ層は、チャネル層により覆われ、前記チャネル層は、ショットキー層により覆われ、前記ショットキー層は、第一キャップ層により覆われ、
前記ショットキー層は、第１の半導体スタック領域、前記第１の半導体スタック領域上に形成された第２の半導体スタック領域、および、前記第２の半導体スタック領域上に形成された第３の半導体スタック領域を有し、
前記第１の半導体スタック領域と前記第２の半導体スタック領域は異なる材料であり、且つ、前記第１の半導体スタック領域と前記第２の半導体スタック領域の間に第１のスタック領域接触界面を提供し、前記第２の半導体スタック領域と前記第３の半導体スタック領域は異なる材料であり、且つ、前記第２の半導体スタック領域と前記第３の半導体スタック領域の間に第２のスタック領域接触界面を提供し、
前記第１のスタック領域接触界面と前記第２のスタック領域接触界面は、前記半導体基板からの距離が異なり、前記第１の半導体スタック領域はＡｌＧａＡｓベースの半導体材料で組成され、前記第２の半導体スタック領域はＩｎＧａＰベースの半導体材料で組成され、
前記低ピンチオフ電圧、および、前記高ピンチオフ電圧ｐＨＥＭＴのソース、および、ドレインコンタクトは、前記第一キャップ層上に形成され、
前記低ピンチオフ電圧、および、前記高ピンチオフ電圧ｐＨＥＭＴはそれぞれ、ゲートコンタクト、第一ゲート金属層、ゲートシンキング領域、および、ゲートシンキング底面境界を有し、
前記低ピンチオフ電圧ｐＨＥＭＴ、および、前記高ピンチオフ電圧ｐＨＥＭＴの前記各ゲートコンタクトは、前記ショットキー層上に形成され、前記低ピンチオフ電圧ｐＨＥＭＴ、および、前記高ピンチオフ電圧ｐＨＥＭＴの前記の個別の第一ゲート金属層は、前記ショットキー層上で前記各ゲートコンタクト下に形成され、
前記低ピンチオフ電圧ｐＨＥＭＴ ゲートシンキング領域、および、前記高ピンチオフ電圧ｐＨＥＭＴ ゲートシンキング領域は、それぞれ、前記ショットキー層中で、前記低ピンチオフ電圧ｐＨＥＭＴ、および、前記高ピンチオフ電圧ｐＨＥＭＴの前記第一ゲート金属層の下方に形成されており、
前記低ピンチオフ電圧ｐＨＥＭＴ、および、前記高ピンチオフ電圧ｐＨＥＭＴの前記各ゲートシンキング底面境界は、前記ショットキー層中に位置し、前記高ピンチオフ電圧ｐＨＥＭＴの前記ゲートシンキング底面境界は、前記低ピンチオフ電圧ｐＨＥＭＴの前記ゲートシンキング底面境界より、前記半導体基板に近接し、
前記ＡｌＧａＡｓベースの半導体材料はＡｌＧａＡｓＰまたはＩｎＡｌＧａＡｓの１つであり、前記ＩｎＧａＰベースの半導体材料はＩｎＧａＰであり、前記高ピンチオフ電圧ｐＨＥＭＴ ゲートシンキング領域の前記ゲートシンキング底面境界は、前記第１の半導体スタック領域の前記ＡｌＧａＡｓベースの半導体材料内であって、前記第１のスタック領域接触界面から離れており、前記第１のスタック領域接触界面の下１０Å内に位置する、との第１の構成、または
前記ＡｌＧａＡｓベースの半導体材料はＡｌＧａＡｓであり、前記ＩｎＧａＰベースの半導体材料はＩｎＧａＰＡｓまたはＡｌＩｎＧａＰの１つであり、前記高ピンチオフ電圧ｐＨＥＭＴ ゲートシンキング領域の前記ゲートシンキング底面境界は、前記第２の半導体スタック領域の前記ＩｎＧａＰベースの半導体材料内であって、前記第１のスタック領域接触界面から離れており、前記第１のスタック領域接触界面の上１０Å内に位置する、との第２の構成、のいずれかの構成を有することを特徴とするゲートシンキングｐＨＥＭＴを有するモノリシック集積回路デバイス。

【請求項2】

前記低ピンチオフ電圧ｐＨＥＭＴの前記ゲートシンキング底面境界は、前記第２のスタック領域接触界面の上１０Å、あるいは、下１０Å内に位置することを特徴とする請求項１に記載のゲートシンキングｐＨＥＭＴを有するモノリシック集積回路デバイス。

【請求項3】

前記高ピンチオフ電圧ｐＨＥＭＴの前記ゲートシンキング底面境界は、前記ショットキー層の前記第１のスタック領域接触界面に位置することを特徴とする請求項１に記載のゲートシンキングｐＨＥＭＴを有するモノリシック集積回路デバイス。

【請求項4】

前記低ピンチオフ電圧ｐＨＥＭＴの前記ゲートシンキング底面境界は、前記ショットキー層の前記第２のスタック領域接触界面に位置することを特徴とする請求項１に記載のゲートシンキングｐＨＥＭＴを有するモノリシック集積回路デバイス。

【請求項5】

前記ショットキー層は、前記第３の半導体スタック領域上に形成された第４の半導体スタック領域をさらに有し、前記第３の半導体スタック領域と前記第４の半導体スタック領域の間に第３のスタック領域接触界面を提供し、
前記低ピンチオフ電圧ｐＨＥＭＴの前記ゲートシンキング底面境界は、前記第３のスタック領域接触界面の上１０Åあるいは下１０Å内に位置するか、または、前記第２のスタック領域接触界面の上１０Åあるいは下１０Å内に位置することを特徴とする請求項１に記載のゲートシンキングｐＨＥＭＴを有するモノリシック集積回路デバイス。

【請求項6】

前記複数のエピタキシャル半導体層は、さらに、第一コンタクト層を有し、前記第一コンタクト層は、前記第一キャップ層と前記ショットキー層の間にあり、且つ、最上層接触界面が、前記第一コンタクト層と前記ショットキー層の間に提供され、前記第一コンタクト層は、ＧａＡｓ、ＡｌＧａＡｓ、ＡｌＧａＡｓＰ、ＩｎＡｌＧａＡｓ、ＩｎＧａＰ、ＩｎＧａＰＡｓ、および、ＡｌＩｎＧａＰの少なくとも一つを有し、且つ、前記第一コンタクト層の材料は、前記ショットキー層の前記第３の半導体スタック領域と異なることを特徴とする請求項１に記載のゲートシンキングｐＨＥＭＴを有するモノリシック集積回路デバイス。

【請求項7】

前記低ピンチオフ電圧ｐＨＥＭＴ、および、前記高ピンチオフ電圧ｐＨＥＭＴの個別の第一ゲート金属層は、前記第一コンタクト層と接触することを特徴とする請求項６に記載のゲートシンキングｐＨＥＭＴを有するモノリシック集積回路デバイス。

【請求項8】

前記低ピンチオフ電圧ｐＨＥＭＴ、および、前記高ピンチオフ電圧ｐＨＥＭＴの前記の個別の第一ゲート金属層は、モリブデン (Ｍｏ)、タングステン (Ｗ)、ケイ化タングステン (ＷＳｉ)、チタン (Ｔｉ)、イリジウム (Ｉｒ)、パラジウム (Ｐｄ)、プラチナ (Ｐｔ)、ニッケル (Ｎｉ)、コバルト (Ｃｏ)、クロム (Ｃｒ)、ルテニウム (Ｒｕ)、オスミウム (Ｏｓ)、ロジウム (Ｒｈ)、タンタル (Ｔａ)、窒化タンタル (ＴａＮ)、アルミニウム (Ａｌ)、および、レニウム (Ｒｅ)の少なくとも一つを有することを特徴とする請求項１に記載のゲートシンキングｐＨＥＭＴを有するモノリシック集積回路デバイス。

【請求項9】

前記低ピンチオフ電圧ｐＨＥＭＴ、および、前記高ピンチオフ電圧ｐＨＥＭＴの前記の個別の第一ゲート金属層は、異なる材料で形成されることを特徴とする請求項８に記載のゲートシンキングｐＨＥＭＴを有するモノリシック集積回路デバイス。

【請求項10】

前記低ピンチオフ電圧ｐＨＥＭＴ、および、前記高ピンチオフ電圧ｐＨＥＭＴの個別の第一ゲート金属層は、同一材料で形成されることを特徴とする請求項８に記載のゲートシンキングｐＨＥＭＴを有するモノリシック集積回路デバイス。

【請求項11】

前記高ピンチオフ電圧ｐＨＥＭＴの前記第一ゲート金属層は、前記低ピンチオフ電圧ｐＨＥＭＴの前記第一ゲート金属層より厚いことを特徴とする請求項１０に記載のゲートシンキングｐＨＥＭＴを有するモノリシック集積回路デバイス。

【請求項12】

前記複数のエピタキシャル半導体層は、さらに、エッチング停止層、および、第二キャップ層を有し、前記エッチング停止層は前記第一キャップ層に結合され、前記第二キャップ層は前記エッチング停止層上に形成され、前記低ピンチオフ電圧ｐＨＥＭＴ、および、前記高ピンチオフ電圧ｐＨＥＭＴの前記の個別のソース、および、ドレインコンタクトは、前記第二キャップ層に結合されることを特徴とする請求項１に記載のゲートシンキングｐＨＥＭＴを有するモノリシック集積回路デバイス。

【請求項13】

前記エッチング停止層は、ＩｎＧａＰ、ＩｎＧａＰＡｓ、ＡｌＩｎＧａＰ、および、ＡｌＡｓの少なくとも一つを有し、前記第二キャップ層は ＧａＡｓであることを特徴とする請求項１２に記載のゲートシンキングｐＨＥＭＴを有するモノリシック集積回路デバイス。

【請求項14】

前記第一キャップ層はＧａＡｓであり、前記チャネル層は、ＧａＡｓ、および、ＩｎＧａＡｓの少なくとも一つを有し、前記バッファ層は、ＧａＡｓ、および、ＡｌＧａＡｓの少なくとも一つを有し、且つ、前記半導体基板はＧａＡｓであることを特徴とする請求項１に記載のゲートシンキングｐＨＥＭＴを有するモノリシック集積回路デバイス。

【請求項15】

複数のエピタキシャル半導体層は、さらに、キャリア供給層を有し、前記キャリア供給層は前記チャネル層上に形成され、且つ、前記ショットキー層は前記キャリア供給層上に形成され、前記キャリア供給層は、ＡｌＧａＡｓ、 ＡｌＧａＡｓＰ、および、ＩｎＡｌＧａＡｓの少なくとも一つを有することを特徴とする請求項１に記載のゲートシンキングｐＨＥＭＴを有するモノリシック集積回路デバイス。

【請求項16】

ゲートシンキングｐＨＥＭＴを有するモノリシック集積回路デバイスであって、
多層構造体中の低ピンチオフ電圧ｐＨＥＭＴ、および、高ピンチオフ電圧ｐＨＥＭＴを有し、
前記多層構造体は半導体基板を有し、前記低ピンチオフ電圧、および、前記高ピンチオフ電圧ｐＨＥＭＴに共通する複数のエピタキシャル半導体層により覆われ、前記エピタキシャル半導体層は、バッファ層を有し、前記バッファ層は、チャネル層により覆われ、前記チャネル層は、ショットキー層により覆われ、前記ショットキー層は、第一コンタクト層により覆われ、前記第一コンタクト層は、第一キャップ層により覆われ、
前記ショットキー層は、下方から上方に、少なくとも三個の半導体材料のスタック領域を有し、前記の二個の隣接するスタック領域はそれぞれ異なる材料であり、且つ、両者の間に、スタック領域接触界面を提供し、前記スタック領域接触界面の任意の二個は、前記半導体基板からの距離が異なり、
前記第一コンタクト層は、前記ショットキー層の前記最上層スタック領域の上表面と接触し、且つ、最上層接触界面が、前記第一コンタクト層と前記ショットキー層の前記最上層スタック領域間に提供され、
前記低ピンチオフ電圧、および、前記高ピンチオフ電圧のソース、および、ドレインコンタクトが、前記第一キャップ層に結合され、
前記低ピンチオフ電圧、および、前記高ピンチオフ電圧ｐＨＥＭＴは、それぞれ、ゲートコンタクト、第一ゲート金属層、ゲートシンキング領域、および、ゲートシンキング底面境界を有し、
前記低ピンチオフ電圧ｐＨＥＭＴ、および、前記高ピンチオフ電圧ｐＨＥＭＴの前記の各ゲートコンタクトは、前記ショットキー層に結合され、前記低ピンチオフ電圧ｐＨＥＭＴ、および、前記高ピンチオフ電圧ｐＨＥＭＴの前記の個別の第一ゲート金属層は、前記第一コンタクト層と接触し、
前記低ピンチオフ電圧ｐＨＥＭＴ ゲートシンキング領域、および、前記高ピンチオフ電圧ｐＨＥＭＴ ゲートシンキング領域は、それぞれ、前記低ピンチオフ電圧ｐＨＥＭＴ、および、前記高ピンチオフ電圧ｐＨＥＭＴの前記第一ゲート金属層の下方にあり、
前記低ピンチオフ電圧ｐＨＥＭＴの前記ゲートシンキング底面境界は、前記最上層接触界面の上１０Å、あるいは、下１０Å内に位置し、
前記高ピンチオフ電圧ｐＨＥＭＴの前記ゲートシンキング底面境界は、前記ショットキー層の前記スタック領域接触界面の一つの上１０Å、あるいは、下１０Å内に位置することを特徴とするゲートシンキングｐＨＥＭＴを有するモノリシック集積回路デバイス。

【請求項17】

前記低ピンチオフ電圧ｐＨＥＭＴの前記ゲートシンキング底面境界は、前記最上層接触界面に位置することを特徴とする請求項１６に記載のゲートシンキングｐＨＥＭＴを有するモノリシック集積回路デバイス。

【請求項18】

前記ショットキー層の任意の二個の隣接するスタック領域において、ＡｌＧａＡｓベースの半導体材料で組成される前記スタック領域は、ＩｎＧａＰベースの半導体材料で組成される前記のもう一つのスタック領域と交錯し、前記ＡｌＧａＡｓベースの半導体材料は、ＡｌＧａＡｓ、ＡｌＧａＡｓＰ、および、ＩｎＡｌＧａＡｓの少なくとも一つを有し、ＩｎＧａＰベースの半導体材料は、ＩｎＧａＰ、ＩｎＧａＰＡｓ、および、ＡｌＩｎＧａＰの少なくとも一つを有することを特徴とする請求項１６に記載のゲートシンキングｐＨＥＭＴを有するモノリシック集積回路デバイス。

【請求項19】

前記第一コンタクト層は、ＧａＡｓ、 ＡｌＧａＡｓ、ＡｌＧａＡｓＰ、ＩｎＡｌＧａＡｓ、ＩｎＧａＰ、ＩｎＧａＡｓＰ、および、ＩｎＡｌＧａＰの少なくとも一つを有し、前記第一コンタクト層の材料は、前記ショットキー層の前記最上層スタック領域と異なることを特徴とする請求項１８に記載のゲートシンキングｐＨＥＭＴを有するモノリシック集積回路デバイス。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、二個以上の仮像高電子移動度トランジスタ(pseudomorphic high electron mobility transistor、ｐＨＥＭＴ)で構成されるモノリシック集積回路デバイスに関するものであって、特に、ウェハ全体に、あるいは、異なるウェハ間で、本質的に、極めて均一なピンチオフ、あるいは、スレショルド電圧を有するモノリシック集積ゲートシンキング(gate-sinking)ｐＨＥＭＴに関するものである。

【背景技術】

【0002】

ゲートシンキングや埋設ゲート技術は、すでに、幅広く、エンハンスメントモード (Ｅモード)仮像高電子移動度トランジスタ (ｐＨＥＭＴ)を実現するのに用いられ、エンハンスメントモードｐＨＥＭＴのピンチオフ、あるいは、スレショルド電圧(以下で、ピンチオフ電圧)は正値であり、これは、ゲートからチャネルの距離の短縮によるものである。トランジスタエピタキシャル構造、および、製造プロセスが適当に設計されるとき、ゲートシンキング技術の応用は、ＥモードｐＨＥＭＴを含んでいなければならないが、ｐＨＥＭＴに限定されない。ゲートシンキング技術は、熱処理期間中の温度、および、時間を念入りに制御して、第一蒸着ゲート金属が、均一に、着実に、且つ、全面的に、ショットキーバリア層中で拡散することを確保する必要がある。したがって、ウェハ全体、および、異なるウェハ間で、ゲートシンキングｐＨＥＭＴは、高度が均一なピンチオフ電圧を有することが、本領域におけるもっとも主要な要求である。

【0003】

デジタル、および、バイアス回路等、ある応用において、各種ピンチオフ電圧を有する複数のｐＨＥＭＴが必要である。たとえば、常時オフ(normally-off) (正のピンチオフ電圧)ｐＨＥＭＴ、および、常時オン(normally-on) (負のピンチオフ電圧)ｐＨＥＭＴは、モノリシックに、同じ半導体基板上に整合される。図１は、空乏モード(depletion-mode)(Ｄモード)ｐＨＥＭＴ Ｄ１、および、ＥモードｐＨＥＭＴ Ｅ１で構成される従来のモノリシック集積回路デバイスを示す図である。従来のモノリシック集積回路デバイスは、化合物半導体基板１００、および、エピタキシャル構造１１０を有する。化合物半導体基板１００上で成長するエピタキシャル構造１１０は、下から上に順に、バッファ層１１１、チャネル層１１２、ショットキー層１１３、ショットキーコンタクト層１１４、第一エッチング停止層１１５、第一導電層１１６、第二エッチング停止層１１７、第二導電層１１８を有する。Ｄモード／Ｅモード ｐＨＥＭＴソース電極１０１／１０３、および、ドレイン電極１０２／１０４が、第二導電層１１８上に形成される。ゲート凹槽１０８は、ショットキーコンタクト層１１４により定義される凹槽底部を有するＤモードｐＨＥＭＴのソース電極１０１とドレイン電極１０２間に位置する。ゲート凹槽１０９は、ショットキー層１１３により定義される凹槽底部を有するＥモードｐＨＥＭＴのソース電極１０３とドレイン電極１０４間に位置する。ＤモードｐＨＥＭＴのゲート電極１２０は、ゲート凹槽１０８中のショットキーコンタクト層１１４上に蒸着される。Ｅモード ｐＨＥＭＴのゲート電極１３０は、ゲート凹槽１０９中のショットキー層１１３上に蒸着される。図１に示されるように、Ｄモード、および、ＥモードｐＨＥＭＴのゲート電極が、異なる半導体層上に形成される。従来のモノリシック集積回路デバイスにおいて、Ｄモード、および、ＥモードｐＨＥＭＴ両方に、余分なフォトリソグラフィ、および、エッチング工程が必要であることを示す。

【0004】

図２は、ＤモードｐＨＥＭＴ Ｄ１、および、ＥモードｐＨＥＭＴ Ｅ１から構成される別の従来のモノリシック集積回路デバイスを示す図である。図２に示されるように、Ｄモード、および、ＥモードｐＨＥＭＴ両方が、ゲートシンキング技術を用いて製造される。モノリシック集積回路デバイスは、化合物半導体基板２００、および、エピタキシャル構造２１０を有する。化合物半導体基板２００上で成長するエピタキシャル構造２１０は、下から上に順に、バッファ層２１１、チャネル層２１２、第一ショットキーバリア層２１３、第一エッチング停止層２１４、第二ショットキーバリア層２１５、第二エッチング停止層２１６、および、抵抗接点層２１７を有する。Ｄモード／ＥモードｐＨＥＭＴのソース電極２０１／２０３、および、ドレイン電極２０２／２０４が、抵抗接点層２１７上に形成される。ゲート凹槽２０８は、第二ショットキーバリア層２１５により定義される凹槽底部を有するＤモードｐＨＥＭＴのソース電極２０１とドレイン電極２０２間に位置する。ゲート凹槽２０９は、第一ショットキーバリア層２１３により定義される凹槽底部を有するＥモードｐＨＥＭＴのソース電極２０３とドレイン電極２０４間に位置する。ＤモードｐＨＥＭＴのゲート電極２２０が、ゲート凹槽２０８中の第二ショットキーバリア層２１５上に蒸着される。ＥモードｐＨＥＭＴのゲート電極２３０が、ゲート凹槽２０９中の第一ショットキーバリア層２１３上に蒸着される。ゲートシンキング領域２２１／２３１は、Ｄモード／ＥモードｐＨＥＭＴのゲート電極２２０／２３０下方にある。図２に示される従来のモノリシック集積回路デバイスにおいて、ＤモードｐＨＥＭＴ、および、ＥモードｐＨＥＭＴの各自ゲート電極は、異なるショットキー層上に形成される。余分なフォトリソグラフィ、および、エッチング工程が必要とされ、Ｄモード、および、Ｅモードゲート凹槽２０８、２０９を形成し、ｐＨＥＭＴ製造プロセスで、追加コスト、および、複雑性につながることを示している。最も重要なことは、ショットキーバリア層２１３、２１５のエッチング済み表面は、欠陥、および、表面状態を生じ、トランジスタパフォーマンスを低下させるとともに、ｐＨＥＭＴピンチオフ電圧を標的値から偏移させる。

【0005】

このほか、図２に示される従来のモノリシック集積回路デバイスは、ＤモードｐＨＥＭＴとＥモードｐＨＥＭＴの個別のピンチオフ電圧の制御において、深刻な問題を示す。実際上、Ｄモード／ＥモードｐＨＥＭＴのゲートシンキング領域２２１／２３１の底面境界が、完璧に、ショットキーバリア層の特定の狭い領域内で制御するのは不可能である。この事実は、ウェハ全体、あるいは、異なるウェア間のゲート電極の厚さ、熱処理温度、および、熱処理時間の不一致に帰する。これらの望まれない効果は、トランジスタピンチオフ電圧の高度なばらつきを生じる。

【0006】

したがって、新設計によって、ウェハ全体、あるいは、異なるウェア間で、本質的に、極めて均一なピンチオフ電圧を有するモノリシック集積ゲートシンキングｐＨＥＭＴを達成することが非常に重要である。

【発明の概要】

【発明が解決しようとする課題】

【0007】

本発明は、ゲートシンキングｐＨＥＭＴを有するモノリシック集積回路デバイスを提供することを目的とする。

【課題を解決するための手段】

【0008】

二個以上のゲートシンキングｐＨＥＭＴを有するモノリシック集積回路デバイスにおいて、予期されるピンチオフ電圧の均一性を達成するため、本発明は、スタック半導体層をスタックした複合ショットキー層構造を実施する。ゲート金属のシンキング深さを、ショットキー層のスタック半導体層中の特定インターフェースに制御することにより、ウェハ全体、あるいは、異なるウェア間のｐＨＥＭＴのピンチオフ電圧のばらつきが大幅に減少する。さらに、モノリシック集積回路デバイス中の各ｐＨＥＭＴのピンチオフ電圧が任意の(正、あるいは、負)希望値に調整される。したがって、本発明は、低ピンチオフ電圧ｐＨＥＭＴ、および、高ピンチオフ電圧ｐＨＥＭＴから構成される多層構造体のモノリシック集積回路デバイスを提供し、多層構造体は、半導体基板を有し、低ピンチオフ電圧ｐＨＥＭＴ、および、高ピンチオフ電圧ｐＨＥＭＴに共通する複数のエピタキシャル半導体層を覆い、複数のエピタキシャル半導体層は、バッファ層を有し、バッファ層はチャネル層により覆われ、チャネル層はショットキー層により覆われ、ショットキー層は第一キャップ層により覆われる。ショットキー層は、下方から上方に、少なくとも三個の半導体材料のスタック領域を有し、二個の隣接するスタック領域はそれぞれ異なる材料であり、且つ、両者の間に、スタック領域接触界面を提供し、任意の二個のスタック領域接触界面は、半導体基板からの距離が異なる。低ピンチオフ電圧ｐＨＥＭＴ、および、高ピンチオフ電圧ｐＨＥＭＴのソース、および、ドレインコンタクトは、第一キャップ層に結合される。低ピンチオフ電圧ｐＨＥＭＴ、および、高ピンチオフ電圧ｐＨＥＭＴは、それぞれ、ゲートコンタクト、第一ゲート金属層、ゲートシンキング領域、および、ゲートシンキング底面境界を有する。低ピンチオフ電圧ｐＨＥＭＴ、および、高ピンチオフ電圧ｐＨＥＭＴの各自ゲートコンタクトは、ショットキー層に結合され、低ピンチオフ電圧ｐＨＥＭＴ、および、高ピンチオフ電圧ｐＨＥＭＴの個別の第一ゲート金属層は、ショットキー層の最上層スタック領域と接触する。低ピンチオフ電圧ｐＨＥＭＴゲートシンキング領域、および、高ピンチオフ電圧ｐＨＥＭＴゲートシンキング領域は、それぞれ、低ピンチオフ電圧ｐＨＥＭＴ、および、高ピンチオフ電圧ｐＨＥＭＴの第一ゲート金属層の下方にある。低ピンチオフ電圧ｐＨＥＭＴ、および、高ピンチオフ電圧ｐＨＥＭＴの各自ゲートシンキング底面境界は、ショットキー層中に位置し、高ピンチオフ電圧ｐＨＥＭＴのゲートシンキング底面境界は、低ピンチオフ電圧ｐＨＥＭＴのゲートシンキング底面境界より半導体基板に近く、且つ、高ピンチオフ電圧ｐＨＥＭＴのゲートシンキング底面境界は、ショットキー層のスタック領域接触界面の一つの上１０Å 、あるいは、下１０Å内に位置する。

【0009】

さらに、本発明は、多層構造体中の低ピンチオフ電圧ｐＨＥＭＴ、および、高ピンチオフ電圧ｐＨＥＭＴを有するモノリシック集積回路デバイスを提供し、多層構造体は、半導体基板を有し、低ピンチオフ電圧ｐＨＥＭＴ、および、高ピンチオフ電圧ｐＨＥＭＴに共通する複数のエピタキシャル半導体層を覆い、複数のエピタキシャル半導体層は、バッファ層を有し、バッファ層はチャネル層により覆われ、チャネル層はショットキー層により覆われ、ショットキー層は第一キャップ層により覆われる。ショットキー層は、下方から上方に、少なくとも三個の半導体材料のスタック領域を有し、二個の隣接するスタック領域はそれぞれ異なる材料であり、且つ、両者の間に、スタック領域接触界面を提供し、任意の二個のスタック領域接触界面は、半導体基板からの距離が異なる。第一コンタクト層は、ショットキー層の最上層スタック領域の上表面と接触し、且つ、最上層接触界面が、第一コンタクト層とショットキー層の最上層スタック領域の間に提供される。低ピンチオフ電圧、および、高ピンチオフ電圧ｐＨＥＭＴのソース、および、ドレインコンタクトは、第一キャップ層に結合される。低ピンチオフ電圧、および、高ピンチオフ電圧ｐＨＥＭＴは、それぞれ、ゲートコンタクト、第一ゲート金属層、ゲートシンキング領域、および、ゲートシンキング底面境界を有する。低ピンチオフ電圧ｐＨＥＭＴ、および、高ピンチオフ電圧ｐＨＥＭＴの各自ゲートコンタクトは、ショットキー層に結合され、低ピンチオフ電圧ｐＨＥＭＴ、および、高ピンチオフ電圧ｐＨＥＭＴの個別の第一ゲート金属層は、第一コンタクト層と接触する。低ピンチオフ電圧ｐＨＥＭＴ ゲートシンキング領域、および、高ピンチオフ電圧ｐＨＥＭＴ ゲートシンキング領域は、それぞれ、低ピンチオフ電圧ｐＨＥＭＴ、および、高ピンチオフ電圧ｐＨＥＭＴの第一ゲート金属層の下方にある。低ピンチオフ電圧ｐＨＥＭＴのゲートシンキング底面境界は、ショットキー層中に位置する、あるいは、最上層接触界面の上１０Å、あるいは、下１０Å内に位置する。高ピンチオフ電圧ｐＨＥＭＴのゲートシンキング底面境界は、ショットキー層のスタック領域接触界面の一つの上１０Å、あるいは、下１０Å内に位置する。且つ、高ピンチオフ電圧ｐＨＥＭＴのゲートシンキング底面境界は、低ピンチオフ電圧ｐＨＥＭＴのゲートシンキング底面境界より半導体基板に近い。

【0010】

いくつかの実施形態において、低ピンチオフ電圧ｐＨＥＭＴのゲートシンキング底面境界は、ショットキー層のスタック領域接触界面の一つの上１０Å、あるいは、下１０Å内に位置する。

【0011】

いくつかの実施形態において、高ピンチオフ電圧ｐＨＥＭＴのゲートシンキング底面境界は、ショットキー層のスタック領域接触界面の一つに位置する。

【0012】

いくつかの実施形態において、低ピンチオフ電圧ｐＨＥＭＴのゲートシンキング底面境界は、ショットキー層のスタック領域接触界面の一つ、あるいは、最上層接触界面に位置する。

【0013】

いくつかの実施形態において、第一コンタクト層は、GaAs、AlGaAs、 AlGaAsP、InAlGaAs、InGaP、InGaPAs、および、AlInGaPの少なくとも一つを有し、且つ、第一コンタクト層の材料は、ショットキー層の最上層スタック領域と異なる。

【0014】

いくつかの実施形態において、ショットキー層の任意の二個の隣接するスタック領域において、AlGaAsベースの半導体材料で組成される一スタック領域は、InGaPベースの半導体材料で組成されるもう一つのスタック領域と交錯し、AlGaAsベースの半導体材料は、AlGaAs、AlGaAsP、および、InAlGaAsの少なくとも一つを有し、InGaPベースの半導体材料は、InGaP、InGaPAs、および、AlInGaPの少なくとも一つを有する。

【0015】

いくつかの実施形態において、低ピンチオフ電圧ｐＨＥＭＴ、および、高ピンチオフ電圧ｐＨＥＭＴの個別の第一ゲート金属層は、モリブデン (Ｍｏ)、タングステン (Ｗ)、ケイ化タングステン (ＷＳｉ)、チタン (Ｔｉ)、イリジウム (Ｉｒ)、パラジウム (Ｐｄ)、プラチナ (Ｐｔ)、ニッケル (Ｎｉ)、コバルト (Ｃｏ)、クロム (Ｃｒ)、ルテニウム (Ｒｕ)、オスミウム (Ｏｓ)、ロジウム (Ｒｈ)、タンタル (Ｔａ)、窒化タンタル (ＴａＮ)、アルミニウム (Ａｌ)、および、レニウム (Ｒｅ)の少なくとも一つを有する。

【0016】

いくつかの実施形態において、低ピンチオフ電圧ｐＨＥＭＴ、および、高ピンチオフ電圧ｐＨＥＭＴの個別の第一ゲート金属層は、異なる材料で形成される。

【0017】

いくつかの実施形態において、低ピンチオフ電圧ｐＨＥＭＴ、および、高ピンチオフ電圧ｐＨＥＭＴの個別の第一ゲート金属層は、同一材料で形成される

【0018】

いくつかの実施形態において、高ピンチオフ電圧ｐＨＥＭＴの第一ゲート金属層は、低ピンチオフ電圧ｐＨＥＭＴの第一ゲート金属層より厚い。

【0019】

いくつかの実施形態において、複数のエピタキシャル半導体層は、さらに、エッチング停止層、および、第二キャップ層を有し、エッチング停止層は第一キャップ層上に形成され、第二キャップ層はエッチング停止層上に形成され、低ピンチオフ電圧ｐＨＥＭＴ、および、高ピンチオフ電圧ｐＨＥＭＴの個別のソース、および、ドレインコンタクトは、第二キャップ層に結合される。

【0020】

いくつかの実施形態において、エッチング停止層は、InGaP、InGaPAs、 AlInGaP、および、AlAsの少なくとも一つを有し、第二キャップ層はGaAsである。

【0021】

いくつかの実施形態において、第一キャップ層はGaAsであり、且つ、チャネル層は、GaAs、および、InGaAsの少なくとも一つを有し、バッファ層は、GaAs、および、AlGaAsの少なくとも一つを有し、且つ、化合物半導体基板はGaAsである。

【0022】

本発明の特徴と効果をさらに理解するため、いくつかの好ましい実施形態と図面を以下で詳細に記述する。

【発明の効果】

【0023】

本発明により、モノリシック集積回路デバイス中の各ｐＨＥＭＴのピンチオフ電圧とゲートチャネル間の距離の均一性が顕著に改善される。さらに、モノリシック集積回路デバイス中の各ｐＨＥＭＴのピンチオフ電圧が、任意の(正、あるいは、負)期待値に設計される。また、製造プロセスが簡潔になり、経済的利益が改善される。

【図面の簡単な説明】

【0024】

【図1】図１は、従来の実施形態によるモノリシック集積回路デバイスの垂直断面図である。

【図2】図２は、従来の実施形態によるゲートシンキングｐＨＥＭＴを有するモノリシック集積回路デバイスの別の垂直断面図である。

【図3A】図３Ａは、本発明によるゲートシンキングｐＨＥＭＴを有するモノリシック集積回路デバイスの実施形態の第１の垂直断面図である。

【図3B】図３Ｂは、本発明によるゲートシンキングｐＨＥＭＴを有するモノリシック集積回路デバイスの実施形態の第２の垂直断面図である。

【図3C】図３Ｃは、本発明によるゲートシンキングｐＨＥＭＴを有するモノリシック集積回路デバイスの実施形態の第３の垂直断面図である。

【図3D】図３Ｄは、本発明によるゲートシンキングｐＨＥＭＴを有するモノリシック集積回路デバイスの実施形態の第４の垂直断面図である。

【図3E】図３Ｅは、本発明によるゲートシンキングｐＨＥＭＴを有するモノリシック集積回路デバイスの実施形態の第５の垂直断面図である。

【図3F】図３Ｆは、本発明によるゲートシンキングｐＨＥＭＴを有するモノリシック集積回路デバイスの実施形態の第６の垂直断面図である。

【図3G】図３Ｇは、本発明によるゲートシンキングｐＨＥＭＴを有するモノリシック集積回路デバイスの実施形態の第７の垂直断面図である。

【図4A】図４Ａは、本発明によるゲートシンキングｐＨＥＭＴを有するモノリシック集積回路デバイスの他の実施形態の第１の垂直断面図である。

【図4B】図４Ｂは、本発明によるゲートシンキングｐＨＥＭＴを有するモノリシック集積回路デバイスの他の実施形態の第２の垂直断面図である。

【図4C】図４Ｃは、本発明によるゲートシンキングｐＨＥＭＴを有するモノリシック集積回路デバイスの他の実施形態の第３の垂直断面図である。

【図5】図５は、本発明によるゲートシンキングｐＨＥＭＴを有するモノリシック集積回路デバイスのさらに他の実施形態の垂直断面図である。

【図6】図６は、本発明によるゲートシンキングｐＨＥＭＴを有するモノリシック集積回路デバイスのさらに他の実施形態の垂直断面図である。

【図7】図７は、本発明によるゲートシンキングｐＨＥＭＴを有するモノリシック集積回路デバイスのさらに他の実施形態の垂直断面図である。

【発明を実施するための形態】

【0025】

図３Ａは、ゲートシンキングｐＨＥＭＴを有するモノリシック集積回路デバイスの一実施形態による垂直断面である。ゲートシンキングｐＨＥＭＴ１を有するモノリシック集積回路デバイスは、多層構造体２中に、低ピンチオフ電圧ｐＨＥＭＴ Ｌ１、および、高ピンチオフ電圧ｐＨＥＭＴ Ｈ１を有する。多層構造体２は、半導体基板１０を有し、低ピンチオフ電圧と高ピンチオフ電圧ｐＨＥＭＴに共通する複数のエピタキシャル半導体層を覆う。複数のエピタキシャル半導体層は、バッファ層２０を有し、バッファ層２０は、チャネル層３０により覆われ、チャネル層３０は、ショットキー層４０により覆われ、ショットキー層４０は、第一キャップ層５０により覆われる。ショットキー層４０は、下方から上方に、半導体材料の三個のスタック領域４２、４４、および、４６を有し、二個の隣接するスタック領域は、それぞれ異なる材料である。スタック領域接触界面４３が、隣接するスタック領域４２と４４間に提供される。スタック領域接触界面４５が、隣接するスタック領域４４と４６間に提供される。スタック領域接触界面４３と４５は、半導体基板からの距離が異なる。複数のエピタキシャル半導体層２は、低ピンチオフ電圧ｐＨＥＭＴ Ｌ１と高ピンチオフ電圧ｐＨＥＭＴ Ｈ１間に位置する絶縁領域５を有する。ｐＨＥＭＴ Ｌ１, Ｈ１は、それぞれ、絶縁領域５により電気的に絶縁される。低ピンチオフ電圧ｐＨＥＭＴ Ｌ１のソース、および、ドレインコンタクトｓ１、および、ｄ１は第一キャップ層５０に結合される。高ピンチオフ電圧ｐＨＥＭＴ Ｈ１のソース、および、ドレインコンタクトｓ２、ｄ２は、第一キャップ層５０に結合される。低ピンチオフ電圧ｐＨＥＭＴ Ｌ１は、ゲートコンタクトｇ１を含む。ゲートコンタクトｇ１は、第一ゲート金属層ｇ１１を有する。ゲートコンタクトｇ１は、さらに、第一ゲート金属層ｇ１１上に蒸着される第二ゲート金属層を有する。ゲートシンキング領域ｇ１２は、第一ゲート金属層ｇ１１の下方にある。ゲートシンキング領域ｇ１２は、ゲートシンキング底面境界ｇ１３を有する。高ピンチオフ電圧ｐＨＥＭＴ Ｈ１は、ゲートコンタクトｇ２を含む。ゲートコンタクトｇ２は、第一ゲート金属層ｇ２１を有する。ゲートコンタクトｇ２はさらに、第一ゲート金属層ｇ２１上に蒸着される第二ゲート金属層を有する。ゲートシンキング領域ｇ２２は、第一ゲート金属層ｇ２１の下方にある。ゲートシンキング領域ｇ２２は、ゲートシンキング底面境界ｇ２３を有する。低ピンチオフ電圧ｐＨＥＭＴ Ｌ１のゲート凹槽９１は、ソースコンタクトｓ１とドレインコンタクトｄ１間に位置する。高ピンチオフ電圧ｐＨＥＭＴ Ｈ１のゲート凹槽９２は、ソースコンタクトｓ２とドレインコンタクトｄ２間に位置する。低ピンチオフ電圧ｐＨＥＭＴ Ｌ１のゲートコンタクトｇ１は、ゲート凹槽９１中に位置する。ゲートコンタクトｇ１は、ショットキー層４０に結合される。高ピンチオフ電圧ｐＨＥＭＴ Ｈ１のゲートコンタクトｇ２は、ゲート凹槽９２中に位置する。ゲートコンタクトｇ２は、ショットキー層４０に結合される。低ピンチオフ電圧ｐＨＥＭＴ Ｌ１、および、高ピンチオフ電圧ｐＨＥＭＴ Ｈ１の個別の第一ゲート金属層ｇ１１、および、ｇ２１は、ショットキー層４０の最上層スタック領域４６と接触する。低ピンチオフ電圧ｐＨＥＭＴのゲートシンキング領域ｇ１２は、低ピンチオフ電圧ｐＨＥＭＴの第一ゲート金属層ｇ１１下方に位置する。高ピンチオフ電圧ｐＨＥＭＴのゲートシンキング領域ｇ２２は、高ピンチオフ電圧ｐＨＥＭＴの第一ゲート金属層ｇ２１の下方に位置する。

【0026】

ゲートシンキング底面境界ｇ１３、および、ｇ２３は、ショットキー層４０中に位置する。高ピンチオフ電圧ｐＨＥＭＴ Ｈ１のゲートシンキング底面境界ｇ２３は、低ピンチオフ電圧ｐＨＥＭＴ Ｌ１のゲートシンキング底面境界ｇ１３よりも、半導体基板１０に近い。高ピンチオフ電圧ｐＨＥＭＴ Ｈ１のゲートシンキング底面境界ｇ２３は、上限ｇ２４と下限ｇ２５間に位置する。上限ｇ２４は、ショットキー層４０のスタック領域接触界面の一つの上方１０Åにある。下限ｇ２５は、同じスタック領域接触界面の下方１０Åにある。いくつかの実施形態において、高ピンチオフ電圧ｐＨＥＭＴ Ｈ１のゲートシンキング底面境界ｇ２３は、ショットキー層４０のスタック領域接触界面の一つに位置する。いくつかの実施形態において、低ピンチオフ電圧ｐＨＥＭＴ Ｌ１のゲートシンキング底面境界ｇ１３は、上限ｇ１４と下限ｇ１５間に位置する。上限ｇ２４は、ショットキー層４０のスタック領域接触界面の一つの上方１０Åにある。下限ｇ１５は、同じスタック領域接触界面の下方１０Åにある。いくつかの実施形態において、低ピンチオフ電圧ｐＨＥＭＴ Ｌ１のゲートシンキング底面境界ｇ１３は、ショットキー層４０のスタック領域接触界面の一つに位置する。図３Ａに示される実施形態において、低ピンチオフ電圧ｐＨＥＭＴ Ｌ１のゲートシンキング底面境界ｇ１３は、ショットキー層４０のスタック領域接触界面４５に位置し、高ピンチオフ電圧ｐＨＥＭＴ Ｈ１のゲートシンキング底面境界ｇ２３は、ショットキー層４０のスタック領域接触界面４３に位置する。図３Ｂ～図３Ｅにおいて、本発明のゲートシンキングｐＨＥＭＴを有するモノリシック集積回路デバイスのその他の実施形態を示す図である。図３Ｂ～図３Ｅにおいて、上限ｇ１４、および、下限ｇ１５は、それぞれ、スタック領域接触界面４５の上方１０Å、および、下方１０Åにある。上限ｇ２４、および、下限ｇ２５は、それぞれ、スタック領域接触界面４３の上方１０Å、および、下方１０Åにある。図３Ｂにおいて、低ピンチオフ電圧ｐＨＥＭＴ Ｌ１のゲートシンキング底面境界ｇ１３は、ショットキー層４０のスタック領域接触界面４５に位置し、且つ、高ピンチオフ電圧ｐＨＥＭＴ Ｈ１のゲートシンキング底面境界ｇ２３は、上限ｇ２４とショットキー層４０のスタック領域接触界面４３間に位置する。図３Ｃにおいて、低ピンチオフ電圧ｐＨＥＭＴ Ｌ１のゲートシンキング底面境界ｇ１３は、ショットキー層４０のスタック領域接触界面４５に位置し、高ピンチオフ電圧ｐＨＥＭＴ Ｈ１のゲートシンキング底面境界ｇ２３は、下限ｇ２５とショットキー層４０のスタック領域接触界面４３間に位置する。図３Ｄにおいて、低ピンチオフ電圧ｐＨＥＭＴ Ｌ１のゲートシンキング底面境界ｇ１３は、下限ｇ１５とショットキー層４０のスタック領域接触界面４５間に位置し、高ピンチオフ電圧ｐＨＥＭＴ Ｈ１のゲートシンキング底面境界ｇ２３は、下限ｇ２５とショットキー層４０のスタック領域接触界面４３間に位置する。図３Ｅにおいて、低ピンチオフ電圧ｐＨＥＭＴ Ｌ１のゲートシンキング底面境界ｇ１３は、上限ｇ１４とショットキー層４０のスタック領域接触界面４５間に位置し、高ピンチオフ電圧ｐＨＥＭＴ Ｈ１のゲートシンキング底面境界ｇ２３は、下限ｇ２５とショットキー層４０のスタック領域接触界面４３間に位置する。

【0027】

いくつかの実施形態において、ショットキー層４０の任意の二個の隣接するスタック領域中、AlGaAsベースの半導体材料で組成される一スタック領域は、InGaPベースの半導体材料で組成されるもう一つのスタック領域と交錯し、AlGaAsベースの半導体材料は、AlGaAs、AlGaAsP、および、InAlGaAsの少なくとも一つを有する。InGaPベースの半導体材料は、InGaP、InGaPAs、および、AlInGaPの少なくとも一つを有する。

【0028】

本発明において、ショットキー層は、半導体材料の三個以上のスタック領域を有し、二個の隣接するスタック領域は、それぞれ異なる材料であり、且つ、両者の間に、スタック領域接触界面を提供し、且つ、任意の二個のスタック領域接触界面は、半導体基板からの距離が異なる。図３Ｆ、および、図３Ｇは、本発明のゲートシンキングｐＨＥＭＴを有するモノリシック集積回路デバイスのその他の実施形態を示す図で、ショットキー層４０は、下方から上方に、半導体材料の四個のスタック領域４２、４４、４６、および、４８を有する。スタック領域接触界面４３、４５、および、４７がスタック領域間に提供される。図３Ｆに示されるように、低ピンチオフ電圧ｐＨＥＭＴ Ｌ１のゲートシンキング底面境界ｇ１３は、ショットキー層４０のスタック領域接触界面４７に位置し、高ピンチオフ電圧ｐＨＥＭＴ Ｈ１のゲートシンキング底面境界ｇ２３は、ショットキー層４０のスタック領域接触界面４３に位置する。図３Ｇにおいて、上限ｇ１４、および、下限ｇ１５は、それぞれ、スタック領域接触界面４５の上方１０Åと下方１０Åに位置する。上限ｇ２４、および、下限ｇ２５は、それぞれ、スタック領域接触界面４３の上方１０Å、および、下方１０Åに位置する。低ピンチオフ電圧ｐＨＥＭＴ Ｌ１のゲートシンキング底面境界ｇ１３は、下限ｇ１５とショットキー層４０のスタック領域接触界面４５間に位置する。高ピンチオフ電圧ｐＨＥＭＴ Ｈ１のゲートシンキング底面境界ｇ２３は、下限ｇ２５とショットキー層４０のスタック領域接触界面４３間に位置する。

【0029】

図４Ａ～図４Ｃは、本発明のゲートシンキングｐＨＥＭＴを有するモノリシック集積回路デバイスのその他の実施形態を示す図である。図４Ａ、および、図４Ｂにおいて、ショットキー層４０は、下方から上方に、半導体材料の三個のスタック領域４２、４４、および、４６を有し、且つ、スタック領域接触界面４３、および、４５は、スタック領域間に提供される。上記のように、ショットキー層は、半導体材料の三個以上のスタック領域を有する。図４Ｃにおいて、ショットキー層４０は、下方から上方に、半導体材料の四個のスタック領域４２、４４、４６、および、４８を有し、スタック領域接触界面４３、４５、および、４７が、スタック領域間に提供される。図４Ａ～図４Ｃにおいて、複数のエピタキシャル半導体層２は、さらに、ショットキー層４６の最上層スタック領域の上表面と接触する第一コンタクト層６０を有する。最上層接触界面４９が、第一コンタクト層６０とショットキー層４０の最上層スタック領域間に提供される。第一キャップ層５０が第一コンタクト層６０上に形成される。低ピンチオフ電圧ｐＨＥＭＴ Ｌ１、および、高ピンチオフ電圧ｐＨＥＭＴ Ｈ１の個別の第一ゲート金属層ｇ１１、および、ｇ２１は、第一コンタクト層６０と接触する。低ピンチオフ電圧ｐＨＥＭＴ Ｌ１のゲートシンキング底面境界ｇ１３が、上限ｇ１４と下限ｇ１５間に位置する。上限ｇ１４は、最上層接触界面４９上方１０Å、あるいは、ショットキー層４０のスタック領域接触界面の一つの上方１０Åに位置する。下限ｇ１５は、同じ接触界面の下方１０Åに位置する。高ピンチオフ電圧ｐＨＥＭＴ Ｈ１のゲートシンキング底面境界ｇ２３は、上限ｇ２４と下限ｇ２５間に位置する。上限ｇ２４は、ショットキー層４０のスタック領域接触界面の一つの上方１０Åに位置する。下限ｇ２５は、同じスタック領域接触界面の下方１０Åに位置する。図４Ａに示されるように、低ピンチオフ電圧ｐＨＥＭＴ Ｌ１のゲートシンキング底面境界ｇ１３は、ショットキー層４０のスタック領域接触界面４５に位置し、高ピンチオフ電圧ｐＨＥＭＴ Ｈ１のゲートシンキング底面境界ｇ２３は、ショットキー層４０のスタック領域接触界面４３に位置する。図４Ｂにおいて、低ピンチオフ電圧ｐＨＥＭＴ Ｌ１のゲートシンキング底面境界ｇ１３は、最上層接触界面４９に位置し、高ピンチオフ電圧ｐＨＥＭＴ Ｈ１のゲートシンキング底面境界ｇ２３は、ショットキー層４０のスタック領域接触界面４３に位置する。図４Ｃにおいて、低ピンチオフ電圧ｐＨＥＭＴ Ｌ１のゲートシンキング底面境界ｇ１３は、最上層接触界面４９に位置し、高ピンチオフ電圧ｐＨＥＭＴ Ｈ１のゲートシンキング底面境界ｇ２３は、ショットキー層４０のスタック領域接触界面４３に位置する。

【0030】

いくつかの実施形態において、第一コンタクト層６０は、GaAs、AlGaAs、AlGaAsP、InAlGaAs、InGaP、InGaPAs、および、AlInGaPの少なくとも一つを有し、且つ、第一コンタクト層６０の材料は、ショットキー層４０の最上層スタック領域と異なる。

【0031】

いくつかの実施形態において、低ピンチオフ電圧ｐＨＥＭＴ、および、高ピンチオフ電圧ｐＨＥＭＴの個別の第一ゲート金属層は、モリブデン (Ｍｏ)、タングステン (Ｗ)、ケイ化タングステン (ＷＳｉ)、チタン (Ｔｉ)、イリジウム (Ｉｒ)、パラジウム (Ｐｄ)、プラチナ (Ｐｔ)、ニッケル (Ｎｉ)、コバルト (Ｃｏ)、クロム (Ｃｒ)、ルテニウム (Ｒｕ)、オスミウム (Ｏｓ)、ロジウム (Ｒｈ)、タンタル (Ｔａ)、窒化タンタル (ＴａＮ)、アルミニウム (Ａｌ)、および、レニウム (Ｒｅ)の少なくとも一つを有する。いくつかの実施形態において、低ピンチオフ電圧ｐＨＥＭＴ、および、高ピンチオフ電圧ｐＨＥＭＴ の個別の第一ゲート金属層は、異なる材料で形成される。いくつかの実施形態において、低ピンチオフ電圧ｐＨＥＭＴ、および、高ピンチオフ電圧ｐＨＥＭＴの個別の第一ゲート金属層は同一材料で形成される。いくつかの実施形態において、高ピンチオフ電圧ｐＨＥＭＴの第一ゲート金属層は、低ピンチオフ電圧ｐＨＥＭＴの第一ゲート金属層よりも厚い。

【0032】

図５は、本発明のゲートシンキングｐＨＥＭＴを有するモノリシック集積回路デバイスの別の実施形態を示す図である。本実施形態において、複数のエピタキシャル半導体層２はさらに、エッチング停止層７０、および、第二キャップ層５２を有する。エッチング停止層７０は、第一キャップ層５０に結合される。第二キャップ層５２は、エッチング停止層７０上に形成される。低ピンチオフ電圧ｐＨＥＭＴ Ｌ１、および、高ピンチオフ電圧ｐＨＥＭＴ Ｈ１の各自ソース、および、ドレインコンタクトｓ１、ｓ２、ｄ１、および、ｄ２は、第二キャップ層に結合される。

【0033】

いくつかの実施形態において、エッチング停止層７０は、InGaP、InGaPAs、AlInGaP、および、AlAsの少なくとも一つを有し、且つ、第二キャップ層５２は、GaAsである。いくつかの実施形態において、第一キャップ層５０は GaAsである。いくつかの実施形態において、チャネル層３０は、GaAs と InGaAsの少なくとも一つを有する。いくつかの実施形態において、バッファ層２０は、GaAs、および、AlGaAsの少なくとも一つを有する。いくつかの実施形態において、化合物半導体基板１０は、GaAsである。

【0034】

図６は、本発明により提供されるゲートシンキングｐＨＥＭＴを有するモノリシック集積回路デバイスの別の実施形態を示す図である。本実施形態において、複数のエピタキシャル半導体層は、さらに、キャリア供給層３５を有する。キャリア供給層がチャネル層３０上に形成され、ショットキー層４０がキャリア供給層３５上に形成される。いくつかの実施形態において、キャリア供給層３５は、AlGaAs、AlGaAsP、および、InAlGaAsの少なくとも一つを有する。

【0035】

図７は、本発明により提供されるゲートシンキングｐＨＥＭＴを有するモノリシック集積回路デバイスの別の実施形態を示す図である。本実施形態において、ショットキー層４０は、下方から上方に、半導体材料の四個のスタック領域４２、４４、４６、および、４８を有し、且つ、スタック領域接触界面４３、４５、および、４７が、スタック領域間に提供される。低ピンチオフ電圧ｐＨＥＭＴ Ｌ１、および、高ピンチオフ電圧ｐＨＥＭＴ Ｈ１は、一対のソースｓ１とドレインｄ１コンタクトを共有する。低ピンチオフ電圧ｐＨＥＭＴ Ｌ１は、ゲートコンタクトｇ１を有する。ゲートコンタクトｇ１は、第一ゲート金属層ｇ１１、ゲートシンキング領域ｇ１２、および、ゲートシンキング底面境界ｇ１３を有する。高ピンチオフ電圧ｐＨＥＭＴ Ｈ１は、ゲートコンタクトｇ２を有する。ゲートコンタクトｇ２は、第一ゲート金属層ｇ２１、ゲートシンキング領域ｇ２２、および、ゲートシンキング底面境界ｇ２３を有する。低ピンチオフ電圧ｐＨＥＭＴ Ｌ１、および、高ピンチオフ電圧ｐＨＥＭＴ Ｈ１の各自ゲート凹槽９１、および、９２は、ソースコンタクトｓ１とドレインコンタクトｄ１間に位置する。ショットキー層４０に結合される低ピンチオフ電圧ｐＨＥＭＴ Ｌ１のゲートコンタクトｇ１は、ゲート凹槽９１中に位置する。ショットキー層４０に結合される高ピンチオフ電圧ｐＨＥＭＴ Ｈ１のゲートコンタクトｇ２は、ゲート凹槽９２中に位置する。低ピンチオフ電圧ｐＨＥＭＴ Ｌ１、および、高ピンチオフ電圧ｐＨＥＭＴ Ｈ１の個別の第一ゲート金属層ｇ１１、および、ｇ２１は、ショットキー層４０の最上層スタック領域４６と接触する。低ピンチオフ電圧ｐＨＥＭＴゲートシンキング領域ｇ１２は、低ピンチオフ電圧ｐＨＥＭＴ第一ゲート金属層ｇ１１の下方にある。高ピンチオフ電圧ｐＨＥＭＴゲートシンキング領域ｇ２２は、高ピンチオフ電圧ｐＨＥＭＴ第一ゲート金属層ｇ２１の下方にある。図７において、上限ｇ１４、および、下限ｇ１５は、それぞれ、スタック領域接触界面４７の上方１０Å、および、下方１０Åに位置する。上限ｇ２４、および、下限ｇ２５は、それぞれ、スタック領域接触界面４３の上方１０Å、および、下方１０Åに位置する。低ピンチオフ電圧ｐＨＥＭＴ Ｌ１のゲートシンキング底面境界ｇ１３は、ショットキー層４０のスタック領域接触界面４７に位置する。高ピンチオフ電圧ｐＨＥＭＴ Ｈ１のゲートシンキング底面境界ｇ２３は、ショットキー層４０のスタック領域接触界面４３に位置する。

【0036】

したがって、モノリシック集積回路デバイス中の各ｐＨＥＭＴのピンチオフ電圧とゲートチャネル間の距離の均一性が顕著に改善される。さらに、モノリシック集積回路デバイス中の各ｐＨＥＭＴのピンチオフ電圧が、任意の(正、あるいは、負)期待値に設計される。また、製造プロセスが簡潔になり、経済的利益が改善される。

【0037】

本発明では好ましい実施例を前述の通り開示したが、これらは決して本発明に限定するものではなく、当該技術を熟知する者なら誰でも、本発明の思想を脱しない範囲内で各種の変形を加えることができる。

【符号の説明】

【0038】

１…モノリシック集積回路デバイス
２…多層構造
５…絶縁領域
１０…半導体基板
２０…バッファ層
３０…チャネル層
３５…キャリア供給層
４０…ショットキー層
４２…スタック領域
４３…スタック領域接触界面
４４…スタック領域
４５…スタック領域接触界面
４６…スタック領域
４７…スタック領域接触界面
４８…スタック領域
４９…最上層接触界面
５０…第一キャップ層
５２…第二キャップ層
６０…第一コンタクト層
７０…エッチング停止層
９１…ゲート凹槽
９２…ゲート凹槽
１００…化合物半導体基板
１０１…ソース電極
１０２…ドレイン電極
１０３…ソース電極
１０４…ドレイン電極
１０８…ゲート凹槽
１０９…ゲート凹槽
１１０…エピタキシャル構造
１１１…バッファ層
１１２…チャネル層
１１３…ショットキー層
１１４…ショットキーコンタクト層
１１５…第一エッチング停止層
１１６…第一導電層
１１７…第二エッチング停止層
１１８…第二導電層
１２０…ゲート電極
１３０…ゲート電極
２００…化合物半導体基板
２０１…ソース電極
２０２…ドレイン電極
２０３…ソース電極
２０４…ドレイン電極
２０８…ゲート凹槽
２０９…ゲート凹槽
２１０…エピタキシャル構造
２１１…バッファ層
２１２…チャネル層
２１３…第一ショットキーバリア層
２１４…第一エッチング停止層
２１５…第二ショットキーバリア層
２１６…第二エッチング停止層
２１７…抵抗接点層
２２０…ゲート電極
２２１…ゲートシンキング領域
２３０…ゲート電極
２３１…ゲートシンキング領域
Ｄ１…空乏モードpHEMT
Ｅ１…エンハンスメントモード pHEMT
Ｈ１…高ピンチオフ電圧pHEMT
Ｌ１…低ピンチオフ電圧pHEMT
ｄ１…ドレインコンタクト
ｄ２…ドレインコンタクト
ｇ１…ゲートコンタクト
ｇ１１…第一ゲート金属層
ｇ１２…ゲートシンキング領域
ｇ１３…ゲートシンキング底面境界
ｇ１４…上限
ｇ１５…下限
ｇ２…ゲートコンタクト
ｇ２１…第一ゲート金属層
ｇ２２…ゲートシンキング領域
ｇ２３…ゲートシンキング底面境界
ｇ２４…上限
ｇ２５…下限
ｓ１…ソースコンタクト
ｓ２…ソースコンタクト

【図1】

【図2】

【図3A】

【図3B】

【図3C】

【図3D】

【図3E】

【図3F】

【図3G】

【図4A】

【図4B】

【図4C】

【図5】

【図6】

【図7】