特許 7185706 三安定ストレージループ

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2022-11-29

(45)【発行日】2022-12-07

(54)【発明の名称】三安定ストレージループ

(51)【国際特許分類】

   H03K 3/38 20060101AFI20221130BHJP

   H03K 3/038 20060101ALI20221130BHJP

   H03K 19/195 20060101ALI20221130BHJP

   H01L 39/22 20060101ALI20221130BHJP

   G11C 11/44 20060101ALI20221130BHJP

【ＦＩ】

H03K3/38 C

H03K3/038

H03K19/195

H01L39/22 C

G11C11/44

【請求項の数】 14

(21)【出願番号】P 2020561608

(86)(22)【出願日】2019-01-25

(65)【公表番号】

(43)【公表日】2021-05-13

(86)【国際出願番号】 US2019015229

(87)【国際公開番号】W WO2019152281

(87)【国際公開日】2019-08-08

【審査請求日】2020-07-22

(31)【優先権主張番号】15/886,652

(32)【優先日】2018-02-01

(33)【優先権主張国・地域又は機関】US

(73)【特許権者】

【識別番号】520128820

【氏名又は名称】ノースロップ グラマン システムズ コーポレーション

(74)【代理人】

【識別番号】100105957

【弁理士】

【氏名又は名称】恩田 誠

(74)【代理人】

【識別番号】100068755

【弁理士】

【氏名又は名称】恩田 博宣

(74)【代理人】

【識別番号】100142907

【弁理士】

【氏名又は名称】本田 淳

(72)【発明者】

【氏名】ブラウン、アレクサンダー ルイス

【審査官】工藤 一光

(56)【参考文献】

【文献】特開２００７－５９５９（ＪＰ，Ａ）

【文献】特開２００２－３７４１５２（ＪＰ，Ａ）

【文献】特開２００１－６０８６２（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０３Ｋ３／０３８

Ｈ０３Ｋ３／３８

Ｈ０３Ｋ１９／１９５

Ｈ０１Ｌ３９／２２

Ｇ１１Ｃ１１／４４

(57)【特許請求の範囲】

【請求項1】

レシプロカル量子論理の三安定ストレージループ回路であって、
ストレージループの入力端子に制御入力を供給するように構成された制御入力線と、
前記ストレージループの出力端子に信号入力を供給するように構成された信号入力線と、
前記ストレージループの前記出力端子から出力単一磁束量子パルスを伝搬するように構成された出力線とを備え、
前記ストレージループは、
前記入力端子における制御ジョセフソン接合と、
前記出力端子における論理ジョセフソン接合と、
前記入力端子を前記出力端子に接続するストレージインダクタと、を含み、
前記レシプロカル量子論理の三安定ストレージループ回路は、前記信号入力線上に入力がない場合、前記ストレージループは、電流が前記ストレージループに流れない第１の安定状態と、１つのΦ_０相当の電流が前記ストレージループ内に流れる第２の安定状態とを含む２つの安定状態を有するように構成され、さらに前記レシプロカル量子論理の三安定ストレージループ回路は、前記信号入力線に第１の極性の単一磁束量子パルスが供給されると、前記ストレージループは、－Φ_０相当の電流が前記ストレージループ内に流れる第３の安定状態を獲得するように構成されている、レシプロカル量子論理の三安定ストレージループ回路。

【請求項2】

前記ストレージループは、第１の方向に流れる電流、前記第１の方向とは反対の方向に流れる電流、または無電流をそれぞれ格納する前記ストレージループに基づいて、第１の極性のバイアス、前記第１の極性とは反対の第２の極性のバイアス、または無バイアスのいずれかを前記論理ジョセフソン接合に選択的に印加するように構成される、請求項１に記載のレシプロカル量子論理の三安定ストレージループ回路。

【請求項3】

前記制御ジョセフソン接合、前記論理ジョセフソン接合および前記ストレージインダクタの個々の大きさは、前記制御入力線に供給される単一磁束量子パルス信号の前記入力端子から前記出力端子への一方向の信号フローが確保されるように選択されている、請求項１に記載のレシプロカル量子論理の三安定ストレージループ回路。

【請求項4】

前記制御ジョセフソン接合の大きさは、
前記制御入力線に接続された駆動ＪＴＬが、前記制御ジョセフソン接合をトリガして、電流を前記ストレージループに流すことを可能にするように、かつ
前記電流が、前記制御ジョセフソン接合をトリガ解除して、単一磁束量子パルスが前記ストレージループから離れて前記制御入力線から流出するには不十分であるように選択されている、請求項３に記載のレシプロカル量子論理の三安定ストレージループ回路。

【請求項5】

前記ストレージループ内の電流がゼロであるときに、前記信号入力線を介した入力である単一磁束量子パルスは、前記論理ジョセフソン接合をトリガするのに不十分であるように構成される、請求項１に記載のレシプロカル量子論理の三安定ストレージループ回路。

【請求項6】

前記ストレージループ内に第１の方向に流れる電流があるときに、前記信号入力線を介して入力される第１の極性の単一磁束量子パルスは、前記論理ジョセフソン接合を前記第１の方向にトリガして、前記ストレージループ内の前記第１の方向に流れる電流を消滅させるように構成される、請求項５に記載のレシプロカル量子論理の三安定ストレージループ回路。

【請求項7】

前記ストレージループ内に前記第１の方向とは反対の第２の方向に流れる電流があるときに、前記信号入力線を介して入力される前記第１の極性とは反対の第２の極性の単一磁束量子パルスは、前記論理ジョセフソン接合を前記第２の方向にトリガして、前記ストレージループ内の前記第２の方向に流れる電流を消滅させるように構成される、請求項６に記載のレシプロカル量子論理の三安定ストレージループ回路。

【請求項8】

前記制御入力線に沿って供給されるＡＣ電力を直接印加するように構成されたＡＣ電源を備える、請求項１に記載のレシプロカル量子論理の三安定ストレージループ回路。

【請求項9】

１つのレシプロカルペアの単一磁束量子パルスをＡＣクロックサイクル毎に供給するように構成された回路をさらに備える、請求項１に記載のレシプロカル量子論理の三安定ストレージループ回路。

【請求項10】

一連のパルスを、第１の電流状態とヌル電流状態との間で交互に繰り返すことから、第２の電流状態とヌル電流状態との間で交互に繰り返すことに変更する方法であって、
レシプロカル量子論理システム内のストレージループに第１の極性および前記第１の極性とは反対の第２の極性の制御入力を交互に供給して、前記ストレージループを電流が前記ストレージループ内を第１の方向に循環する第１の電流格納状態と、前記ストレージループ内で電流が循環しないヌル電流格納状態との間で交互に繰り返すようにするステップと、
前記第１の電流格納状態の間に前記第１の極性の単一磁束量子信号パルスを前記ストレージループに入力して、前記ストレージループを前記ヌル電流格納状態に戻し、次の前記第２の極性の制御入力で、前記ストレージループを電流が前記ストレージループ内を第２の方向に循環する第２の電流格納状態に移行させるステップとを含み、前記制御入力により前記ストレージループが前記第２の電流格納状態と前記ヌル電流格納状態との間で交互に繰り返す、方法。

【請求項11】

前記第２の電流格納状態の間に前記第１の極性とは反対の前記第２の極性の単一磁束量子信号パルスを前記ストレージループに入力して、
前記ストレージループを前記ヌル電流格納状態に戻し、
次の前記第１の極性の制御入力で、前記ストレージループを前記第１の電流格納状態に移行させるステップをさらに含む、請求項１０に記載の方法。

【請求項12】

前記単一磁束量子信号パルスは、前記ストレージループの出力端子に入力され、前記出力端子は、前記制御入力が前記ストレージループに供給される入力端子とは反対側の前記ストレージループの端子である、請求項１０に記載の方法。

【請求項13】

前記ストレージループは、前記ストレージループ内のストレージインダクタの両端子に接続された制御ジョセフソン接合および論理ジョセフソン接合を含む、請求項１０に記載の方法。

【請求項14】

入力された単一磁束量子信号パルスは、前記論理ジョセフソン接合をトリガさせて、それにより前記ストレージループからの出力パルスを伝搬させる、請求項１３に記載の方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、概して、量子および古典的デジタル超伝導回路に関し、具体的には、ＲＱＬ回路において使用するための三安定ストレージループ（ｔｒｉ－ｓｔａｂｌｅ ｓｔｏｒａｇｅ ｌｏｏｐｓ）、即ち、１つまたは複数の入力信号によって保持状態が肯定的に変更されるまで、正の状態、負の状態、およびゼロ状態を表す電流を安定して保持することができるループに関する。

【背景技術】

【0002】

デジタル論理回路の分野では、既知の高度に開発された相補型金属酸化膜半導体（ＣＭＯＳ：ｃｏｍｐｌｉｍｅｎｔａｒｙ ｍｅｔａｌ－ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）技術が広範囲に使用されている。ＣＭＯＳは、技術として成熟に近づき始めているので、速度、消費電力計算密度、相互接続帯域幅などの点でより高性能化をもたらし得る代替技術が注目されている。ＣＭＯＳ技術に対する代替方法は、毎秒２０ギガビット（Ｇｂ／ｓ）以上の典型的なデータレート、および約４ケルビンの動作温度で、約４ナノワット（ｎＷ）の典型的な信号電力を有する、超伝導ジョセフソン接合（ＪＪ）を利用する超伝導体ベースの単一磁束量子回路構成を含む。

【0003】

レシプロカル量子論理（ＲＱＬ：ｒｅｃｉｐｒｏｃａｌ ｑｕａｎｔｕｍ ｌｏｇｉｃ）ファミリーにおけるシステムおよび回路の状況では、ストレージループは、状態を表す超伝導電流を、そのようなループ内の電流、従って、表される状態が、例えば、ストレージループが構成要素であり得るより大規模回路内に存在する周囲のＡＣ条件によってではなく、入力信号によって肯定的に変化されるまで、安定して保持することができるループである。

【先行技術文献】

【特許文献】

【0004】

【文献】米国特許第６６０８５１８号明細書

【文献】米国特許第７２２７４８０号明細書

【文献】米国特許第７７２４０２０号明細書

【文献】米国特許第７９７７９６４号明細書

【文献】米国特許第８１３８７８４号明細書

【文献】米国特許第８６１１９７４号明細書

【発明の概要】

【0005】

一例は、レシプロカル量子論理（ＲＱＬ）の三安定ストレージループ回路を含む。制御入力線は、回路内のストレージループの入力端子に制御入力を供給する。信号入力線は、ストレージループの出力端子に信号入力を供給する。出力線は、ストレージループの出力端子から出力単一磁束量子（ＳＦＱ）パルスを伝搬する。ストレージループは、入力端子における制御ジョセフソン接合（ＪＪ）、出力端子における論理ＪＪ、および入力端子を出力端子に接続するストレージインダクタで構成されている。

【0006】

別の例は、一連のパルスを、正電流状態とヌル電流状態との間で交互に繰り返すことから、負電流状態とヌル電流状態との間で交互に繰り返すことに変更する方法を含む。電流がループ内を正の方向に循環する正の電流格納状態と、電流がループ内を本質的に循環しないヌル電流格納状態との間でストレージループが交互に繰り返すように、正と負の交互の制御入力が、ＲＱＬシステム内のストレージループに供給される。正の状態の間に正のＳＦＱ信号パルスがストレージループに入力されて、ストレージループをヌル状態に戻し、その後、次の負の制御入力で、ストレージループをループ内を負の方向に循環する負の電流格納状態に移行させる。その後、制御入力により、ストレージループが負の状態とヌル状態との間で交互に繰り返すようにする。

【0007】

さらに別の例は、入力ノードに接続された制御入力線と、回路接地と入力ノードとの間に接続された制御ＪＪと、入力ノードと出力ノードとの間に接続されたストレージインダクタと、回路接地と出力ノードとの間に接続された論理ＪＪと、出力ノードに接続された信号入力線と、出力ノードに接続された出力線とを備える回路を含む。制御ＪＪ、ストレージインダクタ、および論理ＪＪはストレージループを形成する。制御ＪＪおよびストレージインダクタは、制御入力線を介して供給される制御入力の一方向のフローを供給するようにサイズが設定されている。

【図面の簡単な説明】

【0008】

【図1】一例の三安定ループの回路図である。

【図2】周期的制御入力があるが、信号入力がない場合の、時間に応じた三安定ループ内の電流のプロットを示す図である。

【図3】周期的制御入力および信号入力を使用した、時間に応じた三安定ループ内の電流のプロットを示す図である。

【図4】ＡおよびＢは、一連のパルスを、正電流状態とヌル電流状態との間で交互に繰り返すことから負電流状態とヌル電流状態との間で交互に繰り返すことに変更する方法（図４Ａ）、およびその逆に変更する方法（図４Ｂ）の例示的なフロー図である。

【発明を実施するための形態】

【0009】

本開示は、概して、レシプロカル量子論理（ＲＱＬ）システムおよび関連する方法において使用するための論理回路に関する。本開示は、より具体的には、ループの両端にあるジョセフソン接合（ＪＪ）における信号の相互作用を介して３つの安定状態のいずれかに駆動され得る誘導性ストレージループに関する。本明細書に記載の誘導性ストレージループは、単一磁束量子（ＳＦＱ）論理が、接合の１つにおいて正バイアス、負バイアス、または無バイアスを選択的に印加することを可能にする。

【0010】

図１は、例示的な三安定ループ１００を示す。三安定ループ１００は、制御ＪＪ１０４をストレージインダクタ１０６に接続する入力ノードに設けられる制御入力線１０２を含む。ストレージインダクタ１０６の反対側の端子には、論理ＪＪ１０８、信号入力線１１０、および出力線１１２が接続されている出力ノードが存在する。従って、ストレージループ１００は、回路接地、制御ＪＪ１０４、ストレージインダクタ１０６、論理ＪＪ１０８、および回路接地の間に形成されている。入力線１０２、１１０および出力線１１２は、例えば、ＳＦＱパルスをストレージループ１００内または外にそれぞれ伝搬するためにジョセフソン伝送線（ＪＴＬ：Ｊｏｓｅｐｈｓｏｎ ｔｒａｎｓｍｉｓｓｉｏｎ ｌｉｎｅｓ）（図示せず）に接続されている。

【0011】

ループ１００は、追加のバイアスを論理ＪＪ１０８に印加して、信号入力線１１０に沿って印加されたＳＦＱ信号が、出力線１１２上に伝搬される出力を生成するようにする。これを達成するために、制御接合１０４が、電流のＳＦＱをストレージループ１００に入れるためにトリガされる。これは、制御入力線１０２に沿って供給されるＲＱＬエンコードされたＳＦＱパルス、または制御入力線１０２に沿って供給されるＡＣ電力の直接印加を介して行うことができる。

【0012】

ストレージループ１００における構成要素のサイズの選択は、一方向のデータフローを提供する。例えば、周囲のＡＣバイアス条件に関係なくループ１００を安定させるために、制御ＪＪ１０４は、論理ＪＪ１０８に比べて大きいサイズとすることができ、ストレージインダクタ１０６は、入力線ＪＴＬ（図示せず）における伝搬経路インダクタンスに比べて大きいサイズとすることができる。これにより、回路１００において信号方向が強制される。例として、制御入力線１０２上に供給されるＳＦＱパルスは、１つのΦ_０の電流をストレージループ１００に入れることができる。そのようなストレージループを通過する電流の大きさは、ストレージループ１００内のストレージインダクタ１０６のサイズによって決定される。従って、制御入力線１０２上の入力インダクタ（図示せず）のインダクタンス値は、ストレージインダクタ１０６のインダクタンス値と比較して小さくすることができる（例えば、約８ｐＨと９ｐＨとの間、例えば、８．５ｐＨ）。一方、制御入力線１０２上に供給される制御入力ＳＦＱパルスによって誘導される格納電流の大きさを低減するために、ストレージインダクタ１０６は、比較的大きいサイズとすることができる（例えば、約３０ｐＨと４０ｐＨとの間、例えば、３５ｐＨ）（例えば、前述の入力インダクタよりも約４倍大きい）。いくつかの例では、制御入力線１０２に導入される電流の大きさは、ストレージループ１００内に格納される電流よりも約４倍大きい。制御ＪＪ１０４は、制御入力線１０２に接続された任意の駆動ＪＴＬ（図示せず）が制御ＪＪ１０４を反転させて電流をストレージループ１００に入れることを可能にするが、ストレージループ１００内の電流は、制御ＪＪ１０４を反転解除して、格納されたパルスが制御入力線１０２に戻ることを可能にするのに十分ではないようにサイズが設定されている。

【0013】

ＲＱＬ回路では、超伝導相が論理状態を表す任意のジョセフソン接合が、正、負、正、負などのように交互の形態でトリガされる。図２は、時間に応じて、制御接合１０４としてのストレージインダクタ１０６内の電流が、信号入力線１１０に沿って信号入力が印加されていない状態で、制御入力線１０２に沿って供給される電流によってこの交互の形態でトリガされることを示す。制御接合１０４の各正のトリガ２０２、２０６により、１つのΦ_０（約２．０７ｍＡ－ｐＨ）相当の電流がストレージループ１００に入り、論理接合１０８が正にバイアスされる。各負のトリガ２０４、２０８により、このバイアス電流が除去される（即ち、バイアス電流をゼロに戻す）。いくつかの例では、入力線１０２を制御する信号は、ＡＣクロックサイクル毎に１つのトリガペア（例えば、２０２、２０４）を発生させるように構成することができる。他の例では、制御入力線１０２に供給される印加電流は、複数のＡＣクロックサイクルに亘って存在することができる。

【0014】

図３は、図２のプロットと同様のプロットを示すが、信号入力線１１０に印加される信号入力の効果が追加されている。制御入力線１０２に沿って供給される制御信号の結果として、制御接合１０４は依然として正３０２、３０６、３１２、３１８および負３０４、３１０、３１４、３２０を交互にトリガする。ループ１００内の電流がゼロである時間中に信号入力線１１０を介して回路１００に入力されるＳＦＱパルスは、それ自体で論理接合１０８をトリガするには不十分である。しかしながら、このようなＳＦＱパルスは、ストレージインダクタ１０６内の電流によって供給される追加のバイアスによって論理接合１０８をトリガすることが可能である。

【0015】

最初、図２に示されるように、信号入力がない場合、ループ１００内の電流は、０と１つのΦ_０相当の電流との間でのみ変化するため、制御接合１０４は、論理接合１０８に正のバイアスを印加するか、またはバイアスを印加しないことのみが可能である。しかしながら、点３０８に示されるように、論理接合１０８の正のトリガは、ストレージループ１００内に格納された電流を消滅させ、この正のバイアスを取り除く。この時点３０８の後、制御接合１０４の次のトリガ３１０は負であり、制御接合１０４は、現時点で、負のバイアスを印加することのみが可能である。

【0016】

制御接合１０４の後続のトリガ３１０、３１２、３１４は、論理接合１０８が負にトリガ３１６されるまで、このバイアスと信号入力線１１０において印加された負のＳＦＱパルスとの組み合わせによって、印加バイアスをゼロと－Φ_０との間で切り替える。これにより、ストレージループ１００の電流が再び消滅し、これにより、次に、制御接合１０４が正のバイアスのみを印加するか、またはバイアスを印加しない元の状態に戻る。

【0017】

上記の説明に鑑みて、図１に示すタイプの三安定ストレージループは、１つのＲＱＬ信号から到来する交互の一連のパルスを遮断する機能を提供して、正電流状態と無電流状態との間のみならず、負電流状態にも到達して選択的に交互に繰り返すことができる。図２および図３の上記の例では、制御接合１０４の最初のトリガ（例えば、２０２または３０２）は正の方向であると想定されているが、回路１００は、制御接合１０４の最初のトリガが負であり、記載された全ての電流の符号が反転されている場合に、同等に機能する。意思決定ジョセフソン接合に正電流、負電流、または無バイアス電流を印加するＲＱＬ信号の機能からいくつかの論理機能を提供するゲートの構築は、部品数、効率性などの点でメリットがある。従って、本明細書に記載されているタイプの三安定ループは、そのようなＲＱＬゲートの構築において、従来の設計よりも利点を提供する。例として、ストレージループ１００を使用して、特にＲＱＬシステムと互換性のある、部品効率のよいＤフリップフロップ、多数決ゲート、ＡＮＤゲート、ＯＲゲート、ＡＮＤ－ＯＲゲート、ＮＡＮＤゲート、およびＮＯＲゲートを作成することができる。いくつかの例では、複数のストレージループは、ストレージループが、ストレージループの複数、大多数、または特定のストレージループに格納された電流によって生成された適切なバイアスによってのみトリガされる共通の論理接合を共有するように組み合わせることができる。

【0018】

図４Ａは、一連のパルスを、正電流状態とヌル電流状態との間で交互に繰り返すことから、負電流状態とヌル電流状態との間で交互に繰り返すことに変更する方法４００を示す。電流がループ内を正の方向に循環する正の電流格納状態と本質的に電流がループ内を循環しないヌル電流格納状態との間でストレージループを交互に繰り返すために、交互の正および負の制御入力が、レシプロカル量子論理（ＲＱＬ）システム内のストレージループに供給される（４０２）。正の状態の間に、正の単一磁束量子（ＳＦＱ）信号パルスがストレージループに入力される（４０４）。ストレージループ内の論理ＪＪが正の方向にトリガし（４０６）、ストレージループ内の電流を消滅させ、ストレージループをヌル状態に戻す（４０８）。次の負の制御入力では、ストレージループが電流がループ内を負の方向に循環する負の電流格納状態に移行され（４１０）、その後、後続の制御入力により、ストレージループが負の状態とヌル状態との間で交互に繰り返す（４１２）。

【0019】

図４Ｂは、一連のパルスを、負電流状態とヌル電流状態との間で交互に繰り返すことから、正電流状態とヌル電流状態との間で交互に繰り返すことに変更する方法４５０を示し、図４Ａに示される方法４００から継続することができる。負の状態の間に、負のＳＦＱ信号パルスがストレージループに入力される（４１４）。ストレージループ内の論理ＪＪは、ストレージループ内の電流を消滅させるために負にトリガし（４１６）、それによって、ストレージループをヌル状態に戻す（４１８）。次の正の制御入力では、ストレージループが正の状態に移行され（４２０）、その後、後続の制御入力により、ストレージループがヌル状態と正の状態との間で交互に繰り返す（４２２）。

【0020】

上述した説明は、本発明の例である。当然ながら、本発明を説明する目的で考えられるすべての構成要素または方法の組み合わせを説明することは不可能であるが、当業者は、本発明の多くのさらなる組み合わせおよび置換が可能であることを認識するであろう。従って、本発明は、添付の特許請求の範囲を含む本出願の範囲内にあるすべてのそのような変更、修正、および変形を包含することを意図している。さらに、開示または請求項が「１つの」、「第１の」、または「別の」要素、またはそれらの同等物を記載する場合、１つまたは複数のそのような要素を含むと解釈されるべきであり、２つ以上のそのような要素の要求も除外もされない。本明細書で使用する場合、「含む」という用語は、含むがこれに限定されないことを意味し、「含んでいる」という用語は、含んでいるがこれに限定されないが含むことを意味する。「～に基づく」という用語は、少なくとも部分的に基づくことを意味する。
以下に、上記実施形態から把握できる技術思想を付記として記載する。
［付記１］
回路であって、
入力ノードに接続された制御入力線と、
回路接地と前記入力ノードとの間に接続された制御ジョセフソン接合（ＪＪ）と、
前記入力ノードと出力ノードとの間に接続されたストレージインダクタと、
前記回路接地と前記出力ノードとの間に接続された論理ＪＪと、前記制御ＪＪ、前記ストレージインダクタ、および前記論理ＪＪは、ストレージループを形成し、
前記出力ノードに接続された信号入力線と、
前記出力ノードに接続された出力線とを備え、
前記制御ＪＪおよび前記ストレージインダクタは、前記制御入力線を介して供給される制御入力の一方向のフローを供給するようにサイズが設定されている、回路。
［付記２］
前記ストレージループは、正電流、負電流、または無電流をそれぞれ格納する前記ストレージループに基づいて、正バイアス、負バイアス、または無バイアスのいずれかを前記論理ＪＪに選択的に印加するように構成される、付記１に記載の回路。
［付記３］
前記信号入力線上に入力がない場合、前記ストレージループは、電流が前記ストレージループに本質的に流れない第１の安定状態と、１つのΦ０相当の電流が前記ストレージループ内に流れる第２の安定状態とを含む２つの安定状態を有する、付記１に記載の回路。
［付記４］
前記信号入力線に正のＳＦＱパルスが供給されると、前記ストレージループは、－Φ０相当の電流が前記ストレージループ内に流れる第３の安定状態を獲得する、付記３に記載の回路。
［付記５］
前記制御入力線に供給される交互入力によって前記ストレージループ内に交互安定状態が誘導される場合、
前記ストレージループが正の電流を格納している間に前記信号入力線上に正のＳＦＱパルスを供給することにより、前記ストレージループが正の電流状態とヌル電流状態との間で交互に繰り返すことから負の電流状態と前記ヌル電流状態との間で交互に繰り返すことに変更し、
前記ストレージループが負の電流を格納している間に前記信号入力線上に負のＳＦＱパルスを供給することにより、前記ストレージループが前記負の電流状態と前記ヌル電流状態との間で交互に繰り返すことから前記正の電流状態と前記ヌル電流状態との間で交互に繰り返すことに変更するように構成されている、付記１に記載の回路。

【図1】

【図2】

【図3】

【図4】