特許 7188400 Ａ／Ｄ変換回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2022-12-05

(45)【発行日】2022-12-13

(54)【発明の名称】Ａ／Ｄ変換回路

(51)【国際特許分類】

   G01K 7/00 20060101AFI20221206BHJP

   G01D 21/00 20060101ALI20221206BHJP

   H03K 5/26 20060101ALI20221206BHJP

   H03K 5/134 20140101ALN20221206BHJP

【ＦＩ】

G01K7/00 321C

G01K7/00 321G

G01D21/00 M

H03K5/26 C

H03K5/134

【請求項の数】 18

(21)【出願番号】P 2020009896

(22)【出願日】2020-01-24

(65)【公開番号】P2021117074

(43)【公開日】2021-08-10

【審査請求日】2021-09-10

(73)【特許権者】

【識別番号】000003609

【氏名又は名称】株式会社豊田中央研究所

(74)【代理人】

【識別番号】110000110

【氏名又は名称】弁理士法人 快友国際特許事務所

(72)【発明者】

【氏名】嶋田 英人

(72)【発明者】

【氏名】水野 健太朗

(72)【発明者】

【氏名】磯村 博文

(72)【発明者】

【氏名】市川 智士

【審査官】平野 真樹

(56)【参考文献】

【文献】特開２０１３－１８５９８５（ＪＰ，Ａ）

【文献】特開２０１５－５９７６７（ＪＰ，Ａ）

【文献】特開２０１７－１６８９６９（ＪＰ，Ａ）

【文献】特開２００７－１８７６５９（ＪＰ，Ａ）

【文献】国際公開第２００７／１４１８７０（ＷＯ，Ａ１）

【文献】特開２０１６－１１１５６３（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｇ０１Ｋ ７／００，７／０１

Ｇ０１Ｄ ２１／００－２１／０２

Ｈ０３Ｋ ５／１３４，５／２６

(57)【特許請求の範囲】

【請求項1】

複数の第１インバータがリング状に接続されたリングオシレータを備え、クロック信号を生成するクロック回路と、
複数の第２インバータが直列に接続されているインバータチェーンを備え、計測対象の物理量に依存して変化する遅延信号を生成する遅延回路であって、
前記第２インバータは、第１所定電圧部位と第２所定電圧部位との間に直列に接続された第１導電型の第１トランジスタと第２導電型の第２トランジスタとを備えており、
前記複数の第２インバータが備えるトランジスタのゲート長が前記複数の第１インバータが備えるトランジスタのゲート長よりも大きい、前記遅延回路と、
前記遅延信号の遅延時間を前記クロック信号のクロック数に基づいて計測する遅延時間計測回路と、
を備えたＡ／Ｄ変換回路であって、
複数の前記第２インバータの少なくとも１つには、前記第１所定電圧部位と前記第１トランジスタとの接続経路上に第１導電型の第３トランジスタが配置されており、
前記第３トランジスタのゲートには、前記第３トランジスタがオン状態となる固定の所定ゲート電圧が印加されており、
前記第３トランジスタのゲート長は前記第１トランジスタのゲート長よりも小さい、Ａ／Ｄ変換回路。

【請求項2】

前記第１所定電圧部位と前記第１トランジスタとの接続経路上に前記第３トランジスタと並列に配置されている、第１導電型の第４トランジスタをさらに備え、
前記第４トランジスタのゲートは、前記第１トランジスタのゲートおよび前記第２トランジスタのゲートに接続されている、請求項１に記載のＡ／Ｄ変換回路。

【請求項3】

前記第３トランジスタのゲートは、前記第２所定電圧部位に接続されている、請求項１または２に記載のＡ／Ｄ変換回路。

【請求項4】

前記インバータチェーンの偶数段目の前記第２インバータの少なくとも１つに前記第３トランジスタが配置されている、または、前記インバータチェーンの奇数段目の前記第２インバータの少なくとも１つに前記第３トランジスタが配置されている、請求項１～３の何れか１項に記載のＡ／Ｄ変換回路。

【請求項5】

前記第３トランジスタは、前記第１所定電圧部位と前記第１トランジスタとの接続経路上に互いに並列にＫ個（Ｋは１以上の自然数）配置されており、
前記Ｋ個の第３トランジスタの各々は、前記第３トランジスタと前記第１トランジスタとの接続経路を導通または非導通にするＫ個のスイッチを備えており、
前記Ｋ個のスイッチは、前記Ｋ個の第３トランジスタのうちのＪ個（Ｊは０以上Ｋ以下の自然数）の第３トランジスタを前記第１トランジスタに接続することが可能である、請求項１～４の何れか１項に記載のＡ／Ｄ変換回路。

【請求項6】

前記Ｋ個の第３トランジスタの各々のゲートサイズが全て同一である、または、ゲートサイズがバイナリ値で増加している、請求項５に記載のＡ／Ｄ変換回路。

【請求項7】

前記第１導電型はＰ型であり、
前記第２導電型はＮ型であり、
前記第１所定電圧部位は電源電圧部位であり、
前記第２所定電圧部位は基準電圧部位である、請求項１～６の何れか１項に記載のＡ／Ｄ変換回路。

【請求項8】

前記第１導電型はＮ型であり、
前記第２導電型はＰ型であり、
前記第１所定電圧部位は基準電圧部位であり、
前記第２所定電圧部位は電源電圧部位である、請求項１～６の何れか１項に記載のＡ／Ｄ変換回路。

【請求項9】

複数の第１インバータがリング状に接続されたリングオシレータを備え、クロック信号を生成するクロック回路と、
複数の第２インバータが直列に接続されているインバータチェーンを備え、計測対象の物理量に依存して変化する遅延信号を生成する遅延回路であって、
前記複数の第２インバータが備えるトランジスタのゲート長が前記複数の第１インバータが備えるトランジスタのゲート長よりも大きい、前記遅延回路と、
前記遅延信号の遅延時間を前記クロック信号のクロック数に基づいて計測する遅延時間計測回路と、
を備えたＡ／Ｄ変換回路であって、
前記クロック回路の前記第１インバータは、第１所定電圧部位と第２所定電圧部位との間に直列に接続された第１導電型の第１トランジスタと第２導電型の第２トランジスタとを備えており、
前記第１トランジスタのソース端子が前記第１所定電圧部位に接続されており、
前記第２トランジスタのソース端子が前記第２所定電圧部位に接続されており、
複数の前記第１インバータの少なくとも１つには、前記第１トランジスタのソース端子と前記第２所定電圧部位との接続経路上に第２導電型の第３トランジスタが配置されており、
前記第３トランジスタのゲートには、前記第３トランジスタがオン状態となる固定の所定ゲート電圧が印加されており、
前記第３トランジスタのゲート長は前記第１トランジスタのゲート長よりも小さい、Ａ／Ｄ変換回路。

【請求項10】

前記第１所定電圧部位と前記第１トランジスタとの接続経路上に配置されている、第１導電型の第４トランジスタをさらに備え、
前記第４トランジスタのゲートには、前段の前記第２インバータの出力信号が入力されている、請求項９に記載のＡ／Ｄ変換回路。

【請求項11】

前記第３トランジスタのゲートは、前記第１所定電圧部位に接続されている、請求項９または１０に記載のＡ／Ｄ変換回路。

【請求項12】

前記第３トランジスタは、前記第２所定電圧部位と前記第１トランジスタのソース端子との接続経路上に互いに並列にＫ個（Ｋは１以上の自然数）配置されており、
前記Ｋ個の第３トランジスタの各々は、前記第３トランジスタと前記第１トランジスタとの接続経路を導通または非導通にするＫ個のスイッチを備えており、
前記Ｋ個のスイッチは、前記Ｋ個の第３トランジスタのうちのＪ個（Ｊは０以上Ｋ以下の自然数）の第３トランジスタを前記第１トランジスタに接続することが可能である、請求項９～１１の何れか１項に記載のＡ／Ｄ変換回路。

【請求項13】

前記Ｋ個の第３トランジスタの各々のゲートサイズが全て同一である、または、ゲートサイズがバイナリ値で増加している、
請求項１２に記載のＡ／Ｄ変換回路。

【請求項14】

前記第１導電型はＰ型であり、
前記第２導電型はＮ型であり、
前記第１所定電圧部位は電源電圧部位であり、
前記第２所定電圧部位は基準電圧部位である、請求項９～１３の何れか１項に記載のＡ／Ｄ変換回路。

【請求項15】

前記第１導電型はＮ型であり、
前記第２導電型はＰ型であり、
前記第１所定電圧部位は基準電圧部位であり、
前記第２所定電圧部位は電源電圧部位である、請求項９～１３の何れか１項に記載のＡ／Ｄ変換回路。

【請求項16】

複数の第１インバータがリング状に接続されたリングオシレータを備え、クロック信号を生成するクロック回路と、
複数の第２インバータが直列に接続されているインバータチェーンを備え、計測対象の物理量に依存して変化する遅延信号を生成する遅延回路であって、
前記第２インバータは、電源電圧部位と電源電圧部位との間に直列に接続されたＰ型トランジスタとＮ型トランジスタとを備えている、前記遅延回路と、
前記遅延信号の遅延時間を前記クロック信号のクロック数に基づいて計測する遅延時間計測回路と、
を備えたＡ／Ｄ変換回路であって、
前記インバータチェーンの一段おきの前記Ｐ型トランジスタまたは前記Ｎ型トランジスタの少なくとも１つが、特定トランジスタであり、
前記インバータチェーンに含まれている前記特定トランジスタ以外の他のトランジスタのゲート長が、前記複数の第１インバータが備えるトランジスタのゲート長よりも大きく、
前記特定トランジスタのゲート長が、前記他のトランジスタのゲート長よりも小さい、Ａ／Ｄ変換回路。

【請求項17】

前記遅延信号は、立ち上がりエッジを有しており、
前記特定トランジスタは、前記インバータチェーンの偶数段の前記Ｐ型トランジスタ、または、前記インバータチェーンの奇数段の前記Ｎ型トランジスタである、
請求項１６に記載のＡ／Ｄ変換回路。

【請求項18】

前記遅延信号は、立ち下がりエッジを有しており、
前記特定トランジスタは、前記インバータチェーンの奇数段の前記Ｐ型トランジスタ、または、前記インバータチェーンの偶数段の前記Ｎ型トランジスタである、
請求項１６に記載のＡ／Ｄ変換回路。

【発明の詳細な説明】

【技術分野】

【0001】

本明細書で開示される技術は、電源電圧の変動に対する依存性を抑制することが可能なＡ／Ｄ変換回路に関する。

【背景技術】

【0002】

クロック信号を生成するクロック回路と、温度に依存して変化する遅延信号を生成する遅延回路と、を備えた温度センサ回路が知られている。このような温度センサ回路では、クロック信号の温度依存性に比して遅延信号の温度依存性が高く設定される。すなわち、温度が変化した場合における信号の遅延時間の変化量の割合が、クロック信号よりも遅延信号の方が大きくされる。クロック信号を用いて遅延信号のパルス幅の変動を計測することで、温度情報を得ることができる。なお、関連する技術の一例が、特許文献１および２に開示されている。

【先行技術文献】

【特許文献】

【0003】

【文献】特開２００７－１８７６５９号公報

【文献】特開２００９－２３６６０３号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

クロック信号の温度依存性に比して遅延信号の温度依存性を高く設定するために、クロック回路のインバータのゲート長を、遅延回路のインバータのゲート長よりも小さくする場合がある。この場合、チャネル長変調効果が、遅延回路よりもクロック回路の方に高く発現する。よって、電源電圧が変動した場合における、トランジスタ電流の変化量の割合が、遅延回路よりもクロック回路の方が大きくなる。その結果、電源電圧が変動した場合の動作速度の変化割合が、遅延回路よりもクロック回路の方が大きくなる。この両回路間における動作速度変化割合の差に起因して、電源電圧が変動した場合に温度情報出力値が変動してしまう。電源電圧変動特性が悪化してしまう。

【課題を解決するための手段】

【0005】

本明細書で開示されるＡ／Ｄ変換回路は、複数の第１インバータがリング状に接続されたリングオシレータを備え、クロック信号を生成するクロック回路を備える。Ａ／Ｄ変換回路は、複数の第２インバータが直列に接続されているインバータチェーンを備え、計測対象の物理量に依存して変化する遅延信号を生成する遅延回路を備える。 第２インバータは、第１所定電圧部位と第２所定電圧部位との間に直列に接続された第１導電型の第１トランジスタと第２導電型の第２トランジスタとを備えている。 複数の第２インバータが備えるトランジスタのゲート長が複数の第１インバータが備えるトランジスタのゲート長よりも大きい。Ａ／Ｄ変換回路は、遅延信号の遅延時間をクロック信号のクロック数に基づいて計測する遅延時間計測回路を備える。複数の第２インバータの少なくとも１つには、第１所定電圧部位と第１トランジスタとの接続経路上に第１導電型の第３トランジスタが配置されている。第３トランジスタのゲートには、第３トランジスタがオン状態となる固定の所定ゲート電圧が印加されている。第３トランジスタのゲート長は第１トランジスタのゲート長よりも小さい。

【0006】

上記のＡ／Ｄ変換回路では、第３トランジスタはオン状態とされているため、第３トランジスタから出力されるドレイン－ソース間電流を第２インバータに供給することができる。そして第３トランジスタのゲート長は、第１トランジスタのゲート長よりも小さいため、チャネル長変調効果が高い。よって、第１所定電圧部位の電圧が変動した場合における、第２インバータの電流の変化量を、第３トランジスタによって大きくすることができる。その結果、遅延回路において、供給電圧が変動した場合の動作速度の変化割合を大きくすることができる。遅延回路とクロック回路との間の動作速度の変化割合の差を抑制できるため、電源電圧変動特性の悪化を防止することが可能となる。

【0007】

第１所定電圧部位と第１トランジスタとの接続経路上に第３トランジスタと並列に配置されている、第１導電型の第４トランジスタをさらに備えていてもよい。第４トランジスタのゲートは、第１トランジスタのゲートおよび第２トランジスタのゲートに接続されていてもよい。効果の詳細は実施例で説明する。

【0008】

第３トランジスタのゲートは、第２所定電圧部位に接続されていてもよい。効果の詳細は実施例で説明する。

【0009】

インバータチェーンの偶数段目の第２インバータの少なくとも１つに第３トランジスタが配置されていてもよい。または、インバータチェーンの奇数段目の第２インバータの少なくとも１つに第３トランジスタが配置されていてもよい。効果の詳細は実施例で説明する。

【0010】

第３トランジスタは、第１所定電圧部位と第１トランジスタとの接続経路上に互いに並列にＫ個（Ｋは１以上の自然数）配置されていてもよい。Ｋ個の第３トランジスタの各々は、第３トランジスタと第１トランジスタとの接続経路を導通または非導通にするＫ個のスイッチを備えていてもよい。Ｋ個のスイッチは、Ｋ個の第３トランジスタのうちのＪ個（Ｊは０以上Ｋ以下の自然数）の第３トランジスタを第１トランジスタに接続することが可能であってもよい。

【0011】

Ｋ個の第３トランジスタの各々のゲートサイズが全て同一であってもよい。または、ゲートサイズがバイナリ値で増加していてもよい。

【0012】

第１導電型はＰ型であり、第２導電型はＮ型であり、第１所定電圧部位は電源電圧部位であり、第２所定電圧部位は基準電圧部位であってもよい。

【0013】

第１導電型はＮ型であり、第２導電型はＰ型であり、第１所定電圧部位は基準電圧部位であり、第２所定電圧部位は電源電圧部位であってもよい。

【0014】

本明細書で開示されるＡ／Ｄ変換回路は、複数の第１インバータがリング状に接続されたリングオシレータを備え、クロック信号を生成するクロック回路を備える。Ａ／Ｄ変換回路は、複数の第２インバータが直列に接続されているインバータチェーンを備え、計測対象の物理量に依存して変化する遅延信号を生成する遅延回路を備える。複数の第２インバータが備えるトランジスタのゲート長が複数の第１インバータが備えるトランジスタのゲート長よりも大きい。Ａ／Ｄ変換回路は、遅延信号の遅延時間をクロック信号のクロック数に基づいて計測する遅延時間計測回路を備える。クロック回路の第１インバータは、第１所定電圧部位と第２所定電圧部位との間に直列に接続された第１導電型の第１トランジスタと第２導電型の第２トランジスタとを備えている。第１トランジスタのソース端子が第１所定電圧部位に接続されている。第２トランジスタのソース端子が第２所定電圧部位に接続されている。複数の第１インバータの少なくとも１つには、第１トランジスタのソース端子と第２所定電圧部位との接続経路上に第２導電型の第３トランジスタが配置されている。第３トランジスタのゲートには、第３トランジスタがオン状態となる固定の所定ゲート電圧が印加されている。第３トランジスタのゲート長は第１トランジスタのゲート長よりも小さい。効果の詳細は実施例で説明する。

【0015】

本明細書で開示されるＡ／Ｄ変換回路は、複数の第１インバータがリング状に接続されたリングオシレータを備え、クロック信号を生成するクロック回路を備える。Ａ／Ｄ変換回路は、複数の第２インバータが直列に接続されているインバータチェーンを備え、計測対象の物理量に依存して変化する遅延信号を生成する遅延回路を備える。第２インバータは、電源電圧部位と電源電圧部位との間に直列に接続されたＰ型トランジスタとＮ型トランジスタとを備えている。Ａ／Ｄ変換回路は、遅延信号の遅延時間をクロック信号のクロック数に基づいて計測する遅延時間計測回路を備える。インバータチェーンの一段おきのＰ型トランジスタまたはＮ型トランジスタの少なくとも１つが、特定トランジスタである。インバータチェーンに含まれている特定トランジスタ以外の他のトランジスタのゲート長が、複数の第１インバータが備えるトランジスタのゲート長よりも大きい。特定トランジスタのゲート長が、他のトランジスタのゲート長よりも小さい。効果の詳細は実施例で説明する。

【0016】

遅延信号は、立ち上がりエッジを有していてもよい。特定トランジスタは、インバータチェーンの偶数段のＰ型トランジスタ、または、インバータチェーンの奇数段のＮ型トランジスタであってもよい。

【0017】

遅延信号は、立ち下がりエッジを有していてもよい。特定トランジスタは、インバータチェーンの奇数段のＰ型トランジスタ、または、インバータチェーンの偶数段のＮ型トランジスタであってもよい。

【図面の簡単な説明】

【0018】

【図1】温度センサ回路の概略を示すブロック図である。

【図2】温度センサ回路の動作を説明する波形図である。

【図3】温度センサ回路の動作を説明する波形図である。

【図4】チャネル長変調効果を説明するグラフである。

【図5】動作速度の変化割合（傾き）を示す概略グラフである。

【図6】実施例２に係る第２インバータＩＮＶ２ａを示す図である。

【図7】実施例３に係る遅延回路４０ｂを示す図である。

【図8】実施例４に係るクロック回路３０ｃを示す図である。

【図9】変形例のクロック回路３０ｄを示す図である。

【図10】実施例５に係る遅延回路４０ｅを示す図である。

【図11】実施例６に係る第２インバータＩＮＶ２ｅを示す図である。

【図12】実施例７に係る第１インバータＩＮＶ１ｆを示す図である。

【発明を実施するための形態】

【実施例1】

【0019】

（温度センサ回路１の構成）
図１に、本実施形態に係る温度センサ回路１を示す。温度センサ回路１は、物理量である温度をデジタル値に変換するＡ／Ｄ変換回路の一例である。温度センサ回路１は１チップ化された回路であり、パルス生成回路２０、クロック回路３０、遅延回路４０、遅延時間計測回路５０、を備えている。

【0020】

パルス生成回路２０は、低周波信号Ｓ１を生成する回路である。低周波信号Ｓ１は、クロック信号ＣＬＫよりも十分に低周波な信号である。低周波信号Ｓ１は、例えば、クロック信号ＣＬＫの周波数を１／１０２４倍又は１／２０４８倍に低周波化することで生成してもよい。

【0021】

クロック回路３０は、クロック信号ＣＬＫを生成する回路である。クロック信号ＣＬＫは、例えばデューティー比が５０％の矩形波である。クロック回路３０は、奇数個の第１インバータＩＮＶ１がリング状に接続されたリングオシレータで構成されている。第１インバータＩＮＶ１の各々は、電源電圧部位ＶＤと基準電圧部位ＧＤとの間に直列接続されたＰＭＯＳトランジスタＰＴおよびＮＭＯＳトランジスタＮＴを備えている。電源電圧部位ＶＤは、電源電圧ＶＤＤを供給する部位である。基準電圧部位ＧＤは、基準電圧ＧＮＤを供給する部位である。本実施例では、電源電圧ＶＤＤは１．８［Ｖ］であり、基準電圧ＧＮＤは０［Ｖ］である。

【0022】

遅延回路４０は、低周波信号Ｓ１を遅延させた遅延信号Ｓ２を生成する回路である。遅延信号Ｓ２は、計測対象の物理量である温度に依存して変化する信号である。遅延回路４０は、第２インバータＩＮＶ２_１～ＩＮＶ２_２Ｎまでの２Ｎ個（Ｎは自然数）が直列に接続されたインバータチェーンで構成されている。２Ｎ個の第２インバータＩＮＶ２の各々は、電源電圧部位ＶＤと基準電圧部位ＧＤとの間に直列に接続された第１トランジスタＭ１および第２トランジスタＭ２を備えている。第１トランジスタＭ１は、ＰＭＯＳトランジスタである。第２トランジスタＭ２は、ＮＭＯＳトランジスタである。２Ｎ個の第２インバータＩＮＶ２が備える第１トランジスタＭ１および第２トランジスタＭ２のゲート長は、複数の第１インバータＩＮＶ１が備えるトランジスタＰＴおよびＮＴのゲート長よりも大きい。

【0023】

偶数段の第２インバータＩＮＶ２の各々には、電源電圧部位ＶＤと第１トランジスタＭ１との接続経路上に第３トランジスタＭ３が配置されている。第３トランジスタＭ３は、ＰＭＯＳトランジスタである。第３トランジスタＭ３のゲート長は、第１トランジスタＭ１のゲート長よりも小さくされている。第３トランジスタＭ３のゲートは、基準電圧部位ＧＤに接続されている。これにより、固定の基準電圧ＧＮＤがゲートに印加されるため、第３トランジスタＭ３はオン状態が維持されている。

【0024】

遅延時間計測回路５０は、低周波信号Ｓ１と遅延信号Ｓ２の時間差（遅延信号Ｓ２の遅延時間に相当する）をクロック信号ＣＬＫのクロック数に基づいて計測する回路である。また、遅延時間計測回路５０は、その計測されたクロック数をデジタルの温度情報Ｄｏｕｔに変換して出力するように構成されている。

【0025】

（温度センサ回路１の動作）
図２および図３の波形図を用いて、温度センサ回路１の動作を具体的に説明する。図２および図３は、遅延時間計測回路５０に入力される各種信号の波形図である。時刻ｔ１において、低周波信号Ｓ１の立ち上がりエッジが検出されると、クロック信号ＣＬＫのカウントが開始される。時刻ｔ２において、遅延信号Ｓ２の立ち上がりエッジが検出されると、クロック信号ＣＬＫのカウントが終了する。前述したように、遅延回路４０の第２インバータＩＮＶ２のトランジスタのゲート長は、クロック回路３０の第１インバータＩＮＶ１のトランジスタのゲート長よりも大きい。よって、温度が変化した場合における信号の遅延時間の変化量が、クロック信号ＣＬＫよりも遅延信号Ｓ２の方が大きくされている。

【0026】

このため、図２に示されるように、相対的に低い温度Ｔａでは、遅延信号Ｓ２の遅延時間Ｔ１で計測されるクロック信号ＣＬＫのクロック数が「６」である。一方、図３に示されるように、相対的に高い温度Ｔｂでは、遅延信号Ｓ２の遅延時間Ｔ２で計測されるクロック信号ＣＬＫのクロック数が「９」である。このように、クロック信号ＣＬＫの温度依存特性と遅延信号Ｓ２の温度依存特性が相違していると、遅延時間計測回路５で計測されるクロック数が温度に対して変動する。その結果、デジタル値の温度情報Ｄｏｕｔを得ることができる。

【0027】

（解決課題）
クロック信号ＣＬＫの温度依存性に比して遅延信号Ｓ２の温度依存性を高く設定するために、クロック回路３０の第１インバータＩＮＶ１を構成するＮＭＯＳトランジスタＮＴおよびＰＭＯＳトランジスタＰＴのゲート長を、遅延回路４０の第２インバータＩＮＶ２を構成する第１トランジスタＭ１および第２トランジスタＭ２のゲート長よりも小さくしている。この場合、チャネル長変調効果が、第２インバータＩＮＶ２よりも第１インバータＩＮＶ１の方に高く発現する。

【0028】

図４に示すように、チャネル長変調効果とは、トランジスタの飽和領域において、ドレイン－ソース間電流Ｉｄｓがドレイン－ソース間電圧Ｖｄｓに依存した傾きを持つ現象である。トランジスタの飽和領域は、「（ドレイン－ソース間電圧Ｖｄｓ）≧（ゲート－ソース間電圧Ｖｇｓ）－（しきい値電圧Ｖｔｈ）」が成立する領域である。図４では、点線のカーブＣＶ１が、第１インバータＩＮＶ１（クロック回路３０）のトランジスタ特性を示している。また、実線のカーブＣＶ２が、第２インバータＩＮＶ２（遅延回路４０）のトランジスタ特性を示している。チャネル長変調効果によって、飽和領域における傾きが、カーブＣＶ１の方がカーブＣＶ２よりも大きい。従って、電源電圧ＶＤＤがΔＶだけ高く変動した場合のドレイン－ソース間電流Ｉｄｓの増加量は、遅延回路４０の第２インバータＩＮＶ２（カーブＣＶ２）の増加量Ａ２に比して、クロック回路３０の第１インバータＩＮＶ１（カーブＣＶ１）の増加量Ａ１の方が大きくなる。

【0029】

回路の動作速度は、ドレイン－ソース間電流Ｉｄｓに比例する。よって図５の概略グラフに示すように、電源電圧ＶＤＤが変動した場合の動作速度の変化割合（傾き）は、傾きＳＬ２（遅延回路４０）よりも傾きＳＬ１（クロック回路３０）の方が大きくなる。この遅延回路４０とクロック回路３０との動作速度の変化割合の差（傾きＳＬ２とＳＬ１の差）に起因して、電源電圧ＶＤＤが変動した場合に、温度情報Ｄｏｕｔが変動してしまう。すなわち、電源電圧ＶＤＤがΔＶだけ高くなると、遅延信号Ｓ２の遅延量の増加割合に比してクロック信号ＣＬＫのパルス数の増加割合が高いため、温度情報Ｄｏｕｔの値がΔＶに応じた値だけ高温側へずれてしまう。同様に、電源電圧ＶＤＤがΔＶだけ低くなると、遅延信号Ｓ２の遅延量の減少割合に比してクロック信号ＣＬＫのパルス数の減少割合が高いため、温度情報Ｄｏｕｔの値がΔＶに応じた値だけ低温側へずれてしまう。

【0030】

（効果）
遅延回路４０に立ち上がりエッジを有する低周波信号Ｓ１が入力された場合、偶数段の第２インバータＩＮＶ２では、第１トランジスタＭ１が次段のゲート容量の充電を行うことで、論理がローレベルからハイレベルに反転する。そして本実施例の遅延回路４０では、偶数段の第２インバータＩＮＶ２の各々に、第３トランジスタＭ３を配置している。第３トランジスタＭ３のゲート長は、第１トランジスタＭ１のゲート長よりも小さいため、チャネル長変調効果が高い。また第３トランジスタＭ３は常にオン状態とされているため、第３トランジスタＭ３のチャネル長変調効果を受けたドレイン－ソース間電流Ｉｄｓを、第１トランジスタＭ１に供給することができる。すなわち、第３トランジスタＭ３によって、第１トランジスタＭ１が高いチャネル長変調効果を発現している状態にすることができる。第３トランジスタＭ３のゲート長を適切に設定することにより、第２インバータＩＮＶ２の第１トランジスタＭ１のチャネル長変調効果の発現の程度を、第１インバータＩＮＶ１のトランジスタと同程度にまで高めることが可能となる。すなわち、第１トランジスタＭ１の電圧電流特性を、図４のカーブＣＶ２からカーブＣＶ１へ近づけることができる。その結果、電源電圧ＶＤＤが変動した場合の遅延回路４０の動作速度の変化割合を、クロック回路３０と同程度にまで大きくすることができる。すなわち図５において、傾きＳＬ２（遅延回路４０）を、傾きＳＬ１（クロック回路３０）へ近づくように大きくすることができる。これにより、遅延回路４０とクロック回路３０との動作速度の変化割合の差（傾きＳＬ２とＳＬ１の差）を抑制できるため、電源電圧変動特性の悪化を防止することが可能となる。すなわち、電源電圧ＶＤＤがΔＶだけ高くなる場合や低くなる場合においても、遅延信号Ｓ２の遅延量の変動割合とクロック信号ＣＬＫのパルス数の変動割合とを同程度にすることができるため、温度情報Ｄｏｕｔの値が高温側や低温側へずれてしまうことがない。

【0031】

ゲート長が同一の場合、ＰＭＯＳトランジスタはＮＭＯＳトランジスタに比して、１／２～１／３程度の動作速度となる。これは、キャリア移動度の差に起因するものである。すると、遅延回路４０とクロック回路３０との動作速度の変化割合の差（図５の傾きＳＬ２とＳＬ１の差）は、主にＰＭＯＳトランジスタの動作速度に起因して発生する。また遅延回路４０に立ち上がりエッジを有する低周波信号Ｓ１が入力された場合、偶数段の第２インバータＩＮＶ２では、ＰＭＯＳの第１トランジスタＭ１が次段のゲート容量を充電するため、ＰＭＯＳトランジスタによって動作速度が決まる。また奇数段の第２インバータＩＮＶ２では、ＮＭＯＳの第２トランジスタＭ２が次段のゲート容量を放電するため、ＮＭＯＳトランジスタによって動作速度が決まる。そして本実施例の技術では、偶数段の第２インバータＩＮＶ２の各々に、第３トランジスタＭ３を配置している。これにより、動作速度の変化割合の差を生成する主要因であるＰＭＯＳトランジスタのみ、チャネル長変調効果を高めることができる。従って、チャネル長変調効果を高めるためのトランジスタを全段数に配置する場合と同程度に、電源電圧変動特性の悪化を防止することが可能となる。また、チャネル長変調効果を高めるためのトランジスタを全段数に配置する場合に比して、回路規模の増大を抑制することが可能となる。

【0032】

図４に示すように、ドレイン－ソース間電圧Ｖｄｓが大きいほど（すなわち図４のグラフの右側へ行くほど）、チャネル長変調効果が高く発現する。そして本実施例の技術では、第３トランジスタＭ３のゲートを基準電圧部位ＧＤに接続している。これにより、ゲート－ソース間電圧Ｖｇｓの値を、最大値である電源電圧ＶＤＤに維持することができる。すなわち、第３トランジスタＭ３により第１トランジスタＭ１のチャネル長変調効果を高める効果を、最大限に発揮させることが可能となる。

【実施例2】

【0033】

図６に、実施例２に係る第２インバータＩＮＶ２ａを示す。第２インバータＩＮＶ２ａは、遅延回路４０のインバータチェーンの偶数段に配置されるインバータである。実施例２の第２インバータＩＮＶ２ａは、実施例１の偶数段の第２インバータＩＮＶ２に対して、さらにＰ型の第４トランジスタＭ４を備えた構成である。第４トランジスタＭ４は、電源電圧部位ＶＤと第１トランジスタＭ１との接続経路上に配置されている。第４トランジスタＭ４は、第３トランジスタＭ３と並列に配置されている。第４トランジスタＭ４のゲートは、第１トランジスタＭ１および第２トランジスタＭ２のゲートに接続されている。なお、その他の構成は実施例１の内容と同様である。実施例１と同一内容の部位には同一符号を付すことで、説明を省略する。

【0034】

（効果）
図６に示すように、第４トランジスタＭ４には寄生ゲート容量ＰＣが存在している。この寄生ゲート容量ＰＣによって、第１トランジスタＭ１を流れる充電電流ＣＣを減少させるように微調整を行うことができる。その結果、第２インバータＩＮＶ２ａから出力される出力パルスＯＰの立ち上がり時間を長くすることができる。すなわち、第４トランジスタＭ４が配置されていない場合には、図６の点線に示す出力パルスＯＰ１となる。一方、第４トランジスタＭ４が配置されている場合には、図６の実線に示す出力パルスＯＰ２となる。第４トランジスタＭ４を備えることで、出力パルスＯＰの立ち上がり時間を、時間Ｔ１１から時間Ｔ１２まで遅延時間ＤＴだけ長くすることができる。遅延時間ＤＴは、寄生ゲート容量ＰＣ（すなわち第４トランジスタＭ４のゲートサイズ）を調整することで、調整することが可能である。出力パルスＯＰの変化時間を長くすることができるため、実施例１で前述した補償効果（遅延回路４０の動作速度を変化させる効果）を高めることができる。電源電圧変動特性の調節幅を大きくすることができる。

【実施例3】

【0035】

図７に、実施例３に係る遅延回路４０ｂを示す。遅延回路４０ｂは、第２インバータＩＮＶ２ｂ_１～ＩＮＶ２ｂ_２Ｎまでの２Ｎ個（Ｎは自然数）が直列に接続されたインバータチェーンで構成されている。実施例３の遅延回路４０ｂは、実施例１の遅延回路４０（図１）に対して、奇数段の第２インバータＩＮＶ２ｂに第３トランジスタＭ３ｂおよび第４トランジスタＭ４ｂを備えた構成である。すなわち、実施例１では偶数段の第２インバータＩＮＶ２の速度を調整しており、実施例３では奇数段の第２インバータＩＮＶ２ｂの速度を調整している。

【0036】

奇数段の第２インバータＩＮＶ２ｂの各々には、基準電圧部位ＧＤと第１トランジスタＭ１ｂとの接続経路上に、第３トランジスタＭ３ｂが配置されている。第３トランジスタＭ３ｂは、ＮＭＯＳトランジスタである。第３トランジスタＭ３ｂのゲート長は、第１トランジスタＭ１ｂのゲート長よりも小さくされている。第３トランジスタＭ３ｂのゲートは、電源電圧部位ＶＤに接続されている。これにより、固定の電源電圧ＶＤＤがゲートに印加されるため、第３トランジスタＭ３ｂはがオン状態が維持されている。また基準電圧部位ＧＤと第１トランジスタＭ１ｂとの接続経路上に、Ｎ型の第４トランジスタＭ４ｂが配置されている。第４トランジスタＭ４ｂは、第３トランジスタＭ３ｂと並列に配置されている。第４トランジスタＭ４ｂのゲートは、第１トランジスタＭ１ｂおよび第２トランジスタＭ２ｂのゲートと接続されている。なお、その他の構成は実施例１の内容と同様である。実施例１と同一内容の部位には同一符号を付すことで、説明を省略する。

【0037】

（効果）
遅延回路４０ｂでは、奇数段の第２インバータＩＮＶ２ｂの各々に、第３トランジスタＭ３ｂを配置している。奇数段の第２インバータＩＮＶ２ｂでは、第１トランジスタＭ１ｂを流れる放電電流ＤＣによって次段のゲート容量が放電される。そして実施例１と同様にして、第３トランジスタＭ３ｂのチャネル長変調効果を受けたドレイン－ソース間電流Ｉｄｓを、第１トランジスタＭ１ｂからさらに引き抜くことができる。すなわち第３トランジスタＭ３ｂによって、第１トランジスタＭ１ｂが高いチャネル長変調効果を発現している状態にすることができる。そして第３トランジスタＭ３ｂのゲート長を適切に設定することにより、第２インバータＩＮＶ２ｂの第１トランジスタＭ１ｂのチャネル長変調効果の発現の程度を、第１インバータＩＮＶ１のトランジスタと同程度にまで高めることが可能となる。これにより、遅延回路４０ｂとクロック回路３０との動作速度の変化割合の差（傾きＳＬ２とＳＬ１の差）を抑制できるため、電源電圧変動特性の悪化を防止することが可能となる。

【0038】

また実施例２と同様にして、第４トランジスタＭ４ｂによって、第１トランジスタＭ１ｂを流れる放電電流ＤＣを減少させるように微調整を行うことができる。前述した補償効果（遅延回路４０ｂの動作速度を変化させる効果）を高めることができる。

【実施例4】

【0039】

図８に、実施例４に係るクロック回路３０ｃを示す。クロック回路３０ｃは、奇数個の第１インバータＩＮＶ１ｃがリング状に接続されたリングオシレータで構成されている。実施例４のクロック回路３０ｃは、実施例１のクロック回路３０（図１）に対して、全段数の第１インバータＩＮＶ１ｃに第３および第４トランジスタが備えられている構成である。すなわち、実施例１では遅延回路４０を補償することで、遅延回路４０の電源電圧変動特性をクロック回路３０に近づけていた。一方、実施例４は、クロック回路３０ｃを補償することで、クロック回路３０ｃの電源電圧変動特性を遅延回路４０に近づける実施例である。第３および第４トランジスタは、ＰＭＯＳトランジスタ側に付加することで、ＰＭＯＳトランジスタを流れる充電電流を減少させるように微調整を行ってもよい。また第３および第４トランジスタは、ＮＭＯＳトランジスタ側に付加することで、ＮＭＯＳトランジスタを流れる放電電流を減少させるように微調整を行ってもよい。図８では、例として、第３および第４トランジスタをＰＭＯＳトランジスタ側に付加する場合を説明する。

【0040】

第１トランジスタＭ１ｃのソース端子が、第４トランジスタＭ４ｃを介して電源電圧部位ＶＤに接続されている。第２トランジスタＭ２ｃのソース端子が、基準電圧部位ＧＤに接続されている。Ｎ型の第３トランジスタＭ３ｃが、第１トランジスタＭ１ｃのソース端子と基準電圧部位ＧＤとの接続経路上に配置されている。第３トランジスタＭ３ｃのゲートは、電源電圧部位ＶＤに接続されている。これにより第３トランジスタＭ３ｃは、オン状態が維持されている。第３トランジスタＭ３ｃのゲート長は、第１トランジスタＭ１ｃのゲート長よりも小さい。

【0041】

（効果）
第３トランジスタＭ３ｃのゲート長は、第１トランジスタＭ１ｃのゲート長よりも小さいため、チャネル長変調効果が高い。また第３トランジスタＭ３ｃは常にオン状態とされているため、第３トランジスタＭ３ｃのチャネル長変調効果を受けたドレイン－ソース間電流Ｉｄｓを、第４トランジスタＭ４ｃを流れる供給電流ＳＣから差し引くことができる。第１トランジスタＭ１ｃを流れる充電電流ＣＣ１を減少させるように微調整を行うことができる。そして第３トランジスタＭ３ｃのゲート長を適切に設定することにより、第１トランジスタＭ１ｃのチャネル長変調効果の発現の程度に応じたドレイン－ソース間電流Ｉｄｓを差し引くことで、第１トランジスタＭ１ｃのチャネル長変調効果をキャンセルすることができる。

【0042】

具体的に説明する。電源電圧ＶＤＤがΔＶだけ高くなると、第１トランジスタＭ１ｃは、充電電流ＣＣ１＋増加電流ΔＩを流そうとする。増加電流ΔＩは、チャネル長変調効果に応じた電流である。しかし第３トランジスタＭ３ｃによって、増加電流ΔＩに対応するドレイン－ソース間電流Ｉｄｓを、供給電流ＳＣから引き抜くことができる。これにより、充電電流ＣＣ１が増加してしまうことを防止できる。すなわち、第１トランジスタＭ１ｃのチャネル長変調効果を、図４のカーブＣＶ１からカーブＣＶ２へ近づくように低減することができる。よって図５において、傾きＳＬ１（クロック回路３０ｃ）を、傾きＳＬ２（遅延回路４０）に近づくように小さくすることができる。

【0043】

クロック回路３０ｃはリングオシレータであるため、第１インバータＩＮＶ１ｃの各々は、充電と放電とを交互に行う。そして前述のように、第１インバータＩＮＶ１ｃが充電を行う場合には、第３トランジスタＭ３ｃによって第１トランジスタＭ１ｃのチャネル長変調効果をキャンセルすることができる。以上により、電源電圧変動特性の悪化を防止することが可能となる。

【実施例5】

【0044】

図１０に、実施例５に係る遅延回路４０ｅを示す。遅延回路４０ｅは、第２インバータＩＮＶ２_１～ＩＮＶ２_２Ｎまでの２Ｎ個（Ｎは自然数）が直列に接続されたインバータチェーンで構成されている。実施例５の遅延回路４０ｅは、低周波信号Ｓ１の立ち上がりエッジを遅延させて遅延信号Ｓ２を出力する回路である。実施例５の遅延回路４０ｅは、実施例１の遅延回路４０（図１）に対して、偶数段のＰＭＯＳトランジスタ（領域Ｒ１）が特定トランジスタである構成である。特定トランジスタのゲート長は、特定トランジスタ以外の他のトランジスタ（遅延回路４０ｅに含まれている領域Ｒ１以外のトランジスタ）のゲート長よりも小さい。また、特定トランジスタ以外の他のトランジスタのゲート長は、第１インバータＩＮＶ１（クロック回路３０）のトランジスタのゲート長よりも大きい。なお、その他の構成は実施例１の内容と同様である。実施例１と同一内容の部位には同一符号を付すことで、説明を省略する。

【0045】

（効果）
遅延回路４０ｅに立ち上がりエッジを有する低周波信号Ｓ１が入力された場合、偶数段のＰＭＯＳトランジスタ（特定トランジスタ：領域Ｒ１）が次段のゲート容量の充電を行うことで、論理がローレベルからハイレベルに反転する。そして本実施例の遅延回路４０ｅでは、特定トランジスタのゲート長が、特定トランジスタ以外の他のトランジスタのゲート長よりも小さいため、チャネル長変調効果が高い。特定トランジスタのゲート長を適切に設定することにより、第２インバータＩＮＶ２の特定トランジスタのチャネル長変調効果の発現の程度を、第１インバータＩＮＶ１のトランジスタと同程度にまで高めることが可能となる。その結果、電源電圧ＶＤＤが変動した場合の遅延回路４０ｅの動作速度の変化割合を、クロック回路３０と同程度にまで大きくすることができる。

【実施例6】

【0046】

図１１に、実施例６に係る第２インバータＩＮＶ２ｅを示す。第２インバータＩＮＶ２ｅは、遅延回路４０（図１）のインバータチェーンの偶数段に配置されるインバータである。実施例６の第２インバータＩＮＶ２ｅは、実施例２の第２インバータＩＮＶ２ａ（図６）に対して、第３トランジスタＭ３をＫ個（Ｋは１以上の自然数）備えた構成である。Ｋ個の第３トランジスタＭ３_１～Ｍ３_Ｋは、電源電圧部位ＶＤと第１トランジスタＭ１との接続経路上に互いに並列に配置されている。第３トランジスタＭ３_１～Ｍ３_Ｋの各々は、第１トランジスタＭ１との接続経路を導通または非導通にするＫ個のスイッチＳＷ_１～ＳＷ_Ｋを備えている。

【0047】

Ｋ個の第３トランジスタＭ３_１～Ｍ３_Ｋの各々のゲートサイズは、全て同一である。例えば、「ゲート幅Ｗ／ゲート長Ｌ」の比が、全て「０．４５μｍ／３μｍ」であってもよい。変形例として、Ｋ個の第３トランジスタＭ３_１～Ｍ３_Ｋの各々のゲートサイズの少なくとも一部が異なっていてもよい。例えば、Ｋ個の第３トランジスタＭ３_１～Ｍ３_Ｋのゲートサイズがバイナリ値で増加する態様である。この場合、例えばＸ個目の第３トランジスタのゲートサイズは、下式（１）で求めることができる。
ゲート幅Ｗ［μｍ］／ゲート長Ｌ［μｍ］＝０．４５＋０．４５×（２（Ｘ－１））［μｍ］／３［μｍ］・・・（式１）
なお、その他の構成は実施例１および２の内容と同様である。実施例１および２と同一内容の部位には同一符号を付すことで、説明を省略する。

【0048】

（効果）
Ｋ個のスイッチのうちのＪ個（Ｊは０以上Ｋ以下の自然数）を導通状態とすることで、Ｊ個の第３トランジスタを第１トランジスタに接続することが可能である。第３トランジスタＭ３_１～Ｍ３_Ｋのゲートサイズは、第１トランジスタＭ１のゲートサイズよりも小さいため、チャネル長変調効果が高い。よって、第３トランジスタの接続数を多くするほど、第１トランジスタＭ１がより高いチャネル長変調効果を発現している状態にすることができる。そして、回路のばらつき具合（例：クロック回路３０や遅延回路４０を構成するトランジスタの特性ばらつき）に応じて、第３トランジスタの接続数を適宜調整することにより、電源電圧ＶＤＤが変動した場合の遅延回路４０の動作速度の変化割合を、クロック回路３０と同程度に調整することが可能となる。

【実施例7】

【0049】

図１２に、実施例７に係る第１インバータＩＮＶ１ｆを示す。第１インバータＩＮＶ１ｆは、実施例４のクロック回路３０ｃ（図８）に配置されるインバータである。実施例７の第１インバータＩＮＶ１ｆは、実施例４の第１インバータＩＮＶ１ｃに対して、第３トランジスタＭ３ｃをＫ個（Ｋは１以上の自然数）備えた構成である。Ｋ個の第３トランジスタＭ３ｃ_１～Ｍ３ｃ_Ｋは、基準電圧部位ＧＤと第１トランジスタＭ１ｃのソース端子との接続経路上に互いに並列に配置されている。第３トランジスタＭ３ｃ_１～Ｍ３ｃ_Ｋの各々は、第１トランジスタＭ１ｃとの接続経路を導通または非導通にするＫ個のスイッチＳＷ_１～ＳＷ_Ｋを備えている。なお、その他の構成は実施例４の内容と同様である。実施例４と同一内容の部位には同一符号を付すことで、説明を省略する。また、第３トランジスタＭ３ｃ_１～Ｍ３ｃ_Ｋのゲートサイズや得られる効果については、実施例６の内容と同様であるため、説明を省略する。

【0050】

以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。

【0051】

（変形例）
実施例１および２において、偶数段の第１トランジスタＭ１を補償する場合を説明したが、この形態に限られない。実施例１および２の技術は、動作が遅いＰＭＯＳトランジスタを補償する技術である。従って、低周波信号Ｓ１が立ち下がりエッジを有する場合には、奇数段の第１トランジスタＭ１を補償してもよい。

【0052】

実施例４および７では、第３および第４トランジスタをＰＭＯＳトランジスタ側に付加する形態を説明したが、この形態に限られない。図９に示すクロック回路３０ｄのように、第３および第４トランジスタをＮＭＯＳトランジスタ側に付加する形態であってもよい。第１トランジスタＭ１ｄのソース端子が、第４トランジスタＭ４ｄを介して基準電圧部位ＧＤに接続されている。第２トランジスタＭ２ｄのソース端子が、電源電圧部位ＶＤに接続されている。Ｐ型の第３トランジスタＭ３ｄが、第１トランジスタＭ１ｄのソース端子と電源電圧部位ＶＤとの接続経路上に配置されている。第３トランジスタＭ３ｄのゲートは、基準電圧部位ＧＤに接続されている。第３トランジスタＭ３ｄは常にオン状態とされているため、第３トランジスタＭ３ｃのチャネル長変調効果を受けたドレイン－ソース間電流Ｉｄｓを、第４トランジスタＭ４ｄを流れる排出電流ＥＣに合流させることができる。第１トランジスタＭ１ｄを流れる放電電流ＤＣ１を減少させるように微調整を行うことができる。そして第３トランジスタＭ３ｄのゲート長を適切に設定することにより、第１トランジスタＭ１ｄのチャネル長変調効果の発現の程度に応じたドレイン－ソース間電流Ｉｄｓを排出電流ＥＣに合流させることで、第１トランジスタＭ１ｄのチャネル長変調効果をキャンセルすることができる。

【0053】

実施例５の遅延回路４０ｅ（図１０）では、低周波信号Ｓ１の立ち上がりエッジを遅延させる場合に、偶数段のＰＭＯＳトランジスタ（領域Ｒ１）を特定トランジスタとする場合を説明したが、この形態に限られない。次段のゲート容量の放電を行う奇数段のＮＭＯＳトランジスタ（領域Ｒ２）を、特定トランジスタとしてもよい。これにより、電源電圧ＶＤＤの変動に対する遅延回路４０ｅの感度を、高く調節することができる。また、遅延回路４０ｅで低周波信号Ｓ１の立ち下がりエッジを遅延させる場合には、奇数段のＰＭＯＳトランジスタを特定トランジスタにするか、偶数段のＮＭＯＳトランジスタを特定トランジスタにすればよい。これによっても、電源電圧ＶＤＤの変動に対する遅延回路４０ｅの感度を、高く調節することができる。

【0054】

実施例６（図１１）では、Ｋ個の第３トランジスタをＰＭＯＳトランジスタ側に付加する形態を説明したが、この形態に限られない。実施例３に係る遅延回路４０ｂ（図７）のように、Ｋ個の第３トランジスタをＮＭＯＳトランジスタ側に付加する形態であってもよい。

【0055】

本実施形態のＣＭＯＳインバータは、「ＣＭＯＳインバータとして機能する回路」を含む概念である。例えば、ＮＡＮＤ回路やＮＯＲ回路などの各種ロジック回路をＮＯＴ回路として機能させた回路も、ＣＭＯＳインバータに含まれる。ＮＡＮＤ回路をＣＭＯＳインバータとして機能させる場合には、入力端子Ａにイネーブル信号を入力し、入力端子Ｂに入力信号を入力すればよい。イネーブル信号がハイレベルの場合に、ＮＡＮＤ回路は、入力端子Ｂに入力された入力信号を反転して出力する。ＮＯＲ回路をＣＭＯＳインバータとして機能させる場合には、複数の入力端子を共通接続すればよい。

【符号の説明】

【0056】

１：温度センサ回路 ２０：パルス生成回路 ３０：クロック回路 ４０：遅延回路 ５０：遅延時間計測回路 ＩＮＶ１：第１インバータ ＩＮＶ２：第２インバータ Ｍ１：第１トランジスタ Ｍ２：第２トランジスタ Ｍ３：第３トランジスタ Ｍ４：第４トランジスタ ＶＤ：電源電圧部位 ＧＤ：基準電圧部位 Ｓ１：低周波信号 Ｓ２：遅延信号 ＣＬＫ：クロック信号 Ｄｏｕｔ：温度情報

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】