特許 7188971 半導体装置とその製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2022-12-05

(45)【発行日】2022-12-13

(54)【発明の名称】半導体装置とその製造方法

(51)【国際特許分類】

   H01L 29/78 20060101AFI20221206BHJP

   H01L 21/20 20060101ALI20221206BHJP

   H01L 29/12 20060101ALI20221206BHJP

   H01L 21/336 20060101ALI20221206BHJP

【ＦＩ】

H01L29/78 652B

H01L21/20

H01L29/78 652C

H01L29/78 652J

H01L29/78 652T

H01L29/78 658E

H01L29/78 658G

【請求項の数】 3

(21)【出願番号】P 2018193421

(22)【出願日】2018-10-12

(65)【公開番号】P2020061518

(43)【公開日】2020-04-16

【審査請求日】2021-07-15

(73)【特許権者】

【識別番号】000004260

【氏名又は名称】株式会社デンソー

(73)【特許権者】

【識別番号】000003609

【氏名又は名称】株式会社豊田中央研究所

(74)【代理人】

【識別番号】110000110

【氏名又は名称】弁理士法人 快友国際特許事務所

(72)【発明者】

【氏名】喜田 弘文

(72)【発明者】

【氏名】牛島 隆志

(72)【発明者】

【氏名】長里 喜隆

(72)【発明者】

【氏名】副島 成雅

(72)【発明者】

【氏名】森 朋彦

(72)【発明者】

【氏名】山寺 秀哉

【審査官】上田 智志

(56)【参考文献】

【文献】特開２０１７－２１２４０７（ＪＰ，Ａ）

【文献】特開２０１４－１５４８８７（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｌ ２９／７８

Ｈ０１Ｌ ２９／１２

Ｈ０１Ｌ ２１／３３６

Ｈ０１Ｌ ２１／２０

(57)【特許請求の範囲】

【請求項1】

第１導電型のドリフト領域上に第２導電型のボディ領域が設けられている窒化物半導体層を準備する工程と、
前記ボディ領域を貫通して前記ドリフト領域に達する深さを有するＪＦＥＴ領域用溝と、前記ボディ領域を貫通しない深さを有するソース領域用溝を形成する工程と、
結晶成長技術を利用して、前記ＪＦＥＴ領域用溝及び前記ソース領域用溝内に第１導電型の窒化物半導体を結晶成長させ、前記ＪＦＥＴ領域用溝内にＪＦＥＴ領域を形成するとともに、前記ソース領域用溝内にソース領域を形成する工程と、を備える、半導体装置の製造方法。

【請求項2】

窒化物半導体層と、
前記窒化物半導体層の一方の主面上に設けられているドレイン電極と、
前記窒化物半導体層の他方の主面上に設けられているソース電極と、
絶縁ゲート部と、を備えており、
前記窒化物半導体層は、
第１導電型のドリフト領域と、
前記ドリフト領域上に設けられている第１導電型のＪＦＥＴ領域と、
前記ドリフト領域上に設けられており、前記ＪＦＥＴ領域に隣接している第２導電型のボディ領域と、
前記ボディ領域によって前記ＪＦＥＴ領域から隔てられている第１導電型のソース領域と、を有しており、
前記絶縁ゲート部は、前記ＪＦＥＴ領域と前記ソース領域を隔てている部分の前記ボディ領域に対向しており、
前記ソース領域は、不純物濃度が相対的に低濃度の低濃度部分と、不純物濃度が相対的に高濃度の高濃度部分を有しており、
前記低濃度部分と前記高濃度部分の界面の結晶面が、（１０－１１）面である、半導体装置。

【請求項3】

窒化物半導体層と、
前記窒化物半導体層の一方の主面上に設けられているドレイン電極と、
前記窒化物半導体層の他方の主面上に設けられているソース電極と、
絶縁ゲート部と、を備えており、
前記窒化物半導体層は、
第１導電型のドリフト領域と、
前記ドリフト領域上に設けられている第１導電型のＪＦＥＴ領域と、
前記ドリフト領域上に設けられており、前記ＪＦＥＴ領域に隣接している第２導電型のボディ領域と、
前記ボディ領域によって前記ＪＦＥＴ領域から隔てられている第１導電型のソース領域と、を有しており、
前記絶縁ゲート部は、前記ＪＦＥＴ領域と前記ソース領域を隔てている部分の前記ボディ領域に対向しており、
前記ソース領域と前記ボディ領域の界面の結晶面が、（１０－１１）面であり、
前記ソース領域と前記ボディ領域の界面は、前記窒化物半導体層の前記他方の主面に対して傾斜しており、
前記ソース領域が結晶成長層である、半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本明細書が開示する技術は、半導体装置とその製造方法に関する。

【背景技術】

【0002】

非特許文献１には、窒化物半導体層と、窒化物半導体層の一方の主面上に設けられているドレイン電極と、窒化物半導体層の他方の主面上に設けられているソース電極と、を備えた縦型の半導体装置が開示されている。窒化物半導体層は、ｎ型のドリフト領域と、そのドリフト領域上に設けられているｎ型のＪＦＥＴ領域と、そのドリフト領域上に設けられているとともにＪＦＥＴ領域に隣接しているｐ型のボディ領域と、ボディ領域によってＪＦＥＴ領域から隔てられているソース領域を有している。ＪＦＥＴ領域とソース領域を隔てている部分のボディ領域に絶縁ゲートが対向している。

【先行技術文献】

【非特許文献】

【0003】

【文献】「ホモエピＧａＮ上ノーマリオフ型ＭＯＳＦＥＴの開発」 応用物理 第８６巻 第５号 p.３７６（２０１７）

【発明の概要】

【発明が解決しようとする課題】

【0004】

非特許文献１の窒化物半導体装置では、イオン注入技術を用いてソース領域が形成されている。通常、イオン注入工程は、煩雑な処理を必要とし、製造コストの増加の要因となる。このため、窒化物半導体層を備える半導体装置において、イオン注入技術を用いないでソース領域を形成する技術が必要とされている。

【課題を解決するための手段】

【0005】

本明細書が開示する半導体装置の製造方法は、第１導電型のドリフト領域上に第２導電型のボディ領域が設けられている窒化物半導体層を準備する工程と、前記ボディ領域を貫通して前記ドリフト領域に達する深さを有するＪＦＥＴ領域用溝と、前記ボディ領域を貫通しない深さを有するソース領域用溝を形成する工程と、結晶成長技術を利用して、前記ＪＦＥＴ領域用溝及び前記ソース領域用溝内に第１導電型の窒化物半導体を結晶成長させ、前記ＪＦＥＴ領域用溝内にＪＦＥＴ領域を形成するとともに、前記ソース領域用溝内にソース領域を形成する工程と、を備えることができる。この製造方法によると、結晶成長技術を利用して、前記ＪＦＥＴ領域と前記ソース領域を同時に形成することができる。このため、イオン注入技術を用いないで前記ソース領域を形成することができる。また、前記ソース領域用溝内に前記ソース領域を結晶成長させるときに、（１０-１１）面の結晶面上に結晶成長する部分は、不純物を高濃度に含む高濃度部分となる。この高濃度部分は、前記ソース領域用溝内の主に中央上側に形成されることから、ソース電極と良好なオーミック接触も可能である。なお、このような高濃度部分は、前記ＪＦＥＴ領域用溝内にＪＦＥＴ領域を結晶成長させるときにも形成される。しかしながら、前記ＪＦＥＴ領域用溝内の中央上側に形成される高濃度部分は、耐圧低下に影響する部分には形成されない。したがって、結晶成長技術を利用して前記ＪＦＥＴ領域と前記ソース領域を同時に形成しても、前記ＪＦＥＴ領域のうちの低濃度にしたい部分は低濃度に形成し、前記ソース領域のうちの高濃度にしたい部分は高濃度に形成することができる。このように、上記製造方法によると、イオン注入技術を利用することなく、適切な濃度で形成された部分を有する前記ＪＦＥＴ領域と前記ソース領域を同時に形成することができる。

【0006】

本明細書が開示する半導体装置の一実施形態は、窒化物半導体層と、前記窒化物半導体層の一方の主面上に設けられているドレイン電極と、前記窒化物半導体層の他方の主面上に設けられているソース電極と、絶縁ゲート部と、を備えることができる。前記窒化物半導体層は、第１導電型のドリフト領域と、前記ドリフト領域上に設けられている第１導電型のＪＦＥＴ領域と、前記ドリフト領域上に設けられており、前記ＪＦＥＴ領域に隣接している第２導電型のボディ領域と、前記ボディ領域によって前記ＪＦＥＴ領域から隔てられている第１導電型のソース領域と、を有することができる。前記絶縁ゲート部は、前記ＪＦＥＴ領域と前記ソース領域を隔てている部分の前記ボディ領域に対向している。前記ソース領域は、不純物濃度が相対的に低濃度の低濃度部分と、不純物濃度が相対的に高濃度の高濃度部分を有している。前記低濃度部分と前記高濃度部分の界面の結晶面が、（１０-１１）面である。

【0007】

本明細書が開示する半導体装置の他の一実施形態は、窒化物半導体層と、前記窒化物半導体層の一方の主面上に設けられているドレイン電極と、前記窒化物半導体層の他方の主面上に設けられているソース電極と、絶縁ゲート部と、を備えることができる。前記窒化物半導体層は、第１導電型のドリフト領域と、前記ドリフト領域上に設けられている第１導電型のＪＦＥＴ領域と、前記ドリフト領域上に設けられており、前記ＪＦＥＴ領域に隣接している第２導電型のボディ領域と、前記ボディ領域によって前記ＪＦＥＴ領域から隔てられている第１導電型のソース領域と、を有することができる。前記絶縁ゲート部は、前記ＪＦＥＴ領域と前記ソース領域を隔てている部分の前記ボディ領域に対向している。前記ソース領域と前記ボディ領域の界面の結晶面が、（１０-１１）面である。

【図面の簡単な説明】

【0008】

【図1】半導体装置の一実施形態の要部断面図を模式的に示す。

【図2】図１の半導体装置のソース領域近傍の要部拡大断面図を模式的に示す。

【図3】図１の半導体装置の一製造過程における要部断面図を模式的に示す。

【図4】図１の半導体装置の一製造過程における要部断面図を模式的に示す。

【図5】図１の半導体装置の一製造過程における要部断面図を模式的に示す。

【図6】図１の半導体装置の一製造過程における要部断面図を模式的に示す。

【図7】半導体装置の他の一実施形態の要部断面図を模式的に示す。

【図8】図７の半導体装置の一製造過程における要部断面図を模式的に示す。

【図9】図７の半導体装置の一製造過程における要部断面図を模式的に示す。

【図10】図７の半導体装置の一製造過程における要部断面図を模式的に示す。

【図11】半導体装置の他の一実施形態の要部断面図を模式的に示す。

【図12】図１１の半導体装置の一製造過程における要部断面図を模式的に示す。

【図13】図１１の半導体装置の一製造過程における要部断面図を模式的に示す。

【図14】図１１の半導体装置の一製造過程における要部断面図を模式的に示す。

【発明を実施するための形態】

【0009】

以下、図面を参照し、本明細書が開示する技術が適用された半導体装置及びその製造方法を説明する。以下の説明では、実質的に共通する構成要素については共通の符号を付し、その説明を省略することがある。

【0010】

（第１実施形態の半導体装置）
図１に、第１実施形態の半導体装置１の要部断面図を示す。半導体装置１は、窒化物半導体層２０、窒化物半導体層２０の裏面を被覆するドレイン電極３２、窒化物半導体層２０の表面を被覆するソース電極３４、及び、窒化物半導体層２０の表面上の一部に設けられている絶縁ゲート部３６を備えている。窒化物半導体層２０は、ｎ型のドレイン領域２１、ｎ型のドリフト領域２２、ｎ型のＪＦＥＴ領域２３、ｐ型のボディ領域２４、及び、ｎ型のソース領域２５を有している。

【0011】

ドレイン領域２１は、窒化物半導体層２０の裏面に位置しており、ドレイン電極３２にオーミック接触している。ドレイン領域２１は、ｎ型不純物を含む窒化ガリウム（ＧａＮ）を材料としている。また、ドレイン領域２１は、ドリフト領域２２とボディ領域２４をエピタキシャル成長するための下地基板でもある。

【0012】

ドリフト領域２２は、ドレイン領域２１上に設けられており、ドレイン領域２１とＪＦＥＴ領域２３の間、且つ、ドレイン領域２１とボディ領域２４の間に配置されている。ドリフト領域２２は、ｎ型不純物を含む窒化ガリウム（ＧａＮ）を材料としている。

【0013】

ＪＦＥＴ領域２３は、ドリフト領域２２上に設けられており、ドリフト領域２２の表面から窒化物半導体層２０の表面まで厚み方向に延びており、ドリフト領域２２の表面から突出した形態を有している。換言すると、ＪＦＥＴ領域２３は、窒化物半導体層２０の表面からボディ領域２４を貫通してドリフト領域２２まで延びている。ＪＦＥＴ領域２３は、ｎ型不純物を含む窒化ガリウム（ＧａＮ）を材料としている。

【0014】

ボディ領域２４は、ドリフト領域２２上に設けられており、ＪＦＥＴ領域２３の側面に隣接している。ボディ領域２４は、ＪＦＥＴ領域２３を間に置いて対向するように配置されている。ボディ領域２４は、高濃度ボディ領域２４ａ及び低濃度ボディ領域２４ｂを有している。高濃度ボディ領域２４ａは、低濃度ボディ領域２４ｂよりもｐ型不純物を高濃度に含んでいる。ボディ領域２４は、ｐ型不純物を含む窒化ガリウム（ＧａＮ）を材料としている。

【0015】

高濃度ボディ領域２４ａは、ドリフト領域２２と低濃度ボディ領域２４ｂの間に配置されているとともに、ＪＦＥＴ領域２３の下側の側面に接している。高濃度ボディ領域２４ａは、ｐ型不純物を高濃度に含んでおり、オフのときに低濃度ボディ領域２４ｂがパンチスルーするのを抑えるために設けられている。

【0016】

低濃度ボディ領域２４ｂは、高濃度ボディ領域２４ａ上に設けられており、窒化物半導体層２０の表面に位置しており、ＪＦＥＴ領域２３の上側の側面に接している。低濃度ボディ領域２４ｂの不純物濃度は、所望のゲート閾値電圧となるように調整されている。低濃度ボディ領域２４ｂは、ソース電極３４にオーミック接触している。なお、低濃度ボディ領域２４ｂは、ソース電極３４に接触する部分の不純物濃度が選択的に高濃度に形成されていてもよい。

【0017】

ソース領域２５は、低濃度ボディ領域２４ｂ上に設けられており、窒化物半導体層２０の表面に位置しており、低濃度ボディ領域２４ｂによってＪＦＥＴ領域２３から隔てられている。ソース領域２５は、低濃度部分２５ａ及び高濃度部分２５ｂを有している。高濃度部分２５ｂは、低濃度部分２５ａよりもｎ型不純物を高濃度に含んでいる。ソース領域２５は、ｎ型不純物を含む窒化ガリウム（ＧａＮ）を材料としている。

【0018】

図２に、ソース領域２５近傍の拡大要部断面図を示す。ソース領域２５の低濃度部分２５ａは、低濃度ボディ領域２４ｂ上に設けられており、窒化物半導体層２０の表面に位置している。低濃度部分２５ａは、断面矩形状の形態を有している。

【0019】

ソース領域２５の高濃度部分２５ｂは、低濃度部分２５ａ上に設けられており、窒化物半導体層２０の表面に位置している。高濃度部分２５ｂは、ソース電極３４にオーミック接触している。低濃度部分２５ａと高濃度部分２５ｂの界面の結晶面は、後述する製造方法でも説明するように、（１０-１１）面である。高濃度部分２５ｂは、断面Ｖ字状の形態を有している。

【0020】

絶縁ゲート部３６は、窒化物半導体層２０の表面上の一部に設けられており、酸化シリコンのゲート絶縁膜３６ａ及びポリシリコンのゲート電極３６ｂを有している。ゲート電極３６ｂは、ゲート絶縁膜３６ａを介して窒化物半導体層２０の表面に対向しており、特に、ＪＦＥＴ領域２３とソース領域２５を隔てる部分の低濃度ボディ領域２４ｂ、及び、ソース領域２５の低濃度部分２５ａにゲート絶縁膜３６ａを介して対向している。このため、ゲート電極３６ｂにオン電圧が印加されたときに形成されるチャネルＣＨは、窒化物半導体層２０の表面に位置する低濃度ボディ領域２４ｂ及び低濃度部分２５ａに形成される。ＪＦＥＴ領域２３と高濃度部分２５ｂは、チャネルＣＨを介して導通する。

【0021】

次に、半導体装置１の動作を説明する。使用時には、ドレイン電極３２に正電圧が印加され、ソース電極３４が接地される。ゲート電極３６ｂにゲート閾値電圧よりも高い正電圧が印加されると、低濃度ボディ領域２４ｂ及びソース領域２５の低濃度部分２５ａに反転層のチャネルＣＨが形成され、半導体装置１がターンオンする。このとき、チャネルＣＨを経由してソース領域２５の高濃度部分２５ｂからＪＦＥＴ領域２３に電子が流入する。ＪＦＥＴ領域２３に流入した電子は、そのＪＦＥＴ領域２３を縦方向に流れてドレイン電極３２に向かう。これにより、ドレイン電極３２とソース電極３４が導通する。

【0022】

ゲート電極３６ｂが接地されると、反転層が消失し、半導体装置１がターンオフする。このとき、ＪＦＥＴ領域２３内に高濃度ボディ領域２４ａ及び低濃度ボディ領域２４ｂから空乏層が伸びてくる。ＪＦＥＴ領域２３は、両側から伸びてくる空乏層が繋がってピンチオフの状態となる。ＪＦＥＴ領域２３がピンチオフすることで、絶縁ゲート部３６のゲート絶縁膜３６ａに加わる電界が緩和され、ゲート絶縁膜３６ａの絶縁破壊が抑えられる。

【0023】

（第１実施形態の半導体装置の製造方法）
次に、半導体装置１の製造方法を説明する。まず、図３に示されるように、エピタキシャル成長技術を利用して、ｎ型ＧａＮのＧａＮ基板であるドレイン領域２１の表面からｎ型ＧａＮのドリフト領域２２、ｐ型ＧａＮの高濃度ボディ領域２４ａ及びｐ型ＧａＮの低濃度ボディ領域２４ｂをこの順で積層し、窒化物半導体層２０を準備する。必要に応じて、ドレイン領域２１（ＧａＮ基板）とドリフト領域２２の間に、ｎ型ＧａＮのバッファ層を形成してもよい。

【0024】

次に、図４に示されるように、ドライエッチング技術を利用して、窒化物半導体層２０の表面から低濃度ボディ領域２４ｂと高濃度ボディ領域２４ａを貫通してドリフト領域２２に達する深さを有するＪＦＥＴ領域用溝ＴＲ１を形成するとともに、低濃度ボディ領域２４ｂを貫通しない深さを有するソース領域用溝ＴＲ２を形成する。ＪＦＥＴ領域用溝ＴＲ１の底面には、ドリフト領域２２が露出する。なお、ＪＦＥＴ領域用溝ＴＲ１を形成した後にソース領域用溝ＴＲ２を形成してもよく、ソース領域用溝ＴＲ２を形成した後にＪＦＥＴ領域用溝ＴＲ１を形成してもよい。ＪＦＥＴ領域用溝ＴＲ１及びソース領域用溝ＴＲ２の側面は、窒化物半導体層２０の表面に対して垂直方向に延びている。ＪＦＥＴ領域用溝ＴＲ１及びソース領域用溝ＴＲ２の底面は、窒化物半導体層２０の表面に対して平行に延びている。これら側面及び底面は、（１０-１１）面とは異なる面である。

【0025】

次に、図５に示されるように、エピタキシャル成長技術を利用して、ＪＦＥＴ領域用溝ＴＲ１及びソース領域用溝ＴＲ２を充填するようにｎ型ＧａＮを結晶成長させ、ＪＦＥＴ領域用溝ＴＲ１内にＪＦＥＴ領域２３を形成し、ソース領域用溝ＴＲ２内にソース領域２５を形成する。成長温度は８００～１１００℃であり、原料ガスにはトリメチルガリウムとアンモニアが用いられ、キャリアガスには水素又は窒素が用いられる。ＪＦＥＴ領域用溝ＴＲ１及びソース領域用溝ＴＲ２内にｎ型ＧａＮを結晶成長する過程で、（１０-１１）面のファセット面が現れる。その（１０-１１）面を成長面とする結晶成長は、結晶成長速度が遅いことから、ｎ型不純物が高濃度に導入される。このため、ソース領域用溝ＴＲ２内の主に中央上側に高濃度部分２５ｂが形成される。また、ソース領域用溝ＴＲ２の側面がａ面であると、高濃度部分２５ｂの不純物濃度が他の面に比して濃くなることが確認されている。なお、図示される高濃度部分２５ｂの形状は例示であり、図示されるような形状になるとは限らない。しかしながら、ソース領域用溝ＴＲ２内にｎ型ＧａＮを結晶成長させると、ソース領域用溝ＴＲ２内の中央上側の少なくとも一部に高濃度部分２５ｂが形成される。また、このような高濃度部分は、ＪＦＥＴ領域用溝ＴＲ１内にも形成されるが、図示省略している（後述の実施形態においても同様に省略する）。

【0026】

次に、図６に示されるように、ＣＭＰ（Chemical Mechanical Polishing）技術を利用して、低濃度ボディ領域２４ｂの表面上に成膜されたｎ型ＧａＮを除去し、ＪＦＥＴ領域２３、低濃度ボディ領域２４ｂ及びソース領域２５の表面を平坦化する。これにより、ソース領域２５の高濃度部分２５ｂが、窒化物半導体層２０の表面に露出することができる。

【0027】

最後に、既知の製造技術を利用して、ゲート絶縁膜３６ａ、ゲート電極３６ｂ、ドレイン電極３２及びソース電極３４を形成することで、図１に示す半導体装置１を製造することができる。

【0028】

上記製造方法によると、エピタキシャル成長技術を利用して、ＪＦＥＴ領域２３とソース領域２５を同時に形成することができる。このため、イオン注入技術を用いないでソース領域２５を形成することができる。また、ソース領域用溝ＴＲ２内にソース領域２５をエピタキシャル成長させるときに、（１０-１１）面の結晶面上に結晶成長する部分は、不純物を高濃度に含む高濃度部分２５ｂとなる。この高濃度部分２５ｂは、ソース領域用溝ＴＲ２内の主に中央上側に形成されることから、ソース電極３４と良好なオーミック接触も可能である。

【0029】

なお、上記製造方法の説明では図示省略したが、このような高濃度部分は、ＪＦＥＴ領域用溝ＴＲ１内にＪＦＥＴ領域２３を結晶成長させるときにも形成される。しかしながら、ＪＦＥＴ領域用溝ＴＲ１内の中央上側に形成される高濃度部分は、図６の破線で示すように、ＪＦＥＴ領域２３の底部角部のような耐圧低下に影響する部分には形成されない。したがって、エピタキシャル成長技術を利用してＪＦＥＴ領域２３とソース領域２５を同時に形成しても、ＪＦＥＴ領域２３のうちの低濃度にしたい部分は低濃度に形成し、ソース領域２５のうちの高濃度にしたい部分は高濃度に形成することができる。このように、上記製造方法によると、イオン注入技術を利用することなく、適切な濃度で形成された部分を有するＪＦＥＴ領域２３とソース領域２５を同時に形成することができる。

【0030】

（第２実施形態の半導体装置）
図７に、第２実施形態の半導体装置２の要部断面図を示す。この半導体装置２では、隣り合う高濃度部分１２５ｂが窒化物半導体層２０の表面で接続していることを特徴とする。これにより、窒化物半導体層２０の表面において、高濃度部分１２５ｂの面積を大きく確保することができるので、高濃度部分１２５ｂとソース電極３４のコンタクト抵抗を低下させることができる。なお、低濃度部分１２５ａと高濃度部分１２５ｂの界面の結晶面は、後述する製造方法でも説明するように、（１０-１１）面である。

【0031】

（第２実施形態の半導体装置の製造方法）
次に、半導体装置２の製造方法を説明する。ドレイン領域２１とドリフト領域２２と高濃度ボディ領域２４ａと低濃度ボディ領域２４ｂが積層した窒化物半導体層２０を準備するまでは、図３と同一工程である。次に、図８に示されるように、ドライエッチング技術を利用して、窒化物半導体層２０の表面から低濃度ボディ領域２４ｂと高濃度ボディ領域２４ａを貫通してドリフト領域２２に達する深さを有するＪＦＥＴ領域用溝ＴＲ１を形成するとともに、低濃度ボディ領域２４ｂを貫通しない深さを有するソース領域用溝ＴＲ３を形成する。ソース領域用溝ＴＲ３は、仕切り壁２６によって複数の溝に区画されている。仕切り壁２６の頂面は、窒化物半導体層２０の表面よりも深い位置にある。ＪＦＥＴ領域用溝ＴＲ１の底面には、ドリフト領域２２が露出する。なお、ＪＦＥＴ領域用溝ＴＲ１を形成した後にソース領域用溝ＴＲ３を形成してもよく、ソース領域用溝ＴＲ３を形成した後にＪＦＥＴ領域用溝ＴＲ１を形成してもよい。ＪＦＥＴ領域用溝ＴＲ１、ソース領域用溝ＴＲ３及び仕切り壁２６の側面は、窒化物半導体層２０の表面に対して垂直方向に延びている。ＪＦＥＴ領域用溝ＴＲ１及びソース領域用溝ＴＲ３の底面は、窒化物半導体層２０の表面に対して平行に延びている。これら側面及び底面は、（１０-１１）面とは異なる面である。

【0032】

次に、図９に示されるように、エピタキシャル成長技術を利用して、ＪＦＥＴ領域用溝ＴＲ１及びソース領域用溝ＴＲ３を充填するようにｎ型ＧａＮを結晶成長させ、ＪＦＥＴ領域用溝ＴＲ１内にＪＦＥＴ領域２３を形成し、ソース領域用溝ＴＲ３内にソース領域１２５を形成する。成長温度は８００～１１００℃であり、原料ガスにはトリメチルガリウムとアンモニアが用いられ、キャリアガスには水素又は窒素が用いられる。ＪＦＥＴ領域用溝ＴＲ１及びソース領域用溝ＴＲ３内にｎ型ＧａＮを結晶成長する過程で、（１０-１１）面のファセット面が現れる。その（１０-１１）面を成長面とする結晶成長は、結晶成長速度が遅いことから、ｎ型不純物が高濃度に導入される。このため、ソース領域用溝ＴＲ３内の複数の溝の各々の主に中央上側に高濃度部分１２５ｂが形成される。また、仕切り壁２６の上方において、隣り合う高濃度部分１２５ｂが接続するように形成される。また、ソース領域用溝ＴＲ３の側面及び仕切り壁２６の側面がａ面であると、高濃度部分１２５ｂの不純物濃度が他の面に比して濃くなることが確認されている。

【0033】

次に、図１０に示されるように、ＣＭＰ（Chemical Mechanical Polishing）技術を利用して、低濃度ボディ領域２４ｂの表面上に成膜されたｎ型ＧａＮを除去し、ＪＦＥＴ領域２３、低濃度ボディ領域２４ｂ及びソース領域１２５の表面を平坦化する。これにより、ソース領域１２５の高濃度部分１２５ｂが、窒化物半導体層２０の表面に露出することができる。

【0034】

最後に、既知の製造技術を利用して、ゲート絶縁膜３６ａ、ゲート電極３６ｂ、ドレイン電極３２及びソース電極３４を形成することで、図７に示す半導体装置２を製造することができる。

【0035】

（第３実施形態の半導体装置）
図１１に、第３実施形態の半導体装置３の要部断面図を示す。この半導体装置３では、ソース領域が高濃度部分２２５ｂのみで形成されていることを特徴とする。このように、ソース領域が高濃度部分２２５ｂのみで形成されていると、ソース領域を小面積で構成することができる。なお、ソース領域の高濃度部分２２５ｂと低濃度ボディ領域２４ｂの界面の結晶面は、後述する製造方法でも説明するように、（１０-１１）面である。

【0036】

（第３実施形態の半導体装置の製造方法）
次に、半導体装置３の製造方法を説明する。ドレイン領域２１とドリフト領域２２と高濃度ボディ領域２４ａと低濃度ボディ領域２４ｂが積層した窒化物半導体層２０を準備するまでは、図３と同一工程である。次に、図１２に示されるように、ドライエッチング技術を利用して、窒化物半導体層２０の表面から低濃度ボディ領域２４ｂと高濃度ボディ領域２４ａを貫通してドリフト領域２２に達する深さを有するＪＦＥＴ領域用溝ＴＲ１を形成するとともに、低濃度ボディ領域２４ｂを貫通しない深さを有するソース領域用溝ＴＲ４を形成する。ソース領域用溝ＴＲ４は、（１０-１１）面が露出するように形成される。ＪＦＥＴ領域用溝ＴＲ１の底面には、ドリフト領域２２が露出する。なお、ＪＦＥＴ領域用溝ＴＲ１を形成した後にソース領域用溝ＴＲ４を形成してもよく、ソース領域用溝ＴＲ４を形成した後にＪＦＥＴ領域用溝ＴＲ１を形成してもよい。ＪＦＥＴ領域用溝ＴＲ１の側面は、窒化物半導体層２０の表面に対して垂直方向に延びている。ＪＦＥＴ領域用溝ＴＲ１の底面は、窒化物半導体層２０の表面に対して平行に延びている。これら側面及び底面は、（１０-１１）面とは異なる面である。

【0037】

次に、図１３に示されるように、エピタキシャル成長技術を利用して、ＪＦＥＴ領域用溝ＴＲ１及びソース領域用溝ＴＲ４を充填するようにｎ型ＧａＮを結晶成長させ、ＪＦＥＴ領域用溝ＴＲ１内にＪＦＥＴ領域２３を形成し、ソース領域用溝ＴＲ４内にソース領域を形成する。成長温度は８００～１１００℃であり、原料ガスにはトリメチルガリウムとアンモニアが用いられ、キャリアガスには水素又は窒素が用いられる。ソース領域用溝ＴＲ４には（１０-１１）面が露出しており、この（１０-１１）面上における結晶成長は、結晶成長速度が遅いことから、ｎ型不純物が高濃度に導入される。このため、ソース領域用溝ＴＲ３内に高濃度部分２２５ｂが形成される。

【0038】

次に、図１４に示されるように、ＣＭＰ（Chemical Mechanical Polishing）技術を利用して、低濃度ボディ領域２４ｂの表面上に成膜されたｎ型ＧａＮを除去し、ＪＦＥＴ領域２３、低濃度ボディ領域２４ｂ及びソース領域の高濃度部分２２５ｂの表面を平坦化する。これにより、ソース領域の高濃度部分２２５ｂが、窒化物半導体層２０の表面に露出することができる。

【0039】

最後に、既知の製造技術を利用して、ゲート絶縁膜３６ａ、ゲート電極３６ｂ、ドレイン電極３２及びソース電極３４を形成することで、図１１に示す半導体装置３を製造することができる。これにより、ソース領域の高濃度部分２２５ｂが、窒化物半導体層２０の表面に露出することができる。

【0040】

以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。

【符号の説明】

【0041】

１，２，３，４，５：半導体装置
２０：窒化物半導体層
２１：ドレイン領域
２２：ドリフト領域
２３：ＪＦＥＴ領域
２４：ボディ領域
２４ａ：高濃度ボディ領域
２４ｂ：低濃度ボディ領域
２５：ソース領域
２６：ボディコンタクト領域
３２：ドレイン電極
３４：ソース電極
３６：絶縁ゲート部
３６ａ：ゲート絶縁膜
３６ｂ：ゲート電極
４２，４３，４４，４６，４７：空隙

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】