特許 7189403 ディープトレンチ充填のためのポリサンドイッチ

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2022-12-06

(45)【発行日】2022-12-14

(54)【発明の名称】ディープトレンチ充填のためのポリサンドイッチ

(51)【国際特許分類】

   H01L 21/76 20060101AFI20221207BHJP

   H01L 21/265 20060101ALI20221207BHJP

   H01L 21/28 20060101ALI20221207BHJP

【ＦＩ】

H01L21/76 L

H01L21/265 F

H01L21/265 R

H01L21/265 V

H01L21/28 301A

【請求項の数】 20

(21)【出願番号】P 2020218162

(22)【出願日】2020-12-28

(62)【分割の表示】P 2017528424の分割

【原出願日】2015-11-24

(65)【公開番号】P2021061432

(43)【公開日】2021-04-15

【審査請求日】2021-01-26

(31)【優先権主張番号】14/555,300

(32)【優先日】2014-11-26

(33)【優先権主張国・地域又は機関】US

【前置審査】

(73)【特許権者】

【識別番号】507107291

【氏名又は名称】テキサス インスツルメンツ インコーポレイテッド

(74)【代理人】

【識別番号】230129078

【弁護士】

【氏名又は名称】佐藤 仁

(72)【発明者】

【氏名】ビンホワ フー

(72)【発明者】

【氏名】サミール ピー ペンハルカル

(72)【発明者】

【氏名】ジャーヴィス ベンジャミン ジェーコブス

【審査官】宇多川 勉

(56)【参考文献】

【文献】特開平０８－２３６６１４（ＪＰ，Ａ）

【文献】特開２０１０－０６２３１５（ＪＰ，Ａ）

【文献】特開２００１－２４４３２８（ＪＰ，Ａ）

【文献】特開平０５－１４４９３０（ＪＰ，Ａ）

【文献】特開平０６－２３２１４９（ＪＰ，Ａ）

【文献】特開平０５－１０２２９８（ＪＰ，Ａ）

【文献】特開２００１－１９６５４６（ＪＰ，Ａ）

【文献】特開２００３－１３３４３０（ＪＰ，Ａ）

【文献】特表２００６－５２１０２６（ＪＰ，Ａ）

【文献】特開昭６０－０７９７３７（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｌ ２１／２８

Ｈ０１Ｌ ２１／２６５

Ｈ０１Ｌ ２１／７６

(57)【特許請求の範囲】

【請求項1】

半導体デバイスであって、
第１の導電型を有する半導体材料と前記半導体材料の上の第２の導電型を有する埋め込み層と前記埋め込み層の上の前記第１の導電型を有するエピタキシャル層とを含む基板であって、前記埋め込み層がメイン層と前記メイン層の下の軽くドープされた層とを含む、前記基板と、
前記基板におけるディープトレンチ構造であって、
前記基板における少なくとも１０ミクロンの深さのディープトレンチと、
前記ディープトレンチの側壁上に配置される誘電体ライナーと、
前記誘電体ライナー上に配置され、前記ディープトレンチの底部まで延在する第１のポリシリコン層と、
前記第１のポリシリコン層上に配置され、前記ディープトレンチ内に延在する第２のポリシリコン層と、
を含み、
ドーパントが、少なくとも１×１０^１８ｃｍ^－３の平均ドーピング濃度で、前記第１のポリシリコン層と前記第２のポリシリコン層とにわたって分配され、前記ディープトレンチ構造の幅が、１．５ミクロン～３．５ミクロンである、前記ディープトレンチ構造と、
を含み、
前記エピタキシャル層が５～１０Ωｃｍの抵抗率を有する、半導体デバイス。

【請求項2】

請求項１に記載の半導体デバイスであって、
前記誘電体ライナーが、前記側壁上の熱酸化物層と前記熱酸化物層上の堆積された二酸化シリコン層とを含む、半導体デバイス。

【請求項3】

請求項１に記載の半導体デバイスであって、
前記ディープトレンチ構造が、前記基板において２０ミクロン～３５ミクロンの深さである、半導体デバイス。

【請求項4】

請求項１に記載の半導体デバイスであって、
前記第１のポリシリコン層が、１５０ナノメートル～２００ナノメートルの厚みを有する、半導体デバイス。

【請求項5】

請求項１に記載の半導体デバイスであって、
前記第１のポリシリコン層が前記基板の半導体材料への電気的コンタクトを成すように、前記ディープトレンチ構造の底部に前記誘電体ライナーがない、半導体デバイス。

【請求項6】

請求項５に記載の半導体デバイスであって、
前記ディープトレンチが、前記埋め込み層の底部表面より下に延在する、半導体デバイス。

【請求項7】

請求項１に記載の半導体デバイスであって、
前記第１のポリシリコン層が、前記ディープトレンチ構造の底部における前記誘電体ライナーにより前記基板から隔離される、半導体デバイス。

【請求項8】

半導体デバイスを形成する方法であって、
第１の導電型を有する半導体材料と前記半導体材料の上の第２の導電型を有する埋め込み層と前記埋め込み層の上の前記第１の導電型を有するエピタキシャル層とを含む基板を提供することであって、前記埋め込み層がメイン層と前記メイン層の下の軽くドープされた層とを含む、前記基板を提供することと、
前記基板にディープトレンチを少なくとも１０ミクロンの深さで形成することであって、前記ディープトレンチが１．５ミクロン～３．５ミクロン幅である、前記ディープトレンチを形成することと、
前記ディープトレンチの側壁上に誘電体ライナーを形成することと、
前記誘電体ライナー上に第１のポリシリコン層を前記ディープトレンチ内に延在するように形成する工程であって、前記第１のポリシリコン層がドープされていない層として形成される、前記第１のポリシリコン層を形成することと、
前記第１のポリシリコン層にドーパントを注入することと、
前記第１のポリシリコン層上に第２のポリシリコンを前記ディープトレンチ内に延在するように形成する工程であって、前記第２のポリシリコン層がドープされていない層として形成される、前記第２のポリシリコン層を形成することと、
前記第１のポリシリコン層と前記第２のポリシリコン層とにおける平均ドーピング濃度が少なくとも１×１０^１８ｃｍ^－３であるように、前記注入されたドーパントを活性化して拡散するように、前記基板をアニールすることと、
を含み、
前記エピタキシャル層が５～１０Ωｃｍの抵抗率を有する、方法。

【請求項9】

請求項８に記載の方法であって、
前記ドーパントが、２×１０^１５ｃｍ^－２～１×１０^１６ｃｍ^－２のドーズ量で注入される、方法。

【請求項10】

請求項８に記載の方法であって、
前記ドーパントが、１度～２度の傾き角度で、約ゼロ度の捩れ角度の４サブドーズで注入される、方法。

【請求項11】

請求項８に記載の方法であって、
前記第１のポリシリコン層が、１５０ナノメートル～２００ナノメートルの厚みを有する、方法。

【請求項12】

請求項８に記載の方法であって、
前記基板をアニールすることが、窒素雰囲気における１００分～１５０分間の１０００℃～１１００℃でのファーネスアニールを含む、方法。

【請求項13】

請求項８に記載の方法であって、
前記ディープトレンチが前記埋め込み層の底部表面より下に延在する、方法。

【請求項14】

請求項８に記載の方法であって、
前記誘電体ライナーを形成することが、前記側壁上に熱酸化物の層を形成することと、前記熱酸化物層上に堆積された二酸化シリコン層を形成することとを含む、方法。

【請求項15】

請求項８に記載の方法であって、
前記第１のポリシリコン層が前記ディープトレンチの底部において前記基板への電気的コンタクトを成すように、前記第１のポリシリコン層を形成する前に前記ディープトレンチの底部における前記誘電体ライナーを取り除くことと、前記ディープトレンチの底部まで延在するように第１のポリシリコン層を形成することとを更に含む、方法。

【請求項16】

請求項１５に記載の方法であって、
前記ディープトレンチの底部における前記誘電体ライナーを取り除いた後であり、前記第１のポリシリコン層を形成する前に、前記ディープトレンチの底部における前記基板の半導体材料内にドーパントを注入することを更に含む、方法。

【請求項17】

請求項８に記載の方法であって、
前記誘電体ライナーが前記第１のポリシリコン層を前記基板から隔離するように、前記第１のポリシリコン層が前記ディープトレンチの底部まで延在して形成される、方法。

【請求項18】

半導体デバイスを形成する方法であって、
第１の導電型を有する半導体材料と前記半導体材料の上の第２の導電型を有する埋め込み層と前記埋め込み層の上の前記第１の導電型を有するエピタキシャル層とを含む基板を提供することであって、前記埋め込み層がメイン層と前記メイン層の下の軽くドープされた層とを含む、前記基板を提供することと、
前記基板にディープトレンチを少なくとも１０ミクロンの深さで形成することであって、前記ディープトレンチが１．５ミクロン～３．５ミクロン幅である、前記ディープトレンチを形成することと、
前記ディープトレンチの側壁上に誘電体ライナーを形成することと、
前記ディープトレンチの底部における前記誘電体ライナーを取り除くことと、
前記ディープトレンチの底部において前記基板の半導体材料にドーパントを注入することと、
第１のポリシリコン層が前記ディープトレンチの底部において前記基板への電気的コンタクトを成すように、前記誘電体ライナー上に前記第１のポリシリコン層を前記ディープトレンチの底部まで延在して形成することであって、前記第１のポリシリコン層がドープされていない層として形成される、前記第１のポリシリコン層を形成することと、
前記第１のポリシリコン層にドーパントを注入することと、
第２のポリシリコン層が前記ディープトレンチ内に延在するように、前記第１のポリシリコン層上に前記第２のポリシリコンを形成することであって、前記第２のポリシリコン層がドープされていない層として形成される、前記第２のポリシリコン層を形成することと、
前記第１のポリシリコン層と前記第２のポリシリコン層とにおける平均ドーピング濃度が少なくとも１×１０^１８ｃｍ^－３であるように、前記注入されたドーパントを活性化して拡散するように前記基板をアニールすることと、
を含み、
前記エピタキシャル層が５～１０Ωｃｍの抵抗率を有する、方法。

【請求項19】

請求項１８に記載の方法であって、
前記誘電体ライナーを形成することが、前記側壁上に熱酸化物層を形成することと、前記熱酸化物層上に堆積された二酸化シリコンの層を形成することとを含む、方法。

【請求項20】

請求項１８に記載の方法であって、
前記ディープトレンチが前記埋め込み層の底部表面より下に延在する、方法。

【発明の詳細な説明】

【技術分野】

【0001】

本願は、概して半導体デバイスに関し、更に特定して言えば、半導体デバイスにおけるディープトレンチ構造に関連する。

【背景技術】

【0002】

半導体デバイスが、ディープトレンチの側壁上の誘電体ライナーを備えたディープトレンチ構造、及びディープトレンチを充填する誘電体ライナー上のドープされた多結晶シリコン（ポリシリコン）を有する。ディープトレンチにおけるポリシリコンにおいて望ましく低いシート抵抗を得ることは、ポリシリコンが堆積される際のインサイチュド－ピングを必要とし、これは、望ましくないことに、半導体デバイスの基板の裏側のドーパント汚染、及び堆積されたポリシリコンがアニーリングされた後の半導体デバイスにおける応力を生じさせる。これらの望ましくない影響はいずれも、半導体デバイスの性能及び信頼性を劣化させ得る。代替として、ドープされていないポリシリコンが、半導体デバイスの頂部表面において堆積及び注入され得、２０ミクロン深さを超え得るディープトレンチにおけるドーパント分布の所望の均一性を得るために長い熱駆動が必要とされる。この長い熱駆動は、埋め込み層など、基板におけるドープされた構造に悪影響を与える。

【発明の概要】

【0003】

半導体デバイスが、半導体デバイスの基板においてディープトレンチを形成することにより形成される。ディープトレンチの側壁上に誘電体ライナーが形成される。第１のドープされていないポリシリコン層が、誘電体ライナー上のディープトレンチ内に延在するが、ディープトレンチを充填せずに、半導体デバイス上に形成される。第１のポリシリコン層にドーパントが注入される。ポリシリコンの第１の層上にポリシリコンの第２の層が形成される。熱駆動アニールが、ドーパントを活性化及び拡散する。ポリシリコンの第１の層及びポリシリコンの第２の層のポリシリコンは、基板の頂部表面の上から取り除かれる。

【図面の簡単な説明】

【0004】

【図1】例示の半導体デバイスの断面である。

【0005】

【図2A】製造の連続的段階で示した、図１の半導体デバイスの断面図である。

【図2B】製造の連続的段階で示した、図１の半導体デバイスの断面図である。

【図2C】製造の連続的段階で示した、図１の半導体デバイスの断面図である。

【図2D】製造の連続的段階で示した、図１の半導体デバイスの断面図である。

【図2E】製造の連続的段階で示した、図１の半導体デバイスの断面図である。

【図2F】製造の連続的段階で示した、図１の半導体デバイスの断面図である。

【図2G】製造の連続的段階で示した、図１の半導体デバイスの断面図である。

【図2H】製造の連続的段階で示した、図１の半導体デバイスの断面図である。

【図2I】製造の連続的段階で示した、図１の半導体デバイスの断面図である。

【図2J】製造の連続的段階で示した、図１の半導体デバイスの断面図である。

【0006】

【図3】別の例示の半導体デバイスの断面である。

【0007】

【図4】製造の連続的段階で示した、図３の半導体デバイスの断面図である。

【0008】

【図5】埋め込み層、及び埋め込み層に対する自己整合シンカーを備えたディープトレンチ構造を含む代替の半導体デバイスの断面である。

【発明を実施するための形態】

【0009】

下記の同時係属中の特許出願が関連しており、参照により本願に組み込まれる。

【文献】米国特許出願番号ＵＳ１４／５５５，２０９

【文献】米国特許出願番号ＵＳ１４／５５５，３３０

【文献】米国特許出願番号ＵＳ１４／５５５，３５９

【0010】

図面は一定の縮尺で描いてはいない。幾つかの動作が、異なる順で、及び／又は他の動作又は事象と同時に成され得る。また、例示の実施例に従った方法を実装するために、図示した全ての動作又は事象が必要とされるわけではない。

【0011】

半導体デバイスが、半導体デバイスの基板においてディープトレンチを少なくとも１０ミクロンの深さ形成することによって、形成される。ディープトレンチの側壁上に誘電体ライナーが形成される。ポリシリコンの第１のドープされていない層が、半導体デバイス上に形成され、誘電体ライナー上のディープトレンチ内に延在するが、ディープトレンチを充填しない。第１のポリシリコン層にドーパントが注入される。ポリシリコンの第２のドープされていない層が、ポリシリコンの第１の層上に形成される。熱駆動アニールが、ドーパントを活性化し、ドーパントを第１及び第２のポリシリコン層にわたって拡散する。ポリシリコンの第１の層及びポリシリコンの第２の層のポリシリコンは、基板の頂部表面の上から取り除かれる。一例において、誘電体ライナーの誘電性材料が、基板を露出させるように、ディープトレンチの底部において取り除かれ得る。その後、ポリシリコンの第１の層は、埋め込み層の下の領域へなど、ディープトレンチの底部において基板への電気的接続を成す。別の例において、ポリシリコンの第１の層は、誘電体ライナーにより、ディープトレンチの底部において基板から電気的に隔離される。ディープトレンチにおける隔離されたポリシリコンは、半導体デバイスのレジスタ又はキャパシタを提供し得る。

【0012】

本開示の目的のため、半導体デバイス上のポリシリコンの層の形成に適用される際のドープされていないという用語は、ポリシリコン層を形成するために反応性ガスに含まれるドーパントの量が、有意でない量に過ぎないことを意味する。半導体デバイスに既に存在する幾つかのドーパントは、ポリシリコン層が形成されるにつれてポリシリコン層に拡散し得るが、これは、ポリシリコン層の形成のドープされていない性質を打ち消さない。

【0013】

図１は例示の半導体デバイス１００の断面であり、半導体デバイス１００は、ｐ型シリコンなどの半導体材料１０４を含む基板１０２において形成される。ｎ型埋め込み層１０６などの埋め込み層１０６が、埋め込み層１０６の底部表面１０８が、基板１０２の頂部表面１１０よりも１０ミクロン以上、下にあるように、基板１０２に配置され得る。基板１０２は、ｐ型エピタキシャル層１１２など、埋め込み層１０６の上の上側層１１２を含み得る。この例では、埋め込み層１０６の下の半導体材料１０４は、埋め込み層１０６により上側層１１２から電気的に隔離され得る。

【0014】

半導体デバイス１００は、一つ又は複数のディープトレンチ構造１１４を含み、ディープトレンチ構造１１４は、基板１０２において少なくとも１０ミクロンの深さ延在する。各ディープトレンチ構造１１４は、ディープトレンチ構造１１４のディープトレンチ１２０の側壁１１８上の誘電体ライナー１１６を含む。ポリシリコンの第１の層１２２が、誘電体ライナー１１６上に配置され、ディープトレンチ構造１１４の底部まで延在する。ポリシリコンの第２の層１２４が、ポリシリコンの第１の層１２２上に配置され、ディープトレンチ１２０内に延在する。ドーパントが、少なくとも１×１０^１８ｃｍ^－３の平均ドーピング濃度で、ポリシリコンの第１の層１２２及びポリシリコンの第２の層１２４において分布する。ディープトレンチ構造１１４の幅１２６は、１．５ミクロン～３．５ミクロンである。

【0015】

この例では、誘電体ライナー１１６の誘電性材料がディープトレンチ構造１１４の底部において取り除かれ、ディープトレンチ構造１１４の底部において基板１０２にコンタクト領域１２８が配置され、そのため、ポリシリコンの第１の層１２２がコンタクト領域１２８を介して基板１０２への電気的接続を成すようにする。コンタクト領域１２８は、少なくとも５×１０^１８ｃｍ^－３の平均ドーピング濃度を有し得る。そのため、ディープトレンチ構造１１４は、少なくとも５×１０^１８ｃｍ^－３の平均ドーピング濃度に起因して有利に低い抵抗で、基板１０２の頂部表面１１０から埋め込み層１０６の下の半導体材料１０４への電気的接続を提供する。ディープトレンチ構造１１４は、上側層１１２の一部と上側層１１２部分における半導体デバイス１００の構成要素を囲むように、及びそのためそれらを隔離するように、閉ループ構成を有し得る。

【0016】

図２Ａ～図２Ｊは、製造の連続的段階で示した、図１の半導体デバイスの断面図である。図２Ａを参照すると、半導体材料１０４上に、埋め込み層１０６及び上側層１１２が形成される。埋め込み層１０６及び上側層１１２は、ｎ型ドーパントをｐ型半導体材料１０４に注入することにより形成され得、その後、注入されたｎ型ドーパントの拡散及び活性化によって埋め込み層１０６が形成されるように、ｐ型上側層１１２を成長させるための熱駆動アニール及び後続のエピタキシャルプロセスが続く。

【0017】

熱酸化などにより、基板の頂部表面１１０においてパッド酸化物１３０の層が形成される。パッド酸化物１３０の層は、５ナノメートル～３０ナノメートルの二酸化シリコンを含み得る。アンモニア及びシランを用いる低圧化学気相成長（ＬＰＣＶＤ）などにより、パッド酸化物１３０の層上にパッド窒化物１３２の層が形成される。パッド窒化物１３２の層は、１００ナノメートル～３００ナノメートルのシリコン窒化物を含み得る。テトラエトキシシラン（ＴＥＯＳ）と呼ぶこともあるオルトけい酸テトラエチルを用いるプラズマエンハンスト化学気相成長（ＰＥＣＶＤ）などにより、又は高密度プラズマ（ＨＤＰ）プロセスを用いて、パッド窒化物１３２の層の上にハードマスク酸化物１３４の層が形成される。ハードマスク酸化物１３４の層は、５００ナノメートル～２ミクロンの二酸化シリコンを含み得る。パッド窒化物１３２の層は、ハードマスク酸化物１３４の層の後続の
エッチングのためのエッチ停止層を提供する。

【0018】

図１のディープトレンチ構造１１４のためのエリアを露出させるように、ハードマスク酸化物１３４の層の上にトレンチマスク１３６が形成される。トレンチマスク１３６は、フォトリソグラフィプロセスによって形成されるフォトレジストを含み得、更に、ハードマスク層及び／又は半反射層を含み得る。

【0019】

図２Ｂを参照すると、ハードマスクエッチングプロセスが、トレンチマスク１３６により露出されたエリアにおいてハードマスク酸化物１３４の層から材料を取り除く。続いて、停止層エッチングプロセスが、トレンチマスク１３６により露出されたエリアにおけるパッド窒化物１３２の層及びパッド酸化物１３０の層を取り除く。トレンチエッチングプロセスが、ディープトレンチ１２０を形成するためにトレンチマスク１３６により露出されたエリアにおいて基板１０２から材料を取り除き、ディープトレンチ１２０は、埋め込み層１０６の底部表面より下まで延在する。幾つかの例において、ディープトレンチ１２０は、１２ミクロン～３５ミクロンの深さであり得る。図２Ｂに示したように有意な部分、及び場合によってはトレンチマスク１３６の全て、及び場合によってはハードマスク酸化物１３４の層の一部が、トレンチエッチングプロセスにより腐食され得る。残りのトレンチマスク１３６がある場合、ディープトレンチ１２０が形成された後に取り除かれる。

【0020】

図２Ｃを参照すると、ディープトレンチ１２０の側壁１１８及び底部上に、熱酸化物１３８の層が形成される。幾つかの例において、熱酸化物１３８の層は、５０ナノメートル～４００ナノメートルの厚みであり得る。準大気圧化学気相成長（ＳＡＣＶＤ）プロセスなどにより、熱酸化物１３８の層上に二酸化シリコン１４０の層が形成される。幾つかの例において、二酸化シリコン１４０の層は、５０ナノメートル～５００ナノメートルの厚みであり得る。二酸化シリコン１４０の層と組み合わされた熱酸化物１３８の層は、誘電体ライナー１１６を提供する。

【0021】

図２Ｄを参照すると、誘電体ライナー１１６は、半導体材料１０４を露出させるように、ディープトレンチ１２０の底部において取り除かれる。誘電性材料は、側壁１１８上の誘電体ライナー１１６を実質的にそのまま残すフッ素ラジカルを用いる反応性イオンエッチング（ＲＩＥ）プロセスなどにより取り除かれ得る。

【0022】

図２Ｅを参照すると、コンタクト領域１２８を形成するため、ディープトレンチ１２０の底部において露出された半導体材料１０４にｐ型ドーパント１４２が注入される。ドーパント１４２は、コンタクト領域１２８が半導体材料１０４と同じ導電型であるように選択される。この例では、半導体材料１０４はｐ型であり、ドーパント１４２はボロンを含む。ドーパント１４２は、実質的にゼロ度の傾き角度で、２×１０^１４ｃｍ－２～２×１０^１５ｃｍ^－２の例示のドーズ量で注入され得る。

【0023】

図２Ｆを参照すると、ポリシリコンの第１の層１２２が、既存の半導体デバイス１００上に形成されて、ディープトレンチ１２０内に延在し、コンタクト領域１２８への電気的コンタクトを成す。ポリシリコンの第１の層１２２は、ディープトレンチ１２０を充填しないように、１５０ナノメートル～２００ナノメートルの厚みを有し得る。幾つかの例において、ポリシリコンの第１の層１２２は、約２００ミリトルの圧力で、５００毎分標準立方センチメートル（ｓｃｃｍ）～６００ｓｃｃｍのシランガス（ＳｉＨ４）を提供することによって、約６２０℃の温度で形成され得る。ポリシリコンの第１の層１２２は、形成される際に実質的にドープされておらず、これは、ドープされたポリシリコンを用いるプロセスに比して、有利にも、基板１０２の裏側のドーピング汚染を低減する。

【0024】

図２Ｇを参照すると、約ゼロ度の傾き角度及び約４５度の捩れ（ｔｗｉｓｔ）角度の４サブドーズで、１×１０^１５ｃｍ^－２～１×１０ ^１６ ｃｍ^－２の例示のドーズ量で、ポリシリコンの第１の層１２２にｐ型ドーパント１４４が注入される。代替として、ｐ型ドーパント１４４は、約１度～２度の傾き角度及び約ゼロ度の捩れ角度で４サブドーズで注入され得る。ｐ型ドーパント１４４はボロンを含み得、ボロンは有利にも、ガリウム及びインジウムなどの他の一般的なｐ型ドーパントより高い拡散係数を有する。ｐ型ドーパント１４４の総ドーズは、ポリシリコンの第１の層１２２及び続いて形成されるポリシリコンの第２の層１２４における所望のシート抵抗値を提供するために、ディープトレンチ１２０の深さ及び幅に基づいて選択され得る。

【0025】

図２Ｈを参照すると、ポリシリコンの第２の層１２４が、ポリシリコンの第１の層１２２上に形成され、ディープトレンチ１２０内に延在する。ポリシリコンの第２の層１２４は、８００ナノメートル～１．５ミクロンの厚みを有し得、ディープトレンチ１２０を実質的に充填し得る。ポリシリコンの第２の層１２４は、図２Ｆを参照してポリシリコンの第１の層１２２に対して説明されたものと同様のプロセス条件を用いて形成され得る。ポリシリコンの第２の層１２４は、形成される際に実質的にドープされておらず、これも、ドープされたシリコン層を用いるプロセスに比して、基板１０２の裏側のドーピング汚染を有利に低減する。

【0026】

図２Ｉを参照すると、図２Ｇの注入されたドーパント１４４を活性化するため、及び注入されたドーパント１４４を、ポリシリコンの第１の層１２２及びポリシリコンの第２の層１２４にわたって拡散するために、熱駆動アニール１４６が基板１０２を加熱する。熱駆動アニールは、窒素雰囲気において１００分～１５０分間の１０００℃～１１００℃でのファーネスアニールであり得る。熱駆動アニールは有利にも、ポリシリコンの第１の層１２２及びポリシリコンの第２の層１２４における注入されたドーパント１４４の所望の均一性を提供する。

【0027】

図２Ｊを参照すると、ポリシリコンの第２の層１２４、ポリシリコンの第１の層１２２、図２Ｉのハードマスク酸化物１３４の層、及びパッド窒化物１３２の層の一部が、図２ＪにおいてＣＭＰパッド１４８として示される化学機械研磨（ＣＭＰ）プロセス１４８を用いて取り除かれる。その後、パッド窒化物１３２の残りの層、及びパッド酸化物１３０の層が、図１の構造を提供するために取り除かれる。代替として、パッド酸化物１３０の層は、後続の注入及びアニールの間その場に残され得、その後、製造プロセスにおいて取り除かれ得る。

【0028】

この例の代替のバージョンにおいて、基板においてｎ型半導体材料を備える類似の半導体デバイスが、リンなどのｎ型ドーパントを、ポリシリコンの第１の層に注入することによって形成され得る。結果のディープトレンチ構造は、半導体デバイスの頂部表面から、基板におけるｎ型半導体材料までの、電気的接続を提供する。

【0029】

図３は、別の例示の半導体デバイス３００の断面であり、これは、シリコンなどの半導体材料３０４を含む基板３０２において形成される。半導体デバイス３００は、一つ又は複数のディープトレンチ構造３１４を含み、ディープトレンチ構造３１４は、基板３０２の頂部表面３１０より少なくとも１０ミクロン下へ延在する。各ディープトレンチ構造３１４は、ディープトレンチ構造３１４のディープトレンチ３２０の側壁３１８及び底部上の誘電体ライナー３１６を含む。ポリシリコンの第１の層３２２が、誘電体ライナー３１６上に配置され、ディープトレンチ構造３１４の底部まで延在する。ポリシリコンの第１の層３２２上に、ポリシリコンの第２の層３２４が配置される。ドーパントが、少なくとも１×１０^１８ｃｍ^－３の平均ドーピング濃度で、ポリシリコンの第１の層３２２及びポリシリコンの第２の層３２４において分布する。ディープトレンチ構造３１４の幅３２６は、１．５ミクロン～３．５ミクロンである。

【0030】

この例では、誘電体ライナー３１６は、ポリシリコンの第１の層３２２を基板３０２から隔離する。ディープトレンチ構造３１４は、レジスタ又はキャパシタを提供し得、これらは有利にも、半導体デバイス３００の多くの表面空間を占有せず、低減されたサイズを、及びそのため一層低い製造コストを可能にする。

【0031】

図４Ａ及び図４Ｂは、製造の連続的段階で示した、図３の半導体デバイスの断面図である。図４Ａを参照すると、パッド酸化物３３０の層が、基板の頂部表面３１０において形成される。パッド酸化物３３０の層上に、パッド窒化物３３２の層が形成される。パッド窒化物３３２の層の上に、ハードマスク酸化物３３４の層が形成される。ハードマスク酸化物３３４の層、パッド窒化物３３２の層、及びパッド酸化物３３０の層は、図２Ａを参照して説明したように形成され得る。ディープトレンチ３２０は、ハードマスク酸化物３３４の層、パッド窒化物３３２の層、及びパッド酸化物３３０の層を介して、及び少なくとも１０ミクロン基板３０２内に、形成される。幾つかの例において、ディープトレンチ３２０は、１２ミクロン～３５ミクロンの深さであり得る。ディープトレンチ３２０は、図２Ｂを参照して説明したように形成され得る。誘電体ライナー３１６が、ハードマスク酸化物３３４の層の上に形成され、ディープトレンチ３２０の側壁３１８上に延在する。誘電体ライナーは、図２Ｃを参照して説明したように、熱酸化物の層及び堆積された酸化物の層を含み得、又は他の方法により形成され得る。ポリシリコンの第１の層３２２は、誘電体ライナー３１６上に形成され、ディープトレンチ３２０内に延在する（がディープトレンチ３２０を充填はしない）。ポリシリコンの第１の層３２２は、１５０ナノメートル～２００ナノメートルの厚みを有し得る。ポリシリコンの第１の層３２２は実質的にドープされておらず、図２Ｆを参照して説明した利点が得られ、及び図２Ｆを参照して説明したように形成され得る。ドーパント３４４が、１度～２度の傾き角度及び約ゼロ度の捩れ角度での４サブドーズで、２×１０^１５ｃｍ^－２～１×１０ ^１６ ｃｍ^－２の例示のドーズ量で、ポリシリコンの第１の層３２２に注入される。ドーパント３４４は、ｐ型ドーパントであり得、ボロンを含み得、又は、ｎ型ドーパントであり得、リン及び／又は場合によってはヒ素を含み得る。ドーパント３４４の総ドーズは、ポリシリコンの第１の層３２２及び続いて形成されるポリシリコンの第２の層３２４において所望のシート抵抗値を提供するために、ディープトレンチ３２０の深さ及び幅に基づいて選択され得る。

【0032】

図４Ｂを参照すると、ポリシリコンの第２の層３２４が、ポリシリコンの第１の層３２２上に形成され、ディープトレンチ３２０内に延在する。ポリシリコンの第２の層３２４は、８００ナノメートル～１．５ミクロンの厚みを有し得、ディープトレンチ３２０を実質的に充填し得る。ポリシリコンの第２の層３２４は、図２Ｆを参照して説明したものと同様のプロセス条件を用いて形成され得る。ポリシリコンの第２の層３２４は、形成される際に実質的にドープされておらず、図２Ｈを参照して説明した利点が得られる。図４Ａの注入されたドーパント３４４を活性化するように、及び注入されたドーパント３４４を、ポリシリコンの第１の層３２２及びポリシリコンの第２の層３２４にわたって拡散するように、熱駆動アニール３４６が基板３０２を加熱する。熱駆動アニールは、図２Ｉを参照して説明したものに類似し得、有利にも、ポリシリコンの第１の層３２２及びポリシリコンの第２の層３２４における注入されたドーパント３４４の所望の均一性を提供する。ドープされていない層としてのポリシリコンの第１の層３２２及びポリシリコンの第２の層３２４の形成により、図２Ｉを参照して説明した利点が得られる。ポリシリコンの第２の層３２４、ポリシリコンの第１の層３２２、ハードマスク酸化物３３４の層、及びパッド窒化物３３２の層の一部が、ＣＭＰプロセスを用いて取り除かれる。パッド窒化物３３２の残りの層、及びパッド酸化物３３０の層はその後、図３の構造を提供するために取り除かれる。

【0033】

図５は、埋め込み層、及び埋め込み層に対する自己整合シンカーを備えたディープトレンチ構造を含む、代替の半導体デバイスの断面である。半導体デバイス５００が基板５０２において形成され、基板５０２は、半導体材料のｐ型ベース半導体層５０４、半導体材料のｎ型埋め込み層５０６、及び基板５０２の頂部表面５１０まで延在するｐ型上側半導体層５１２を含む。ｐ型ベース半導体層５０４は、５Ωｃｍ～１０Ωｃｍの抵抗率を有するエピタキシャル半導体層であり得る。ｐ型上側半導体層５１２も、５Ωｃｍ～１０Ωｃｍの抵抗率を有するエピタキシャル半導体層であり得る。ｎ型埋め込み層５０６はメイン層５４８を含み得、メイン層５４８は、ベース半導体層５０４と上側半導体層５１２との間の境界に跨り、ベース半導体層５０４内に少なくとも１ミクロン、及び上側半導体層５１２内に少なくとも１ミクロン延在する。ｎ型埋め込み層５０６はまた、軽くドープされた層５５０を含み得、軽くドープされた層５５０は、ベース半導体層５０４において配置され、メイン層５４８の下に少なくとも２ミクロン延在する。ｎ型埋め込み層５０６は、米国特許出願番号ＵＳ１４／５５５，３３０に記載されるように形成され得る。

【0034】

半導体デバイス５００は、一つ又は複数のディープトレンチ構造５１４を含み、ディープトレンチ構造５１４は、基板５０２において少なくとも１０ミクロンの深さ延在する。各ディープトレンチ構造５１４は、ディープトレンチ構造５１４のディープトレンチ５２０の側壁５１８上の誘電体ライナー５１６を含む。ポリシリコンの第１の層５２２が、誘電体ライナー５１６上に配置され、ディープトレンチ構造５１４の底部まで延在する。ポリシリコンの第２の層５２４が、ポリシリコンの第１の層５２２上に配置され、ディープトレンチ５２０内に延在する。ドーパントが、少なくとも１×１０^１８ｃｍ^－３の平均ドーピング濃度で、ポリシリコンの第１の層５２２及びポリシリコンの第２の層５２４において分布する。トレンチ構造５１４は、本明細書における例の任意のものに記載されるように形成され得る。

【0035】

この例では、ポリシリコンの第１の層５２２がコンタクト領域５２８を介して基板５０２への電気的接続を成すように、誘電体ライナー５１６の誘電性材料が、ディープトレンチ構造５１４の底部において取り除かれ、コンタクト領域５２８が、ディープトレンチ構造５１４の底部における基板５０２において配置される。コンタクト領域５２８、及び各ディープトレンチ構造５１４の底部における誘電体ライナー５１６を取り除く方法は、米国特許出願番号ＵＳ１４／５５５，３５９に記載されるように成され得る。

【0036】

ｎ型自己整合シンカー５５２が、ディープトレンチ構造５１４に接し、埋め込み層５０６まで延在して、上側半導体層５１２に配置される。自己整合シンカー５５２は、埋め込み層５０６への電気的接続を提供する。自己整合シンカー５５２は、米国特許出願番号ＵＳ１４／５５５，２０９に記載されるように形成され得る。

【0037】

本発明の特許請求の範囲内で、説明した例示の実施例に変形が成され得、他の実施例が可能である。

【図1】

【図2A】

【図2B】

【図2C】

【図2D】

【図2E】

【図2F】

【図2G】

【図2H】

【図2I】

【図2J】

【図3】

【図4A】

【図4B】

【図5】