特許 7189646 微細タイミング分解能を用いるワイヤレス電力伝送装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2022-12-06

(45)【発行日】2022-12-14

(54)【発明の名称】微細タイミング分解能を用いるワイヤレス電力伝送装置

(51)【国際特許分類】

   H02J 50/10 20160101AFI20221207BHJP

   H02J 7/00 20060101ALI20221207BHJP

   H03K 7/08 20060101ALI20221207BHJP

【ＦＩ】

H02J50/10

H02J7/00 301D

H03K7/08 A

【請求項の数】 14

(21)【出願番号】P 2020507540

(86)(22)【出願日】2018-08-10

(65)【公表番号】

(43)【公表日】2020-10-22

(86)【国際出願番号】 US2018046307

(87)【国際公開番号】W WO2019033024

(87)【国際公開日】2019-02-14

【審査請求日】2021-08-09

(31)【優先権主張番号】15/674,360

(32)【優先日】2017-08-10

(33)【優先権主張国・地域又は機関】US

(73)【特許権者】

【識別番号】507107291

【氏名又は名称】テキサス インスツルメンツ インコーポレイテッド

(74)【代理人】

【識別番号】230129078

【弁護士】

【氏名又は名称】佐藤 仁

(72)【発明者】

【氏名】マリウス ヴィセンチウ ディナ

(72)【発明者】

【氏名】サルマン マザール

(72)【発明者】

【氏名】ジンウェイ シュー

【審査官】早川 卓哉

(56)【参考文献】

【文献】米国特許出願公開第２０１７／０１２６０６９（ＵＳ，Ａ１）

【文献】特開２０１７－１３５９８１（ＪＰ，Ａ）

【文献】特開２００９－２９０８５７（ＪＰ，Ａ）

【文献】特開２０１６－１１６３６５（ＪＰ，Ａ）

【文献】米国特許出願公開第２０１７／００４０９８８（ＵＳ，Ａ１）

【文献】米国特許第０５６５７２１１（ＵＳ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０２Ｊ５０／００－５０／９０

Ｈ０２Ｊ７／００－７／１２

Ｈ０２Ｊ７／３４－７／３６

Ｈ０２Ｍ３／００－３／４４

Ｈ０２Ｍ７／４２－７／９８

Ｇ０６Ｆ１／０４－１／１４

Ｇ０６Ｆ１／２６－１／３２９６

Ｈ０３Ｋ７／００－１１／００

Ｈ０３Ｌ１／００－９／００

(57)【特許請求の範囲】

【請求項1】

電力トランスミッタであって、
１次インダクタと、
前記１次インダクタに結合される駆動トランジスタであって、ゲートを有する、前記駆動トランジスタと、
立ち上がりエッジ制御回路であって、
電力搬送周波数入力とｍ段出力とクロック信号出力とを有する電圧制御発振器（ＶＣＯ）と、
前記ｍ段出力に結合されるｍサブ部分入力と、選択入力と、立ち上がりエッジマルチプレクサ出力とを有する立ち上がりエッジマルチプレクサと、
前記クロック信号出力に結合される入力と、ｎ立ち上がりエッジ部分出力とを有する立ち上がりエッジディバイダ回路と、
前記立ち上がりエッジマルチプレクサ出力と前記ｎ立ち上がりエッジ部分出力とに結合される入力と、前記駆動トランジスタのゲートに結合される立ち上がりエッジ制御出力とを有する立ち上がりエッジ論理回路要素と、
を含む、前記立ち上がりエッジ制御回路と、
を含む、電力トランスミッタ。

【請求項2】

請求項１に記載の電力トランスミッタであって、
ｍが前記ＶＣＯのクロック位相の数である、電力トランスミッタ。

【請求項3】

請求項２に記載の電力トランスミッタであって、
前記立ち上がりエッジ制御回路が、全ての考えられるｍより少ない値にのみタイミング遅延を適用するように構成される遅延回路を更に含む、電力トランスミッタ。

【請求項4】

請求項１に記載の電力トランスミッタであって、
前記立ち上がりエッジ制御出力が、前記電力搬送周波数の逆数をｎ×ｍの積で割ったものに等しい分解能を提供する、電力トランスミッタ。

【請求項5】

請求項１に記載の電力トランスミッタであって、
立ち下がりエッジ制御回路であって、
前記ｍ段出力に結合されるｍサブ部分入力と、選択入力と、立ち下がりエッジマルチプレクサ出力とを有する立ち下がりエッジマルチプレクサと、
前記クロック信号出力に結合される入力と、ｎ立ち下がりエッジ部分出力とを有する立ち下がりエッジディバイダ回路と、
前記立ち下がりエッジマルチプレクサ出力と前記ｎ立ち下がりエッジ部分出力とに結合される入力と、前記駆動トランジスタのゲートに結合される立ち下がりエッジ制御出力とを有する立ち下がりエッジ論理回路要素とを含む、前記立ち下がりエッジ制御回路を更に含む、電力トランスミッタ。

【請求項6】

請求項５に記載の電力トランスミッタであって、
前記立ち上がりエッジ制御出力に結合されるセット入力と、前記立ち下がりエッジ制御出力に結合されるリセット入力と、前記駆動トランジスタのゲートに結合されるパルス幅出力とを有するフリップフロップを更に含む、電力トランスミッタ。

【請求項7】

請求項１に記載の電力トランスミッタであって、
レシーバであって、
１次インダクタに結合される２次インダクタと、
前記２次インダクタに結合される整流トランジスタであって、受信立ち上がりエッジ制御回路の出力と受信立ち下がりエッジ制御回路の出力とに結合されるゲートを有する、前記整流トランジスタと、
を含む、前記レシーバを更に含む、電力トランスミッタ。

【請求項8】

請求項７に記載の電力トランスミッタであって、
前記駆動トランジスタがＨブリッジ回路の一部であり、前記整流トランジスタが整流器ブリッジの一部である、電力トランスミッタ。

【請求項9】

コンピューティングデバイスであって、
電力リードを有するプロセッサと、
前記プロセッサの電力リードに結合される電力出力と、ゲートを有する整流トランジスタに結合される２次インダクタと、立ち上がりエッジ制御回路とを含む、ワイヤレス電力レシーバであって、前記立ち上がりエッジ制御回路が、
電力搬送周波数入力と、ｍ段出力と、クロック信号出力とを有する電圧制御発振器（ＶＣＯ）と、
前記ｍ段出力に結合されるｍサブ部分入力と、選択入力と、立ち上がりエッジマルチプレクサ出力とを有する立ち上がりエッジマルチプレクサと、
前記クロック信号出力に結合される入力と、ｎ立ち上がりエッジ部分出力とを有する立ち上がりエッジディバイダ回路と、
前記立ち上がりエッジマルチプレクサ出力と前記ｎ立ち上がりエッジ部分出力とに結合される入力と、前記整流トランジスタのゲートに結合される立ち上がりエッジ制御出力とを有する立ち上がりエッジ論理回路要素と、
を含む、前記ワイヤレス電力レシーバと、
を含む、コンピューティングデバイス。

【請求項10】

請求項９に記載のコンピューティングデバイスであって、
前記電力出力がバッテリーに結合される、コンピューティングデバイス。

【請求項11】

請求項９に記載のコンピューティングデバイスであって、
前記整流トランジスタが整流器回路の一部である、コンピューティングデバイス。

【請求項12】

請求項９に記載のコンピューティングデバイスであって、
前記ワイヤレス電力レシーバが、
立ち下がりエッジ制御出力を有する立ち下がりエッジ制御回路と、
前記立ち上がりエッジ制御出力に結合されるセット入力と、前記立ち下がりエッジ制御出力に結合されるリセット入力と、前記整流トランジスタのゲートに結合されるパルス出力とを有するフリップフロップと、
を更に含む、コンピューティングデバイス。

【請求項13】

方法であって、
或る電力搬送周波数で２次インダクタを介して電力をワイヤレスに受け取ることであって、前記２次インダクタが１組のトランジスタを有する整流器に結合される、前記電力をワイヤレスに受け取ることと、
電圧制御オシレータ（ＶＣＯ）出力のｎ×ｍ個のサブ区分のうちの１つ又は複数の選択されたものを用いてパルス幅変調（ＰＷＭ）信号を生成することであって、前記ＶＣＯが、前記電力搬送周波数を有する基準クロックを受け取り、前記電力搬送周波数のｎ倍の周波数とｍ個の選択可能な位相とを有する前記出力を生成するように構成される、前記ＰＷＭ信号を生成することと、
前記ＰＷＭ信号で前記１組のトランジスタを制御することと、
を含む、方法。

【請求項14】

請求項１３に記載の方法であって、
前記電力をバッテリー又はコンピューティングデバイスに供給することを更に含む、方法。

【発明の詳細な説明】

【技術分野】

【0001】

本願は、概してワイヤレス電力伝送に関し、より詳細には微細（fractional）タイミング分解能を用いるワイヤレス電力伝送に関する。

【背景技術】

【0002】

ワイヤレス電力伝送システムは、無線周波数（ＲＦ）トランスミッタ及びＲＦレシーバを有する。ＲＦトランスミッタは、電力源（例えば、幹線電力線）に結合され、インダクタ、コイル、アンテナ、金属プレート、又は他のカップリングデバイスを用いて、電流を発振電磁場に変換する。ＲＦレシーバにおける別のカップリングデバイスが、放射された電磁場の一部を捕捉し（互いに近接する２つのコイルは電気的変圧器を形成する）、次いで、ＲＦレシーバは、受け取った電磁場を電流に変換する。

【0003】

多くの実装において、ＲＦトランスミッタは、充電パッド又は端末内に配置され得、ＲＦレシーバは、コンピューティングデバイス（デスクトップ、ラップトップ、タブレット、スマートフォンなど）又はバッテリーに結合され得る。次いで、ＲＦトランスミッタとＲＦレシーバとの間で伝送されたエネルギーは、コンピューティングデバイスを動作させる及び／又はバッテリーを充電するために用いられ得る。したがって、伝送効率（送信されたエネルギーの量に対する受信したエネルギーの量）は、ワイヤレス電力伝送設計における重要なパラメータである。

【0004】

ＲＦトランスミッタ及びＲＦレシーバの両方におけるコイルは、多くのスイッチ又はトランジスタを用いて制御され、電力伝送効率を増大させるには、これらのトランジスタの正確な制御が必要となることが多い。しかしながら、このような制御を提供するために典型的に必要とされる高周波数クロックは、コスト及び複雑度を著しく増大させ得る。

【発明の概要】

【0005】

微細タイミング分解能を用いるワイヤレス電力伝送のためのシステム及び方法の記載される例において、電力トランスミッタが、トランジスタと立ち上がりエッジ制御回路とを含み得、立ち上がりエッジ制御回路は、フルクロック周期より大きい分解能で選択された時間にパルスの立ち上がりエッジを生成するためにトランジスタのゲートを制御するように構成される。

【0006】

また、電力トランスミッタは、或る電力キャリア周波数にわたって電力をワイヤレスに放出するように構成されるインダクタを含み得、この場合、フルクロック周期は電力キャリア周波数の逆数である。また、電力トランスミッタは、電圧制御オシレータ（ＶＣＯ）を有する位相ロックループ（ＰＬＬ）回路を含み得、ＶＣＯは、電力キャリア周波数よりｎ倍大きい周波数を有するクロック信号を生成するように構成される。

【0007】

場合によっては、立ち上がりエッジ制御回路は、ＶＣＯに結合されてクロック信号をｎ個の部分に分割するように構成されるディバイダ回路を含み得る。また、立ち上がりエッジ制御回路は、ＶＣＯに結合されてｎ個の部分の各々を複数のｍ個のサブ部分に細分するように構成されるマルチプレクサを含み得る。例えば、ｍは、ＶＣＯのクロック位相の数であり得る。立ち上がりエッジ制御回路は更に、全ての考えられるｍより少ない値にのみタイミング遅延を適用するように構成される遅延回路を含み得る。分解能は、電力キャリア周波数の逆数をｎ×ｍの積で割ったものに等しくし得る。

【0008】

幾つかの実装において、トランジスタのゲートは、この分解能で選択された後続の時間にパルスの立ち下がりエッジを生成するために電力キャリア周波数を用いる立ち下がりエッジ制御回路を介して制御され得る。ワイヤレス電力トランスミッタは更に、立ち上がりエッジ制御回路に結合されるセット入力と、立ち下がりエッジ制御回路に結合されるリセット入力とを有するフリップフロップを含み得、フリップフロップの出力がパルスを生成するために用いられ、パルスが、トランジスタのゲートを駆動するために使用可能なパルス幅変調（ＰＷＭ）パルスであるようにする。

【0009】

電力トランスミッタはレシーバも含み得、レシーバは、ワイヤレス電力を受け取るように構成される別のインダクタと、他のインダクタに結合される別のトランジスタとを含む。この場合、他のトランジスタの別のゲートは、別の立ち上がりエッジ制御回路及び別の立ち下がりエッジ制御回路を用いて制御され、他の立ち上がりエッジ制御回路及び他の立ち下がりエッジ制御回路は、電力キャリア周波数を用いて、その分解能を有する別のパルスを生成するように構成される。トランジスタはＨブリッジ回路の一部であり得、他のトランジスタは整流器ブリッジの一部であり得る。

【0010】

別の実施例において、コンピューティングデバイスが、プロセッサと、プロセッサに電力を供給するように構成されるワイヤレス電力レシーバとを含み得、ワイヤレス電力レシーバは、トランジスタに結合されるインダクタを含み、トランジスタのゲートが、電力キャリア周波数の逆数より大きい分解能で選択された時間にパルスの立ち上がりエッジを生成するために電力キャリア周波数を用いるように構成される立ち上がりエッジ制御回路を部分的に介して制御される。

【0011】

ワイヤレス電力レシーバは、バッテリーを充電することによってプロセッサに電力を供給するように構成され得る。トランジスタは整流器回路の一部であり得る。また、ワイヤレス電力レシーバは、ＰＬＬ回路のＶＣＯを更に含み得、ＶＣＯは電力キャリア周波数を受信し、電力キャリア周波数のｎ倍の周波数を有するクロック信号を生成するように構成される。

【0012】

立ち上がりエッジ制御回路は、ＶＣＯに結合されてクロック信号をｎ個の部分に分割するように構成されるディバイダと、ＶＣＯに結合されてｎ個の部分の各々を複数のｍ個のサブ部分に細分するように構成されるマルチプレクサとを含み得、ここで、ｍはＶＣＯのクロック位相の数であり、分解能は、電力キャリア周波数の逆数をｎ×ｍの積で割ったものに等しい。トランジスタのゲートは、部分的に、この分解能で選択された後続の時間にパルスの立ち下がりエッジを生成するために電力キャリア周波数を用いるように構成される立ち下がりエッジ制御回路を介して更に制御され得、ワイヤレス電力レシーバは、立ち上がりエッジ制御回路に結合されるセット入力と、立ち下がりエッジ制御回路に結合されるリセット入力とを有するフリップフロップを更に含み、フリップフロップの出力はパルスを生成するために使用可能である。

【0013】

更に別の実施例において、或る方法が、トランジスタのセットを有する整流器に結合されるインダクタを介して或る電力キャリア周波数でワイヤレスに電力を受け取ることと、ＰＬＬ回路のＶＣＯによって生成されるＶＣＯ出力のｎ×ｍ個のサブ区分のうちの１つ又は複数の選択されたサブ区分を用いてＰＷＭ信号を生成することであって、ここで、ＶＣＯが、電力キャリア周波数を有する基準クロックを受信し、電力キャリア周波数のｎ倍の周波数とｍ個の選択可能な位相とを有する出力を生成するように構成される、ＰＷＭ信号を生成することと、ＰＷＭ信号を用いてトランジスタのセットの各々を制御することを含み得る。この方法は、バッテリー又はコンピューティングデバイスに電力を供給することも含み得る。

【図面の簡単な説明】

【0014】

【図1】幾つかの実施例に従った、ワイヤレス電力伝送システムの一例のブロック図である。

【0015】

【図2】幾つかの実施例に従った、微細周期タイミング分解能を用いる位相ロックループ（ＰＬＬ）ベースのパルス幅変調（ＰＷＭ）生成器の一例のブロック図である。

【0016】

【図3】幾つかの実施例に従った、微細周期タイミング分解能を用いるＰＬＬベースのＰＷＭ生成器の例示の実装の回路図である。

【0017】

【図4】幾つかの実施例に従った、微細周期タイミング分解能を用いるＰＬＬベースのＰＷＭ生成器のオペレーションを図示する図である。

【発明を実施するための形態】

【0018】

図１は、幾つかの実施例に従った、例示的なワイヤレス電力伝送システム１００のブロック図である。図示されるように、ワイヤレス電力伝送システム１００は、無線周波数（ＲＦ）トランスミッタ１０１及びＲＦレシーバ１０２を含む。

【0019】

ＲＦトランスミッタ１０１は、ＲＦトランスミッタ回路要素１０３と、複数のトランジスタ又はスイッチＱ１～Ｑ４を有するＨブリッジ１０５とを含む。本明細書で用いられるように、「Ｈブリッジ」という用語は、電圧がいずれかの方向に負荷を横切って印加されることを可能にする電子回路を指す。種々の実施例において、トランジスタＱ１～Ｑ４は各々、ソース端子及びドレイン端子間にダイオードを有し得る。例えば、Ｑ１～Ｑ４は、パワー金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）などとして実装され得る。

【0020】

また、ＲＦトランスミッタ１０１は、Ｈブリッジ１０５に結合される一次平滑化静電容量（Ｃ_primary）及び一次インダクタ、コイル、又はアンテナ（Ｌ_primary）を含む。Ｌ_primaryは、二次インダクタ、コイル、又はアンテナ（Ｌ_secondary）に電磁的に結合されると、電気的変圧器１０７を形成する。

【0021】

ＲＦレシーバ１０２は、整流器ブリッジ１０６に結合されるＬ_secondary及び二次平滑静電容量（Ｃ_secondary）を含む。整流器ブリッジ１０６は、ＲＦレシーバ回路要素１０４に結合される複数のトランジスタ又はスイッチＱ４～Ｑ８（例えば、パワーＭＯＳＦＥＴ）を含む。Ｑ５とＱ８との間のノードは、出力電圧レール（Ｖ_{bridge_out}）を提供する。Ｖ_{bridge_out}は、次いで、コンピューティングデバイスのバッテリー又はプロセッサなどの電気的負荷に電力を供給するために、バックブーストコンバータ、電圧レギュレータなど（図示せず）に提供される。

【0022】

電気的変圧器１０７は、一次電流Ｉ_ｐが電磁場Ｍに変換されることを可能にし、次いで、電磁場Ｍは、電力キャリア周波数を有する電力キャリア信号としてＬ_primaryによって放出される。その後、Ｌ_secondaryは、電磁エネルギーの一部を受け取り、それを二次電流Ｉ_ｓに変換する。

【0023】

ＲＦトランスミッタ１０１とＲＦレシーバ１０２との間の電力伝送の効率は、電流Ｉ_sとＩ_ｐとの間の比に比例する、送信されたエネルギーと受信したエネルギーとの間の比によって与えられる。また、この効率は、Ｉ_ｐ及びＩ_sを生成するために、トランジスタＱ１～Ｑ８をオン（導通）及びオフ（漏れ効果を除く非導通）にすることができる速度及び精度に大きく依存する。

【0024】

大まかに説明すると、トランジスタＱ１～Ｑ８は、それぞれのトランジスタのゲート端子にパルス信号を印加する、ＲＦトランスミッタ回路要素１０３及びＲＦレシーバ回路要素１０４によって制御される。種々の実施例において、ＲＦトランスミッタ回路要素１０３及びＲＦレシーバ回路要素１０４は、クロック信号の微細区分に基づいて選択されるタイミング分解能又は粒度を有するパルス幅変調（ＰＷＭ）パルスを生成し得る。例えば、そのようなクロック信号は、電力がワイヤレスに放射されるのと同じ周波数（電力キャリア周波数）であり得る。

【0025】

例えば、電力キャリア周波数が６．７８ＭＨｚなど数メガヘルツを超える場合、ゲートドライバパルス（オン／オフ）の分解能又は粒度は、１．１ｎｓレンジにあるべきである。この要件を考えると、これらのパルスを生成するための時間基準として、通常、８７０ＭＨｚのシステムクロックが必要とされる。しかしながら、この高クロック周波数で動作すると、最終的な解決策の実装コスト及び複雑度が著しく増大し得る。主なコスト付加要因は、そのようなシステムを実装するために必要なプロセス及び技術が、高電圧及び高速度オペレーション両方を同時にサポートする必要があることである。これは、通常、許容可能なコストで達成するのは容易ではない。また、結果として生じる高電力消費は、従来の実装を競合し得ないものにする別の要因である。

【0026】

したがって、種々の実施例において、クロック信号の微細区分は、図２に示されるように、１つ又は複数のゲート制御回路に結合される位相ロックループ（ＰＰＬ）回路を用いて達成され得る。特に、図２は、微細周期タイミング分解能２００を用いるＰＬＬベースのＰＷＭパルス生成器のブロック図である。種々の実施例において、ＰＷＭパルス生成器２００の１つ又は複数の事例が、ＲＦトランスミッタ回路要素１０３及び／又はＲＦレシーバ回路要素１０４に配置され得る。

【0027】

図示されるように、電圧制御オシレータ（ＶＣＯ）２０３は、ＰＬＬフィルタ（図示せず）から、（例えば、６．７８ＭＨｚで動作する）電力キャリア周波数にロックされた信号を受信する。これに応答して、ＶＣＯ２０３は、電力キャリア周波数よりｎ倍大きい周波数を有するクロックを生成する（例えば、ｎ＝１６の場合、ＶＣＯ２０３のクロック周波数は１０８．４８ＭＨｚである）。幾つかの実装において、ＶＣＯ２０３は、ｍ段の全差動リングオシレータ（例えば、１０８．４８ＭＨｚで動作する８段オシレータ）であり得る。

【0028】

ＶＣＯ２０３の出力は、ディバイダ回路２０４に提供される（この場合、ディバイダ回路２０４は、クロック周期を１６個の部分又は「ビン」に分割する）。立ち上がりエッジ制御回路２０１は、第１のマルチプレクサ２０５を含み、第１のマルチプレクサ２０５は、ＶＣＯ２０３のｍ個の位相のうちの１つを受信し、（例えば、制御ワードの３ビットＬＳＢ部分に基づいて）ｍ個のうちの１つの値を選択するように構成される。カウンタ選択回路２０６は、（例えば、制御ワードの４ビットＭＳＢ部分に基づいて）ディバイダ２０４からｎ個のビンのうちの１つを選択する。マルチプレクサ２０５及びカウンタ選択回路２０６からの出力は、ｎ×ｍの積で除算された電力キャリア周波数の周期に等しい時間分解能又は粒度（及び／又は離散時間インクリメント）を有するＰＷＭパルスのための立ち上がり時間を選択するために、論理ゲート２０７によって結合される。

【0029】

特に、周波数が６．７８ＭＨｚである場合、電力キャリア信号の周期は約１４７ｎｓであるが、ｎ＝１６及びｍ＝８である場合、選択された立ち上がり時間のタイミング分解能は１．１５ｎｓ程度である。

【0030】

図２を更に参照すると、立ち下がりエッジ制御回路２０２は、マルチプレクサ２０８がマルチプレクサ２０５と同じデバイスの別の事例であり得、カウンタ選択回路２０９がカウンタ選択回路２０６と同じデバイスの別の事例であり得るという点で、立ち上がりエッジ制御回路２０１と同様である。

【0031】

論理ゲート２０７の出力は、フリップフロップ２１１のセット入力に結合され、論理ゲート２１０の出力は、フリップフロップ２１１のリセット入力に結合される。従って、フリップフロップ２１１の出力において結果として得られるＰＷＭパルスは、上述の増大したタイミング粒度又は分解能で選択される立ち上がり及び立ち下がりエッジで生成される。

【0032】

ＰＬＬベースのＰＷＭパルス生成器２００は、（ＶＣＯ２０３からの）１０８．４８ＭＨｚのシステムクロック速度でのみ動作する一方で、ナノ秒未満のＰＷＭが可能である。微細タイミング分解能は、８段リングオシレータ内の中間段をタップ接続する（tapping）ことによって達成され得る。全デジタルゲート・パルスエンコーダは、リングオシレータクロック位相をＰＬＬフィードバックディバイダから来る状態情報と組み合わせて、高忠実度で極めて柔軟なＰＷＭパルス生成器をもたらす。

【0033】

その結果、パルス幅及び位置の両方に対して１．１５ｎｓの分解能を有するパルス幅変調生成方式が得られる。そのため、（トランスミッタ及び同期レシーバ／整流器の両方で）ＮｅｘＦｅｔデバイスＱ１～Ｑ８のゲートを駆動するＰＷＭパルスは、１／６．７８ＭＨｚ（約１４７ｎｓ）の基準クロックサイクル内の、どこでも開始することができ、どこでも止まることができる。

【0034】

トランスミッタ側では、ＶＣＯ２０３は、６．７８ＭＨｚで動作する外部基準クロックにロックされたＰＬＬ周波数シンセサイザーの一部である。レシーバ側は、６．７８ＭＨｚの受信キャリア信号がＰＬＬ基準として機能することを除いて、同じ回路要素のすべてを用いることができる。

【0035】

幾つかの実装において、回路は、任意の開始時間に（例えば、常に、ｔ＝１５０ｎｓで）ＰＷＭパルスの立ち上がりエッジをもたらし得、一方、立ち下がりエッジは、ｔ＝１５０ｎｓ＋１．１５ｎｓからｔ＝１５０ｎｓ＋１．１５ｎｓ×１２４＝２９２ｎｓまでの任意の離散時間に選択され得る。パルスの各々のパルス幅は、立ち下がりエッジを制御するデコーダの選択が１と１２４の間（７ビットの分解能）で変化するように制御され得る。

【0036】

例えば、８段階ＶＣＯリングオシレータからの８個のクロック位相を１６フィードバックディバイダ（１６で分周する）タップと組み合わせて、トランスミッタ（一次）側とレシーバ（二次）側の両方で４つすべてのゲート／ＦＥＴドライバに対するＰＷＭ制御パルスを生成し得る。従って、１４７ｎｓ（１／６．７８ＭＨｚ）の基準クロックサイクルは１２８スロットに分割され、各スロットは１．１５ｎｓ幅である。最終的に、立ち上がりエッジ制御出力は、ＳＲ ＦＦ（これは、ＰＷＭパルスを開始する）をセットし、立ち下がりエッジ制御出力は、ＳＲ ＦＦ（これは、ＰＷＭパルスを終了する）をリセットする。

【0037】

プロセスノードの選択肢の速度制約に応じて、１２５～１２８のＰＷＭ幅は回路２００ではカバーできない可能性があるが、これは本願には必要ではない。しかし、他の実施例において、全ＰＷＭ幅レンジをカバーすることができる。

【0038】

図３は、幾つかの実施例に従った、微細周期タイミング分解能２００を用いるＰＬＬベースのＰＷＭ生成器の実装例３００の回路図である。この例において、マルチプレクサ回路３０１（ＭＵＸ１）が、カウンタセレクタ２０６及び／又は２０９を実装し得、マルチプレクサ回路３０５が、マルチプレクサ２０６及び／又は２０８を実装し得る。また、実装例３００は、マルチプレクサ２０９を介してマルチプレクサ回路３０１の出力と結合される前に、及び、最終ＰＷＭパルスの立ち上がり又は立ち下がりエッジのための特定の時間を選択するために、マルチプレクサ３０５を介して選択される位相のサブセットに応じて動作するように構成されるタイミング回路３０８を含む。

【0039】

マルチプレクサ回路３０１は、７ビット制御ワード（例えば、ビット５及び６）の２ビット部分を用いてディバイダ２０４のオペレーションから得られる１６個のビン（ビン０から１５と呼ばれる）の第１のサブセットを選択するように構成される論理ゲート３０２の第１のセットを含む。ここで、ビンのサブセットの各々は４つの粗いサブ区分、ＳＥＬカウンタ＝０→３、４→７、８→１、又は１２→１５を有する。

【0040】

また、マルチプレクサ回路３０１は、ビンのサブセットの各々内で、７ビット制御ワードの別の２つのビット部分（例えば、ビット３及び４）を用いてそれらのビンのうちの特定の１つを選択するように構成される論理ゲート３０３又はマルチプレクサの第２のセットを含む。ここでも、ＣＯＵＮＴＥＲデコード入力は、ＣＯＵＮＴＥＲデコード＝０→３、４→７、８→１、又は１２→１５の異なるグループに分散され、各ＣＯＵＮＴＥＲデコード入力は、ビンのそのサブセット内の個々のビンを選択する（より微細な又はより正確な選択）。最終的に、論理ゲート３０２及び３０３の出力は、ｍの選択された値を出力することによって、１６個のビンのうちの特定の１つを選択するように、論理ゲート３０４によって結合される。

【0041】

マルチプレクサ回路３０５は、マルチプレクサ３０６及びマルチプレクサ３０７を含む。マルチプレクサ３０６は、ＶＣＯ２０３の位相１、２、３、又は４のうちの１つを選択するように動作可能であり、マルチプレクサ３０７は、位相５、６、７、又は０のうちの１つを選択するように動作可能である。マルチプレクサ３０６又は３０７のいずれかが位相を選択すると、ｎの値が設定され、マルチプレクサ３０９が、増大した分解能（例えば、１．１５ｎｓ）で、選択された時間に立ち上がり又は立ち下がりエッジを発する。場合によっては、タイミング回路３０８は、漏れ効果などを回避するために、マルチプレクサ３０７の出力における特定の位相選択のタイミングを調整するために用いられ得る。

【0042】

したがって、マルチプレクサ回路３０１は、１６個のＣＮＴＲフィードバックディバイダ位相のうちのどれが用いられるかを選択する。すべてのＣＮＴＲ位相は、ＶＣＯの同じタップ、即ち、ＶＣＯ ＰＨＡＳＥ ０から生じる。また、マルチプレクサ回路３０１は、ＶＣＯ位相１、２、３、４をゲートする。ＣＮＴＲが位相０上で状態を変更させると仮定すると、これは、この時点で、どのＣＯＵＮＴＥＲ状態が選択されても、直接的にＡＮＤ演算され得る。一方、マルチプレクサ回路３０５は２つの出力を有し、第１の出力はＭＵＸされた位相１、２、３、４であり、これは直接的にＡＮＤ演算される。第２の出力はＭＵＸされた位相５、６、７、０であり、これらは、（ＶＣＯ位相０によってクロックされる）ＣＯＵＮＴＥＲの選択された状態が、ＭＵＸされた位相５、６、７、０とＡＮＤ演算されたとき望ましくない二重端をつくらないために、クロック再タイミング回路３０８を通る別のルートをとる。

【0043】

場合によっては、クロック再タイミング回路３０８は、出力を再サンプリングし、それを後続のＶＣＯ位相５、６、７、０のために再度タイミングをとるために、ＶＣＯ位相４を用い得る。この場合も、これにより、ＶＣＯ位相５、６、７、０が、クロック再タイミング回路３０８内で、選択及び再度タイミングがとられたＣＮＴＲ状態とＡＮＤ演算されたときに、二重クロックが生じないことが保証される。最終的に、マルチプレクサ３０９は、（ＳＥＬｃｌｋ＜２＞に基づいて）どのＶＣＯ位相バンク（１、２、３、４又は５、６、７、０）が最終出力に向かうのかを選択する。

【0044】

図４は、幾つかの実施例に従った、微細周期タイミング分解能２００を用いるＰＬＬベースのＰＷＭ生成器のオペレーションを図示するグラフ４００を示す。ＶＣＯＣＬＫ信号４０１は、ＲＥＦＣＬＫ信号４０２として示される１６倍の電力キャリア周波数（例えば、それぞれ、１０８．４８及び６．７８ＭＨｚ）を有する、ＶＣＯ２０３によって出力されるクロック信号である。カウンタセレクタ４０３の出力は、ゲートされた曲線４０３に示されるビン０～１６である。

【0045】

少なくとも一例において、制御ワードは、４つの上側ビット又はＭＳＢと、３つの下側ビット又はＬＳＢとの、２つのグループに分割される７ビットワードである。第１のグループはｎについての選択された値（ビン番号０→１５）を符号化し、第２の部分は、ｍについての選択された値（位相０→７）を符号化する。また、第１のグループは、２つの部分、ビンのサブセットを示す第１の２ビット部分と、そのサブセット内の個々のビンを示す第２の２ビット部分とに更に細分される。

【0046】

この例では、第１のパルスが、バイナリの形態で、制御ワード００１１０１０によって与えられる立ち上がりエッジ４０５を有する。４つのＭＳＢにおいて、左から右に向かって順に、「００」はビンの４つのサブセットのうちの１つ（例えば、ビン０～４のうちの１つ、この場合、ビン０）を示し、「０１」はそのサブセット内の第３のビン（この場合、ビン３）を特定する。また、３つのＬＳＢにおいて、「０１０」はビン内サブ区分（ｍ＝２）を示す。

【0047】

次いで、パルスは制御ワード０１０１１１０によって選択される立ち下がりエッジ４０６を有し、これは、それをビン５（ｎ＝５）の第６のビン内サブ区分（ｍ＝６）に正確に配置する。そのため、本明細書で説明するシステム及び方法によってもたらされる粒度を用いて、立ち上がりエッジ４０５が正確に所望の立ち上がり時間に配置され得る。

【0048】

後の時間において、サブシーケンスパルスが、それぞれ、制御ワード１００１１１０及び１０１１００１によって選択される立ち上がりエッジ４０７及び立ち下がりエッジ４０８を有する。本明細書で説明されるシステム及び方法を用いて、立ち上がりエッジ４０５は、ビン９（ｎ＝９）の第６のビン内サブ区分（ｍ＝６）に配置され、立ち下がりエッジ４０８は、ビン１１（ｎ＝１１）の第１のビン内サブ区分（ｍ＝１）に配置される。

【0049】

本明細書に記載のシステム及び方法とは対照的に、前述の問題に対する従来の解決策は、２つのカテゴリーのうちの１つに入る。１つ目には、同期ＰＷＭ生成を用いるＰＬＬ／ＤＬＬタイプの実装に常に依存するデジタルＰＷＭ生成器がある。これらの実装は、必要とされるＰＷＭ分解能に比例するレートで動作するシステムクロックを必要とする（約１．１５ｎｓのタイミング分解能に対して８７０ＭＨｚなど）。また、これらの実装は、実装コストが高く、電力消費が高く、複雑度が高くなるという欠点がある。

【0050】

２つ目には、ＰＷＭパルスを生成するための、カウンタ、デジタルアナログコンバータ（ＤＡＣ）、及び、コンパレータの方式に依存するアナログ実装がある。しかしながら、これらのアナログ手法は、典型的に、アナログ回路に関連する制約、例えば、不十分な構成要素マッチング、温度にわたるドリフト、プロセスにわたる変動、より高い電力、潜在的不安定性、及び／又は、低減されたスケーラビリティに悩まされる。

【0051】

また、フルクロックベースの設計（ＶＣＯが１／１．１５ｎｓ＝８７０ＭＨｚで動作する場合など）と比較して、本明細書で説明するシステム及び方法は、より安価及び／又はより古い技術が、外部ＮｅｘＦｅｔデバイスを駆動するために必要な高電圧能力を用いるようにするなど、多くの特徴を提供し得る。また、これらのシステム及び方法は、オペレーションの最大周波数がフルクロックベースの設計の１／８にすぎない（ＲＭＳ電力は動作周波数に比例する）と仮定すると、用いる電力がはるかに少ない。

【0052】

従来のアナログＰＷＭ生成方式と比較して、提案されたＰＷＭ生成器は、バックグラウンドの較正又はトリミングを必要とすることなく、優れた性能を提供する。全デジタル実装は、改善された部分毎のマッチング、及び、広い動作温度レンジにわたって、一貫性のある、反復可能な性能をもたらす。これらのシステム及び方法は柔軟であり、任意の所望のＰＷＭ及び／又は基準周波数に拡張可能である。

【0053】

本発明の特許請求の範囲内で、説明した例示の実施例に改変が成され得、他の実施例が可能である。

【図1】

【図2】

【図3】

【図4】