特許 7190230 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B1)

(11)【特許番号】

(24)【登録日】2022-12-07

(45)【発行日】2022-12-15

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   G06F 12/00 20060101AFI20221208BHJP

   G11C 5/04 20060101ALI20221208BHJP

   G11C 7/10 20060101ALI20221208BHJP

【ＦＩ】

G06F12/00 564D

G06F12/00 560B

G11C5/04 200

G11C7/10 405

【請求項の数】 6

(21)【出願番号】P 2022560919

(86)(22)【出願日】2022-07-05

(86)【国際出願番号】 JP2022026682

【審査請求日】2022-10-05

【早期審査対象出願】

(73)【特許権者】

【識別番号】515225518

【氏名又は名称】ウルトラメモリ株式会社

(74)【代理人】

【識別番号】100106002

【弁理士】

【氏名又は名称】正林 真之

(74)【代理人】

【識別番号】100120891

【弁理士】

【氏名又は名称】林 一好

(74)【代理人】

【識別番号】100190621

【弁理士】

【氏名又は名称】崎間 伸洋

(72)【発明者】

【氏名】長谷川 雅俊

(72)【発明者】

【氏名】瀧澤 明彦

(72)【発明者】

【氏名】中原 茂

(72)【発明者】

【氏名】元山 裕二

(72)【発明者】

【氏名】余公 秀之

【審査官】後藤 彰

(56)【参考文献】

【文献】特開２０１４－１８６５９８（ＪＰ，Ａ）

【文献】特開２０１３－２３２１５２（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｇ０６Ｆ １２／００

Ｇ１１Ｃ ５／０４

Ｇ１１Ｃ ７／１０

(57)【特許請求の範囲】

【請求項1】

ストローブ信号が入力されるストローブ入力端子、前記ストローブ信号を遅延させるストローブ遅延回路および前記ストローブ信号を出力するストローブ出力端子をこの順番に有し、前記ストローブ信号を伝送するストローブ信号伝送路と、
前記ストローブ信号伝送路の前記ストローブ遅延回路の下流側に接続され、それぞれデータを記憶し、前記ストローブ信号が入力されたときに前記データを出力する複数のデータ出力回路と、
前記複数のデータ出力回路に接続され、前記データを外部出力するデータ出力端子を有するデータ出力バスと、
をそれぞれ有する複数のメモリと、
前記ストローブ入力端子に前記ストローブ信号を入力するストローブ回路と、
前記データ出力端子から出力される前記データを受信し、受信した前記データを一次的に記憶し、前記ストローブ出力端子から出力される前記ストローブ信号に応じて前記データを出力するデータバッファ回路と、
前記ストローブ出力端子から出力される前記ストローブ信号の前記ストローブ回路から出力される前記ストローブ信号に対する遅れの前記メモリの間での差を低減するよう前記ストローブ遅延回路の遅延量を調整する遅延調整回路と、
を有するコントローラと、
を備える、半導体装置。

【請求項2】

前記コントローラは、前記ストローブ回路から出力される前記ストローブ信号を遅延させる制御遅延回路をさらに有し、
前記遅延調整回路は、前記制御遅延回路から出力される前記ストローブ信号と前記ストローブ出力端子から出力される前記ストローブ信号との位相差に基づいて前記ストローブ遅延回路の遅延量を調整する、請求項１に記載の半導体装置。

【請求項3】

前記遅延調整回路は、前記ストローブ回路から出力される単一の前記ストローブ信号に対して２つの前記メモリの前記ストローブ出力端子から出力される前記ストローブ信号の間の位相差に基づいて、前記ストローブ遅延回路の遅延量を調整する、請求項１に記載の半導体装置。

【請求項4】

前記遅延調整回路は、前記ストローブ回路が前記ストローブ信号を出力してから前記ストローブ出力端子から前記ストローブ信号が出力されるまでの時間を測定する、請求項１に記載の半導体装置。

【請求項5】

前記メモリは、前記ストローブ入力端子と前記ストローブ出力端子との間を接続し、前記ストローブ信号伝送路とともに発振回路を形成する帰還回路をさらに有し、
前記遅延調整回路は、前記ストローブ出力端子から出力される信号の周期に基づいて前記ストローブ遅延回路の遅延量を調整する、請求項１に記載の半導体装置。

【請求項6】

前記遅延調整回路は、当該半導体装置の動作条件が変化した場合に前記ストローブ遅延回路の遅延量を調整する、請求項１に記載の半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体装置に関する。

【背景技術】

【0002】

従来より、記憶装置としてＤＲＡＭ（Dynamic Random Access Memory）等の揮発性メモリ（ＲＡＭ）が知られている。ＤＲＡＭには、演算装置（以下、論理チップあるいはロジックチップという）の高性能化やデータ量の増大に耐えうる大容量化が求められている。そこで、メモリ（メモリセルアレイ、メモリ）の微細化およびセルの平面的な増設による大容量化が図られてきた。一方で、微細化によるノイズへの惰弱性や、チップ面積の増加等により、この種の大容量化は限界に達してきている。

【0003】

そこで、昨今では、平面的なメモリを複数積層して３次元化（３Ｄ化）して大容量化を実現する技術が開発されている。また、データ量の増大に伴い、チップ（ロジックチップおよびメモリ）間のデータ通信の高速化が図られている（例えば、特許文献１および２参照）。

【先行技術文献】

【特許文献】

【0004】

【文献】特表２０１１－５２８８３７号公報

【文献】特開２０１１－０８１７３１号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

特許文献１には、積層メモリデバイスダイスにおいて、全てのメモリデバイスダイス（メモリ）からの読み出しデータまたは他の信号が同じ時刻に受信されるように、読み出しストロボ（ストローブ）信号のタイミングを調整することが開示されている。このような構成では、メモリの数だけタイミングを補正するための回路が必要となり、半導体装置の大型化、コスト増大といった問題が生じ得る。また、複数のデータ出力回路を設ける場合には、対応がより困難となる。また、特許文献１は、メモリ間でデータの受信時刻を合わせる方法を提供しておらず、運用が難しい。

【0006】

また、特許文献２には、複数のコアチップ（メモリ）の夫々に、リードコマンド（ストローブ信号）に応答してインターフェースチップにリードデータを出力するデータ出力回路と、リードコマンドを受け付けてからデータ出力回路によってリードデータが出力されるまでの時間を複数のコアチップ間において一致させる出力タイミング調整回路とを設けることが開示されている。各メモリに複雑な出力タイミング調整回路を設けると、メモリが大型化したり、コストが大幅に増大したりするおそれがある。また、特許文献２も、メモリ間で出力タイミングを合わせるためのキャリブレーションの方法を提供しておらず、運用が難しい。

【0007】

本発明は、上記のような課題に鑑みてなされたものであり、比較的安価でありながらデータを高速に出力できる半導体装置を提供することを課題とする。

【課題を解決するための手段】

【0008】

本発明の一態様に係る半導体装置は、ストローブ信号が入力されるストローブ入力端子、前記ストローブ信号を遅延させるストローブ遅延回路および前記ストローブ信号を出力するストローブ出力端子をこの順番に有し、前記ストローブ信号を伝送するストローブ信号伝送路と、前記ストローブ信号伝送路の前記ストローブ遅延回路の下流側に接続され、それぞれデータを記憶し、前記ストローブ信号が入力されたときに前記データを出力する複数のデータ出力回路と、前記複数のデータ出力回路に接続され、前記データを外部出力するデータ出力端子を有するデータ出力バスと、をそれぞれ有する複数のメモリと、前記ストローブ入力端子に前記ストローブ信号を入力するストローブ回路と、前記データ出力端子から出力される前記データを受信し、受信した前記データを一次的に記憶し、前記ストローブ出力端子から出力される前記ストローブ信号に応じて前記データを出力するデータバッファ回路と、前記ストローブ出力端子から出力される前記ストローブ信号の前記ストローブ回路から出力される前記ストローブ信号に対する遅れの前記メモリの間での差を低減するよう前記ストローブ遅延回路の遅延量を調整する遅延調整回路と、を有するコントローラと、を備える。

【0009】

上述の半導体装置において、前記コントローラは、前記ストローブ回路から出力される前記ストローブ信号を遅延させる制御遅延回路をさらに有し、前記遅延調整回路は、前記制御遅延回路から出力される前記ストローブ信号と前記ストローブ出力端子から出力される前記ストローブ信号との位相差に基づいて前記ストローブ遅延回路の遅延量を調整してもよい。

【0010】

上述の半導体装置において、前記遅延調整回路は、前記ストローブ回路から出力される単一の前記ストローブ信号に対して２つの前記メモリの前記ストローブ出力端子から出力される前記ストローブ信号の間の位相差に基づいて、前記ストローブ遅延回路の遅延量を調整してもよい。

【0011】

前記遅延調整回路は、前記ストローブ回路が前記ストローブ信号を出力してから前記ストローブ出力端子から前記ストローブ信号が出力されるまでの時間を測定してもよい。

【0012】

上述の半導体装置において、前記メモリは、前記ストローブ入力端子と前記ストローブ出力端子との間を接続し、前記ストローブ信号伝送路とともに発振回路を形成する帰還回路をさらに有し、前記遅延調整回路は、前記ストローブ出力端子から出力される信号の周期に基づいて前記ストローブ遅延回路の遅延量を調整してもよい。

【0013】

上述の半導体装置において、前記遅延調整回路は、当該半導体装置の動作条件が変化した場合に前記ストローブ遅延回路の遅延量を調整してもよい。

【発明の効果】

【0014】

本発明によれば、比較的安価でありながらデータを高速に出力できる半導体装置を提供できる。

【図面の簡単な説明】

【0015】

【図1】本発明の第１実施形態に係る半導体装置の構成を示す模式図である。

【図2】図１の半導体装置の主要な回路構成を示す簡略回路図である。

【図3】本発明の第２実施形態に係る半導体装置の構成を示す模式図である。

【図4】図３の半導体装置の主要な回路構成を示す簡略回路図である。

【図5】本発明の第３実施形態に係る半導体装置の主要な回路構成を示す簡略回路図である。

【図6】本発明の第４実施形態に係る半導体装置の主要な回路構成を示す簡略回路図である。

【発明を実施するための形態】

【0016】

以下、本発明の実施形態について、図面を参照しながら説明する。図１は、本発明の第１実施形態に係る半導体装置１の構成を示す模式図である。図２は、半導体装置１の回路構成を示す簡略回路図である。

【0017】

本発明の第１実施形態に係る半導体装置１は、パッケージ基板１０と、それぞれ１つのチップ上に構成される複数のメモリ２０と、１つのチップ上に構成される単一のコントローラ３０と、を備える。半導体装置１において、パッケージ基板１０の上にコントローラ３０が実装され、このコントローラ３０が構成されたチップの上にそれぞれメモリ２０が構成された複数のチップが重ねて実装されている。

【0018】

パッケージ基板１０は、給電および外部との接続のための電路を提供する。パッケージ基板１０は、周知技術に基づいて設計され得る。

【0019】

メモリ２０は、コントローラ３０から入力されるストローブ信号を伝送するストローブ信号伝送路２１と、ストローブ信号伝送路２１に接続され、それぞれデータを記憶し、ストローブ信号伝送路２１からストローブ信号が入力されたときにデータを出力する複数のデータ出力回路２２と、複数のデータ出力回路２２に接続され、各データ出力回路２２から出力されるデータを外部出力するための共通のデータ出力バス２３と、をそれぞれ有する。なお、それぞれのデータ出力回路２２には、対応する図示しない複数のメモリバンクがそれぞれ接続され得る。データ出力回路２２はそれぞれに接続されているメモリバンクから読み出されたデータを出力するように構成され得る。

【0020】

ストローブ信号伝送路２１は、ストローブ信号が入力されるストローブ入力端子２１１、ストローブ信号を遅延させるストローブ遅延回路２１２およびストローブ信号（フィードバック信号）を外部出力するストローブ出力端子２１３をこの順番に有する。ストローブ遅延回路２１２は、外部から遅延量を調節可能な可変遅延回路とされる。例として、ストローブ遅延回路２１２は６ビットのレジスタを有し、このレジスタに設定される値に応じて６４段階に遅延量を調整できるように構成され得る。

【0021】

データ出力回路２２は、上流側の端部でストローブ信号伝送路２１のストローブ遅延回路の下流側に接続され、下流側の端部でデータ出力バス２３に接続される。データ出力回路２２は、それぞれデータを記憶し、ストローブ信号伝送路２１からストローブ信号が入力されたときにデータ出力バス２３に記憶しているデータを出力する。このようなデータ出力回路２２は、周知の構成とされ得る。なお、データ出力回路２２は、それぞれデータ幅を有し、多ビットのデータを出力ための多数の出力配線を有する。

【0022】

データ出力バス２３は、データ出力回路２２から出力されるデータを外部出力するデータ出力端子２３１を有する。データ出力バス２３は、データ出力回路２２のデータ幅に対応する複数の配線を有する。ストローブ信号伝送路２１、複数のデータ出力回路２２およびデータ出力バス２３は、ストローブ入力端子２１１からデータ出力端子２３１までの経路長が、経由するデータ出力回路２２にかかわらず一定となるよう配置される。典型的には、ストローブ信号伝送路２１は、ストローブ入力端子２１１から所定方向一方側に延び、途中で折り返して、折り返した後の部分が前記所定方向他方側に延びてストローブ出力端子２１３に至る。複数のデータ出力回路２２は、ストローブ信号伝送路２１のストローブ遅延回路２１２の下流側で前記所定方向他方側に延びる部分に接続され、データ出力バス２３は、少なくともデータ出力回路２２が接続される部分において、ストローブ信号伝送路２１の末端部分と平行に前記所定方向他方側に延びる。

【0023】

このような構成により、メモリ２０は、ストローブ入力端子２１１にストローブ信号が入力されてから少し遅れて、ストローブ出力端子２１３から遅延したストローブ信号を出力し、略同時にデータ出力端子２３１からデータを出力する。

【0024】

コントローラ３０は、ストローブ入力端子２１１にストローブ信号を入力するストローブ回路３１と、データ出力端子２３１から出力されるデータを受信し、受信したデータを一次的に記憶し、ストローブ信号と同じ周期でデータを出力するデータバッファ回路３２と、ストローブ回路３１から出力されるストローブ信号を遅延させる制御遅延回路３３と、ストローブ出力端子２１３から出力されるストローブ信号のストローブ回路３１から出力されるストローブ信号に対する遅れのメモリ２０の間での差を低減するようストローブ遅延回路２１２の遅延量を調整する遅延調整回路３４と、を有する。

【0025】

ストローブ回路３１は、メモリ２０とコントローラ３０との間でのデータの送受信のタイミングを指定する周期的な矩形波状の信号を出力する周知の回路である。

【0026】

データバッファ回路３２は、メモリ２０から受信するデータを一次的に記憶し、制御遅延回路３３から出力されるストローブ信号に応じて先入れ先出しで出力するＦＩＦＯ回路３２１と、データを受信するタイミングを指定するストローブ信号を選択するデータセレクタ３２２と、を有する構成とされ得る。

【0027】

ＦＩＦＯ回路３２１は、それぞれ１組のデータを記憶する複数のバンク３２３と、メモリ２０からデータが入力されるバッファ入力部３２４と、データをコントローラ３０の外部に出力するためのバッファ出力部３２５と、データを記憶するタイミングを指定する信号が入力される入力ポインタ３２６と、データを出力するタイミングを指定する信号が入力される出力ポインタ３２７と、を有する。

【0028】

ＦＩＦＯ回路３２１は、入力ポインタ３２６に信号が入力されたときにバッファ入力部３２４に入力されているデータをバンク３２３に記憶し、出力ポインタ３２７に信号が入力されたときに記憶しているうちで最も古いデータを出力してバンク３２３から消去する周知の回路である。バッファ入力部３２４には、不図示の選択回路により選択されたメモリ２０から出力されるデータのみが入力されるよう構成される。本実施形態において、ストローブ回路３１からのストローブ信号の出力からバッファ入力部３２４へのデータ入力までの遅延は、基本的には制御遅延回路３３によって調整されるため、ＦＩＦＯ回路３２１は、ストローブ回路３１からのストローブ信号の出力からバッファ入力部３２４へのデータの入力までの遅延時間のバラツキを吸収できる数のバンク３２３を有する。したがって、ＦＩＦＯ回路３２１は、［バンク３２３の数］＞［｛（データ入力の最大遅延時間）－（データ入力の最小遅延時間）｝／（ストローブ信号の周期）］となるよう設計される。

【0029】

データセレクタ３２２は、各メモリ２０のストローブ出力端子２１３から出力されるストローブ信号のいずれかを入力ポインタ３２６に入力する。データセレクタ３２２は、データを読み出すべきメモリ２０を選択する不図示の選択回路からの指令信号に従って、バッファ入力部３２４に入力されるデータを出力するメモリ２０から出力されるストローブ信号を入力ポインタ３２６に入力する。

【0030】

制御遅延回路３３は、ストローブ回路３１がストローブ信号を送出してから、そのストローブ信号によりメモリ２０から出力されるデータがＦＩＦＯ回路３２１に記憶される時間として予め設定される時間だけストローブ信号を遅延させて出力ポインタ３２７に入力する。

【0031】

遅延調整回路３４は、ＦＩＦＯ回路３２１の入力ポインタ３２６に入力される信号と出力ポインタ３２７に入力される信号との位相差、つまり制御遅延回路３３から出力されるストローブ信号とメモリ２０のストローブ出力端子２１３から出力されるストローブ信号との位相差に基づいてストローブ遅延回路２１２の遅延量を調整するよう構成される。具体的には、遅延調整回路３４は、入力セレクタ３４１と、位相差検出器３４２と、遅延量演算装置３４３と、出力セレクタ３４４と、を有する構成とされ得る。

【0032】

このような遅延調整回路３４は、制御遅延回路３３から出力されるストローブ信号とストローブ出力端子２１３から出力されるストローブ信号との位相差を予め定められる値以下に保つよう、ストローブ遅延回路２１２の遅延量を設定するレジスタの値を修正する。このように、制御遅延回路３３から出力されるストローブ信号と各メモリ２０のストローブ出力端子２１３から出力されるストローブ信号との位相差を一定に保つように構成することで、メモリ２０における遅延時間を比較的容易かつ確実に略等しくすることができる。位相差によって確実に遅延時間の差を確認できるよう、遅延調整回路３４による調整を行う際に、ストローブ回路３１に長周期のストローブ信号を出力させるようにしてもよい。

【0033】

遅延調整回路３４は、常時、ストローブ遅延回路２１２の遅延量を調整するよう構成されてもよいが、半導体装置１の動作条件が変化した場合にストローブ遅延回路２１２の遅延量を調整するよう構成され得る。具体的には、半導体装置１の電源投入時、リセット時、前回の調整時から電圧が一定値以上変化したとき、半導体装置１の温度が一定値以上変化したとき等の所定の条件を満たす場合にのみ、ストローブ遅延回路２１２の遅延量を調整するよう構成され得る。これにより、ストローブ信号の周期にストローブ遅延回路２１２の遅延量の調整のための余裕を持たせる必要がないため、メモリ２０からのデータの読み出し速度を向上できる。また、遅延調整回路３４は、各メモリ２０のストローブ遅延回路２１２の遅延量を順番に調整するよう構成されてもよく、メモリ２０が選択されたときにそのメモリ２０の遅延量を調整または調整の要否判定を行うよう構成されてもよい。

【0034】

以上のように、半導体装置１は、遅延調整回路３４を備えるため、各メモリ２０のデータ出力の遅延時間を略等しくすることができる。このため、データバッファ回路３２のバンク３２３の数を小さくすることができる。メモリ２０から出力されるデータの幅（ビット数）が大きくなると、バンク３２３の数は、コントローラ３０ひいては半導体装置１のコストおよびサイズに大きな影響を及ぼし得る。したがって、遅延調整回路３４を備える半導体装置１は、比較的安価でありながら、データを高速に出力できる。

【0035】

続いて、本発明の異なる実施形態について説明する。なお、以降の実施形態の説明において、先に説明した実施形態と同様の構成要素には同じ符号を付して重複する説明を省略することがある。図３は、本発明の第２実施形態に係る半導体装置１Ａの構成を示す模式図である。図４は、半導体装置１Ａの回路構成を示す簡略回路図である。

【0036】

本発明の第２実施形態に係る半導体装置１Ａは、パッケージ基板１０と、複数のメモリ２０と、単一のコントローラ３０Ａと、を備える。半導体装置１Ａにおいて、１つのメモリ２０とコントローラ３０Ａとは同じチップ上に構成されている。コントローラ３０Ａは比較的省スペースであるため、メモリ２０とコントローラ３０Ａが構成されたチップは、メモリ２０のみが構成されたチップとほぼ同じ面積になるよう形成され得る。このため、図３の半導体装置１Ａは、図１の半導体装置１に対して、フットプリントを大きくすることなく、メモリの積層数を増やしている。

【0037】

コントローラ３０Ａは、ストローブ入力端子２１１にストローブ信号を入力するストローブ回路３１と、データ出力端子２３１から出力されるデータを受信し、受信したデータを一次的に記憶し、ストローブ出力端子２１３から出力されるストローブ信号に同期してデータを出力するデータバッファ回路３２Ａと、ストローブ出力端子２１３から出力されるストローブ信号のストローブ回路３１から出力されるストローブ信号に対する遅れのメモリ２０の間での差を低減するようストローブ遅延回路２１２の遅延量を調整する遅延調整回路３４Ａと、を有する。

【0038】

本実施形態のデータバッファ回路３２Ａは、図２のデータバッファ回路３２と同様に。ＦＩＦＯ回路３２１と、データを受信するタイミングを指定するストローブ信号を選択するデータセレクタ３２２と、を有するが、データセレクタ３２２で選択されたストローブ信号が、入力ポインタ３２６および出力ポインタ３２７に入力される点が異なる。この構成によれば、起動直後にはデータを記憶していないバンク３２３の値が出力されるが、最初にバンク３２３の値を全てゼロにリセットすることで、問題は生じない。

【0039】

遅延調整回路３４Ａは、ストローブ回路３１から出力される単一のストローブ信号に対して２つのメモリ２０（基準となるメモリ２０と調整対象となるメモリ２０）のストローブ出力端子から出力されるストローブ信号の間の位相差に基づいて、ストローブ遅延回路２１２の遅延量を調整するよう構成され得る。つまり、遅延調整回路３４Ａは、基準となるメモリ２０を設定し、遅延調整回路３４Ａによって他のメモリ２０の遅延時間を１つずつ基準となるメモリ２０に合わせる作業を繰り返すよう構成され得る。具体的には、遅延調整回路３４Ａは、調整対象となるメモリ２０からフィードバックされるストローブ信号を選択する入力セレクタ３４１と、基準となるメモリ２０のフィードバック信号と調整対象となるメモリ２０のフィードバック信号とを検出する位相差検出器３４２と、遅延量演算装置３４３と、出力セレクタ３４４と、を有する構成とされ得る。このように、同一のストローブ信号で２つのメモリ２０のストローブ信号伝送路２１における遅延時間の差を確認することで、メモリ２０間の遅延時間の差をより正確に低減できる。

【0040】

本実施形態では、基準となるメモリ２０のストローブ遅延回路２１２の遅延量の設定値は、他のメモリ２０のストローブ遅延回路２１２を調整可能とできるよう設定される。例えば、コントローラ３０Ａと同じチップ上のメモリ２０を基準とする場合、伝送距離が長くなる他のメモリ２０のストローブ遅延回路２１２の設定値を基準となるメモリ２０のストローブ遅延回路２１２の設定値よりも小さくすることができるよう、基準となるメモリ２０のストローブ遅延回路２１２の設定値を十分に大きい値に設定することが好ましい。逆に、コントローラ３０Ａから最も遠いメモリ２０を基準とする場合、そのストローブ遅延回路２１２の設定値は比較小さい値とされることが好ましい。

【0041】

以上のような構成を有する本発明の第２実施形態に係る半導体装置１Ａも、第１実施形態に係る半導体装置１と同様に、比較的安価でありながら、データを高速に出力できる。

【0042】

図５は、本発明の第３実施形態に係る半導体装置１Ｂの回路構成を示す簡略回路図である。本実施形態に係る半導体装置１Ｂは、パッケージ基板１０と、複数のメモリ２０と、単一のコントローラ３０Ｂと、を備える。

【0043】

コントローラ３０Ｂは、ストローブ入力端子２１１にストローブ信号を入力するストローブ回路３１と、データ出力端子２３１から出力されるデータを受信し、受信したデータを一次的に記憶し、ストローブ出力端子２１３から出力されるストローブ信号に同期してデータを出力するデータバッファ回路３２Ａと、ストローブ出力端子２１３から出力されるストローブ信号のストローブ回路３１から出力されるストローブ信号に対する遅れのメモリ２０の間での差を低減するようストローブ遅延回路２１２の遅延量を調整する遅延調整回路３４Ｂと、を有する。

【0044】

遅延調整回路３４Ｂは、各メモリ２０からフィードバックされるストローブ信号のストローブ回路３１から出力されるストローブ信号に対する遅延時間をそれぞれ測定し、各メモリ２０における遅延時間が略等しくなるよう、各メモリ２０のストローブ遅延回路２１２の遅延量の設定値を調整する。この調整は、２つのメモリ２０の間での調整を繰り返すことによって行ってもよく、全てのメモリ２０のフィードバックの遅延時間を測定してから各メモリ２０のストローブ遅延回路２１２の設定値を決定することによって行ってもよく、個々のメモリ２０における遅延時間を予め設定される設定値に近付けるよう個別にストローブ遅延回路２１２の設定値を調整してもよい。

【0045】

具体的には、遅延調整回路３４Ｂは、測定対象となるメモリ２０からのフィードバック信号を選択する入力セレクタ３４１と、ストローブ回路３１から出力されるストローブ信号に対するフィードバック信号の遅延時間を測定する遅延検出タイマ３４５と、遅延量演算装置３４３Ｂと、出力セレクタ３４４と、を有する構成とされ得る。

【0046】

以上のような構成を有する本発明の第３実施形態に係る半導体装置１Ｂも、比較的安価でありながら、データを高速に出力できる。

【0047】

図６は、本発明の第４実施形態に係る半導体装置１Ｃの回路構成を示す簡略回路図である。本実施形態に係る半導体装置１Ｃは、パッケージ基板１０と、複数のメモリ２０Ｃと、単一のコントローラ３０Ｃと、を備える。

【0048】

メモリ２０Ｃは、コントローラ３０から入力されるストローブ信号を伝送するストローブ信号伝送路２１と、ストローブ信号伝送路２１に接続され、それぞれデータを記憶し、ストローブ信号伝送路２１からストローブ信号が入力されたときにデータを出力する複数のデータ出力回路２２と、複数のデータ出力回路２２に接続され、各データ出力回路２２から出力されるデータを外部出力するための共通のデータ出力バス２３と、ストローブ入力端子２１１とストローブ出力端子２１３との間（ストローブ信号伝送路２１の上流部分と下流部分との間）を接続し、ストローブ信号伝送路２１を含む発振回路（リングオシレータ）を構成する帰還回路２４と、を有する。

【0049】

ストローブ信号伝送路２１の上流部には、ストローブ入力端子２１１に入力される信号と、帰還回路２４から帰還される信号とのいずれかを選択し、ストローブ信号伝送路２１の上流側に出力する帰還セレクタ２４１が配設される。帰還回路２４は、ＮＡＮＤ（否定論理積）素子２４２を有する。ＮＡＮＤ素子２４２には、ストローブ出力端子２１３から出力される信号と、発振を開始する際に入力される発振トリガ信号と、が入力される。発振トリガ信号は、帰還セレクタ２４１にも帰還回路２４から帰還される信号を選択させる信号として入力される。

【0050】

コントローラ３０Ｃは、ストローブ入力端子２１１にストローブ信号を入力するストローブ回路３１と、データ出力端子２３１から出力されるデータを受信し、受信したデータを一次的に記憶し、ストローブ出力端子２１３から出力されるストローブ信号に同期してデータを出力するデータバッファ回路３２Ａと、ストローブ出力端子２１３から出力される信号の周期に基づいて前記ストローブ遅延回路の遅延量を調整する遅延調整回路３４Ｃと、を有する。

【0051】

遅延調整回路３４Ｃは、ストローブ信号伝送路２１および帰還回路２４から形成される発振回路の発振周波数を、ストローブ出力端子２１３から出力される信号の周波数として観測し、メモリ２０の間での発振周波数の差が小さいくなるよう、ストローブ遅延回路２１２の遅延量を調整する。このように、各メモリ２０のストローブ信号伝送路２１および帰還回路２４から形成される発振回路の発振周波数を略等しくすることによっても、各メモリ２０における遅延時間の差を小さくできる。

【0052】

具体的には、遅延調整回路３４Ｃは、測定対象となるメモリ２０のストローブ出力端子２１３から出力される信号を選択する入力セレクタ３４１と、測定対象となるメモリ２０の発振によりストローブ出力端子２１３から出力される信号の周波数を測定する周波数測定器３４６と、周波数測定器３４６が測定した周波数のメモリ２０の間での差を小さくできるストローブ遅延回路２１２の遅延量の設定値を算出する遅延量演算装置３４３Ｃと、ストローブ遅延回路２１２の遅延量を設定するメモリ２０を選択する出力セレクタ３４４と、を有する構成とされ得る。

【0053】

以上のような構成を有する本発明の第４実施形態に係る半導体装置１Ｃも、比較的安価でありながら、データを高速に出力できる。

【0054】

以上、本発明の実施形態について説明したが、本発明は上述した実施形態に限定されることなく、種々の変更および変形が可能である。例として本発明に係る半導体装置において、バッファ回路は、ＦＩＦＯ回路を有するものに限定されず、メモリ２０から出力されるデータを安定して外部出力できるものであれば、どのような構成を有してもよい。また、コントローラ３０，３０Ａ，３０Ｂ，３０Ｃは図１に示す構造と図３に示す構造のどちらにも適用可能である。また、制御遅延回路３３は、コントローラ３０Ａ，３０Ｂ，３０Ｃにも適用可能である。この場合ＦＩＦＯ回路３２１の出力ポインタ３２７の入力信号として、制御遅延回路３３の出力信号を用いることができる。

【符号の説明】

【0055】

１，１Ａ，１Ｂ，１Ｃ 半導体装置
１０ パッケージ基板
２０，２０Ｃ メモリ
２１ ストローブ信号伝送路
２１１ ストローブ入力端子
２１２ ストローブ遅延回路
２１３ ストローブ出力端子
２２ データ出力回路
２３ データ出力バス
２３１ データ出力端子
２４ 帰還回路
２４１ 帰還セレクタ
２４２ ＮＡＮＤ素子
３０，３０Ａ，３０Ｂ，３０Ｃ コントローラ
３１ ストローブ回路
３２，３２Ａ データバッファ回路
３２１ ＦＩＦＯ回路
３２２ データセレクタ
３２３ バンク
３２４ バッファ入力部
３２５ バッファ出力部
３２６ 入力ポインタ
３２７ 出力ポインタ
３３ 制御遅延回路
３４，３４Ａ，３４Ｂ，３４Ｃ 遅延調整回路
３４１ 入力セレクタ
３４２ 位相差検出器
３４３，３４３Ｂ，３４３Ｃ 遅延量演算装置
３４４ 出力セレクタ
３４５ 遅延検出タイマ
３４６ 周波数測定器

【要約】

比較的安価でありながらデータを高速に出力できる本発明の一態様に係る半導体装置は、ストローブ入力端子、ストローブ遅延回路およびストローブ出力端子をこの順番に有するストローブ信号伝送路と、前記ストローブ信号伝送路の前記ストローブ遅延回路の下流側に接続される複数のデータ出力回路と、前記複数のデータ出力回路に接続されるデータ出力バスと、をそれぞれ有する複数のメモリと、前記ストローブ入力端子に前記ストローブ信号を入力するストローブ回路と、前記データ出力端子から出力される前記データを一次的に記憶するデータバッファ回路と、前記ストローブ出力端子から出力される前記ストローブ信号の前記ストローブ回路から出力される前記ストローブ信号に対する遅れの前記メモリの間での差を低減するよう前記ストローブ遅延回路の遅延量を調整する遅延調整回路と、を有するコントローラと、を備える。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】