(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2022-12-07
(45)【発行日】2022-12-15
(54)【発明の名称】半導体装置
(51)【国際特許分類】
H04N 5/378 20110101AFI20221208BHJP
【ＦＩ】
H04N5/378
【請求項の数】
8
(21)【出願番号】P 2020546547
(86)(22)【出願日】2018-09-10
(86)【国際出願番号】 JP2018033379
(87)【国際公開番号】W WO2020053921
(87)【国際公開日】2020-03-19
【審査請求日】2021-03-05
(73)【特許権者】
【識別番号】000000376
【氏名又は名称】オリンパス株式会社
(74)【代理人】
【識別番号】100149548
【弁理士】
【氏名又は名称】松沼 泰史
(74)【代理人】
【識別番号】100139686
【弁理士】
【氏名又は名称】鈴木 史朗
(74)【代理人】
【識別番号】100147267
【弁理士】
【氏名又は名称】大槻 真紀子
(74)【代理人】
【識別番号】100207789
【弁理士】
【氏名又は名称】石田 良平
(72)【発明者】
【氏名】大澤 雅人
【審査官】橘 高志
(56)【参考文献】
【文献】特開２００５－３１１４８７（ＪＰ，Ａ）
【文献】特開２０１８－００７０３５（ＪＰ，Ａ）
【文献】特開２０１８－０７８２８１（ＪＰ，Ａ）
【文献】特開２００７－３０６３４８（ＪＰ，Ａ）
【文献】特開２０１６－２０１６４９（ＪＰ，Ａ）
【文献】特開２０１６－０９２６６１（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０４Ｎ ５／３０ － ５／３７８
(57)【特許請求の範囲】
【請求項1】
垂直信号線に選択的に接続され、入力されたアナログ電圧と個々の要素アレーの特性値のばらつきの実際の値に基づいた第一のアナログ信号を出力する増幅トランジスタを有する複数の要素アレーと、前記垂直信号線に接続された信号処理回路と、
漸次増加する或いは減少する比較電圧を前記信号処理回路に出力する比較電圧生成回路と、から構成された半導体装置であって、
前記信号処理回路は、記憶回路を有し、前記第一のアナログ信号と、前記比較電圧とを比較して、前記第一のアナログ信号に所定の絶対値を加えた第二のアナログ信号の値と、前記比較電圧とが等しくなったタイミングを前記記憶回路に記憶し、
前記信号処理回路は、
前記要素アレーと前記信号処理回路が前記垂直信号線によって接続されたときに、前記要素アレーの前記増幅トランジスタと共に差動対を形成する差動トランジスタを有し、
前記差動トランジスタに入力される前記比較電圧と、前記増幅トランジスタに入力されたアナログ電圧との差分を求め、
前記増幅トランジスタの閾値電圧よりも前記差動トランジスタの閾値電圧が小さいことを特徴とする半導体装置。
【請求項2】
垂直信号線に選択的に接続され、入力されたアナログ電圧と個々の要素アレーの特性値のばらつきの実際の値に基づいた第一のアナログ信号を出力する増幅トランジスタを有する複数の要素アレーと、前記垂直信号線に接続された信号処理回路と、
漸次増加する或いは減少する比較電圧を前記信号処理回路に出力する比較電圧生成回路と、から構成された半導体装置であって、
前記信号処理回路は、記憶回路を有し、前記第一のアナログ信号と、前記比較電圧とを比較して、前記第一のアナログ信号に所定の絶対値を加えた第二のアナログ信号の値と、前記比較電圧とが等しくなったタイミングを前記記憶回路に記憶し、
前記信号処理回路は、
前記要素アレーと前記信号処理回路が前記垂直信号線によって接続されたときに、前記要素アレーの前記増幅トランジスタと共に差動対を形成する差動トランジスタを有し、
前記差動トランジスタに入力される前記比較電圧と、前記増幅トランジスタに入力されたアナログ電圧との差分を求め、
前記増幅トランジスタのＷ／Ｌのアスペクト比よりも前記差動トランジスタのＷ／Ｌのアスペクト比が大きいことを特徴とする半導体装置。
【請求項3】
垂直信号線に選択的に接続され、入力されたアナログ電圧と個々の要素アレーの特性値のばらつきの実際の値に基づいた第一のアナログ信号を出力する増幅トランジスタを有する複数の要素アレーと、前記垂直信号線に接続された信号処理回路と、
漸次増加する或いは減少する比較電圧を前記信号処理回路に出力する比較電圧生成回路と、から構成された半導体装置であって、
前記信号処理回路は、記憶回路を有し、前記第一のアナログ信号と、前記比較電圧とを比較して、前記第一のアナログ信号に所定の絶対値を加えた第二のアナログ信号の値と、前記比較電圧とが等しくなったタイミングを前記記憶回路に記憶し、
前記信号処理回路は、
前記要素アレーと前記信号処理回路が前記垂直信号線によって接続されたときに、前記要素アレーの前記増幅トランジスタと共に差動対を形成する差動トランジスタを有し、
前記差動トランジスタに入力される前記比較電圧と、前記増幅トランジスタに入力されたアナログ電圧との差分を求め、
前記増幅トランジスタのソース電圧が前記差動トランジスタのソース電圧よりも高くなるレベルシフト回路を、前記増幅トランジスタと、前記信号処理回路のテール電流源との間に設けたことを特徴とする半導体装置。
【請求項4】
垂直信号線に選択的に接続され、入力されたアナログ電圧と個々の要素アレーの特性値のばらつきの実際の値に基づいた第一のアナログ信号を出力する増幅トランジスタを有する複数の要素アレーと、前記垂直信号線に接続された信号処理回路と、
漸次増加する或いは減少する比較電圧を前記信号処理回路に出力する比較電圧生成回路と、から構成された半導体装置であって、
前記信号処理回路は、記憶回路を有し、前記第一のアナログ信号と、前記比較電圧とを比較して、前記第一のアナログ信号に所定の絶対値を加えた第二のアナログ信号の値と、前記比較電圧とが等しくなったタイミングを前記記憶回路に記憶し、
前記信号処理回路は、
前記要素アレーと前記信号処理回路が前記垂直信号線によって接続されたときに、前記要素アレーの前記増幅トランジスタと共に差動対を形成する差動トランジスタを有し、
前記差動トランジスタに入力される前記比較電圧と、前記増幅トランジスタに入力されたアナログ電圧との差分を求め、
前記差動トランジスタのバックゲート端子が前記差動トランジスタのソース端子電圧に等しい電圧にバイアスされており、
前記増幅トランジスタのバックゲート端子が、前記差動トランジスタのソース端子電圧よりも低い電圧にバイアスされていることを特徴とする半導体装置。
【請求項5】
垂直信号線に選択的に接続され、入力されたアナログ電圧と個々の要素アレーの特性値のばらつきの実際の値に基づいた第一のアナログ信号を出力する増幅トランジスタを有する複数の要素アレーと、前記垂直信号線に接続された信号処理回路と、
漸次増加する或いは減少する比較電圧を前記信号処理回路に出力する比較電圧生成回路と、から構成された半導体装置であって、
前記信号処理回路は、記憶回路を有し、前記第一のアナログ信号と、前記比較電圧とを比較して、前記第一のアナログ信号に所定の絶対値を加えた第二のアナログ信号の値と、前記比較電圧とが等しくなったタイミングを前記記憶回路に記憶し、
前記信号処理回路は、
前記要素アレーと前記信号処理回路が前記垂直信号線によって接続されたときに、前記要素アレーの前記増幅トランジスタと共に差動対を形成する差動トランジスタを有し、
前記差動トランジスタに入力される前記比較電圧と、前記増幅トランジスタに入力されたアナログ電圧との差分を求め、
前記信号処理回路に設けられた能動負荷のバイアス電流が、前記信号処理回路のテール電流源が出力するテール電流の半分よりも小さいことを特徴とする半導体装置。
【請求項6】
前記能動負荷のバイアス電流が前記テール電流の半分よりも小さな電流である第一の期間において前記信号処理回路は前記第一のアナログ信号と前記比較電圧とを比較し、前記能動負荷のバイアス電流がテール電流の半分よりも大きな電流である第二の期間において前記信号処理回路はリセット動作することを特徴とする請求項５に記載の半導体装置。
【請求項7】
垂直信号線に選択的に接続され、入力されたアナログ電圧と個々の要素アレーの特性値のばらつきの実際の値に基づいた第一のアナログ信号を出力する増幅トランジスタを有する複数の要素アレーと、前記垂直信号線に接続された信号処理回路と、
漸次増加する或いは減少する比較電圧を前記信号処理回路に出力する比較電圧生成回路と、から構成された半導体装置であって、
前記信号処理回路は、記憶回路を有し、前記第一のアナログ信号と、前記比較電圧とを比較して、前記第一のアナログ信号に所定の絶対値を加えた第二のアナログ信号の値と、前記比較電圧とが等しくなったタイミングを前記記憶回路に記憶し、
前記信号処理回路は、
前記要素アレーと前記信号処理回路が前記垂直信号線によって接続されたときに、前記要素アレーの前記増幅トランジスタと共に差動対を形成する差動トランジスタを有し、
前記差動トランジスタに入力される前記比較電圧と、前記増幅トランジスタに入力されたアナログ電圧との差分を求め、
前記所定の絶対値は、３０ｍＶ以上５００ｍＶ以下であることを特徴とする半導体装置。
【請求項8】
被検体に挿入される挿入部と、所定の画像処理を実行する制御装置に着脱自在に接続されるコネクタ部を備える内視鏡に対して適用され、前記挿入部の先端部に設けられる半導体装置であって、前記入力されたアナログ電圧がリセット電圧にあったときに前記第二のアナログ信号の値と、前記比較電圧とが等しくなったタイミングにおける前記アナログ電圧に対応するデジタルデータを記憶する第１のメモリと、
前記入力されたアナログ電圧が映像電圧にあったときに前記第二のアナログ信号の値と、前記比較電圧とが等しくなったタイミンングにおける前記アナログ電圧に対応するデジタルデータを記憶する第２のメモリと、
前記第２のメモリに記憶されるデジタルデータから前記第１のメモリに記憶されるデジタルデータのうち、同一の前記複数の要素アレーにおける要素に対応するデジタルデータを減算して画像データを生成する減算器と、
前記画像データを差動信号に変換して、前記差動信号を２本の伝送線によって前記コネクタ部へ伝送するＬＶＤＳドライバと、
をさらに備えることを特徴とする請求項１から請求項７のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置に関する。
【背景技術】
【0002】
半導体装置（固体撮像装置）として、ＣＭＯＳ集積回路と同様のプロセスで製造できるＣＭＯＳイメージセンサがある。ＣＭＯＳイメージセンサには、画素アレーの画素列毎に並列処理するＡ－Ｄ（アナログ－デジタル）変換回路により、画素から出力されるアナログ信号を、画素の固定パターンノイズを抑圧しながらデジタル信号に変換して出力するカラムＡＤＣ（Ａｎａｌｏｇ Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｔｅｒ）方式のものがある（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【0003】
【文献】日本国特開２００５－３１１４８７号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
しかしながら、特許文献１に記載されているコンパレータ（比較器）の構成では、ＣＭＯＳイメージセンサ（半導体装置）の面積を増大させるという課題があった。
図１は、特許文献１に記載されたカラムＡＤＣ方式のＣＭＯＳイメージセンサにおけるコンパレータ（比較器）の回路構成を示す回路図である。図１に記載された従来のカラムＡＤＣ用のコンパレータは、カラム側に少なくともトランジスタ５個（ＮｃｈのＭＯＳトランジスタ２０１、Ｐｃｈの負荷ＭＯＳトランジスタ２０３、ＰｃｈのＭＯＳスイッチ（トランジスタ）２０５、ＰｃｈＭＯＳトランジスタ２０６、ＮｃｈＭＯＳトランジスタ２０７）と、オフセットキャンセル用の容量（容量２０２）が１つ必要である。特に、オフセットキャンセル用の容量２０２の面積は無視できないレイアウト面積を必要とし、コンパレータの面積を増大させるという課題があった。そこで、図１に示す従来のカラムＡＤＣ用のコンパレータから、容量２０２を取り除いた場合、カラム自体は小型化できるものの、比較電圧Ｖｒｅｆを生成する回路に電源電圧Ｖｈよりも高い電圧を供給する回路が必要となるため、撮像素子自体が複雑化して、撮像素子の面積が増大するという課題がある。
図１は、特許文献１に記載されたカラムＡＤＣ方式のＣＭＯＳイメージセンサにおけるコンパレータ（比較器）の回路構成を示す回路図である。図１に記載された従来のカラムＡＤＣ用のコンパレータは、カラム側に少なくともトランジスタ５個（ＮｃｈのＭＯＳトランジスタ２０１、Ｐｃｈの負荷ＭＯＳトランジスタ２０３、ＰｃｈのＭＯＳスイッチ（トランジスタ）２０５、ＰｃｈＭＯＳトランジスタ２０６、ＮｃｈＭＯＳトランジスタ２０７）と、オフセットキャンセル用の容量（容量２０２）が１つ必要である。特に、オフセットキャンセル用の容量２０２の面積は無視できないレイアウト面積を必要とし、コンパレータの面積を増大させるという課題があった。そこで、図１に示す従来のカラムＡＤＣ用のコンパレータから、容量２０２を取り除いた場合、カラム自体は小型化できるものの、比較電圧Ｖｒｅｆを生成する回路に電源電圧Ｖｈよりも高い電圧を供給する回路が必要となるため、撮像素子自体が複雑化して、撮像素子の面積が増大するという課題がある。
【0005】
図２は、図１に示すカラムＡＤＣ用のコンパレータから、容量２０２とスイッチ２０５とを削除した回路図である。例えば、図２に示すように、図１に示す容量２０２とスイッチ２０５とを削除し、クロックフィードスルーの影響を無視した場合、従来のカラムＡＤＣ用のコンパレータは、ＶｆｄとＶｒｅｆとが等しい電圧になった場合に出力が反転する。Ｖｆｄのとり得る最大電圧はＶｈであるため、トランジスタ１１４とトランジスタ２０１との閾値電圧ばらつき（トランジスタ製造上の公差）を考慮した場合、コンパレータの反転には少なくともＶｒｅｆ＞Ｖｈを出力できる比較電圧生成器が必要となる。一般に、トランジスタ製造上の公差にあたる閾値電圧のばらつきは数十ｍＶから数１００ｍＶあるため、この公差を考慮してＶｒｅｆ＞Ｖｈを出力できる比較電圧生成器を設計しようとした場合、一般には、Ｖｈよりも数百ｍＶは高い電圧の供給手段を設ける必要性が生じる。
【0006】
本発明は、上記事情を考慮してなされたものであり、その目的は、オフセットキャンセル用の容量やランプ波生成器（比較電圧生成器）のための昇圧回路を設けることなく、カラム並列型のイメージセンサを実現し、チップ面積を小型化できるＣＭＯＳイメージセンサ（半導体装置）を提供することにある。
【課題を解決するための手段】
【0007】
本発明の第１の態様に係る半導体装置は、垂直信号線に選択的に接続され、入力されたアナログ電圧と個々の要素アレーの特性値のばらつきの実際の値に基づいた第一のアナログ信号を出力する増幅トランジスタを有する複数の要素アレーと、前記垂直信号線に接続された信号処理回路と、漸次増加する或いは減少する比較電圧を前記信号処理回路に出力する比較電圧生成回路と、から構成された半導体装置であって、前記信号処理回路は、記憶回路を有し、前記第一のアナログ信号と、前記比較電圧とを比較して、前記第一のアナログ信号に所定の絶対値を加えた第二のアナログ信号の値と、前記比較電圧とが等しくなったタイミングを前記記憶回路に記憶し、前記信号処理回路は、前記要素アレーと前記信号処理回路が前記垂直信号線によって接続されたときに、前記要素アレーの前記増幅トランジスタと共に差動対を形成する差動トランジスタを有し、前記差動トランジスタに入力される前記比較電圧と、前記増幅トランジスタに入力されたアナログ電圧との差分を求め、前記増幅トランジスタの閾値電圧よりも前記差動トランジスタの閾値電圧が小さいことを特徴とする。
【0010】
本発明の第２の態様に係る半導体装置は、垂直信号線に選択的に接続され、入力されたアナログ電圧と個々の要素アレーの特性値のばらつきの実際の値に基づいた第一のアナログ信号を出力する増幅トランジスタを有する複数の要素アレーと、前記垂直信号線に接続された信号処理回路と、漸次増加する或いは減少する比較電圧を前記信号処理回路に出力する比較電圧生成回路と、から構成された半導体装置であって、前記信号処理回路は、記憶回路を有し、前記第一のアナログ信号と、前記比較電圧とを比較して、前記第一のアナログ信号に所定の絶対値を加えた第二のアナログ信号の値と、前記比較電圧とが等しくなったタイミングを前記記憶回路に記憶し、前記信号処理回路は、前記要素アレーと前記信号処理回路が前記垂直信号線によって接続されたときに、前記要素アレーの前記増幅トランジスタと共に差動対を形成する差動トランジスタを有し、前記差動トランジスタに入力される前記比較電圧と、前記増幅トランジスタに入力されたアナログ電圧との差分を求め、前記増幅トランジスタのＷ／Ｌのアスペクト比よりも前記差動トランジスタのＷ／Ｌのアスペクト比が大きいことを特徴とする。
【0011】
本発明の第３の態様に係る半導体装置は、垂直信号線に選択的に接続され、入力されたアナログ電圧と個々の要素アレーの特性値のばらつきの実際の値に基づいた第一のアナログ信号を出力する増幅トランジスタを有する複数の要素アレーと、前記垂直信号線に接続された信号処理回路と、漸次増加する或いは減少する比較電圧を前記信号処理回路に出力する比較電圧生成回路と、から構成された半導体装置であって、前記信号処理回路は、記憶回路を有し、前記第一のアナログ信号と、前記比較電圧とを比較して、前記第一のアナログ信号に所定の絶対値を加えた第二のアナログ信号の値と、前記比較電圧とが等しくなったタイミングを前記記憶回路に記憶し、前記信号処理回路は、前記要素アレーと前記信号処理回路が前記垂直信号線によって接続されたときに、前記要素アレーの前記増幅トランジスタと共に差動対を形成する差動トランジスタを有し、前記差動トランジスタに入力される前記比較電圧と、前記増幅トランジスタに入力されたアナログ電圧との差分を求め、前記増幅トランジスタのソース電圧が前記差動トランジスタのソース電圧よりも高くなるレベルシフト回路を、前記増幅トランジスタと、前記信号処理回路のテール電流源との間に設けたことを特徴とする。
【0012】
本発明の第４の態様に係る半導体装置は、垂直信号線に選択的に接続され、入力されたアナログ電圧と個々の要素アレーの特性値のばらつきの実際の値に基づいた第一のアナログ信号を出力する増幅トランジスタを有する複数の要素アレーと、前記垂直信号線に接続された信号処理回路と、漸次増加する或いは減少する比較電圧を前記信号処理回路に出力する比較電圧生成回路と、から構成された半導体装置であって、前記信号処理回路は、記憶回路を有し、前記第一のアナログ信号と、前記比較電圧とを比較して、前記第一のアナログ信号に所定の絶対値を加えた第二のアナログ信号の値と、前記比較電圧とが等しくなったタイミングを前記記憶回路に記憶し、前記信号処理回路は、前記要素アレーと前記信号処理回路が前記垂直信号線によって接続されたときに、前記要素アレーの前記増幅トランジスタと共に差動対を形成する差動トランジスタを有し、前記差動トランジスタに入力される前記比較電圧と、前記増幅トランジスタに入力されたアナログ電圧との差分を求め、前記差動トランジスタのバックゲート端子が前記差動トランジスタのソース端子電圧に等しい電圧にバイアスされており、前記増幅トランジスタのバックゲート端子が、前記差動トランジスタのソース端子電圧よりも低い電圧にバイアスされていることを特徴とする。
【0013】
本発明の第５の態様に係る半導体装置は、垂直信号線に選択的に接続され、入力されたアナログ電圧と個々の要素アレーの特性値のばらつきの実際の値に基づいた第一のアナログ信号を出力する増幅トランジスタを有する複数の要素アレーと、前記垂直信号線に接続された信号処理回路と、漸次増加する或いは減少する比較電圧を前記信号処理回路に出力する比較電圧生成回路と、から構成された半導体装置であって、前記信号処理回路は、記憶回路を有し、前記第一のアナログ信号と、前記比較電圧とを比較して、前記第一のアナログ信号に所定の絶対値を加えた第二のアナログ信号の値と、前記比較電圧とが等しくなったタイミングを前記記憶回路に記憶し、前記信号処理回路は、前記要素アレーと前記信号処理回路が前記垂直信号線によって接続されたときに、前記要素アレーの前記増幅トランジスタと共に差動対を形成する差動トランジスタを有し、前記差動トランジスタに入力される前記比較電圧と、前記増幅トランジスタに入力されたアナログ電圧との差分を求め、前記信号処理回路に設けられた能動負荷のバイアス電流が、前記信号処理回路のテール電流源が出力するテール電流の半分よりも小さいことを特徴とする。
【0014】
本発明の第６の態様に係る半導体装置は、上記第５の態様において、前記能動負荷のバイアス電流が前記テール電流の半分よりも小さな電流である第一の期間において前記信号処理回路は前記第一のアナログ信号と前記比較電圧とを比較し、前記能動負荷のバイアス電流がテール電流の半分よりも大きな電流である第二の期間において前記信号処理回路はリセット動作することを特徴とする。
【0015】
本発明の第７の態様に係る半導体装置は、垂直信号線に選択的に接続され、入力されたアナログ電圧と個々の要素アレーの特性値のばらつきの実際の値に基づいた第一のアナログ信号を出力する増幅トランジスタを有する複数の要素アレーと、前記垂直信号線に接続された信号処理回路と、漸次増加する或いは減少する比較電圧を前記信号処理回路に出力する比較電圧生成回路と、から構成された半導体装置であって、前記信号処理回路は、記憶回路を有し、前記第一のアナログ信号と、前記比較電圧とを比較して、前記第一のアナログ信号に所定の絶対値を加えた第二のアナログ信号の値と、前記比較電圧とが等しくなったタイミングを前記記憶回路に記憶し、前記信号処理回路は、前記要素アレーと前記信号処理回路が前記垂直信号線によって接続されたときに、前記要素アレーの前記増幅トランジスタと共に差動対を形成する差動トランジスタを有し、前記差動トランジスタに入力される前記比較電圧と、前記増幅トランジスタに入力されたアナログ電圧との差分を求め、前記所定の絶対値は、３０ｍＶ以上５００ｍＶ以下であることを特徴とする。
【0016】
本発明の第８の態様に係る半導体装置は、上記第１から第７の態様のいずれか１つにおいて、被検体に挿入される挿入部と、所定の画像処理を実行する制御装置に着脱自在に接続されるコネクタ部を備える内視鏡に対して適用され、前記挿入部の先端部に設けられる半導体装置であって、前記入力されたアナログ電圧がリセット電圧にあったときに前記第二のアナログ信号の電圧と、前記比較電圧とが等しくなったタイミングにおける前記アナログ電圧に対応するデジタルデータを記憶する第１のメモリと、前記入力されたアナログ電圧が映像電圧にあったときに前記第二のアナログ信号の電圧と、前記比較電圧とが等しくなったタイミンングにおける前記アナログ電圧に対応するデジタルデータを記憶する第２のメモリと、前記第２のメモリに記憶されるデジタルデータから前記第１のメモリに記憶されるデジタルデータのうち、同一の前記複数の要素アレーにおける要素に対応するデジタルデータを減算して画像データを生成する減算器と、前記画像データを差動信号に変換して、前記差動信号を２本の伝送線によって前記コネクタ部へ伝送するＬＶＤＳドライバと、をさらに備えることを特徴とする。
【発明の効果】
【0017】
本発明の各態様によれば、容量や特別な電源を設けることなく、従来のよりも小さなカラム回路用のコンパレータを実現できるため、イメージセンサを小型化できる。
【図面の簡単な説明】
【0018】
【図1】特許文献１に記載されたカラムＡＤＣ方式のＣＭＯＳイメージセンサにおけるコンパレータ（比較器）の回路構成を示す回路図である。
【図3】本発明の第１実施形態に係るイメージセンサＩＭＧの構成例を示すブロック図である。
【図4】本実施形態に係るイメージセンサＩＭＧの動作を説明するためのタイミングチャートである。
【図5】本発明の第１の実施形態の変形例１に係るイメージセンサＩＭＧ１の構成例を示す図である。
【図6】本発明の第１の実施形態の変形例２に係るイメージセンサＩＭＧ２の構成例を示す図である。
【図7】本発明の第１の実施形態の変形例３に係るイメージセンサＩＭＧ３の構成例を示す図である。
【図8】本発明の第１の実施形態の変形例４に係るイメージセンサＩＭＧ４の構成例を示す図である。
【図9】本発明の第２の実施形態に係るイメージセンサＩＭＧ５の構成例を示す図である。
【図10】本実施形態に係るイメージセンサＩＭＧ５の動作を説明するためのタイミングチャートである。
【発明を実施するための形態】
【0019】
＜第１の実施形態＞
以下、本発明の第１の実施形態について図面を参照して説明する。図３は、本発明の第１実施形態に係るイメージセンサＩＭＧの構成例を示すブロック図である。
＜イメージセンサＩＭＧの構成について＞
図３に示すイメージセンサＩＭＧ（半導体装置）は、ｍ×ｎ個のピクセルＰ（Ｐ［１，１］～Ｐ［ｍ，ｎ］）と、タイミングジェネレータＴＧと、ｎ個の比較器ＣＭＰ（ＣＭＰ＜１＞～ＣＭＰ＜ｎ＞）と、ランプ波生成器ＲＡＭＰ＿ＧＥＮ（比較電圧生成回路）と、ｎ個のラッチＬＡＴ（ＬＡＴ＜１＞～ＬＡＴ＜ｎ＞）と、グレイコードカウンターＣＯＵＮＴＥＲと、ｎ個のテール電流源ＩＴＡＩＬ（ＩＴＡＩＬ＜１＞～ＩＴＡＩＬ＜ｎ＞）とで構成されている。
図３において、光電変換素子を含む単位画素（以下、単に「ピクセル」と記す）Ｐは、行列状（マトリックス状）にｍ×ｎ個、２次元配置されることにより複数の画素アレー（要素アレー（Ｐｉｘｅｌ Ａｒｒａｙ））を構成している。このＰｉｘｅｌ Ａｒｒａｙにおいて、ピクセルＰの行列状配列に対して行毎に行制御線ＶＲＳＴ（ＶＲＳＴ＜１＞，ＶＲＳＴ＜２＞，…，ＶＲＳＴ＜ｍ＞）が配線され、列毎に列信号線（垂直信号線）ＶＬ（ＶＬ＜１＞，ＶＬ＜２＞，…，ＶＬ＜ｎ＞）が配線され、Ｐｉｘｅｌ Ａｒｒａｙにおける各ピクセルＰはアドレス可能に接続されている。
以下、本発明の第１の実施形態について図面を参照して説明する。図３は、本発明の第１実施形態に係るイメージセンサＩＭＧの構成例を示すブロック図である。
＜イメージセンサＩＭＧの構成について＞
図３に示すイメージセンサＩＭＧ（半導体装置）は、ｍ×ｎ個のピクセルＰ（Ｐ［１，１］～Ｐ［ｍ，ｎ］）と、タイミングジェネレータＴＧと、ｎ個の比較器ＣＭＰ（ＣＭＰ＜１＞～ＣＭＰ＜ｎ＞）と、ランプ波生成器ＲＡＭＰ＿ＧＥＮ（比較電圧生成回路）と、ｎ個のラッチＬＡＴ（ＬＡＴ＜１＞～ＬＡＴ＜ｎ＞）と、グレイコードカウンターＣＯＵＮＴＥＲと、ｎ個のテール電流源ＩＴＡＩＬ（ＩＴＡＩＬ＜１＞～ＩＴＡＩＬ＜ｎ＞）とで構成されている。
図３において、光電変換素子を含む単位画素（以下、単に「ピクセル」と記す）Ｐは、行列状（マトリックス状）にｍ×ｎ個、２次元配置されることにより複数の画素アレー（要素アレー（Ｐｉｘｅｌ Ａｒｒａｙ））を構成している。このＰｉｘｅｌ Ａｒｒａｙにおいて、ピクセルＰの行列状配列に対して行毎に行制御線ＶＲＳＴ（ＶＲＳＴ＜１＞，ＶＲＳＴ＜２＞，…，ＶＲＳＴ＜ｍ＞）が配線され、列毎に列信号線（垂直信号線）ＶＬ（ＶＬ＜１＞，ＶＬ＜２＞，…，ＶＬ＜ｎ＞）が配線され、Ｐｉｘｅｌ Ａｒｒａｙにおける各ピクセルＰはアドレス可能に接続されている。
【0020】
ピクセルＰは、図３におけるピクセルＰ［１，１］で示すように、光電変換素子、例えばフォトダイオードＰＤに加えて、転送トランジスタＭＴＸ、リセットトランジスタＭＲＳＴおよび増幅トランジスタＭＳＦの３つのトランジスタを有する構成となっている。増幅トランジスタＭＳＦのソースは、列信号線ＶＬに接続されている。
【0021】
ここで、行制御線ＶＲＳＴは、各一端が不図示の行走査回路の各段の出力端に接続されている。
行走査回路は、シフトレジスタなどによって構成され、行制御線ＶＲＳＴ（ＶＲＳＴ＜１＞，ＶＲＳＴ＜２＞，…，ＶＲＳＴ＜ｍ＞）に対して行選択パルスを順次出力することによって行アドレスや行走査の制御を実行する。これにより、行選択パルスが与えられた行制御線ＶＲＳＴ（ＶＲＳＴ＜１＞，ＶＲＳＴ＜２＞，…，ＶＲＳＴ＜ｍ＞）に繋がる１行分のピクセルＰがｎ個選択されることになる。そして、選択された行の各ピクセルＰから、リセット動作時（Ｐ（プリセット）期間）にリセット信号（リセット電圧ＶＲＳＴが増幅トランジスタＭＳＦに印加された時のアナログ値の信号）が、読み出し動作（転送動作）時（Ｄ（データ）相期間）に画素信号（映像電圧ＶＳＩＧが増幅トランジスタＭＳＦに印加された時のアナログ値の信号）がそれぞれ列信号線ＶＬ（ＶＬ＜１＞，ＶＬ＜２＞，…，ＶＬ＜ｎ＞）に出力される。
行走査回路は、シフトレジスタなどによって構成され、行制御線ＶＲＳＴ（ＶＲＳＴ＜１＞，ＶＲＳＴ＜２＞，…，ＶＲＳＴ＜ｍ＞）に対して行選択パルスを順次出力することによって行アドレスや行走査の制御を実行する。これにより、行選択パルスが与えられた行制御線ＶＲＳＴ（ＶＲＳＴ＜１＞，ＶＲＳＴ＜２＞，…，ＶＲＳＴ＜ｍ＞）に繋がる１行分のピクセルＰがｎ個選択されることになる。そして、選択された行の各ピクセルＰから、リセット動作時（Ｐ（プリセット）期間）にリセット信号（リセット電圧ＶＲＳＴが増幅トランジスタＭＳＦに印加された時のアナログ値の信号）が、読み出し動作（転送動作）時（Ｄ（データ）相期間）に画素信号（映像電圧ＶＳＩＧが増幅トランジスタＭＳＦに印加された時のアナログ値の信号）がそれぞれ列信号線ＶＬ（ＶＬ＜１＞，ＶＬ＜２＞，…，ＶＬ＜ｎ＞）に出力される。
【0022】
列信号線ＶＬ（ＶＬ＜１＞，ＶＬ＜２＞，…，ＶＬ＜ｎ＞）の一端側にはテール電流源ＩＴＡＩＬ＜１＞～ＩＴＡＩＬ＜ｎ＞がそれぞれ接続されている。テール電流源ＩＴＡＩＬは、図３においては不図示であるが、例えば、ゲートおよびドレインが共通に接続され、ソースがグランドに接続された第１のＮｃｈＭＯＳトランジスタと、当該ＭＯＳトランジスタとゲートが共通に接続され、ドレインが列信号線ＶＬに、ソースがグランドにそれぞれ接続された第２のＮｃｈＭＯＳトランジスタとからなるカレントミラー回路によって構成されている。このテール電流源ＩＴＡＩＬの第２のＮｃｈＭＯＳトランジスタは、ピクセルＰの増幅トランジスタＭＳＦと共にソースフォロア回路を形成している。
【0023】
信号処理回路（以下、カラム回路と呼ぶこともある）は、テール電流源ＩＴＡＩＬ（ＩＴＡＩＬ＜１＞～ＩＴＡＩＬ＜ｎ＞）と、比較器ＣＭＰ（ＣＭＰ＜１＞～ＣＭＰ＜ｎ＞）と、ラッチＬＡＴ（ＬＡＴ＜１＞～ＬＡＴ＜ｎ＞）とから構成される。
【0024】
比較器ＣＭＰ（ＣＭＰ＜１＞～ＣＭＰ＜ｎ＞）は、列信号線ＶＬ（ＶＬ＜１＞，ＶＬ＜２＞，…，ＶＬ＜ｎ＞）の一端側に、列信号線ＶＬ＜１＞，ＶＬ＜２＞，…，ＶＬ＜ｎ＞の各々に対応して設けられている。
また、比較器ＣＭＰ（ＣＭＰ＜１＞～ＣＭＰ＜ｎ＞）に対して共通に、参照電圧ＤＡＣＯＵＴ（比較電圧）の生成手段であるランプ波生成器ＲＡＭＰ＿ＧＥＮと、グレイコードカウンターＣＯＵＮＴＥＲと、タイミングジェネレータＴＧと、が設けられている。
また、比較器ＣＭＰ（ＣＭＰ＜１＞～ＣＭＰ＜ｎ＞）に対して共通に、参照電圧ＤＡＣＯＵＴ（比較電圧）の生成手段であるランプ波生成器ＲＡＭＰ＿ＧＥＮと、グレイコードカウンターＣＯＵＮＴＥＲと、タイミングジェネレータＴＧと、が設けられている。
【0025】
ランプ波生成器ＲＡＭＰ＿ＧＥＮは、時間が経過するにつれてレベルが傾斜状に変化するランプ（ＲＡＭＰ）波形をした、すなわち、漸次増加する或いは減少する参照電圧ＤＡＣＯＵＴ（比較電圧）を生成し、比較器ＣＭＰ（ＣＭＰ＜１＞～ＣＭＰ＜ｎ＞）に対して出力する。本実施形態においては、参照電圧ＤＡＣＯＵＴは、ＮＭＯＳトランジスタのゲート電圧として入力するので、ＬレベルからＨレベルへと漸次増加する方式を採用している。もっとも、参照電圧ＤＡＣＯＵＴを、ＰＭＯＳトランジスタのゲート電圧として入力する場合（増幅トランジスタＭＳＦと、比較器ＣＭＰを構成するペアトランジスタＭＳＦ’と、テール電流源ＩＴＡＩＬとで形成される差動増幅回路が、ＰＭＯＳ入力型の差動増幅回路である場合）、ＨレベルからＬレベルへと漸次減少する方式を採用してもよい。
グレイコードカウンターＣＯＵＮＴＥＲは、所定周期のクロックＣＫに同期してカウント動作を実行することにより、比較器ＣＭＰ（ＣＭＰ＜１＞～ＣＭＰ＜ｎ＞）の出力する論理レベルが反転するまでに要する時間を計測する。
タイミングジェネレータＴＧは、マスタークロックに基づいてグレイコードカウンターＣＯＵＮＴＥＲの動作の基準となるクロックＣＫを生成し、グレイコードカウンターＣＯＵＮＴＥＲに対して供給する。
グレイコードカウンターＣＯＵＮＴＥＲは、所定周期のクロックＣＫに同期してカウント動作を実行することにより、比較器ＣＭＰ（ＣＭＰ＜１＞～ＣＭＰ＜ｎ＞）の出力する論理レベルが反転するまでに要する時間を計測する。
タイミングジェネレータＴＧは、マスタークロックに基づいてグレイコードカウンターＣＯＵＮＴＥＲの動作の基準となるクロックＣＫを生成し、グレイコードカウンターＣＯＵＮＴＥＲに対して供給する。
【0026】
比較器ＣＭＰ（ＣＭＰ＜１＞，ＣＭＰ＜２＞，…，ＣＭＰ＜ｎ＞）は、ランプ波生成器ＲＡＭＰ＿ＧＥＮで生成されるランプ波形の参照電圧ＤＡＣＯＵＴ（比較電圧）と、行制御線ＶＲＳＴ（ＶＲＳＴ＜１＞，ＶＲＳＴ＜２＞，…，ＶＲＳＴ＜ｍ＞）毎に選択されたｎ個のピクセルＰにおける増幅トランジスタＭＳＦがアナログ電圧（増幅トランジスタＭＳＦのゲート電圧）に基づきアナログ値を列信号線ＶＬ（ＶＬ＜１＞，ＶＬ＜２＞，…，ＶＬ＜ｎ＞）へ出力する際の当該アナログ電圧と、をそれぞれ比較し、判定信号ＣＭＰ＿ＯＵＴ［１］～ＣＭＰ＿ＯＵＴ［ｎ］を、対応するラッチＬＡＴ（ＬＡＴ＜１＞，ＬＡＴ＜２＞，…，ＬＡＴ＜ｎ＞）に出力する。
【0027】
ラッチＬＡＴ（ＬＡＴ＜１＞，ＬＡＴ＜２＞，…，ＬＡＴ＜ｎ＞）は、グレイコードカウンターＣＯＵＮＴＥＲによる比較器ＣＭＰ（ＣＭＰ＜１＞，ＣＭＰ＜２＞，…，ＣＭＰ＜ｎ＞）それぞれにおけるカウント結果のうち、後述する所定時刻において判定信号ＣＭＰ＿ＯＵＴ［１］～ＣＭＰ＿ＯＵＴ［ｎ］がＨからＬに遷移したときの情報（ｐ（ｐ＝１０）ビットのカウントデータＣＯＵＮＴ［９：０］および当該遷移時刻、あるいはカウント開始時刻から遷移時刻までの比較時間（比較判定に要した時間））を記録、あるいは保持する。
【0028】
図３において、比較器ＣＭＰの入力段に、ソースが列信号線ＶＬに接続されたＮｃｈのＭＯＳトランジスタＭＳＦ’が設けられている。また、ＭＯＳトランジスタＭＳＦ’は、ピクセルＰの増幅トランジスタＭＳＦと列信号線ＶＬによってソースが共通に接続されることで、当該増幅トランジスタＭＳＦと共に差動対を形成することになる。すなわち、ピクセルＰを構成する増幅トランジスタＭＳＦは、比較器ＣＭＰを構成するペアトランジスタＭＳＦ’（差動トランジスタ）およびテール電流源ＩＴＡＩＬと共に差動増幅回路を形成する。
ペアトランジスタＭＳＦ’のゲートには、ランプ波生成器ＲＡＭＰ＿ＧＥＮで生成されるランプ波形の参照電圧ＤＡＣＯＵＴが印加される。ペアトランジスタＭＳＦ’のドレインは、Ｐｃｈの負荷ＭＯＳトランジスタ（能動負荷）ＭＲＳＴ’のドレインと接続され、負荷ＭＯＳトランジスタＭＲＳＴ’によって負荷ＭＯＳトランジスタＭＲＳＴ’のソースである電圧ＶＤＤＡの電源ラインに接続されている。負荷ＭＯＳトランジスタＭＲＳＴ’のゲートには、ＤＣゲート電圧ＢＩＡＳが印加される。ここで、第１の実施形態においては、ＤＣゲート電圧ＢＩＡＳのレベルは、負荷ＭＯＳトランジスタ（能動負荷）ＭＲＳＴ’がテール電流源ＩＴＡＩＬの電流の半分の電流をペアトランジスタＭＳＦ’のドレインへと流すときの固定したレベルである。
そして、負荷ＭＯＳトランジスタＭＲＳＴ’のドレインとペアトランジスタＭＳＦ’のドレインは接続され、上記構成の差動増幅回路の出力を生成する。
ペアトランジスタＭＳＦ’ドレインから導出される差動増幅回路の出力は、判定信号ＣＭＰＯＵＴ＜１＞（ＣＭＰＯＵＴ＜１＞～ＣＭＰＯＵＴ＜ｎ＞）となり、その出力が反転するまでに要した時間（判定信号ＣＭＰＯＵＴ＜１＞（ＣＭＰＯＵＴ＜１＞～ＣＭＰＯＵＴ＜ｎ＞）の出力が反転したタイミングにおけるグレイコードカウンターＣＯＵＮＴＥＲのカウント値）が次段のラッチＬＡＴ（ＬＡＴ＜１＞～ＬＡＴ＜ｎ＞）にそれぞれ保持される。
ペアトランジスタＭＳＦ’のゲートには、ランプ波生成器ＲＡＭＰ＿ＧＥＮで生成されるランプ波形の参照電圧ＤＡＣＯＵＴが印加される。ペアトランジスタＭＳＦ’のドレインは、Ｐｃｈの負荷ＭＯＳトランジスタ（能動負荷）ＭＲＳＴ’のドレインと接続され、負荷ＭＯＳトランジスタＭＲＳＴ’によって負荷ＭＯＳトランジスタＭＲＳＴ’のソースである電圧ＶＤＤＡの電源ラインに接続されている。負荷ＭＯＳトランジスタＭＲＳＴ’のゲートには、ＤＣゲート電圧ＢＩＡＳが印加される。ここで、第１の実施形態においては、ＤＣゲート電圧ＢＩＡＳのレベルは、負荷ＭＯＳトランジスタ（能動負荷）ＭＲＳＴ’がテール電流源ＩＴＡＩＬの電流の半分の電流をペアトランジスタＭＳＦ’のドレインへと流すときの固定したレベルである。
そして、負荷ＭＯＳトランジスタＭＲＳＴ’のドレインとペアトランジスタＭＳＦ’のドレインは接続され、上記構成の差動増幅回路の出力を生成する。
ペアトランジスタＭＳＦ’ドレインから導出される差動増幅回路の出力は、判定信号ＣＭＰＯＵＴ＜１＞（ＣＭＰＯＵＴ＜１＞～ＣＭＰＯＵＴ＜ｎ＞）となり、その出力が反転するまでに要した時間（判定信号ＣＭＰＯＵＴ＜１＞（ＣＭＰＯＵＴ＜１＞～ＣＭＰＯＵＴ＜ｎ＞）の出力が反転したタイミングにおけるグレイコードカウンターＣＯＵＮＴＥＲのカウント値）が次段のラッチＬＡＴ（ＬＡＴ＜１＞～ＬＡＴ＜ｎ＞）にそれぞれ保持される。
【0029】
＜イメージセンサＩＭＧの動作について＞
上述の通り、１列目のピクセルＰを構成する増幅トランジスタＭＳＦは、比較器ＣＭＰを構成するペアトランジスタＭＳＦ’およびテール電流源ＩＴＡＩＬ＜１＞と共に差動増幅回路を形成する。ここで、設計では、ペアトランジスタＭＳＦ’の閾値電圧ＶＴＨ（Ｖｏｌｔａｇｅ ＴＨｒｅｓｈｏｌｄ）は、増幅トランジスタＭＳＦの閾値電圧ＶＴＨよりもΔＶだけ低くなる。この閾値調整はトランジスタへのイオン濃度調整により実現可能である。
このようなトランジスタは、Ｌｏｗ－ＶＴＨトランジスタとして知られており、一般的な半導体製造メーカのラインでも供給されている。半導体トランジスタの閾値電圧ＶＴＨは、一般に以下の式で与えられることが知られており、増幅トランジスタＭＳＦに対するペアトランジスタＭＳＦ’の真性キャリア濃度ｎｉの値を、大きくすることにより、相対的な閾値電圧を下げることができる。
ＶＴＨ＝ΦＭＳ＋２ΦＦ＋Ｑｄｅｐ／Ｃｏｘ
ここで、ΦＭＳはポリゲートとシリコン基板の仕事関数の差、ΦＦは下記式で与えられるフェルミレベルである。
ΦＦ＝（ｋＴ／ｑ）ｌｎ（Ｎｓｕｂ／ｎｉ）
ただし、ｋはボルツマン定数、Ｔは絶対温度、ｑは電子の電荷量、Ｎｓｕｂは基板の不純物濃度、ｎｉは真性キャリア濃度である。
また、Ｑｄｅｐは以下の式で与えられる値（空乏層界面の電荷量）である。
Ｑｄｅｐ＝（４ｑεＳＩ｜ΦＦ｜Ｎｓｕｂ）１／２
ただし、εＳＩはシリコンの誘電率である。
また、Ｃｏｘは単位面積当たりのゲート酸化膜容量である。
上述の通り、１列目のピクセルＰを構成する増幅トランジスタＭＳＦは、比較器ＣＭＰを構成するペアトランジスタＭＳＦ’およびテール電流源ＩＴＡＩＬ＜１＞と共に差動増幅回路を形成する。ここで、設計では、ペアトランジスタＭＳＦ’の閾値電圧ＶＴＨ（Ｖｏｌｔａｇｅ ＴＨｒｅｓｈｏｌｄ）は、増幅トランジスタＭＳＦの閾値電圧ＶＴＨよりもΔＶだけ低くなる。この閾値調整はトランジスタへのイオン濃度調整により実現可能である。
このようなトランジスタは、Ｌｏｗ－ＶＴＨトランジスタとして知られており、一般的な半導体製造メーカのラインでも供給されている。半導体トランジスタの閾値電圧ＶＴＨは、一般に以下の式で与えられることが知られており、増幅トランジスタＭＳＦに対するペアトランジスタＭＳＦ’の真性キャリア濃度ｎｉの値を、大きくすることにより、相対的な閾値電圧を下げることができる。
ＶＴＨ＝ΦＭＳ＋２ΦＦ＋Ｑｄｅｐ／Ｃｏｘ
ここで、ΦＭＳはポリゲートとシリコン基板の仕事関数の差、ΦＦは下記式で与えられるフェルミレベルである。
ΦＦ＝（ｋＴ／ｑ）ｌｎ（Ｎｓｕｂ／ｎｉ）
ただし、ｋはボルツマン定数、Ｔは絶対温度、ｑは電子の電荷量、Ｎｓｕｂは基板の不純物濃度、ｎｉは真性キャリア濃度である。
また、Ｑｄｅｐは以下の式で与えられる値（空乏層界面の電荷量）である。
Ｑｄｅｐ＝（４ｑεＳＩ｜ΦＦ｜Ｎｓｕｂ）１／２
ただし、εＳＩはシリコンの誘電率である。
また、Ｃｏｘは単位面積当たりのゲート酸化膜容量である。
【0030】
従って、ペアトランジスタＭＳＦ’にＬｏｗ－ＶＴＨトランジスタを用いることにより、増幅トランジスタＭＳＦと、増幅トランジスタＭＳＦよりもΔＶだけ低い電圧でオンするペアトランジスタＭＳＦ’とで形成される差動対からなる比較器ＣＭＰ＜１＞を実現できるため、オフセットキャンセル用の容量やランプ波生成器のための昇圧回路を設けることなくカラム並列型のイメージセンサを実現できるため、チップ面積を小型化できる。
【0031】
つまり、上記差動増幅回路は、ＶＳＦ＝ＶＳＦ’＋ΔＶ（ＶＳＦ、ＶＳＦ’は夫々ＭＳＦおよびＭＳＦ’のゲート電圧）の条件を満たしたときに、その出力（差動増幅回路の出力であるＭＳＦ’のドレイン電圧）が反転する。即ち、ＶＳＦ’とＶＦＳの電圧差がΔＶよりも小さくなった瞬間に、比較器ＣＭＰ（ＣＭＰ＜１＞，ＣＭＰ＜２＞，…，ＣＭＰ＜ｎ＞）の出力信号である判定信号ＣＭＰＯＵＴ（ＣＭＰＯＵＴ［１］，ＣＭＰＯＵＴ［２］，…，ＣＭＰＯＵＴ［ｎ］）がＨからＬに遷移する。ここで、ΔＶは、設計時においては、上述の通り、ΔＶ＝（増幅トランジスタＭＳＦの閾値電圧）－（ペアトランジスタＭＳＦ’の閾値電圧）＞０に設定されている。
しかし、製造されたイメージセンサＩＭＧにおいては、増幅トランジスタＭＳＦの閾値電圧は、製造時のばらつきにより閾値電圧のばらつきΔＶ（実測値）を有するが、上式のΔＶ（設計値）の絶対値は、ΔＶ（実測値）の絶対値よりも大きな値となるように設計されている。
しかし、製造されたイメージセンサＩＭＧにおいては、増幅トランジスタＭＳＦの閾値電圧は、製造時のばらつきにより閾値電圧のばらつきΔＶ（実測値）を有するが、上式のΔＶ（設計値）の絶対値は、ΔＶ（実測値）の絶対値よりも大きな値となるように設計されている。
【0032】
これについて説明すると、閾値電圧のばらつきによってペアトランジスタＭＳＦ’に対する増幅トランジスタＭＳＦの相対的な閾値電圧が大きくなる場合は、ΔＶ（実測値）は大きくなる。つまり、増幅トランジスタＭＳＦの閾値電圧Ｖｔが最大の値Ｖｔｍａｘとなったときは、ペアトランジスタＭＳＦ’の閾値電圧Ｖｔ＜増幅トランジスタＭＳＦの閾値電圧Ｖｔｍａｘであるから、ΔＶ（実測値）のプラス側の最大値＝増幅トランジスタＭＳＦの閾値電圧Ｖｔｍａｘ－ペアトランジスタＭＳＦ’の閾値電圧Ｖｔ（＞０）となる。
一方、閾値電圧のばらつきによってペアトランジスタＭＳＦ’に対する増幅トランジスタＭＳＦの閾値電圧が小さくなる場合は、ΔＶ（実測値）は小さくなり、０となり（ペアトランジスタＭＳＦ’の閾値電圧Ｖｔ＝増幅トランジスタＭＳＦの閾値電圧Ｖｔ）、さらにマイナスの値となる。つまり、増幅トランジスタＭＳＦの閾値電圧Ｖｔが最小の値Ｖｔｍｉｎとなったときは、ペアトランジスタＭＳＦ’の閾値電圧Ｖｔ＞増幅トランジスタＭＳＦの閾値電圧Ｖｔｍｉｎであるから、ΔＶ（実測値）のマイナス側の最大値＝増幅トランジスタＭＳＦの閾値電圧Ｖｔｍｉｎ－ペアトランジスタＭＳＦ’の閾値電圧Ｖｔ（＜０）となる。
よって、これら２つのプラス、マイナスのΔＶ（実測値）の最大値を、「ばらつきの最大値」といい、比較器ＣＭＰは、ＶＳＦ＋ΔＶ（実測値）＝ＶＳＦ’＋ΔＶ（設計値）（ＶＳＦ、ＶＳＦ’は夫々ＭＳＦおよびＭＳＦ’のゲート電圧）の条件を満たしたときに、その出力である判定信号ＣＭＰＯＵＴの出力が反転する。今までの議論より、ＶＳＦ＋＝ＶＳＦ’＋（ΔＶ（設計値）－ΔＶ（実測値））であり、（ΔＶ（設計値）－ΔＶ（実測値））＞０であるから、ＶＳＦとＶＳＦ’の電位差が（ΔＶ（設計値）－ΔＶ（実測値））と等しくなった瞬間に、判定信号ＣＭＰＯＵＴの出力が反転する。
即ち、比較器ＣＭＰは、入力端子の一端に入力された第一のアナログ信号（画素の電圧）と、入力端子の他端に入力された比較電圧信号（比較電圧生成回路が生成する電圧）とを比較し、アドレスされた前記要素アレーが出力する前記第一のアナログ信号と、前記比較電圧生成回路が出力する前記比較電圧とを比較して、前記第一のアナログ信号に所定の絶対値を加えた第二のアナログ信号の値と、前記比較電圧とが等しくなったタイミングにおいて、判定信号ＣＭＰＯＵＴの出力が反転することが保証できるので、増幅トランジスタＭＳＦの閾値電圧Ｖｔにばらつきがある場合でも、オフセットキャンセル用の容量や比較電圧生成のための昇圧回路を設けることなく小型な半導体装置を供給できる。なお、所定の絶対値は、例えば３０ｍＶ以上５００ｍＶ以下の値である。
また、上述したΔＶ（実測値）を、以下、ΔＶとして説明する。
一方、閾値電圧のばらつきによってペアトランジスタＭＳＦ’に対する増幅トランジスタＭＳＦの閾値電圧が小さくなる場合は、ΔＶ（実測値）は小さくなり、０となり（ペアトランジスタＭＳＦ’の閾値電圧Ｖｔ＝増幅トランジスタＭＳＦの閾値電圧Ｖｔ）、さらにマイナスの値となる。つまり、増幅トランジスタＭＳＦの閾値電圧Ｖｔが最小の値Ｖｔｍｉｎとなったときは、ペアトランジスタＭＳＦ’の閾値電圧Ｖｔ＞増幅トランジスタＭＳＦの閾値電圧Ｖｔｍｉｎであるから、ΔＶ（実測値）のマイナス側の最大値＝増幅トランジスタＭＳＦの閾値電圧Ｖｔｍｉｎ－ペアトランジスタＭＳＦ’の閾値電圧Ｖｔ（＜０）となる。
よって、これら２つのプラス、マイナスのΔＶ（実測値）の最大値を、「ばらつきの最大値」といい、比較器ＣＭＰは、ＶＳＦ＋ΔＶ（実測値）＝ＶＳＦ’＋ΔＶ（設計値）（ＶＳＦ、ＶＳＦ’は夫々ＭＳＦおよびＭＳＦ’のゲート電圧）の条件を満たしたときに、その出力である判定信号ＣＭＰＯＵＴの出力が反転する。今までの議論より、ＶＳＦ＋＝ＶＳＦ’＋（ΔＶ（設計値）－ΔＶ（実測値））であり、（ΔＶ（設計値）－ΔＶ（実測値））＞０であるから、ＶＳＦとＶＳＦ’の電位差が（ΔＶ（設計値）－ΔＶ（実測値））と等しくなった瞬間に、判定信号ＣＭＰＯＵＴの出力が反転する。
即ち、比較器ＣＭＰは、入力端子の一端に入力された第一のアナログ信号（画素の電圧）と、入力端子の他端に入力された比較電圧信号（比較電圧生成回路が生成する電圧）とを比較し、アドレスされた前記要素アレーが出力する前記第一のアナログ信号と、前記比較電圧生成回路が出力する前記比較電圧とを比較して、前記第一のアナログ信号に所定の絶対値を加えた第二のアナログ信号の値と、前記比較電圧とが等しくなったタイミングにおいて、判定信号ＣＭＰＯＵＴの出力が反転することが保証できるので、増幅トランジスタＭＳＦの閾値電圧Ｖｔにばらつきがある場合でも、オフセットキャンセル用の容量や比較電圧生成のための昇圧回路を設けることなく小型な半導体装置を供給できる。なお、所定の絶対値は、例えば３０ｍＶ以上５００ｍＶ以下の値である。
また、上述したΔＶ（実測値）を、以下、ΔＶとして説明する。
【0033】
すなわち、信号処理回路における比較器ＣＭＰ（ＣＭＰ＜１＞～ＣＭＰ＜ｎ＞）は、アドレスされたＰｉｘｅｌ Ａｒｒａｙ（要素アレー）と信号処理回路が列信号線（垂直信号線）ＶＬ（ＶＬ＜１＞，ＶＬ＜２＞，…，ＶＬ＜ｎ＞）によって接続されたときに、Ｐｉｘｅｌ Ａｒｒａｙの増幅トランジスタＭＳＦと共に差動対を形成するペアトランジスタ（差動トランジスタ）ＭＳＦ’を有し、信号処理回路のペアトランジスタＭＳＦ’に入力された参照電圧（比較電圧）ＤＡＣＯＵＴ（ＶＳＦ’）と、Ｐｉｘｅｌ Ａｒｒａｙの増幅トランジスタＭＳＦに入力されたアナログ電圧（ＶＳＦ）の差分を求め、ＶＳＦ－ＶＳＦ’＝ΔＶ＞０であれば判定信号ＣＭＰＯＵＴとして“Ｈ（ハイ）”レベルを出力し、ＶＳＦ－ＶＳＦ’＝ΔＶ＜０であれば判定信号ＣＭＰＯＵＴとして“Ｌ（ロー）”レベルを出力する。
また、信号処理回路におけるラッチ（記憶回路）ＬＡＴ（ＬＡＴ＜１＞～ＬＡＴ＜ｎ＞）は、当該差分ΔＶ（参照電圧ＤＡＣＯＵＴと、アナログ電圧との差分）が、Ｐｉｘｅｌ Ａｒｒａｙの増幅トランジスタＭＳＦの閾値電圧のばらつきの最大値より大きな所定の絶対値となったｎ個のタイミングを記憶する。
また、信号処理回路におけるラッチ（記憶回路）ＬＡＴ（ＬＡＴ＜１＞～ＬＡＴ＜ｎ＞）は、当該差分ΔＶ（参照電圧ＤＡＣＯＵＴと、アナログ電圧との差分）が、Ｐｉｘｅｌ Ａｒｒａｙの増幅トランジスタＭＳＦの閾値電圧のばらつきの最大値より大きな所定の絶対値となったｎ個のタイミングを記憶する。
【0034】
続いて、イメージセンサＩＭＧの動作について図４を用いて説明する。図４は、本実施形態に係るイメージセンサＩＭＧの動作を説明するためのタイミングチャートである。
図４が示すタイミングチャートは、横軸においては時間［ｓｅｃ］を表し、縦軸においては、イメージセンサＩＭＧにおける主要信号として、増幅トランジスタＭＳＦに入力される参照電圧ＤＡＣＯＵＴ、比較器ＣＭＰ＜１＞におけるペアトランジスタＭＳＦ’（差動トランジスタ）のゲート電圧として入力されるアナログ電圧ＰＩＸＯＵＴ［１］、比較器ＣＭＰ＜１＞の判定信号ＣＭＰＯＵＴ［１］、グレイコードカウンターＣＯＵＮＴＥＲがカウントするカウンタデータＣＯＵＮＴＮ［９：０］の各時刻におけるレベル変化を表している。
イメージセンサＩＭＧは、図４に示すタイミングチャートに従って、時刻ｔ３～ｔ５で表わすＰ相の期間において、行制御線ＶＲＳＴ＜１＞により選択された行のピクセルＰ［１，１］から、リセット信号（リセット電圧ＶＲＳＴが増幅トランジスタＭＳＦに印加された時のアナログ値の信号）が列信号線ＶＬ＜１＞へ出力されたときの比較器ＣＭＰ＜１＞による判定信号ＣＭＰＯＵＴ［１］を出力する。また、イメージセンサＩＭＧは、図４に示すタイミングチャートに従って、時刻ｔ５～ｔ１’で表わすＤ相の期間において、行制御線ＶＲＳＴ＜１＞により選択された行のピクセルＰ［１，１］から、画素信号（映像電圧ＶＳＩＧが増幅トランジスタＭＳＦに印加された時のアナログ値の信号）が列信号線ＶＬ＜１＞へ出力されたときの、比較器ＣＭＰ＜１＞による判定信号ＣＭＰＯＵＴ［１］を出力する。
図４が示すタイミングチャートは、横軸においては時間［ｓｅｃ］を表し、縦軸においては、イメージセンサＩＭＧにおける主要信号として、増幅トランジスタＭＳＦに入力される参照電圧ＤＡＣＯＵＴ、比較器ＣＭＰ＜１＞におけるペアトランジスタＭＳＦ’（差動トランジスタ）のゲート電圧として入力されるアナログ電圧ＰＩＸＯＵＴ［１］、比較器ＣＭＰ＜１＞の判定信号ＣＭＰＯＵＴ［１］、グレイコードカウンターＣＯＵＮＴＥＲがカウントするカウンタデータＣＯＵＮＴＮ［９：０］の各時刻におけるレベル変化を表している。
イメージセンサＩＭＧは、図４に示すタイミングチャートに従って、時刻ｔ３～ｔ５で表わすＰ相の期間において、行制御線ＶＲＳＴ＜１＞により選択された行のピクセルＰ［１，１］から、リセット信号（リセット電圧ＶＲＳＴが増幅トランジスタＭＳＦに印加された時のアナログ値の信号）が列信号線ＶＬ＜１＞へ出力されたときの比較器ＣＭＰ＜１＞による判定信号ＣＭＰＯＵＴ［１］を出力する。また、イメージセンサＩＭＧは、図４に示すタイミングチャートに従って、時刻ｔ５～ｔ１’で表わすＤ相の期間において、行制御線ＶＲＳＴ＜１＞により選択された行のピクセルＰ［１，１］から、画素信号（映像電圧ＶＳＩＧが増幅トランジスタＭＳＦに印加された時のアナログ値の信号）が列信号線ＶＬ＜１＞へ出力されたときの、比較器ＣＭＰ＜１＞による判定信号ＣＭＰＯＵＴ［１］を出力する。
【0035】
先ず、時刻ｔ１にリセットトランジスタＭＲＳＴがオンすることによりピクセルＰ［１，１］がリセットされ、時刻ｔ２にリセットトランジスタＭＲＳＴがオフすることによりリセット電圧ＶＲＳＴが増幅トランジスタＭＳＦのゲートに現れる。時刻ｔ３にランプ波生成器ＲＡＭＰ＿ＧＥＮがランプ波（ＤＡＣＯＵＴ）の生成を開始すると同時に、グレイコードカウンターＣＯＵＮＴＥＲはカウントデータＣＯＵＮＴＮ［９：０］のカウンティングを開始する。ランプ波の上昇とカウンティグはその後も継続し、時刻ｔｐ１に比較器ＣＭＰ＜１＞の判定信号ＣＭＰ＿ＯＵＴ［１］がＨからＬに遷移する。これは、差動増幅回路を構成する増幅トランジスタＭＳＦと共に差動対を形成するペアトランジスタＭＳＦ’（差動トランジスタ）それぞれのゲート電圧ＶＳＦ（＝ＶＲＳＴ）、ＶＳＦ’（＝ＤＡＣＯＵＴ）が、ＶＳＦ＝ＶＳＦ’＋ΔＶの条件を満たし、差動増幅回路の出力であるＭＳＦ’のドレイン電圧が反転するためである。また、ラッチＬＡＴ＜１＞は時刻ｔｐ１におけるカウントデータＣＯＵＮＴＮ［９：０］の値を保持する。このカウンティングは時刻ｔ４まで継続し、この時刻までに全ての列の判定信号ＣＭＰ＿ＯＵＴ［１］～ＣＭＰ＿ＯＵＴ［ｎ］が反転するタイミングが、各列毎に設けられたラッチＬＡＴ＜１＞～ＬＡＴ＜ｎ＞に記録される。
【0036】
続いて、時刻ｔ５には、ピクセル内の転送トランジスタＭＴＸがオンし、映像電圧ＶＳＩＧが増幅トランジスタＭＳＦのゲートに現れる。時刻ｔ６にランプ波生成器ＲＡＭＰ＿ＧＥＮがランプ波（ＤＡＣＯＵＴ）の生成を開始すると同時に、カウンタＣＯＵＮＴＥＲはカウントデータＣＯＵＮＴＮ［９：０］のカウンティングを開始する。ランプ波の上昇とカウンティグはその後も継続し、時刻ｔｄ１に比較器ＣＭＰ＜１＞の判定信号ＣＭＰ＿ＯＵＴ［１］がＨからＬに遷移する。これは、差動増幅回路を構成する増幅トランジスタＭＳＦと共に差動対を形成するペアトランジスタＭＳＦ’（差動トランジスタ）それぞれのゲート電圧ＶＳＦ（＝ＶＳＩＧ）、ＶＳＦ’（＝ＤＡＣＯＵＴ）が、ＶＳＦ＝ＶＳＦ’＋ΔＶ（実測値）の条件を満たし、差動増幅回路の出力であるＭＳＦ’のドレイン電圧が反転するためである。また、ラッチＬＡＴ＜１＞は時刻ｔｄ１におけるカウントデータＣＯＵＮＴＮ［９：０］の値を保持する。このカウンティングは時刻ｔ１’まで継続し、この時刻までに全ての列の判定信号ＣＭＰ＿ＯＵＴ［１］～ＣＭＰ＿ＯＵＴ［ｎ］が反転するタイミングが、各列毎に設けられたラッチＬＡＴ＜１＞～ＬＡＴ＜ｎ＞に記録される。
時刻ｔｐ１および時刻ｔｄ１の反転タイミングを記録したラッチＬＡＴ＜１＞～ＬＡＴ＜ｎ＞の情報は、順番に不図示の信号伝送手段によってイメージセンサＩＭＧの外部に出力される。
時刻ｔｐ１および時刻ｔｄ１の反転タイミングを記録したラッチＬＡＴ＜１＞～ＬＡＴ＜ｎ＞の情報は、順番に不図示の信号伝送手段によってイメージセンサＩＭＧの外部に出力される。
【0037】
以上説明した通り、増幅トランジスタＭＳＦと、増幅トランジスタＭＳＦよりもΔＶだけ低い電圧でオンするペアトランジスタＭＳＦ’とで形成される差動対からなる比較器ＣＭＰ（ＣＭＰ＜１＞～ＣＭＰ＜ｎ＞）を用いることにより、オフセットキャンセル用の容量やランプ波生成器のための昇圧回路を設けることなくカラム並列型のイメージセンサＩＭＧを実現できるため、チップ面積を小型化できる。
【0038】
＜第１の実施形態の変形例１＞
次に、本発明の第１の実施形態の変形例１について図面を参照して説明する。図５は、本発明の第１の実施形態の変形例１に係るイメージセンサＩＭＧ１の構成例を示す図である。なお、図５において図３に示す構成と同一あるいは対応する構成には同一の数字の符号または同一の数字に英字を付加した符号を付けて説明を適宜省略する。
図５に示すとおり、増幅トランジスタＭＳＦのバックゲート端子は、ＧＮＤ（グラウンド）にバイアスされており、ペアトランジスタＭＳＦ’のバックゲート端子は自身のソース端子に等しい電圧にバイアスまたは自身のソース端子に接続（セルフバイアス）されていてもよい。
なぜならば、基板バイアス効果を考慮した増幅トランジスタＭＳＦの閾値電圧ＶＴＨは下式で与えられることからわかるとおり、トランジスタのバックゲートをセルフバイアスした場合が、閾値電圧が最も小さく、トランジスタのバックゲートとソース電圧の差が大きくなるほど、閾値電圧は大きくなる。ここで、ＶＳＢはトランジスタのソース－バックゲート間電圧であり、γは、閾値電圧パラメータと呼ばれる所定の係数である。
ＶＴＨ＝ＶＴＨ０＋γ｛（２ΦＦ＋ＶＳＢ）１／２－（２ΦＦ）１／２｝
一方、増幅トランジスタＭＳＦ’の閾値電圧ＶＴＨは、上式においてＶＳＢ＝０とした下式で与えられる。 ＶＴＨ＝ＶＴＨ０＋γ｛（２ΦＦ）１／２－（２ΦＦ）１／２｝
つまり、増幅トランジスタＭＳＦ’の閾値電圧ＶＴＨは、基板バイアス効果による閾値電圧変動ＶＳＢの項の影響分だけ、閾値電圧が低くなる。
次に、本発明の第１の実施形態の変形例１について図面を参照して説明する。図５は、本発明の第１の実施形態の変形例１に係るイメージセンサＩＭＧ１の構成例を示す図である。なお、図５において図３に示す構成と同一あるいは対応する構成には同一の数字の符号または同一の数字に英字を付加した符号を付けて説明を適宜省略する。
図５に示すとおり、増幅トランジスタＭＳＦのバックゲート端子は、ＧＮＤ（グラウンド）にバイアスされており、ペアトランジスタＭＳＦ’のバックゲート端子は自身のソース端子に等しい電圧にバイアスまたは自身のソース端子に接続（セルフバイアス）されていてもよい。
なぜならば、基板バイアス効果を考慮した増幅トランジスタＭＳＦの閾値電圧ＶＴＨは下式で与えられることからわかるとおり、トランジスタのバックゲートをセルフバイアスした場合が、閾値電圧が最も小さく、トランジスタのバックゲートとソース電圧の差が大きくなるほど、閾値電圧は大きくなる。ここで、ＶＳＢはトランジスタのソース－バックゲート間電圧であり、γは、閾値電圧パラメータと呼ばれる所定の係数である。
ＶＴＨ＝ＶＴＨ０＋γ｛（２ΦＦ＋ＶＳＢ）１／２－（２ΦＦ）１／２｝
一方、増幅トランジスタＭＳＦ’の閾値電圧ＶＴＨは、上式においてＶＳＢ＝０とした下式で与えられる。 ＶＴＨ＝ＶＴＨ０＋γ｛（２ΦＦ）１／２－（２ΦＦ）１／２｝
つまり、増幅トランジスタＭＳＦ’の閾値電圧ＶＴＨは、基板バイアス効果による閾値電圧変動ＶＳＢの項の影響分だけ、閾値電圧が低くなる。
【0039】
すなわち、図５に示すイメージセンサＩＭＧ１においては、カラム回路のペアトランジスタＭＳＦ’（差動トランジスタ）のバックゲート端子がペアトランジスタＭＳＦ’のソース端子電圧に等しい電圧にバイアスされており、Ｐｉｘｅｌ Ａｒｒａｙ（要素アレー）の増幅トランジスタＭＳＦのバックゲートが、ペアトランジスタＭＳＦ’のソース端子電圧よりも低い電圧にバイアスされている。
これにより、設計では、ペアトランジスタＭＳＦ’の閾値電圧を、増幅トランジスタＭＳＦの閾値電圧よりもΔＶだけ低くできるため、容量や特別な電源を設けることなく、従来のよりも小さなカラム回路用のコンパレータを実現でき、イメージセンサＩＭＧ１を小型化できる。
これにより、設計では、ペアトランジスタＭＳＦ’の閾値電圧を、増幅トランジスタＭＳＦの閾値電圧よりもΔＶだけ低くできるため、容量や特別な電源を設けることなく、従来のよりも小さなカラム回路用のコンパレータを実現でき、イメージセンサＩＭＧ１を小型化できる。
【0040】
なお、本実施例における比較器ＣＭＰ（ＣＭＰ１＜１＞～ＣＭＰ１＜ｎ＞）には、図５に示すように、トランジスタＭＴＸ’およびトランジスタＭＳＥＬ’とで構成されるＣＭＯＳインバータが、ペアトランジスタＭＳＦ’のドレイン端子と、ラッチＬＡＴとの間に設けられているが、このようにＣＭＯＳインバータをペアトランジスタＭＳＦ’のドレイン端子と、ラッチＬＡＴとの間に設けられる比較器ＣＭＰの構成としてもよい。
また、本実施例において、ピクセルＰ［１，１］～Ｐ［ｍ，ｎ］と、比較器ＣＭＰ（比較器ＣＭＰ＜１＞～ＣＭＰ＜ｎ＞）と、ランプ波生成器ＲＡＭＰ＿ＧＥＮと、テール電流源ＩＴＡＩＬ＜１＞～ＩＴＡＩＬ＜ｎ＞を構成するトランジスタは、高耐圧トランジスタ（例えば３．６Ｖ耐圧、最小ゲート長３３０ｎｍ）で構成されており、タイミングジェネレータＴＧと、ラッチＬＡＴと、グレイコードカウンターＣＯＵＮＴＥＲを構成するトランジスタは低耐圧トランジスタ（例えば１．４Ｖ耐圧、最小ゲート長６５ｎｍ）で構成されていてもよい。
また、本実施例において、ピクセルＰ［１，１］～Ｐ［ｍ，ｎ］と、比較器ＣＭＰ（比較器ＣＭＰ＜１＞～ＣＭＰ＜ｎ＞）と、ランプ波生成器ＲＡＭＰ＿ＧＥＮと、テール電流源ＩＴＡＩＬ＜１＞～ＩＴＡＩＬ＜ｎ＞を構成するトランジスタは、高耐圧トランジスタ（例えば３．６Ｖ耐圧、最小ゲート長３３０ｎｍ）で構成されており、タイミングジェネレータＴＧと、ラッチＬＡＴと、グレイコードカウンターＣＯＵＮＴＥＲを構成するトランジスタは低耐圧トランジスタ（例えば１．４Ｖ耐圧、最小ゲート長６５ｎｍ）で構成されていてもよい。
【0041】
また、ピクセルＰ［１，１］～Ｐ［ｍ，ｎ］に供給される電圧ＶＲＳＴ＜ｍ＞の最高電圧と、リセットトランジスタＭＲＳＴとに供給される電圧は、高耐圧トランジスタの標準動作電圧（例えば３．３Ｖ）であって、インバータＩＮＶ（上記ＣＭＯＳインバータ）およびラッチＬＡＴ、グレイコードカウンターＣＯＵＮＴＥＲ、タイミングジェネレータＴＧに供給される電圧は低耐圧トランジスタの標準動作電圧（例えば１．２Ｖ）であってもよい。このような構成であれば、ピクセル部に対しては十分な動作電圧を供給することにより、アナログドメインで十分なＳ／Ｎを確保しつつ、デジタルドメインで低耐圧トランジスタを用いることによる低消費電力化や、小面積化のメリットも享受できる。なお、本変形例において、インバータＩＮＶを設けた場合、図４における判定信号ＣＭＰＯＵＴ（ＣＭＰＯＵＴ［１］，ＣＭＰＯＵＴ［２］，…，ＣＭＰＯＵＴ［ｎ］）の論理が反転してしまうが、イメージセンサＩＭＧ２全体の基本動作としてはイメージセンサＩＭＧ１全体の基本動作と何ら変わることは無い点に留意されたい。
本実施例では、アナログ電圧ドメインとデジタル電圧ドメインとを接続するための手段として、高耐圧トランジスタで構成され、低耐圧トランジスタの標準動作電圧が供給されたインバータＩＮＶの具体例を説明したが、同等な機能を有するバッファや、レベルシフタ等の変形例も考えられる。なお、バッファや、レベルシフタを使用した場合には、図４における判定信号ＣＭＰＯＵＴの論理を反転させる必要は無い。
本実施例では、アナログ電圧ドメインとデジタル電圧ドメインとを接続するための手段として、高耐圧トランジスタで構成され、低耐圧トランジスタの標準動作電圧が供給されたインバータＩＮＶの具体例を説明したが、同等な機能を有するバッファや、レベルシフタ等の変形例も考えられる。なお、バッファや、レベルシフタを使用した場合には、図４における判定信号ＣＭＰＯＵＴの論理を反転させる必要は無い。
【0042】
＜第１の実施形態の変形例２＞
次に、本発明の第１の実施形態の変形例２について図面を参照して説明する。図６は、本発明の第１の実施形態の変形例２に係るイメージセンサＩＭＧ２の構成例を示す図である。なお、図６において図３および図５に示す構成と同一あるいは対応する構成には同一の数字の符号または同一の数字に英字を付加した符号を付けて説明を適宜省略する。
図６に示すとおり、増幅トランジスタＭＳＦのソース端子と、テール電流源Ｉｔａｉｌ＜１＞～Ｉｔａｉｌ＜ｎ＞との間に抵抗器Ｒ＜１＞～Ｒ＜ｎ＞が挿入されていてもよい。一般に、コンパレータである比較器ＣＭＰ（ＣＭＰ＜１＞～ＣＭＰ＜ｎ＞）を設計する場合、入力差動対となる増幅トランジスタＭＳＦと、ペアトランジスタＭＳＦ’に流れる電流は、各トランジスタへの入力電圧が等しい場合に、比較器ＣＭＰ（ＣＭＰ＜１＞～ＣＭＰ＜ｎ＞）の出力信号が反転する。このような設計を実現するためには、リセットトランジスタＭＲＳＴのバイアス電流Ｉｂｉａｓは（１／２）Ｉｔａｉｌとなる。
次に、本発明の第１の実施形態の変形例２について図面を参照して説明する。図６は、本発明の第１の実施形態の変形例２に係るイメージセンサＩＭＧ２の構成例を示す図である。なお、図６において図３および図５に示す構成と同一あるいは対応する構成には同一の数字の符号または同一の数字に英字を付加した符号を付けて説明を適宜省略する。
図６に示すとおり、増幅トランジスタＭＳＦのソース端子と、テール電流源Ｉｔａｉｌ＜１＞～Ｉｔａｉｌ＜ｎ＞との間に抵抗器Ｒ＜１＞～Ｒ＜ｎ＞が挿入されていてもよい。一般に、コンパレータである比較器ＣＭＰ（ＣＭＰ＜１＞～ＣＭＰ＜ｎ＞）を設計する場合、入力差動対となる増幅トランジスタＭＳＦと、ペアトランジスタＭＳＦ’に流れる電流は、各トランジスタへの入力電圧が等しい場合に、比較器ＣＭＰ（ＣＭＰ＜１＞～ＣＭＰ＜ｎ＞）の出力信号が反転する。このような設計を実現するためには、リセットトランジスタＭＲＳＴのバイアス電流Ｉｂｉａｓは（１／２）Ｉｔａｉｌとなる。
【0043】
本変形例の設計においても、リセットトランジスタＭＲＳＴのバイアス電流Ｉｂｉａｓは（１／２）Ｉｔａｉｌとなる。このようなコンパレータの出力が反転を開始する条件は、増幅トランジスタＭＳＦと、ペアトランジスタＭＳＦ’のゲートーソース間電圧が等しくなったタイミングである。
１行１列目のピクセルＰ［１，１］が選択されており、抵抗器Ｒ＜１＞の抵抗値が０の場合、コンパレータの反転が開始するタイミングはＩｂｉａｓ＝（１／２）Ｉｔａｉｌとなった瞬間である。
本実施例（変形例）の場合、上記条件における増幅トランジスタＭＳＦのソース電圧は抵抗器Ｒ＜１＞の抵抗値ｒ１と増幅トランジスタＭＳＦに流れる電流（Ｉｔａｉｌ－Ｉｂｉａｓ）との積の分だけ高くなる。ペアトランジスタＭＳＦ’に流れる電流をＩｂｉａｓとした場合、増幅トランジスタＭＳＦに流れる電流はＩｔａｉｌ－Ｉｂｉａｓとなるため、図６におけるΔＶがｒ１×（Ｉｔａｉｌ－Ｉｂｉａｓ）＝ｒ１×（１／２）Ｉｔａｉｌとなる。
１行１列目のピクセルＰ［１，１］が選択されており、抵抗器Ｒ＜１＞の抵抗値が０の場合、コンパレータの反転が開始するタイミングはＩｂｉａｓ＝（１／２）Ｉｔａｉｌとなった瞬間である。
本実施例（変形例）の場合、上記条件における増幅トランジスタＭＳＦのソース電圧は抵抗器Ｒ＜１＞の抵抗値ｒ１と増幅トランジスタＭＳＦに流れる電流（Ｉｔａｉｌ－Ｉｂｉａｓ）との積の分だけ高くなる。ペアトランジスタＭＳＦ’に流れる電流をＩｂｉａｓとした場合、増幅トランジスタＭＳＦに流れる電流はＩｔａｉｌ－Ｉｂｉａｓとなるため、図６におけるΔＶがｒ１×（Ｉｔａｉｌ－Ｉｂｉａｓ）＝ｒ１×（１／２）Ｉｔａｉｌとなる。
【0044】
すなわち、図６に示すイメージセンサＩＭＧ２においては、Ｐｉｘｅｌ Ａｒｒａｙ（要素アレー）の増幅トランジスタＭＳＦのソース電圧がカラム回路のペアトランジスタＭＳＦ’のソース電圧よりも高くなる抵抗器Ｒ＜１＞～Ｒ＜ｎ＞（レベルシフト回路）を、Ｐｉｘｅｌ Ａｒｒａｙの増幅トランジスタＭＳＦと、信号処理回路のテール電流源Ｉｔａｉｌ＜１＞～Ｉｔａｉｌ＜ｎ＞との間に設けている。
これにより、設計では、ペアトランジスタＭＳＦ’の実効的な閾値電圧を、増幅トランジスタＭＳＦの閾値電圧よりもΔＶだけ低くできるため、容量や特別な電源を設けることなく、従来よりも小さなカラム回路用のコンパレータを実現でき、イメージセンサを小型化できる。
これにより、設計では、ペアトランジスタＭＳＦ’の実効的な閾値電圧を、増幅トランジスタＭＳＦの閾値電圧よりもΔＶだけ低くできるため、容量や特別な電源を設けることなく、従来よりも小さなカラム回路用のコンパレータを実現でき、イメージセンサを小型化できる。
【0045】
なお、本イメージセンサＩＭＧ２には、図６に示すように、ＯＢ出力のＡＤ変換結果を保持するＯＢメモリＭＥＭ＿ＯＢと、映像出力のＡＤ変換結果を保持する映像メモリＭＥＭ＿ＳＩＧと、これら２つの値を減算する減算器Ｓｕｂｔｒａｃｔｏｒと、減算後のデータを出力するＬＶＤＳ（Ｌｏｗ Ｖｏｌｔａｇｅ Ｄｉｆｆｅｒｅｎｔｉａｌ Ｓｉｇｎａｌｉｎｇ）ドライバを具備していてもよい。
ＯＢメモリＭＥＭ＿ＯＢ＜１＞～ＭＥＭ＿ＯＢ＜ｎ＞は、Ｐ相（アナログ電圧＝ＶＲＳＴ）について、比較器ＣＭＰ（ＣＭＰ＜１＞～ＣＭＰ＜ｎ＞）が判定信号ＣＭＰ＿ＯＵＴ［１］～ＣＭＰ＿ＯＵＴ［ｎ］それぞれを反転させたタイミング（時刻ｔｐ１）におけるカウントデータＣＯＵＮＴＮ［９：０］（ラッチＬＡＴ＜１＞～ＬＡＴ＜ｎ＞それぞれが保持したカウントデータ）を保持している。
また、映像メモリＭＥＭ＿ＳＩＧ＜１＞～ＭＥＭ＿ＳＩＧ＜ｎ＞は、Ｄ相（アナログ電圧＝ＶＳＩＧ）について、比較器ＣＭＰ（ＣＭＰ＜１＞～ＣＭＰ＜ｎ＞）が判定信号ＣＭＰ＿ＯＵＴ［１］～ＣＭＰ＿ＯＵＴ［ｎ］それぞれを反転させたタイミング（時刻ｔｄ１）におけるカウントデータＣＯＵＮＴＮ［９：０］（ラッチＬＡＴ＜１＞～ＬＡＴ＜ｎ＞それぞれが保持したカウントデータ）を保持している。
ＯＢメモリＭＥＭ＿ＯＢ＜１＞～ＭＥＭ＿ＯＢ＜ｎ＞は、Ｐ相（アナログ電圧＝ＶＲＳＴ）について、比較器ＣＭＰ（ＣＭＰ＜１＞～ＣＭＰ＜ｎ＞）が判定信号ＣＭＰ＿ＯＵＴ［１］～ＣＭＰ＿ＯＵＴ［ｎ］それぞれを反転させたタイミング（時刻ｔｐ１）におけるカウントデータＣＯＵＮＴＮ［９：０］（ラッチＬＡＴ＜１＞～ＬＡＴ＜ｎ＞それぞれが保持したカウントデータ）を保持している。
また、映像メモリＭＥＭ＿ＳＩＧ＜１＞～ＭＥＭ＿ＳＩＧ＜ｎ＞は、Ｄ相（アナログ電圧＝ＶＳＩＧ）について、比較器ＣＭＰ（ＣＭＰ＜１＞～ＣＭＰ＜ｎ＞）が判定信号ＣＭＰ＿ＯＵＴ［１］～ＣＭＰ＿ＯＵＴ［ｎ］それぞれを反転させたタイミング（時刻ｔｄ１）におけるカウントデータＣＯＵＮＴＮ［９：０］（ラッチＬＡＴ＜１＞～ＬＡＴ＜ｎ＞それぞれが保持したカウントデータ）を保持している。
【0046】
また、減算器Ｓｕｂｔｒａｃｔｏｒは、映像メモリＭＥＭ＿ＳＩＧ＜１＞～ＭＥＭ＿ＳＩＧ＜ｎ＞に記憶されたカウントデータＣＯＵＮＴＮ［９：０］それぞれからＯＢメモリＭＥＭ＿ＯＢ＜１＞～ＭＥＭ＿ＯＢ＜ｎ＞に記憶されたカウントデータＣＯＵＮＴＮ［９：０］を減算し、画像データを生成する。
また、ＬＶＤＳドライバには、小振幅信号の高速伝送用のインタフェースであるＬＶＤＳ（低電圧差動信号インタフェース、Ｌｏｗ Ｖｏｌｔａｇｅ Ｄｉｆｆｅｒｅｎｔｉａｌ Ｓｉｇｎａｌｓ）が採用されており、入力信号（画像データ）が入力される。ＬＶＤＳドライバは、この入力信号を信号レベルが正（＋）方向と負（―）方向に跨り、かつ振幅が例えば３５０ｍＶの差動信号を一対の出力信号線（２本のケーブル）によって、接続される外部機器へ出力する。
また、ＬＶＤＳドライバには、小振幅信号の高速伝送用のインタフェースであるＬＶＤＳ（低電圧差動信号インタフェース、Ｌｏｗ Ｖｏｌｔａｇｅ Ｄｉｆｆｅｒｅｎｔｉａｌ Ｓｉｇｎａｌｓ）が採用されており、入力信号（画像データ）が入力される。ＬＶＤＳドライバは、この入力信号を信号レベルが正（＋）方向と負（―）方向に跨り、かつ振幅が例えば３５０ｍＶの差動信号を一対の出力信号線（２本のケーブル）によって、接続される外部機器へ出力する。
【0047】
このようなイメージセンサＩＭＧ２を内視鏡システムに適用することにより、ＬＶＤＳドライバが出力すべきデータの転送速度を下げることが可能になるため、細い伝送ケーブルであっても映像信号の伝達が可能になる。
以上説明したとおり、本イメージセンサＩＭＧ２は、容量や特別な電源を設けることなく、従来よりも小さなカラム回路用のコンパレータを実現することによるイメージセンサの小型化、映像信号の転送レートを下げることによるケーブルの細径化の両方が可能であるため、内視鏡システムでの利用に好適なイメージセンサを提供できる。
なお、内視鏡システムでの利用する際に、映像信号の転送レートを下げることによるケーブルの細径化の可能になることについては、本願発明の第２の実施形態を説明した後に、詳述する。
以上説明したとおり、本イメージセンサＩＭＧ２は、容量や特別な電源を設けることなく、従来よりも小さなカラム回路用のコンパレータを実現することによるイメージセンサの小型化、映像信号の転送レートを下げることによるケーブルの細径化の両方が可能であるため、内視鏡システムでの利用に好適なイメージセンサを提供できる。
なお、内視鏡システムでの利用する際に、映像信号の転送レートを下げることによるケーブルの細径化の可能になることについては、本願発明の第２の実施形態を説明した後に、詳述する。
【0048】
＜第１の実施形態の変形例３＞
次に、本発明の第１の実施形態の変形例３について図面を参照して説明する。図７は、本発明の第１の実施形態の変形例３に係るイメージセンサＩＭＧ３の構成例を示す図である。なお、図７において図３、図５および図６に示す構成と同一あるいは対応する構成には同一の数字の符号または同一の数字に英字を付加した符号を付けて説明を適宜省略する。
図７に示すとおり、増幅トランジスタＭＳＦのソース端子と、テール電流源Ｉｔａｉｌ＜１＞～Ｉｔａｉｌ＜ｎ＞との間に選択スイッチＭＳＥＬが挿入されていてもよい。
選択スイッチＭＳＥＬのオン抵抗をｒ２とした場合、変形例２の議論と同じ理由で、図７におけるΔＶがｒ２×（Ｉｔａｉｌ－Ｉｂｉａｓ）となる。
次に、本発明の第１の実施形態の変形例３について図面を参照して説明する。図７は、本発明の第１の実施形態の変形例３に係るイメージセンサＩＭＧ３の構成例を示す図である。なお、図７において図３、図５および図６に示す構成と同一あるいは対応する構成には同一の数字の符号または同一の数字に英字を付加した符号を付けて説明を適宜省略する。
図７に示すとおり、増幅トランジスタＭＳＦのソース端子と、テール電流源Ｉｔａｉｌ＜１＞～Ｉｔａｉｌ＜ｎ＞との間に選択スイッチＭＳＥＬが挿入されていてもよい。
選択スイッチＭＳＥＬのオン抵抗をｒ２とした場合、変形例２の議論と同じ理由で、図７におけるΔＶがｒ２×（Ｉｔａｉｌ－Ｉｂｉａｓ）となる。
【0049】
すなわち、図７に示すイメージセンサＩＭＧ３においては、Ｐｉｘｅｌ Ａｒｒａｙ（要素アレー）の増幅トランジスタＭＳＦのソース電圧がカラム回路のペアトランジスタＭＳＦ’のソース電圧よりも高くなる選択スイッチＭＳＥＬ（レベルシフト回路）を、Ｐｉｘｅｌ Ａｒｒａｙの増幅トランジスタＭＳＦと、信号処理回路のテール電流源Ｉｔａｉｌ＜１＞～Ｉｔａｉｌ＜ｎ＞との間に設けている。
これにより、設計では、ペアトランジスタＭＳＦ’の閾値電圧を、増幅トランジスタＭＳＦの閾値電圧よりもΔＶだけ低くできるため、容量や特別な電源を設けることなく、従来のよりも小さなカラム回路用のコンパレータを実現でき、イメージセンサを小型化できる。
これにより、設計では、ペアトランジスタＭＳＦ’の閾値電圧を、増幅トランジスタＭＳＦの閾値電圧よりもΔＶだけ低くできるため、容量や特別な電源を設けることなく、従来のよりも小さなカラム回路用のコンパレータを実現でき、イメージセンサを小型化できる。
【0050】
＜第１の実施形態の変形例４＞
次に、本発明の第１の実施形態の変形例４について図面を参照して説明する。図８は、本発明の第１の実施形態の変形例４に係るイメージセンサＩＭＧ４の構成例を示す図である。なお、図８において図３、図５、図６および図７に示す構成と同一あるいは対応する構成には同一の数字の符号または同一の数字に英字を付加した符号を付けて説明を適宜省略する。
図８に示すとおり、増幅トランジスタＭＳＦのＷ（チャネル幅）／Ｌ（チャネル長）のアスペクト比よりもペアトランジスタＭＳＦ’のＷ／Ｌのアスペクト比が大きく設定されていてもよい。Ｗ／Ｌのアスペクト比が同じトランジスタのゲート－ソース間電圧が等しい場合に、比較器（コンパレータ）ＣＭＰ（ＣＭＰ＜１＞～ＣＭＰ＜ｎ＞）は反転を開始するが、所定のゲート－ソース間電圧を与えたトランジスタのドレイン電流はアスペクト比に略比例するため、ペアトランジスタＭＳＦ’のゲート－ソース間電圧が増幅トランジスタＭＳＦのゲート－ソース間電圧より低くても、コンパレータが反転を開始するためである。
次に、本発明の第１の実施形態の変形例４について図面を参照して説明する。図８は、本発明の第１の実施形態の変形例４に係るイメージセンサＩＭＧ４の構成例を示す図である。なお、図８において図３、図５、図６および図７に示す構成と同一あるいは対応する構成には同一の数字の符号または同一の数字に英字を付加した符号を付けて説明を適宜省略する。
図８に示すとおり、増幅トランジスタＭＳＦのＷ（チャネル幅）／Ｌ（チャネル長）のアスペクト比よりもペアトランジスタＭＳＦ’のＷ／Ｌのアスペクト比が大きく設定されていてもよい。Ｗ／Ｌのアスペクト比が同じトランジスタのゲート－ソース間電圧が等しい場合に、比較器（コンパレータ）ＣＭＰ（ＣＭＰ＜１＞～ＣＭＰ＜ｎ＞）は反転を開始するが、所定のゲート－ソース間電圧を与えたトランジスタのドレイン電流はアスペクト比に略比例するため、ペアトランジスタＭＳＦ’のゲート－ソース間電圧が増幅トランジスタＭＳＦのゲート－ソース間電圧より低くても、コンパレータが反転を開始するためである。
【0051】
すなわち、図８に示すイメージセンサＩＭＧ４においては、Ｐｉｘｅｌ Ａｒｒａｙ（要素アレー）の増幅トランジスタＭＳＦのＷ／Ｌのアスペクト比よりも前記信号処理回路のペアトランジスタＭＳＦ’（差動トランジスタ）のＷ／Ｌのアスペクト比が大きい。
これにより、設計では、ペアトランジスタＭＳＦ’の閾値電圧を、増幅トランジスタＭＳＦの閾値電圧よりもΔＶだけ低くできるため、容量や特別な電源を設けることなく、従来のよりも小さなカラム回路用のコンパレータを実現でき、イメージセンサを小型化できる。
これにより、設計では、ペアトランジスタＭＳＦ’の閾値電圧を、増幅トランジスタＭＳＦの閾値電圧よりもΔＶだけ低くできるため、容量や特別な電源を設けることなく、従来のよりも小さなカラム回路用のコンパレータを実現でき、イメージセンサを小型化できる。
【0052】
＜第２の実施形態＞
以下、本発明の第２の実施形態について図面を参照して説明する。図９は、本発明の第２実施形態に係るイメージセンサＩＭＧ５の構成例を示すブロック図である。なお、図９において図３、図５、図６、図７および図８に示す構成と同一あるいは対応する構成には同一の数字の符号または同一の数字に英字を付加した符号を付けて説明を適宜省略する。
＜イメージセンサＩＭＧ５の構成について＞
図９に示すイメージセンサＩＭＧ５（半導体装置）は、ｍ×ｎ個のピクセルＰ（Ｐ［１，１］～Ｐ［ｍ，ｎ］）と、タイミングジェネレータＴＧと、ｎ個の比較器ＣＭＰ（ＣＭＰ＜１＞～ＣＭＰ＜ｎ＞）と、ランプ波生成器ＲＡＭＰ＿ＧＥＮと、ｎ個のラッチＬＡＴ（ＬＡＴ＜１＞～ＬＡＴ＜ｎ＞）と、グレイコードカウンターＣＯＵＮＴＥＲと、ｎ個のテール電流源ＩＴＡＩＬ（ＩＴＡＩＬ＜１＞～ＩＴＡＩＬ＜ｎ＞）に加え、抵抗器Ｒ＜１＞～Ｒ＜ｎ＞と、ＯＢメモリＭＥＭ＿ＯＢ（ＭＥＭ＿ＯＢ＜１＞～ＭＥＭ＿ＯＢ＜ｎ＞）と、映像メモリＭＥＭ＿ＳＩＧ（ＭＥＭ＿ＳＩＧ＜１＞～ＭＥＭ＿ＳＩＧ＜ｎ＞）と、減算器Ｓｕｂｔｒａｃｔｏｒと、減算後のデータを出力するＬＶＤＳ（Ｌｏｗ Ｖｏｌｔａｇｅ Ｄｉｆｆｅｒｅｎｔｉａｌ Ｓｉｇｎａｌｉｎｇ）ドライバとで構成されている。
以下、本発明の第２の実施形態について図面を参照して説明する。図９は、本発明の第２実施形態に係るイメージセンサＩＭＧ５の構成例を示すブロック図である。なお、図９において図３、図５、図６、図７および図８に示す構成と同一あるいは対応する構成には同一の数字の符号または同一の数字に英字を付加した符号を付けて説明を適宜省略する。
＜イメージセンサＩＭＧ５の構成について＞
図９に示すイメージセンサＩＭＧ５（半導体装置）は、ｍ×ｎ個のピクセルＰ（Ｐ［１，１］～Ｐ［ｍ，ｎ］）と、タイミングジェネレータＴＧと、ｎ個の比較器ＣＭＰ（ＣＭＰ＜１＞～ＣＭＰ＜ｎ＞）と、ランプ波生成器ＲＡＭＰ＿ＧＥＮと、ｎ個のラッチＬＡＴ（ＬＡＴ＜１＞～ＬＡＴ＜ｎ＞）と、グレイコードカウンターＣＯＵＮＴＥＲと、ｎ個のテール電流源ＩＴＡＩＬ（ＩＴＡＩＬ＜１＞～ＩＴＡＩＬ＜ｎ＞）に加え、抵抗器Ｒ＜１＞～Ｒ＜ｎ＞と、ＯＢメモリＭＥＭ＿ＯＢ（ＭＥＭ＿ＯＢ＜１＞～ＭＥＭ＿ＯＢ＜ｎ＞）と、映像メモリＭＥＭ＿ＳＩＧ（ＭＥＭ＿ＳＩＧ＜１＞～ＭＥＭ＿ＳＩＧ＜ｎ＞）と、減算器Ｓｕｂｔｒａｃｔｏｒと、減算後のデータを出力するＬＶＤＳ（Ｌｏｗ Ｖｏｌｔａｇｅ Ｄｉｆｆｅｒｅｎｔｉａｌ Ｓｉｇｎａｌｉｎｇ）ドライバとで構成されている。
【0053】
＜イメージセンサＩＭＧ５の動作について＞
以下、図１０を援用しつつ、図９に記載されたイメージセンサＩＭＧ５についての動作を説明する。図１０は、イメージセンサＩＭＧ５の動作を説明するためのタイミングチャートである。
図１０の上段側は、１ライン分の読み出しシーケンスの時間スパン、下段側はｔｐ１～ｔ５までの時間を拡大している。図９は基本的に図６に記載されたイメージセンサＩＭＧ２と同じであるが、ＢＩＡＳ２／ｎＲＳＴ信号が新たに追加された点のみが異なる。
すなわち、第１の実施形態においては、ＤＣゲート電圧ＢＩＡＳのレベルは、負荷ＭＯＳトランジスタ（能動負荷）ＭＲＳＴ’がテール電流源ＩＴＡＩＬの電流の半分の電流をペアトランジスタＭＳＦ’のドレインへと流すときの固定したレベルである。
一方、ＢＩＡＳ２／ｎＲＳＴ信号線は、ＢＩＡＳ２レベルと、“Ｌ”レベルを周期的に繰り返す信号である。
以下、図１０を援用しつつ、図９に記載されたイメージセンサＩＭＧ５についての動作を説明する。図１０は、イメージセンサＩＭＧ５の動作を説明するためのタイミングチャートである。
図１０の上段側は、１ライン分の読み出しシーケンスの時間スパン、下段側はｔｐ１～ｔ５までの時間を拡大している。図９は基本的に図６に記載されたイメージセンサＩＭＧ２と同じであるが、ＢＩＡＳ２／ｎＲＳＴ信号が新たに追加された点のみが異なる。
すなわち、第１の実施形態においては、ＤＣゲート電圧ＢＩＡＳのレベルは、負荷ＭＯＳトランジスタ（能動負荷）ＭＲＳＴ’がテール電流源ＩＴＡＩＬの電流の半分の電流をペアトランジスタＭＳＦ’のドレインへと流すときの固定したレベルである。
一方、ＢＩＡＳ２／ｎＲＳＴ信号線は、ＢＩＡＳ２レベルと、“Ｌ”レベルを周期的に繰り返す信号である。
【0054】
ここで、ＢＩＡＳ２レベルは、負荷ＭＯＳトランジスタＭＲＳＴ’に十分なソース－ドレイン間電圧が与えられた場合に、負荷ＭＯＳトランジスタＭＲＳＴ’のドレイン電流がＩｔａｉｌの半分よりも小さくなるようなゲート電圧ＶＲＥＦであり、“Ｌ”レベルは負荷ＭＯＳトランジスタＭＲＳＴ’のドレイン電流がＩｔａｉｌの半分よりも大きくなるようなゲート電圧である。本実施例では“Ｌ”レベルはＧＮＤレベルに設定することにより、バイアス回路を簡略化するだけでなく、負荷ＭＯＳトランジスタＭＲＳＴ’をスイッチとして動作させることにより、応答の高速化を実現している。
すなわち、負荷ＭＯＳトランジスタＭＲＳＴ’に印加されるゲート電圧は、第２の実施形態におけるｎＲＳＴ（例えば、ＧＮＤ（０Ｖ））＜第１の実施形態におけるＢＩＡＳ＜第２の実施形態におけるＢＩＡＳ２（例えば、ＶＲＥＦ）となり、負荷ＭＯＳトランジスタＭＲＳＴ’のドレイン電流は、ゲート電圧がｎＲＳＴのドレイン電流＞ゲート電圧がＢＩＡＳのドレイン電流＞ゲート電圧がＢＩＡＳ２のドレイン電流となる。
すなわち、負荷ＭＯＳトランジスタＭＲＳＴ’に印加されるゲート電圧は、第２の実施形態におけるｎＲＳＴ（例えば、ＧＮＤ（０Ｖ））＜第１の実施形態におけるＢＩＡＳ＜第２の実施形態におけるＢＩＡＳ２（例えば、ＶＲＥＦ）となり、負荷ＭＯＳトランジスタＭＲＳＴ’のドレイン電流は、ゲート電圧がｎＲＳＴのドレイン電流＞ゲート電圧がＢＩＡＳのドレイン電流＞ゲート電圧がＢＩＡＳ２のドレイン電流となる。
【0055】
＜ＡＤ変換時の動作について＞
図１０のタイミングチャートにおけるコンパレータ出力の下りエッジ遷移期間におけるスルーレートＳＲＤＮ（変化率）は以下の式で与えられる。
ＳＲＤＮ＝ｄＶ／ｄｔ＝（Ｉｂｉａｓ－Ｉｔａｉｌ）／Ｃｐ
ここで、Ｃｐは、インバータの入力端子における寄生容量を表す。
第１の実施形態の場合は、設計では、Ｉｂｉａｓ＝０．５×Ｉｔａｉｌとなるから、コンパレータが反転するタイミングにおけるスルーレートＳＲＤＮ１（図１０における波形ＣＭＰＯＵＴ［１］のスルーレートＳＲＤＮ）は、以下の式で与えられる。
ＳＲＤＮ１＝（０．５×Ｉｔａｉｌ－Ｉｔａｉｌ）／Ｃｐ＝－（０．５×Ｉｔａｉｌ）／Ｃｐ
一方、本実施形態に記載されたコンパレータの設計では、例えばＩｂｉａｓ２＝０．０１×Ｉｔａｉｌとなるから、コンパレータが反転するタイミングにおけるスルーレートＳＲＤＮ２（図１０における波形ＣＭＰＯＵＴ’［１］、波形ＣＭＰＯＵＴ’’［１］のスルーレートＳＲＤＮ）は、以下の式で与えられる。
ＳＲＤＮ２＝（Ｉｂｉａｓ２－Ｉｔａｉｌ）／Ｃｐ＝（０．０１×Ｉｂｉａｓ－Ｉｂｉａｓ）／Ｃｐ＝－（０．９９×Ｉｔａｉｌ）／Ｃｐ
すなわち、本実施形態に記載されたコンパレータは、第１の実施形態に記載されたコンパレータよりも、短時間で、電圧の判定が完了する。カラムＡＤＣの変換精度は、コンパレータが反転した時刻の精度に依存すため、本実施例に記載されたコンパレータを用いることにより、より変換精度の高いＡＤ変換器を実現できる。
図１０のタイミングチャートにおけるコンパレータ出力の下りエッジ遷移期間におけるスルーレートＳＲＤＮ（変化率）は以下の式で与えられる。
ＳＲＤＮ＝ｄＶ／ｄｔ＝（Ｉｂｉａｓ－Ｉｔａｉｌ）／Ｃｐ
ここで、Ｃｐは、インバータの入力端子における寄生容量を表す。
第１の実施形態の場合は、設計では、Ｉｂｉａｓ＝０．５×Ｉｔａｉｌとなるから、コンパレータが反転するタイミングにおけるスルーレートＳＲＤＮ１（図１０における波形ＣＭＰＯＵＴ［１］のスルーレートＳＲＤＮ）は、以下の式で与えられる。
ＳＲＤＮ１＝（０．５×Ｉｔａｉｌ－Ｉｔａｉｌ）／Ｃｐ＝－（０．５×Ｉｔａｉｌ）／Ｃｐ
一方、本実施形態に記載されたコンパレータの設計では、例えばＩｂｉａｓ２＝０．０１×Ｉｔａｉｌとなるから、コンパレータが反転するタイミングにおけるスルーレートＳＲＤＮ２（図１０における波形ＣＭＰＯＵＴ’［１］、波形ＣＭＰＯＵＴ’’［１］のスルーレートＳＲＤＮ）は、以下の式で与えられる。
ＳＲＤＮ２＝（Ｉｂｉａｓ２－Ｉｔａｉｌ）／Ｃｐ＝（０．０１×Ｉｂｉａｓ－Ｉｂｉａｓ）／Ｃｐ＝－（０．９９×Ｉｔａｉｌ）／Ｃｐ
すなわち、本実施形態に記載されたコンパレータは、第１の実施形態に記載されたコンパレータよりも、短時間で、電圧の判定が完了する。カラムＡＤＣの変換精度は、コンパレータが反転した時刻の精度に依存すため、本実施例に記載されたコンパレータを用いることにより、より変換精度の高いＡＤ変換器を実現できる。
【0056】
［リセット時動作］
上述したように、Ｉｂｉａｓの値をＩｔａｉｌに比べて十分に小さな値に設定することにより、コンパレータの判定精度を向上させられることについて説明してきた。しかしながら、図９のタイミングチャートにおけるコンパレータ出力の上りエッジ遷移期間（コンパレータのリセット期間）におけるスルーレートＳＲＵＰ（変化率）は以下の式で与えられる。
ＳＲＵＰ＝ｄＶ／ｄｔ＝Ｉｂｉａｓ／Ｃｐ
即ち、Ｉｂｉａｓの値が小さいほど、コンパレータのリセットに時間を要するという課題がある。
上述したように、Ｉｂｉａｓの値をＩｔａｉｌに比べて十分に小さな値に設定することにより、コンパレータの判定精度を向上させられることについて説明してきた。しかしながら、図９のタイミングチャートにおけるコンパレータ出力の上りエッジ遷移期間（コンパレータのリセット期間）におけるスルーレートＳＲＵＰ（変化率）は以下の式で与えられる。
ＳＲＵＰ＝ｄＶ／ｄｔ＝Ｉｂｉａｓ／Ｃｐ
即ち、Ｉｂｉａｓの値が小さいほど、コンパレータのリセットに時間を要するという課題がある。
【0057】
この課題は、負荷ＭＯＳトランジスタＭＲＳＴ’（能動負荷）のバイアス電流がテール電流の半分よりも小さな電流で動作する第一の期間（判定期間）と、負荷ＭＯＳトランジスタＭＲＳＴ’のバイアス電流がテール電流の半分よりも大きな電流で動作する第二の期間（リセット期間）で動作することによって解決する。
このため、本実施形態では、第二の期間における能動負荷のバイアス電流をテール電流の半分よりも大きくするために、本実施形態に記載されたコンパレータの負荷ＭＯＳトランジスタＭＲＳＴ’は、ＡＤ変換期間中にはＢＩＡＳ２にバイアスされており、リセット期間中にはＧＮＤレベルにバイアス（アナログスイッチとして動作）されていてもよい。
このため、本実施形態では、第二の期間における能動負荷のバイアス電流をテール電流の半分よりも大きくするために、本実施形態に記載されたコンパレータの負荷ＭＯＳトランジスタＭＲＳＴ’は、ＡＤ変換期間中にはＢＩＡＳ２にバイアスされており、リセット期間中にはＧＮＤレベルにバイアス（アナログスイッチとして動作）されていてもよい。
【0058】
この効果を示すためのタイミングチャートが図１０に示されている。
図１０下段のＣＭＰＯＵＴ［１］が、第１の実施形態におけるコンパレータの応答を示すタイミングチャート、図９下段のＣＭＰＯＵＴ’［１］が負荷ＭＯＳトランジスタＭＲＳＴ’のバイアス電流が、判定期間、リセット期間のいずれの期間においてもテール電流の半分よりも小さい場合にコンパレータが出力する応答を示すタイミングチャート、図１０下段のＣＭＰＯＵＴ’’［１］が負荷ＭＯＳトランジスタＭＲＳＴ’のバイアス電流が判定期間においてはテール電流の半分よりも小さな電流であり、負荷ＭＯＳトランジスタＭＲＳＴ’のバイアス電流がリセット期間においてはテール電流の半分よりも大きな電流である場合にコンパレータが出力する応答を示すタイミングチャートである。
図１０下段のＣＭＰＯＵＴ［１］が、第１の実施形態におけるコンパレータの応答を示すタイミングチャート、図９下段のＣＭＰＯＵＴ’［１］が負荷ＭＯＳトランジスタＭＲＳＴ’のバイアス電流が、判定期間、リセット期間のいずれの期間においてもテール電流の半分よりも小さい場合にコンパレータが出力する応答を示すタイミングチャート、図１０下段のＣＭＰＯＵＴ’’［１］が負荷ＭＯＳトランジスタＭＲＳＴ’のバイアス電流が判定期間においてはテール電流の半分よりも小さな電流であり、負荷ＭＯＳトランジスタＭＲＳＴ’のバイアス電流がリセット期間においてはテール電流の半分よりも大きな電流である場合にコンパレータが出力する応答を示すタイミングチャートである。
【0059】
ＣＭＰＯＵＴ［１］のリセット期間における電圧の変化率ＳＲＵＰ１は、以下の式で与えられる。
ＳＲＵＰ１＝０．５×Ｉｂｉａｓ／Ｃｐ
すなわち、ＣＭＰＯＵＴ［１］の設計の場合は、リセット期間におけるＩｂｉａｓがＩｂｉａｓ＝０．５×Ｉｔａｉｌとなるので、ＣＭＰＯＵＴ［１］のリセット期間（第二の期間）における負荷ＭＯＳトランジスタＭＲＳＴ’のバイアス電流が０．５×Ｉｂｉａｓで動作しているからである。
ＳＲＵＰ１＝０．５×Ｉｂｉａｓ／Ｃｐ
すなわち、ＣＭＰＯＵＴ［１］の設計の場合は、リセット期間におけるＩｂｉａｓがＩｂｉａｓ＝０．５×Ｉｔａｉｌとなるので、ＣＭＰＯＵＴ［１］のリセット期間（第二の期間）における負荷ＭＯＳトランジスタＭＲＳＴ’のバイアス電流が０．５×Ｉｂｉａｓで動作しているからである。
【0060】
ＣＭＰＯＵＴ’［１］のリセット期間における電圧の変化率ＳＲＵＰ２は、以下の式で与えられる。
ＳＲＵＰ２＝０．０１×Ｉｂｉａｓ／Ｃｐ
すなわち、ＣＭＰＯＵＴ’［１］の設計の場合は、リセット期間におけるＩｂｉａｓがＩｂｉａｓ＝０．０１×Ｉｔａｉｌとなるので、ＣＭＰＯＵＴ［１］のリセット期間（第二の期間）における負荷ＭＯＳトランジスタＭＲＳＴ’のバイアス電流が０．０１×Ｉｂｉａｓで動作しているからである。
ＳＲＵＰ２＝０．０１×Ｉｂｉａｓ／Ｃｐ
すなわち、ＣＭＰＯＵＴ’［１］の設計の場合は、リセット期間におけるＩｂｉａｓがＩｂｉａｓ＝０．０１×Ｉｔａｉｌとなるので、ＣＭＰＯＵＴ［１］のリセット期間（第二の期間）における負荷ＭＯＳトランジスタＭＲＳＴ’のバイアス電流が０．０１×Ｉｂｉａｓで動作しているからである。
【0061】
ＣＭＰＯＵＴ’’［１］のリセット期間における電圧の変化率ＳＲＵＰ３は、以下の式で与えられる。
ＳＲＵＰ３＝１００×Ｉｂｉａｓ／Ｃｐ
すなわち、ＣＭＰＯＵＴ［１］’’の設計の場合は、リセット期間におけるＩｂｉａｓが、例えばＩｂｉａｓ＝１００×Ｉｔａｉｌとなるので、ＣＭＰＯＵＴ［１］のリセット期間（第二の期間）における負荷ＭＯＳトランジスタＭＲＳＴ’のバイアス電流が１００×Ｉｂｉａｓで動作しているからである。
ＳＲＵＰ３＝１００×Ｉｂｉａｓ／Ｃｐ
すなわち、ＣＭＰＯＵＴ［１］’’の設計の場合は、リセット期間におけるＩｂｉａｓが、例えばＩｂｉａｓ＝１００×Ｉｔａｉｌとなるので、ＣＭＰＯＵＴ［１］のリセット期間（第二の期間）における負荷ＭＯＳトランジスタＭＲＳＴ’のバイアス電流が１００×Ｉｂｉａｓで動作しているからである。
【0062】
以上説明した通り、ＣＭＰＯＵＴ’［１］の波形では、ＣＭＰＯＵＴ［１］の出力に対して、“Ｈ”から“Ｌ”に遷移するまでの時間が短縮されており（図１０に示すようにΔｔ１がΔｔ２に短縮されており）、ＣＭＰＯＵＴ’’［１］の波形では、ＣＭＰＯＵＴ［１］の出力に対して、“Ｌ”から“Ｈ”に遷移するまでの時間が短縮されている（図１０に示すようにΔｔ３がΔｔ５に短縮されている）。
【0063】
すなわち、図９に示すイメージセンサＩＭＧ５において負荷ＭＯＳトランジスタＭＲＳＴ’のゲート電圧をＢＩＡＳ２＝ｎＲＳＴ＞ＢＩＡＳ（第１の実施形態におけるゲート電圧）とした場合、信号処理回路に設けられた負荷ＭＯＳトランジスタＭＲＳＴ’のバイアス電流が、テール電流の半分よりも小さい。
これにより、一般的なコンパレータに比べて、コンパレータの反転速度がより高速になるため、従来よりも高い精度でコンパレータの反転した時刻を記憶できる。コンパレータの反転した時刻の記憶精度は、ＡＤ変換器の変換精度に一致するため、本構成ではより高精度なＡＤ変換器を提供できる。
これにより、一般的なコンパレータに比べて、コンパレータの反転速度がより高速になるため、従来よりも高い精度でコンパレータの反転した時刻を記憶できる。コンパレータの反転した時刻の記憶精度は、ＡＤ変換器の変換精度に一致するため、本構成ではより高精度なＡＤ変換器を提供できる。
【0064】
また、図９に示すイメージセンサＩＭＧ５において負荷ＭＯＳトランジスタＭＲＳＴ’のゲート電圧をＢＩＡＳ２＞ＢＩＡＳ＞ｎＲＳＴとした場合、信号処理回路に設けられた負荷ＭＯＳトランジスタＭＲＳＴ’のバイアス電流がテール電流の半分よりも小さな電流である第一の期間において前記信号処理回路は判定動作し、負荷ＭＯＳトランジスタＭＲＳＴ’のバイアス電流がテール電流の半分よりも大きな電流である第二の期間において前記信号処理回路はリセット動作する。
これにより、大きなバイアス電流の流れる第二の期間にコンパレータを高速リセットできるため、コンパレータのリセットに時間がかかるという欠点を有するＡＤ変換器のリセット速度を高速化できる。即ち、高精度かつ高速に動作するＡＤ変換器を供給できる。
これにより、大きなバイアス電流の流れる第二の期間にコンパレータを高速リセットできるため、コンパレータのリセットに時間がかかるという欠点を有するＡＤ変換器のリセット速度を高速化できる。即ち、高精度かつ高速に動作するＡＤ変換器を供給できる。
【0065】
＜第３の実施形態＞
次に、本発明の第３の実施形態について図面を参照して説明する。図１１は、図６に示すイメージセンサＩＭＧ２と、図９に示すイメージセンサＩＭＧ５を適用した内視鏡システムの全体構成を模式的に示す概略図である。
＜内視鏡システムの構成＞
図１１に示した内視鏡システム１は、ソース機器として機能する内視鏡２と、伝送路として機能する伝送ケーブル３と、シンク機器として機能するコネクタ部５と、プロセッサ６（制御装置）と、表示装置７と、光源装置８と、を備える。
次に、本発明の第３の実施形態について図面を参照して説明する。図１１は、図６に示すイメージセンサＩＭＧ２と、図９に示すイメージセンサＩＭＧ５を適用した内視鏡システムの全体構成を模式的に示す概略図である。
＜内視鏡システムの構成＞
図１１に示した内視鏡システム１は、ソース機器として機能する内視鏡２と、伝送路として機能する伝送ケーブル３と、シンク機器として機能するコネクタ部５と、プロセッサ６（制御装置）と、表示装置７と、光源装置８と、を備える。
【0066】
内視鏡２は、伝送ケーブル３の一部である挿入部１００を被検体の体腔内に挿入することによって被検体の体内を撮像して生成した画像データをプロセッサ６へ出力する。また、内視鏡２は、伝送ケーブル３の一端側であり、被検体の体腔内に挿入される挿入部１００の先端部１０１側に、下りデータである画像データを生成する撮像部２０（図６に示すイメージセンサＩＭＧ２と、図９に示すイメージセンサＩＭＧ５）が設けられ、挿入部１００の基端１０２側に、内視鏡２に対する各種操作を受け付ける操作部４が接続される。撮像部２０が生成した画像データは、少なくとも１０ｃｍ以上の長さを有する伝送ケーブル３によって接続されるコネクタ部５に出力される。
【0067】
コネクタ部５は、プロセッサ６および光源装置８に着脱自在に接続され、撮像部２０が出力する画像データに所定の信号処理を施してプロセッサ６へ出力する。
【0068】
プロセッサ６は、コネクタ部５から入力された撮像信号に所定の画像処理を施すとともに、内視鏡システム１全体を統括的に接続する。
【0069】
表示装置７は、プロセッサ６が画像処理を施した画像信号に対応する画像を表示する。また、表示装置７は、内視鏡システム１に関する各種情報を表示する。
【0070】
光源装置８は、プロセッサ６の制御による制御のもと、例えばハロゲンランプや白色ＬＥＤ（Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）等を用いて構成され、コネクタ部５、伝送ケーブル３を経由して内視鏡２の挿入部１００の先端部１０１側から被検体へ向けて照明光を照射する。
【0071】
【0072】
撮像部２０は、図６に示すＩＭＧ２において説明したように、ＯＢ出力のＡＤ変換結果を保持するＯＢメモリＭＥＭ＿ＯＢと、映像出力のＡＤ変換結果を保持する映像メモリＭＥＭ＿ＳＩＧと、これら２つの値を減算する減算器Ｓｕｂｔｒａｃｔｏｒと、減算後のデータを出力するＬＶＤＳ（Ｌｏｗ Ｖｏｌｔａｇｅ Ｄｉｆｆｅｒｅｎｔｉａｌ Ｓｉｇｎａｌｉｎｇ）ドライバを備えている。
ＯＢメモリＭＥＭ＿ＯＢ＜１＞～ＭＥＭ＿ＯＢ＜ｎ＞は、Ｐ相（アナログ電圧＝ＶＲＳＴ）について、比較器ＣＭＰ（ＣＭＰ＜１＞～ＣＭＰ＜ｎ＞）が判定信号ＣＭＰ＿ＯＵＴ［１］～ＣＭＰ＿ＯＵＴ［ｎ］それぞれを反転させたタイミング（図４に示す時刻ｔｐ１）におけるカウントデータＣＯＵＮＴＮ［９：０］（ラッチＬＡＴ＜１＞～ＬＡＴ＜ｎ＞それぞれが保持したカウントデータ）を保持している。
また、映像メモリＭＥＭ＿ＳＩＧ＜１＞～ＭＥＭ＿ＳＩＧ＜ｎ＞は、Ｄ相（アナログ電圧＝ＶＳＩＧ）について、比較器ＣＭＰ（ＣＭＰ＜１＞～ＣＭＰ＜ｎ＞）が判定信号ＣＭＰ＿ＯＵＴ［１］～ＣＭＰ＿ＯＵＴ［ｎ］それぞれを反転させたタイミング（図４に示す時刻ｔｄ１）におけるカウントデータＣＯＵＮＴＮ［９：０］（ラッチＬＡＴ＜１＞～ＬＡＴ＜ｎ＞それぞれが保持したカウントデータ）を保持している。
ＯＢメモリＭＥＭ＿ＯＢ＜１＞～ＭＥＭ＿ＯＢ＜ｎ＞は、Ｐ相（アナログ電圧＝ＶＲＳＴ）について、比較器ＣＭＰ（ＣＭＰ＜１＞～ＣＭＰ＜ｎ＞）が判定信号ＣＭＰ＿ＯＵＴ［１］～ＣＭＰ＿ＯＵＴ［ｎ］それぞれを反転させたタイミング（図４に示す時刻ｔｐ１）におけるカウントデータＣＯＵＮＴＮ［９：０］（ラッチＬＡＴ＜１＞～ＬＡＴ＜ｎ＞それぞれが保持したカウントデータ）を保持している。
また、映像メモリＭＥＭ＿ＳＩＧ＜１＞～ＭＥＭ＿ＳＩＧ＜ｎ＞は、Ｄ相（アナログ電圧＝ＶＳＩＧ）について、比較器ＣＭＰ（ＣＭＰ＜１＞～ＣＭＰ＜ｎ＞）が判定信号ＣＭＰ＿ＯＵＴ［１］～ＣＭＰ＿ＯＵＴ［ｎ］それぞれを反転させたタイミング（図４に示す時刻ｔｄ１）におけるカウントデータＣＯＵＮＴＮ［９：０］（ラッチＬＡＴ＜１＞～ＬＡＴ＜ｎ＞それぞれが保持したカウントデータ）を保持している。
【0073】
また、減算器Ｓｕｂｔｒａｃｔｏｒは、映像メモリＭＥＭ＿ＳＩＧ＜１＞～ＭＥＭ＿ＳＩＧ＜ｎ＞に記憶されたカウントデータＣＯＵＮＴＮ［９：０］それぞれからＯＢメモリＭＥＭ＿ＯＢ＜１＞～ＭＥＭ＿ＯＢ＜ｎ＞に記憶されたカウントデータＣＯＵＮＴＮ［９：０］を減算し、画像データを生成する。
また、ＬＶＤＳドライバは、小振幅信号の高速伝送用のインタフェースであるＬＶＤＳ（低電圧差動信号インタフェース、Ｌｏｗ Ｖｏｌｔａｇｅ Ｄｉｆｆｅｒｅｎｔｉａｌ Ｓｉｇｎａｌｓ）を採用が採用されており、入力信号（画像データ）が入力される。ＬＶＤＳドライバは、この入力信号を信号レベルが正（＋）方向と負（―）方向に跨り、かつ振幅が例えば１００ｍＶ以下に低減した差動信号に変換し、当該差動信号を一対の出力信号線（２本の伝送線）によって、接続される外部機器へ出力する。
また、ＬＶＤＳドライバは、小振幅信号の高速伝送用のインタフェースであるＬＶＤＳ（低電圧差動信号インタフェース、Ｌｏｗ Ｖｏｌｔａｇｅ Ｄｉｆｆｅｒｅｎｔｉａｌ Ｓｉｇｎａｌｓ）を採用が採用されており、入力信号（画像データ）が入力される。ＬＶＤＳドライバは、この入力信号を信号レベルが正（＋）方向と負（―）方向に跨り、かつ振幅が例えば１００ｍＶ以下に低減した差動信号に変換し、当該差動信号を一対の出力信号線（２本の伝送線）によって、接続される外部機器へ出力する。
【0074】
伝送ケーブル３は、例えば同軸ケーブル等を用いて構成され、電源電圧を伝送する伝送線（電源線）と、グランド線と、差動信号を伝送する１対の伝送線と、を有する。伝送ケーブル３は、例えば長さ１０ｃｍ以上であり、撮像部２０とコネクタ部５とを接続する。
【0075】
このように、撮像部２０（図６に示すイメージセンサＩＭＧ２と、図９に示すイメージセンサＩＭＧ５）を内視鏡システムに適用することにより、実施形態１で説明したイメージセンサを適用するのに対して、２回別個に送信していたＯＢ出力のＡＤ変換結果と、映像出力のＡＤ変換結果とを、１回の送信で差動信号として送信することが可能になる。すなわち、ＬＶＤＳドライバが出力すべきデータの転送速度を下げることが可能になるため、細い伝送ケーブルであっても映像信号の伝達が可能になる。
【0076】
つまり、本撮像部２０（図６に示すイメージセンサＩＭＧ２と、図９に示すイメージセンサＩＭＧ５）は、被検体に挿入される挿入部１００と、所定の画像処理を実行するプロセッサ６（制御装置）に着脱自在に接続されるコネクタ部５を備える内視鏡２に対して適用され、挿入部１００の先端部に設けられるイメージセンサ（半導体装置）である。
また、本撮像部２０は、ＯＢメモリＭＥＭ＿ＯＢ（第１のメモリ）と、映像メモリＭＥＭ＿ＳＩＧ（第２のメモリ）と、減算器Ｓｕｂｔｒａｃｔｏｒと、ＬＶＤＳドライバと、をさらに備える。
ここで、ＯＢメモリＭＥＭ＿ＯＢ（第１のメモリ）は、入力されたアナログ電圧がリセット電圧ＶＲＳＴにあったときに第二のアナログ信号の値と、比較電圧ＶＳＦ’とが等しくなったタイミンングにおけるアナログ電圧に対応するデジタルデータを記憶する。また、映像メモリＭＥＭ＿ＳＩＧ（第２のメモリ）は、入力されたアナログ電圧が映像電圧ＶＳＩＧにあったときに第二のアナログ信号の値と、比較電圧ＶＳＦ’とが等しくなったタイミンングにおけるアナログ電圧に対応するデジタルデータを記憶する。また、減算器Ｓｕｂｔｒａｃｔｏｒは、映像メモリＭＥＭ＿ＳＩＧに記憶されるデジタルデータからＯＢメモリＭＥＭ＿ＯＢに記憶されるデジタルデータのうち、同一のピクセルＰ（要素）に対応するデジタルデータを減算して画像データを生成する。また、ＬＶＤＳドライバは、減算器Ｓｕｂｔｒａｃｔｏｒが生成した画像データを差動信号に変換して、変換した差動信号を２本の伝送線によって接続されるコネクタ部５へ伝送する。
また、本撮像部２０は、ＯＢメモリＭＥＭ＿ＯＢ（第１のメモリ）と、映像メモリＭＥＭ＿ＳＩＧ（第２のメモリ）と、減算器Ｓｕｂｔｒａｃｔｏｒと、ＬＶＤＳドライバと、をさらに備える。
ここで、ＯＢメモリＭＥＭ＿ＯＢ（第１のメモリ）は、入力されたアナログ電圧がリセット電圧ＶＲＳＴにあったときに第二のアナログ信号の値と、比較電圧ＶＳＦ’とが等しくなったタイミンングにおけるアナログ電圧に対応するデジタルデータを記憶する。また、映像メモリＭＥＭ＿ＳＩＧ（第２のメモリ）は、入力されたアナログ電圧が映像電圧ＶＳＩＧにあったときに第二のアナログ信号の値と、比較電圧ＶＳＦ’とが等しくなったタイミンングにおけるアナログ電圧に対応するデジタルデータを記憶する。また、減算器Ｓｕｂｔｒａｃｔｏｒは、映像メモリＭＥＭ＿ＳＩＧに記憶されるデジタルデータからＯＢメモリＭＥＭ＿ＯＢに記憶されるデジタルデータのうち、同一のピクセルＰ（要素）に対応するデジタルデータを減算して画像データを生成する。また、ＬＶＤＳドライバは、減算器Ｓｕｂｔｒａｃｔｏｒが生成した画像データを差動信号に変換して、変換した差動信号を２本の伝送線によって接続されるコネクタ部５へ伝送する。
【0077】
これにより、本撮像部２０（図６に示すイメージセンサＩＭＧ２と、図９に示すイメージセンサＩＭＧ５）は、容量や特別な電源を設けることなく、従来よりも小さなカラム回路用のコンパレータを実現することによるイメージセンサの小型化、映像信号の転送レートを下げることによるケーブルの細径化の両方が可能であるため、内視鏡システムでの利用に好適なイメージセンサを提供できる。
【0078】
以上、本発明の好ましい実施形態を説明したが、本発明はこれら実施形態およびその変形例に限定されることはない。本発明の趣旨を逸脱しない範囲で、構成の付加、省略、置換、およびその他の変更が可能である。また、本発明は前述した説明によって限定されることはなく、添付のクレームの範囲によってのみ限定される。
【産業上の利用可能性】
【0079】
上記各態様の半導体装置（イメージセンサ）によれば、容量や特別な電源を設けることなく、従来のよりも小さなカラム回路用のコンパレータを実現できるため、イメージセンサを小型化できる。
【符号の説明】
【0080】
ＩＭＧ，ＩＭＧ１，ＩＭＧ２，ＩＭＧ３，ＩＭＧ４，ＩＭＧ５，ＩＭＧ６ イメージセンサ
Ｐ［１、１］，Ｐ［ｍ、ｎ］ ピクセル
ＴＧ タイミングジェネレータ
ＣＯＵＮＴＥＲ グレイコードカウンター
ＩＴＡＩＬ＜１＞，ＩＴＡＩＬ＜ｎ＞ テール電流源
ＣＭＰ＜１＞，ＣＭＰ＜ｎ＞ 比較器
ＶＬ＜１＞，ＶＬ＜ｎ＞ 垂直信号線
ＶＲＳＴ＜１＞，ＶＲＳＴ＜ｍ＞ 行制御線
ＲＡＭＰ＿ＧＥＮ ランプ波生成器
ＬＡＴ＜１＞，ＬＡＴ＜ｎ＞ ラッチ
Ｐ［１、１］，Ｐ［ｍ、ｎ］ ピクセル
ＴＧ タイミングジェネレータ
ＣＯＵＮＴＥＲ グレイコードカウンター
ＩＴＡＩＬ＜１＞，ＩＴＡＩＬ＜ｎ＞ テール電流源
ＣＭＰ＜１＞，ＣＭＰ＜ｎ＞ 比較器
ＶＬ＜１＞，ＶＬ＜ｎ＞ 垂直信号線
ＶＲＳＴ＜１＞，ＶＲＳＴ＜ｍ＞ 行制御線
ＲＡＭＰ＿ＧＥＮ ランプ波生成器
ＬＡＴ＜１＞，ＬＡＴ＜ｎ＞ ラッチ
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】