特許7190844IP Force 特許公報全文掲載

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技術分野

本発明の技術的思想は、抵抗性メモリ装置に係り、詳細には、レファレンスセルを含む抵抗性メモリ装置及び抵抗性メモリ装置の動作方法

発明が解決しようとする課題[発明の詳細な説明]から抜粋

本発明の技術的課題は、メモリセルの抵抗値の変動を補償することで、メモリセルに保存された値を正確に読出可能な抵抗性メモリ装置及びメモリ装置の動作方法を提供するところにある。

課題を解決するための手段[発明の詳細な説明]から抜粋

前記目的を達成するために、本開示の技術的思想の一側面によって、読出コマンドに応答して、メモリセルに保存された値を出力する抵抗性メモリ装置は、メモリセル及びレファレンスセルを含むセルアレイ、前記レファレンスセルと電気的に連結されるように構成されたレファレンス抵抗回路、前記レファレンス抵抗回路に提供される読出電流にオフセット電流を付け加えるか、引き出すように構成されたオフセット電流源回路、前記メ・・・　続きを知財ポータルサイト IP Force にログインして見る

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この特許公報に記載されている図面[図面の簡単な説明]から抜粋

【図1】 本開示の例示的な実施例によるメモリ装置及びコントローラを示すブロック図である。
【図2】 本開示の例示的な実施例によって、図１のメモリセルの例示を示す図面である。
【図3】 本開示の例示的な実施例によって、図２のメモリセルが提供する抵抗値分布を示すグラフである。
【図4】 本開示の例示的な実施例によって、図１のメモリ装置の例示を示すブロック図である。
【図5】 本開示の例示的な実施例によって、図１のメモリ装置の例示を示すブロック図である。
【図6】 本開示の例示的な実施例によって、図１のメモリ装置の例示を示すブロック図である。
【図7A】 本開示の例示的な実施例による図１の制御回路の例示を示すブロック図である。
【図7B】 本開示の例示的な実施例による図１の制御回路の例示を示すブロック図である。
【図7C】 本開示の例示的な実施例による図１の制御回路の例示を示すブロック図である。
【図7D】 本開示の例示的な実施例による図１の制御回路の例示を示すブロック図である。
【図8A】 本開示の例示的な実施例による図１のオフセット電流回路の例示を示すブロック図である。
【図8B】 本開示の例示的な実施例による図１のオフセット電流回路の例示を示すブロック図である。
【図8C】 本開示の例示的な実施例による図１のオフセット電流回路の例示を示すブロック図である。
【図9】 本開示の例示的な実施例によるメモリ装置の動作方法を示す順序図である。
【図10】 本開示の例示的な実施例によるメモリ装置を含むシステム・オン・チップを示すブロック図である。
【図11】 本開示の例示的な実施例によるメモリ装置を含むメモリシステムを示すブロック図である。

代表図 図1本件の代表的な図

１００ メモリ装置 １１０ セルアレイ １２０ 電流源回路 １３０ レファレンス抵抗回路 １４０ オフセット電流回路 １５０ 増幅回路 １６０ 制御回路 ２００ コントローラ ＣＭＤ コマンド ＡＤＤＲ アドレス ＤＡＴＡ データ

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