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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2022-12-09
(45)【発行日】2022-12-19
(54)【発明の名称】制御回路、制御装置及びシステム
(51)【国際特許分類】
   H04R 3/00 20060101AFI20221212BHJP
   H04R 19/04 20060101ALI20221212BHJP
   H04R 19/02 20060101ALI20221212BHJP
【FI】
H04R3/00 320
H04R3/00 310
H04R19/04
H04R19/02
【請求項の数】 10
(21)【出願番号】P 2020553192
(86)(22)【出願日】2019-10-15
(86)【国際出願番号】 JP2019040452
(87)【国際公開番号】W WO2020080353
(87)【国際公開日】2020-04-23
【審査請求日】2021-04-13
(31)【優先権主張番号】P 2018193978
(32)【優先日】2018-10-15
(33)【優先権主張国・地域又は機関】JP
(73)【特許権者】
【識別番号】000002037
【氏名又は名称】新電元工業株式会社
(73)【特許権者】
【識別番号】000219602
【氏名又は名称】住友理工株式会社
(74)【代理人】
【識別番号】110002147
【氏名又は名称】弁理士法人酒井国際特許事務所
(72)【発明者】
【氏名】林 正明
(72)【発明者】
【氏名】齊藤 和彦
(72)【発明者】
【氏名】原 裕樹
(72)【発明者】
【氏名】中野 克彦
(72)【発明者】
【氏名】村瀬 貴範
【審査官】佐久 聖子
(56)【参考文献】
【文献】特開2006-121202(JP,A)
【文献】特開2013-046385(JP,A)
【文献】特開2013-146021(JP,A)
(58)【調査した分野】(Int.Cl.,DB名)
H04R 3/00
H04R 19/04
H04R 19/02
(57)【特許請求の範囲】
【請求項1】
振動、音又は圧力を発生することができ、振動、音又は圧力を検出することができる静電型トランスデューサを制御する、制御回路であって、
検出制御信号が第1レベルの場合に、出力制御信号に応じた電圧であって前記静電型トランスデューサに振動、音又は圧力を発生させるための電圧を、前記静電型トランスデューサの両端間に印加するように、電圧出力回路を制御し、前記検出制御信号が第2レベルの場合に、前記電圧出力回路を停止させる、電圧出力回路制御部と、
前記静電型トランスデューサに振動、音又は圧力を検出させるためのパルス信号を、ダイオードを介して、前記静電型トランスデューサの高電位側の端子に出力する、パルス信号出力部と、
前記静電型トランスデューサの端子間電圧を予め定められた電圧以下にクランプしたクランプ電圧を出力する、電圧クランプ部と、
前記出力制御信号が、前記予め定められた電圧以下の電圧を前記静電型トランスデューサの両端間に出力することを表しており、且つ、前記クランプ電圧が、前記予め定められた電圧以下である場合に、前記第2レベルの前記検出制御信号を出力し、前記出力制御信号が、前記予め定められた電圧より高い電圧を前記静電型トランスデューサの両端間に出力することを表しているか、又は、前記クランプ電圧が、前記予め定められた電圧より高い場合に、前記第1レベルの前記検出制御信号を出力する、第1信号出力部と、
を備える、
ことを特徴とする、制御回路。
【請求項2】
前記第1信号出力部は、
前記クランプ電圧と第1閾値電圧とを比較する第1コンパレータと、
前記出力制御信号と第2閾値電圧とを比較する第2コンパレータと、
前記第1コンパレータの出力信号によってセットされ、前記第2コンパレータの出力信号によってリセットされ、前記検出制御信号を出力するフリップフロップと、を含む、
ことを特徴とする、請求項に記載の制御回路。
【請求項3】
前記第1信号出力部は、
前記検出制御信号が変化してから予め定められた期間内は、前記第1コンパレータの出力信号をマスクするマスク回路を更に含む、
ことを特徴とする、請求項に記載の制御回路。
【請求項4】
前記パルス信号出力部は、
前記クランプ電圧が第3閾値電圧以下の場合に、前記パルス信号を発生する、
ことを特徴とする、請求項に記載の制御回路。
【請求項5】
振動、音又は圧力を発生することができ、振動、音又は圧力を検出することができる静電型トランスデューサを制御する、制御回路であって、
検出制御信号が第1レベルの場合に、入力信号に応じた電圧を前記静電型トランスデューサの両端間に印加するように、電圧出力回路を制御し、前記検出制御信号が第2レベルの場合に、前記電圧出力回路を停止させる、電圧出力回路制御部と、
前記静電型トランスデューサの端子間電圧を予め定められた電圧以下にクランプしたクランプ電圧を出力する、電圧クランプ部と、
出力制御信号が、前記予め定められた電圧以下の電圧を前記静電型トランスデューサの両端間に出力することを表しており、且つ、前記クランプ電圧が、前記予め定められた電圧以下である場合に、前記第2レベルの信号を出力し、前記出力制御信号が、前記予め定められた電圧より高い電圧を前記静電型トランスデューサの両端間に出力することを表しているか、又は、前記クランプ電圧が、前記予め定められた電圧より高い場合に、前記第1レベルの信号を出力する、第1信号出力部と、
前記クランプ電圧が前記予め定められた電圧よりも高くまで上昇したら、前記第2レベルの信号を出力し、前記クランプ電圧が第3閾値電圧よりも低くまで下降したら、前記第1レベルの信号を出力する、第2信号出力部と、
前記第1信号出力部が出力する信号が前記第2レベルであり、且つ、前記第2信号出力部が出力する信号が前記第2レベルである場合に、前記第2レベルの前記検出制御信号を出力し、前記第1信号出力部が出力する信号が前記第1レベルであるか、又は、前記第2信号出力部が出力する信号が前記第1レベルである場合に、前記第1レベルの前記検出制御信号を出力する、第3信号出力部と、
前記第1信号出力部が出力する信号が前記第1レベルの場合に、前記出力制御信号を前記入力信号として前記電圧出力回路制御部に出力し、前記第1信号出力部が出力する信号が前記第2レベルの場合に、第2閾値電圧を前記入力信号として前記電圧出力回路制御部に出力する、第4信号出力部と、
を備える、
ことを特徴とする、制御回路。
【請求項6】
振動、音又は圧力を発生することができ、振動、音又は圧力を検出することができる静電型トランスデューサを制御する、制御回路であって、
検出制御信号が第1レベルの場合に、出力制御信号に応じた電圧であって前記静電型トランスデューサに振動、音又は圧力を発生させるための電圧を、前記静電型トランスデューサの両端間に印加するように、電圧出力回路を制御し、前記検出制御信号が第2レベルの場合に、前記電圧出力回路を停止させる、電圧出力回路制御部と、
前記静電型トランスデューサに振動、音又は圧力を検出させるためのパルス信号を、ダイオードを介して、前記静電型トランスデューサの高電位側の端子に出力する、パルス信号出力部と、
前記静電型トランスデューサの端子間電圧を予め定められた電圧以下にクランプしたクランプ電圧を出力する、電圧クランプ部と、
を備え、
前記電圧クランプ部は、
ドレインが前記静電型トランスデューサの高電位側の端子に接続され、ゲートにバイアス電圧が供給され、ソースから前記クランプ電圧を出力するトランジスタと、
前記検出制御信号が前記第1レベルの場合に、前記ゲートへのバイアス電圧の供給を遮断する、バイアス遮断部と、
を含む、
ことを特徴とする、制御回路。
【請求項7】
前記静電型トランスデューサは、静電型アクチュエータ又は静電型圧力検出素子である、
ことを特徴とする、請求項1に記載の制御回路。
【請求項8】
半導体集積回路である、
ことを特徴とする、請求項1に記載の制御回路。
【請求項9】
請求項1に記載の制御回路と、
前記電圧出力回路と、
を含む、
ことを特徴とする、制御装置。
【請求項10】
請求項に記載の制御装置と、
前記クランプ電圧の変化に基づいて、前記静電型トランスデューサに印加された振動、音又は圧力を検出する、電圧変化検出部と、
を含む、
ことを特徴とする、システム。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、制御回路、制御装置及びシステムに関する。
【背景技術】
【0002】
特許文献1には、振動、音又は圧力を発生することができ、振動、音又は圧力を検出することができる、静電型トランスデューサが記載されている。
【0003】
この静電型トランスデューサに振動、音又は圧力を発生させると共に、振動、音又は圧力を検出させる場合には、振動、音又は圧力を発生させるための第1の静電型トランスデューサを第1の制御回路で制御し、振動、音又は圧力を検出させるための第2の静電型トランスデューサを第2の制御回路で制御する必要があった。
【0004】
しかしながら、1個の制御回路が、1個の静電型トランスデューサを制御することで、振動、音又は圧力を発生させ、振動、音又は圧力を検出させることが、望まれる。
【先行技術文献】
【特許文献】
【0005】
【文献】特開2017-183814号公報
【発明の概要】
【発明が解決しようとする課題】
【0006】
本発明は、1個の静電型トランスデューサに振動、音又は圧力を発生させ、振動、音又は圧力を検出させる、制御回路、制御装置及びシステムを提供することを目的とする。
【課題を解決するための手段】
【0007】
本発明の一態様の制御回路は、
振動、音又は圧力を発生することができ、振動、音又は圧力を検出することができる静電型トランスデューサを制御する、制御回路であって、
検出制御信号が第1レベルの場合に、出力制御信号に応じた電圧であって前記静電型トランスデューサに振動、音又は圧力を発生させるための電圧を、前記静電型トランスデューサの両端間に印加するように、電圧出力回路を制御し、前記検出制御信号が第2レベルの場合に、前記電圧出力回路を停止させる、電圧出力回路制御部と、
前記静電型トランスデューサに振動、音又は圧力を検出させるためのパルス信号を、ダイオードを介して、前記静電型トランスデューサの高電位側の端子に出力する、パルス信号出力部と、
前記静電型トランスデューサの端子間電圧を予め定められた電圧以下にクランプしたクランプ電圧を出力する、電圧クランプ部と、
を備える、
ことを特徴とする。
【0008】
前記制御回路において、
前記パルス信号出力部は、
前記検出制御信号が前記第1レベルから前記第2レベルへ変化したときに、前記パルス信号を発生する、
ことを特徴とする。
【0009】
前記制御回路において、
前記出力制御信号が、前記予め定められた電圧以下の電圧を前記静電型トランスデューサの両端間に出力することを表しており、且つ、前記クランプ電圧が、前記予め定められた電圧以下である場合に、前記第2レベルの前記検出制御信号を出力し、前記出力制御信号が、前記予め定められた電圧より高い電圧を前記静電型トランスデューサの両端間に出力することを表しているか、又は、前記クランプ電圧が、前記予め定められた電圧より高い場合に、前記第1レベルの前記検出制御信号を出力する、第1信号出力部を更に備える、
ことを特徴とする。
【0010】
前記制御回路において、
前記第1信号出力部は、
前記クランプ電圧と第1閾値電圧とを比較する第1コンパレータと、
前記出力制御信号と第2閾値電圧とを比較する第2コンパレータと、
前記第1コンパレータの出力信号によってセットされ、前記第2コンパレータの出力信号によってリセットされ、前記検出制御信号を出力するフリップフロップと、を含む、
ことを特徴とする。
【0011】
前記制御回路において、
前記第1信号出力部は、
前記検出制御信号が変化してから予め定められた期間内は、前記第1コンパレータの出力信号をマスクするマスク回路を更に含む、
ことを特徴とする。
【0012】
前記制御回路において、
前記パルス信号出力部は、
前記クランプ電圧が第3閾値電圧以下の場合に、前記パルス信号を発生する、
ことを特徴とする。
【0013】
本発明の一態様の制御回路は、
振動、音又は圧力を発生することができ、振動、音又は圧力を検出することができる静電型トランスデューサを制御する、制御回路であって、
検出制御信号が第1レベルの場合に、入力信号に応じた電圧を前記静電型トランスデューサの両端間に印加するように、電圧出力回路を制御し、前記検出制御信号が第2レベルの場合に、前記電圧出力回路を停止させる、電圧出力回路制御部と、
前記静電型トランスデューサの端子間電圧を予め定められた電圧以下にクランプしたクランプ電圧を出力する、電圧クランプ部と、
出力制御信号が、前記予め定められた電圧以下の電圧を前記静電型トランスデューサの両端間に出力することを表しており、且つ、前記クランプ電圧が、前記予め定められた電圧以下である場合に、前記第2レベルの信号を出力し、前記出力制御信号が、前記予め定められた電圧より高い電圧を前記静電型トランスデューサの両端間に出力することを表しているか、又は、前記クランプ電圧が、前記予め定められた電圧より高い場合に、前記第1レベルの信号を出力する、第1信号出力部と、
前記クランプ電圧が前記予め定められた電圧よりも高くまで上昇したら、前記第2レベルの信号を出力し、前記クランプ電圧が第3閾値電圧よりも低くまで下降したら、前記第1レベルの信号を出力する、第2信号出力部と、
前記第1信号出力部が出力する信号が前記第2レベルであり、且つ、前記第2信号出力部が出力する信号が前記第2レベルである場合に、前記第2レベルの前記検出制御信号を出力し、前記第1信号出力部が出力する信号が前記第1レベルであるか、又は、前記第2信号出力部が出力する信号が前記第1レベルである場合に、前記第1レベルの前記検出制御信号を出力する、第3信号出力部と、
前記第1信号出力部が出力する信号が前記第1レベルの場合に、前記出力制御信号を前記入力信号として前記電圧出力回路制御部に出力し、前記第1信号出力部が出力する信号が前記第2レベルの場合に、第2閾値電圧を前記入力信号として前記電圧出力回路制御部に出力する、第4信号出力部と、
を備える、
ことを特徴とする。
【0014】
前記制御回路において、
前記電圧クランプ部は、
ドレインが前記静電型トランスデューサの高電位側の端子に接続され、ゲートにバイアス電圧が供給され、ソースから前記クランプ電圧を出力するトランジスタと、
前記検出制御信号が前記第1レベルの場合に、前記ゲートへのバイアス電圧の供給を遮断する、バイアス遮断部と、
を含む、
ことを特徴とする。
【0015】
前記制御回路において、
前記静電型トランスデューサは、静電型アクチュエータ又は静電型圧力検出素子である、
ことを特徴とする。
【0016】
前記制御回路において、
半導体集積回路である、
ことを特徴とする。
【0017】
本発明の一態様の制御装置は、
前記制御回路と、
前記電圧出力回路と、
を含む、
ことを特徴とする。
【0018】
本発明の一態様のシステムは、
前記制御装置と、
前記クランプ電圧の変化に基づいて、前記静電型トランスデューサに印加された振動、音又は圧力を検出する、電圧変化検出部と、
を含む、
ことを特徴とする。
【発明の効果】
【0019】
本発明の一態様の制御回路、制御装置及びシステムは、1個の静電型トランスデューサに振動、音又は圧力を発生させ、振動、音又は圧力を検出させることができるという効果を奏する。
【図面の簡単な説明】
【0020】
図1図1は、第1の実施の形態の制御装置を用いたシステムの構成を示す図である。
図2図2は、静電型トランスデューサの検出原理を説明する図である。
図3図3は、静電型トランスデューサの検出原理を説明する図である。
図4図4は、第2の実施の形態の制御装置を用いたシステムの構成を示す図である。
図5図5は、第3の実施の形態の制御装置を用いたシステムの構成を示す図である。
図6図6は、第4の実施の形態の制御装置を用いたシステムの構成を示す図である。
図7図7は、第5の実施の形態の制御装置を用いたシステムの構成を示す図である。
図8図8は、第5の実施の形態の静電型トランスデューサの電圧波形を示す図である。
図9図9は、第5の実施の形態の静電型トランスデューサの電圧波形を示す図である。
図10図10は、第5の実施の形態の静電型トランスデューサの電圧波形を示す図である。
図11図11は、第6の実施の形態の制御装置を用いたシステムの構成を示す図である。
【発明を実施するための形態】
【0021】
以下に、本発明の制御回路及び制御装置の実施の形態を図面に基づいて詳細に説明する。なお、この実施の形態により本発明が限定されるものではない。
【0022】
(第1の実施の形態)
図1は、第1の実施の形態の制御装置を用いたシステムの構成を示す図である。システム1は、制御装置2と、マイクロコンピュータ3と、直流電源4と、静電型トランスデューサ5と、コンデンサ6と、を含む。
【0023】
静電型トランスデューサ5は、特許文献1記載の静電型トランスデューサが例示されるが、本開示はこれに限定されない。静電型トランスデューサ5は、静電型アクチュエータ又は静電型圧力検出素子と称してもよい。
【0024】
静電型トランスデューサ5は、直列接続された抵抗21及びコンデンサ22と、コンデンサ22に並列接続された抵抗23と、の等価回路で表される。
【0025】
静電型トランスデューサ5は、高電圧(例えば、410V)が印加されると、コンデンサ22の両電極間の間隔が変化することで、振動、音又は圧力を発生することができる。
【0026】
また、静電型トランスデューサ5は、振動、音又は圧力が印加されると、コンデンサ22の両電極間の間隔が変化することで、時定数が変化し、振動、音又は圧力を検出することができる。
【0027】
コンデンサ6は、静電型トランスデューサ5に電気的に並列接続されている。コンデンサ6は、静電型トランスデューサ5に印加される電圧を平滑化する。
【0028】
図2及び図3は、静電型トランスデューサの検出原理を説明する図である。
【0029】
スイッチ203は、パルス発生回路202が発生するパルス信号に応じて、オンオフする。
【0030】
スイッチ203は、パルス信号がハイレベルの場合に、オン状態になる。スイッチ203がオン状態になると、直流電源201の電圧が、静電型トランスデューサ5に印加され、電荷が、コンデンサ22にチャージされる。直流電源201の電圧は、予め定められた電圧である5Vが例示されるが、本開示はこれに限定されない。
【0031】
スイッチ203は、パルス信号がローレベルの場合に、オフ状態になる。スイッチ203がオフ状態になると、コンデンサ22にチャージされた電荷が、抵抗205を介して放電される。電圧検出回路204は、静電型トランスデューサ5の電圧を検出する。
【0032】
図3を参照すると、タイミングtからタイミングtまでの間において、スイッチ203がオン状態になると、静電型トランスデューサ5の電圧は、直流電源201の電圧と同じになる。
【0033】
タイミングtからタイミングtまでの間において、スイッチ203がオフ状態になると、コンデンサ22にチャージされた電荷が放電されるので、静電型トランスデューサ5の電圧は、抵抗21、コンデンサ22、抵抗23、及び、抵抗205の時定数に応じて、下降する。
【0034】
タイミングtからタイミングtまでの間において、スイッチ203がオン状態になる。このとき、静電型トランスデューサ5に振動、音又は圧力が印加されると、コンデンサ22の両電極間の間隔が短くなり、コンデンサ22の静電容量が大きくなる。つまり、抵抗21、コンデンサ22、抵抗23、及び、抵抗205の時定数が、大きくなる。
【0035】
タイミングtからタイミングtまでの間において、スイッチ203がオフ状態になると、コンデンサ22にチャージされた電荷が放電される。このとき、抵抗21、コンデンサ22、抵抗23、及び、抵抗205の時定数が大きくなっている。従って、静電型トランスデューサ5の電圧は、タイミングtからタイミングtまでの間と比べて、緩やかに下降する。これにより、静電型トランスデューサ5は、振動、音又は圧力を検出することができる。
【0036】
再び図1を参照すると、制御装置2は、電圧出力回路7と、制御回路8と、を含む。
【0037】
電圧出力回路7は、フライバック型のコンバータとするが、本開示はこれに限定されない。電圧出力回路7は、フォワード型のコンバータであってもよいし、インバータであってもよい。
【0038】
制御回路8は、マイクロコンピュータ3の制御下で、電圧出力回路7を制御する。電圧出力回路7は、制御回路8の制御下で、直流電源4の電力を変換して、変換後の電力を静電型トランスデューサ5に印加する。
【0039】
直流電源4の電圧は、12Vが例示されるが、本開示はこれに限定されない。電圧出力回路7が静電型トランスデューサ5に印加する電圧は、0Vから410Vの間で正弦波状に変化する電圧とするが、本開示はこれに限定されない。
【0040】
制御回路8は、静電型トランスデューサ5に振動、音又は圧力を発生させる場合に、電圧出力回路7を動作させる。
【0041】
制御回路8は、静電型トランスデューサ5に振動、音又は圧力を検出させる場合に、電圧出力回路7を停止させる。
【0042】
制御回路8は、ドライバIC(Integrated Circuit:半導体集積回路)とするが、本開示はこれに限定されない。
【0043】
電圧出力回路7は、トランス11と、ダイオード12及び14と、Nチャネル型のトランジスタ13及び15と、抵抗16及び17と、分圧回路18と、を含む。
【0044】
分圧回路18は、静電型トランスデューサ5の電圧Sを分圧した分圧電圧Sを、制御回路8に出力する。分圧回路18は、静電型トランスデューサ5の電圧を410分の1に分圧することが例示されるが、本開示はこれに限定されない。
【0045】
第1の実施の形態では、電圧出力回路7がフライバック型のコンバータであるので、トランス11の1次巻線11aと、2次巻線11bとは、逆極性に巻かれている。
【0046】
電圧出力回路7は、回生型であり、1次側回路と2次側回路とが対称になっている。電圧出力回路7は、回生型としたが、本開示はこれに限定されない。
【0047】
電圧出力回路7は、回生型とすることで、静電型トランスデューサ5側の電力を直流電源4側に回生できるので、電力損失を抑制できる。
【0048】
トランス11の1次巻線11aの一端は、直流電源4の高電位側の端子に、電気的に接続されている。ダイオード12のアノードは、直流電源4の低電位側の端子に、電気的に接続されている。直流電源4の低電位側の端子は、基準電位に電気的に接続されている。基準電位は、接地電位が例示されるが、本開示はこれに限定されない。
【0049】
ダイオード12のカソードは、トランス11の1次巻線11aの他端に、電気的に接続されている。トランジスタ13のドレイン-ソース経路は、ダイオード12に、電気的に並列接続されている。トランジスタ13のゲートには、抵抗16を介して、第1スイッチング信号Sが制御回路8から入力される。
【0050】
トランス11の2次巻線11bの一端は、静電型トランスデューサ5の一端に、電気的に接続されている。ダイオード14のアノードは、静電型トランスデューサ5の他端に、電気的に接続されている。静電型トランスデューサ5の他端は、基準電位に電気的に接続されている。
【0051】
ダイオード14のカソードは、トランス11の2次巻線11bの他端に、電気的に接続されている。トランジスタ15のドレイン-ソース経路は、ダイオード14に、電気的に並列接続されている。トランジスタ15のゲートには、抵抗17を介して、第2スイッチング信号Sが制御回路8から入力される。
【0052】
制御回路8は、静電型トランスデューサ5の電圧を上昇させる場合(例えば、0Vから410Vへと正弦波状に上昇させる場合)には、PWM(Pulse Width Modulation)の第1スイッチング信号Sをトランジスタ13のゲートに出力し、トランジスタ13をスイッチング動作させる。
【0053】
トランジスタ13がオン状態の期間に、トランス11の1次巻線11a側にエネルギーが蓄積される。トランジスタ13がオフ状態の期間に、トランス11の2次巻線11bから、エネルギーが放出される。2次巻線11bから放出されたエネルギーは、ダイオード14で整流され、静電型トランスデューサ5に入力される。
【0054】
制御回路8は、静電型トランスデューサ5の電圧を下降させる場合(例えば、410Vから0Vへと正弦波状に下降させる場合)には、PWMの第2スイッチング信号Sをトランジスタ15のゲートに出力し、トランジスタ15をスイッチング動作させる。
【0055】
トランジスタ15がオン状態の期間に、トランス11の2次巻線11b側にエネルギーが蓄積される。トランジスタ15がオフ状態の期間に、トランス11の1次巻線11aから、エネルギーが放出される。1次巻線11aから放出されたエネルギーは、ダイオード12で整流され、直流電源4に入力される。
【0056】
制御回路8は、電圧出力回路制御部30と、パルス信号出力部40と、電圧クランプ部50と、を含む。
【0057】
電圧出力回路制御部30は、スイッチング信号出力部31と、エラーアンプ32と、バッファ33及び34と、を含む。
【0058】
エラーアンプ32の非反転入力端子には、出力制御信号Sが、マイクロコンピュータ3内の出力制御信号出力回路122から入力される。出力制御信号Sは、0Vから1Vの間で正弦波状に変化する電圧とするが、本開示はこれに限定されない。
【0059】
エラーアンプ32の反転入力端子には、分圧電圧Sが、分圧回路18から入力される。
【0060】
エラーアンプ32は、出力制御信号Sと分圧電圧Sとの差分に応じた信号を、スイッチング信号出力部31に出力する。例えば、エラーアンプ32は、出力制御信号Sと分圧電圧Sとの差分を増幅して、スイッチング信号出力部31に出力する。
【0061】
スイッチング信号出力部31には、検出制御信号Sが、マイクロコンピュータ3内の検出制御信号出力回路121から入力される。
【0062】
検出制御信号出力回路121は、静電型トランスデューサ5に振動、音又は圧力を出力させる場合には、ローレベル(第1レベル)の検出制御信号Sをスイッチング信号出力部31に出力する。
【0063】
検出制御信号出力回路121は、静電型トランスデューサ5に振動、音又は圧力を検出させる場合には、ハイレベル(第2レベル)の検出制御信号Sをスイッチング信号出力部31に出力する。
【0064】
スイッチング信号出力部31は、検出制御信号Sがローレベルの場合には、エラーアンプ32の出力信号に基づき、第1スイッチング信号S又は第2スイッチング信号Sを電圧出力回路7に出力して、電圧出力回路7を動作させる。
【0065】
スイッチング信号出力部31は、PWMの第1スイッチング信号Sを、バッファ33及び抵抗16を介して、トランジスタ13のゲートに出力する。スイッチング信号出力部31は、PWMの第2スイッチング信号Sを、バッファ34及び抵抗17を介して、トランジスタ15のゲートに出力する。
【0066】
スイッチング信号出力部31は、検出制御信号Sがハイレベルの場合には、第1スイッチング信号S及び第2スイッチング信号Sを電圧出力回路7に出力せず、電圧出力回路7を停止させる。
【0067】
パルス信号出力部40は、バッファ41を含む。バッファ41には、マイクロコンピュータ3内のパルス信号発生回路123から、パルス信号Sが入力される。パルス信号Sは、ローレベルが0Vであり、ハイレベルが5Vであるとするが、本開示はこれに限定されない。バッファ41は、パルス信号Sを、ダイオード9を介して、静電型トランスデューサ5の一端に出力する。
【0068】
ダイオード9は、高耐圧型(例えば、410V以上の耐圧)である。静電型トランスデューサ5の電圧がバッファ41の出力電圧より高い場合は、ダイオード9はオフ状態となる。これにより、バッファ41に高電圧が印加されることを抑制でき、バッファ41が保護される。
【0069】
ダイオード9は、制御回路8(ドライバIC)内に設けられてもよい。
【0070】
電圧クランプ部50は、直流電源51と、Nチャネル型のトランジスタ52と、を含む。直流電源51の低電位側の端子は、基準電位に電気的に接続されている。直流電源51の高電位側の端子は、トランジスタ52のゲートに電気的に接続されている。直流電源51の電圧は、8Vが例示されるが、本開示はこれに限定されない。
【0071】
トランジスタ52は、高耐圧型(例えば、410V以上の耐圧)である。トランジスタ52のゲート-ソース間の電圧閾値VTHは、3Vである。そして、トランジスタ52のゲートには、8Vのバイアス電圧が印加されている。従って、トランジスタ52のソース電圧は、最大で5V(=8V-3V)である。
【0072】
トランジスタ52のソース電圧は、ドレイン電圧が5V以下の場合は、ドレイン電圧に等しくなる。トランジスタ52のソース電圧は、ドレイン電圧が5Vより高い場合は、5Vになる。つまり、トランジスタ52は、静電型トランスデューサ5の一端の電圧Sを5V以下にクランプしたクランプ電圧Sをマイクロコンピュータ3内の電圧変化検出部124に出力する。
【0073】
電圧変化検出部124は、図2及び図3で説明した検出原理に基づき、クランプ電圧Sの変化に基づいて、静電型トランスデューサ5に印加された振動、音又は圧力を検出することができる。例えば、電圧変化検出部124は、クランプ電圧Sが5Vから予め定められた電圧まで下降する時間を計測することにより、静電型トランスデューサ5の時定数、即ち静電型トランスデューサ5に印加された振動、音又は圧力を検出することができる。
【0074】
制御装置2は、上記の構成により、以下の事柄を実現できる。
【0075】
例えば、出力制御信号出力回路122が、出力制御信号Sとして、12mV(=5V/410)のパルス信号をエラーアンプ32に出力することとすれば、電圧出力回路7は、5Vのパルス信号を静電型トランスデューサ5に印加できる。しかしながら、出力制御信号出力回路122が、12mVのパルス信号を出力することは、電圧の精度の観点から、容易ではない。
【0076】
また、5Vのパルス信号を出力できる回路を、静電型トランスデューサ5に直接接続することとすると、当該回路が410Vの耐圧を有さなければならないので、容易ではない。
【0077】
しかし、制御回路8では、パルス信号出力部40が、高耐圧型(例えば、410V以上の耐圧)のダイオード9を介して、5Vのパルス信号Sを、静電型トランスデューサ5に出力する。これにより、パルス信号出力部40は、高耐圧型ではなくても、5Vのパルス信号Sを、静電型トランスデューサ5に出力できる。
【0078】
これにより、1個の制御回路8は、1個の静電型トランスデューサ5を制御し、振動、音又は圧力を発生させ、振動、音又は圧力を検出させることができる。
【0079】
また、図2及び図3で説明した検出原理の通り、振動、音又は圧力を検出するためには、パルス信号出力部40が、パルス信号Sを静電型トランスデューサ5に印加し、電圧変化検出部124が、静電型トランスデューサ5の電圧Sの下降を検出する必要がある。ところが、このとき、電圧出力回路7が動作していると、電圧出力回路7が静電型トランスデューサ5の電圧を出力制御信号Sに対応した電圧に制御してしまうので、電圧変化検出部124は、静電型トランスデューサ5の電圧の下降を検出することができない。
【0080】
しかし、システム1では、振動、音又は圧力を検出する場合には、検出制御信号出力回路121が、ハイレベルの検出制御信号Sを電圧出力回路制御部30に出力する。これにより、電圧出力回路制御部30は、第1スイッチング信号S及び第2スイッチング信号Sを電圧出力回路7に出力しない。従って、電圧出力回路7は、静電型トランスデューサ5の電圧を制御せず、影響を与えない。
【0081】
これにより、制御回路8は、静電型トランスデューサ5の電圧Sの下降の検出を実現できる。
【0082】
また、振動、音又は圧力を検出する際に、電圧変化検出部124が、分圧回路18から出力される分圧電圧Sを使用することも、考えられる。しかしながら、分圧回路18は、静電型トランスデューサ5の電圧Sを410分の1に分圧する。従って、電圧変化検出部124は、12mV(=5V/410)の電圧を検出できなければならないので、電圧の精度の観点から、容易ではない。また、分圧回路18の分圧比を変えることにより、分圧電圧Sの電圧を高くすることも、考えられる。しかしながら、そうすると、静電型トランスデューサ5に410Vが印加されたときに、分圧電圧Sの電圧が高くなるので、電圧変化検出部124は、高耐圧回路が必要になる。
【0083】
しかし、制御回路8では、電圧クランプ部50が、静電型トランスデューサ5の一端の電圧Sを5V以下にクランプしたクランプ電圧Sを電圧変化検出部124に出力する。
【0084】
これにより、制御回路8は、振動、音又は圧力を検出する際に、クランプ電圧Sの精度を確保し、静電型トランスデューサ5の電圧Sの下降の検出精度を確保することができる。
【0085】
なお、第1の実施の形態では、電圧出力回路制御部30が、検出制御信号Sがハイレベルの場合には、第1スイッチング信号S及び第2スイッチング信号Sを電圧出力回路7に出力しないこととした。よって、検出制御信号出力回路121は、電圧出力回路7の動作を停止する事ができるので、検出制御信号出力回路121をスタンバイ状態への切替にも使用する事ができる。検出制御信号出力回路121は、スタンバイ状態に移行する場合は、検出制御信号Sをハイレベルにし、通常動作状態に移行する場合は、検出制御信号Sをローレベルにする。
【0086】
これにより、制御回路8は、電力損失を抑制できる。また、制御回路8は、スタンバイ状態と通常動作状態との間の移行のための、マイクロコンピュータ3との間の端子及び信号線の必要をなくすことができる。
【0087】
(第2の実施の形態)
図4は、第2の実施の形態の制御装置を用いたシステムの構成を示す図である。なお、第1の実施の形態と同様の構成要素については、同一の符号を付して、説明を省略する。
【0088】
システム1Aは、制御装置2Aを含む。制御装置2Aは、制御回路8Aを含む。制御回路8Aは、電圧クランプ部50(図1参照)に代えて、電圧クランプ部50Aを含む。
【0089】
電圧クランプ部50Aは、直流電源51と、トランジスタ52と、に加えて、バイアス遮断部60を更に含む。バイアス遮断部60は、検出制御信号Sがローレベルの場合に、トランジスタ52のゲートへのバイアス電圧の供給を遮断する。
【0090】
バイアス遮断部60は、インバータ(反転回路)61と、Pチャネル型のトランジスタ62と、Nチャネル型のトランジスタ63と、を含む。
【0091】
トランジスタ62のソース-ドレイン経路は、直流電源51の高電位側の端子と、トランジスタ52のゲートと、の間に接続されている。
【0092】
トランジスタ63のドレイン-ソース経路は、トランジスタ52のゲートと、基準電位と、の間に接続されている。
【0093】
インバータ61は、検出制御信号Sを反転して、トランジスタ62及び63のゲートに出力する。トランジスタ62は、検出制御信号Sがローレベルの場合にオフ状態になり、検出制御信号Sがハイレベルの場合にオン状態になる。トランジスタ63は、検出制御信号Sがローレベルの場合にオン状態になり、検出制御信号Sがハイレベルの場合にオフ状態になる。
【0094】
従って、検出制御信号Sがハイレベルの場合(振動、音又は圧力を検出する場合)には、トランジスタ52のゲートは、トランジスタ62のソース-ドレイン経路を介して、直流電源51の高電位側の端子に電気的に接続される。これにより、トランジスタ52のゲートには、バイアス電圧が供給される。
【0095】
一方、検出制御信号Sがローレベルの場合(振動、音又は圧力を発生する場合)には、トランジスタ52のゲートは、トランジスタ63のドレイン-ソース経路を介して、基準電位に電気的に接続される。これにより、トランジスタ52のゲートには、バイアス電圧が供給されない。従って、トランジスタ52は、オフ状態になる。
【0096】
制御回路8Aは、上記の構成により、検出制御信号Sがローレベルの場合(振動、音又は圧力を発生する場合)には、トランジスタ52をオフ状態にすることができる。これにより、制御回路8Aは、検出制御信号Sがローレベルの場合(振動、音又は圧力を発生する場合)には、トランジスタ52での電力損失を抑制することができる。
【0097】
(第3の実施の形態)
図5は、第3の実施の形態の制御装置を用いたシステムの構成を示す図である。なお、第1又は第2の実施の形態と同様の構成要素については、同一の符号を付して、説明を省略する。
【0098】
システム1Bは、制御装置2Bを含む。制御装置2Bは、制御回路8Bを含む。制御回路8Bは、パルス信号出力部40(図1参照)に代えて、パルス信号出力部40Bを含む。
【0099】
パルス信号出力部40Bは、バッファ41に加えて、ワンショットパルス回路42を更に含む。ワンショットパルス回路42は、検出制御信号Sがローレベル(振動、音又は圧力を発生する場合)からハイレベル(振動、音又は圧力を検出する場合)へ変化したときに、予め定められた時間幅のパルス信号をバッファ41に出力する。バッファ41は、ワンショットパルス回路42から出力されたパルス信号を、ダイオード9を介して、静電型トランスデューサ5に印加する。
【0100】
なお、マイクロコンピュータ3Bは、マイクロコンピュータ3(図1参照)と比較して、パルス信号発生回路123を備えていない。パルス信号Sを出力すべきタイミングで、検出制御信号出力回路121が検出制御信号Sをローベルからハイレベルに切替える事と、電圧変化検出部124がクランプ電圧Sの下降電圧を検出している間は、検出制御信号出力回路121が検出制御信号Sをハイレベルに維持する動作を繰り返す事と、制御回路8Bの構成と、により、パルス信号発生回路123の代わりとする事ができる。
【0101】
制御回路8Bは、上記の構成により、検出制御信号Sがローレベル(振動、音又は圧力を発生する場合)からハイレベル(振動、音又は圧力を検出する場合)へ変化したときに、パルス信号を静電型トランスデューサ5に印加することができる。従って、制御回路8Bは、パルス信号S図1参照)がマイクロコンピュータ3Bから入力されなくても、振動、音又は圧力を検出することを可能にすることができる。これにより、制御回路8Bは、マイクロコンピュータ3Bとの間の信号線を減らすことができる。また、制御回路8Bは、マイクロコンピュータ3Bがパルス信号発生回路123を備えることを不要とすることができる。
【0102】
なお、第3の実施の形態を第2の実施の形態と組み合わせてもよい。即ち、制御回路8Bは、電圧クランプ部50に代えて、電圧クランプ部50A(図4参照)を含んでもよい。
【0103】
(第4の実施の形態)
第1から第3の実施の形態のシステム1、1A及び1Bでは、振動、音又は圧力を発生する期間と、振動、音又は圧力を検出する期間と、が分離している場合には、振動、音又は圧力を好適に検出することが可能である。
【0104】
しかしながら、システム1、1A及び1Bでは、振動、音又は圧力を発生する期間(以下、発生期間と称する)と、振動、音又は圧力を検出する期間(以下、検出期間と称する)と、が混在している場合には、振動、音又は圧力を好適に検出することができない可能性がある。
【0105】
詳しくは、発生期間において、電圧出力回路7は、0Vから410Vまで変化する正弦波状の電圧を静電型トランスデューサ5に印加する。ここで、静電型トランスデューサ5の電圧Sが5V以下の期間(正弦波状の電圧Sの谷底の期間)に、システム1、1A及び1Bが、振動、音又は圧力の検出を行うことが考えられる。
【0106】
このとき、システム1、1A及び1Bに回路遅延、位相遅れ等が無ければ、マイクロコンピュータ3、3A及び3Bは、静電型トランスデューサ5の電圧Sが5V以下の期間に、ハイレベルの検出制御信号Sを出力することで、振動、音又は圧力を好適に検出することが可能である。
【0107】
しかしながら、システム1、1A及び1Bに回路遅延、位相遅れ等が有ると、マイクロコンピュータ3、3A及び3Bは、静電型トランスデューサ5の電圧Sが5V以下の期間に、ハイレベルの検出制御信号Sを出力できず、振動、音又は圧力を好適に検出することができない。
【0108】
第4の実施の形態では、回路遅延、位相遅れ等にかかわらず、振動、音又は圧力を好適に検出することを可能とする。
【0109】
図6は、第4の実施の形態の制御装置を用いたシステムの構成を示す図である。なお、第1から第3の実施の形態と同様の構成要素については、同一の符号を付して、説明を省略する。
【0110】
システム1Cは、制御装置2Cを含む。制御装置2Cは、制御回路8Cを含む。制御回路8Cは、電圧出力回路制御部30と、パルス信号出力部40と、電圧クランプ部50と、に加えて、第1信号出力部70を更に含む。
【0111】
第1信号出力部70は、RS型のフリップフロップ71と、コンパレータ72と、直流電源73と、マスク回路74と、NANDゲート回路75と、コンパレータ76と、直流電源77と、を含む。
【0112】
コンパレータ76が、本開示の第1コンパレータに対応する。コンパレータ72が、本開示の第2コンパレータに対応する。
【0113】
フリップフロップ71は、NANDゲート回路75の出力信号がローレベルの場合にセットされ、ハイレベルの検出制御信号Sを出力する。
【0114】
フリップフロップ71は、コンパレータ72の出力信号がローレベルの場合にリセットされ、ローレベルの検出制御信号Sを出力する。
【0115】
NANDゲート回路75は、コンパレータ76の出力信号がハイレベル且つマスク回路74の出力信号がハイレベルの場合に、ローレベルの信号をフリップフロップ71の反転セット端子に出力する。NANDゲート回路75は、その他の場合に、ハイレベルの信号をフリップフロップ71の反転セット端子に出力する。
【0116】
コンパレータ76の反転入力端子には、クランプ電圧Sが入力される。先に説明した通り、クランプ電圧Sは、0Vから5Vの範囲で変化する。
【0117】
コンパレータ76の非反転入力端子には、直流電源77の電圧が入力される。直流電源77は、第1閾値電圧を出力する。第1閾値電圧は、予め定められた電圧である5Vであってもよいが、安定動作マージンを確保するために、5Vよりも低い電圧が好ましい。例えば、第1閾値電圧は、4.7V程度が例示されるが、本開示はこれに限定されない。第1閾値電圧を、5Vよりも低い電圧とすることにより、コンパレータ76は、クランプ電圧Sが5V以下に低下していることを、確実に検出できる。
【0118】
コンパレータ76は、クランプ電圧Sが第1閾値電圧(例えば、4.7V)以下の場合は、ハイレベルの信号をNANDゲート回路75の一方の入力端子に出力する。コンパレータ76は、クランプ電圧Sが第1閾値電圧よりも高い場合は、ローレベルの信号をNANDゲート回路75の一方の入力端子に出力する。
【0119】
マスク回路74は、フリップフロップ71の反転出力信号(検出制御信号Sの反転信号)を、NANDゲート回路75の他方の入力端子に出力する。但し、マスク回路74は、フリップフロップ71の反転出力信号がハイレベルからローレベルに変化してから、予め定められた期間内は、コンパレータ76がハイレベルを出力したとしても、NANDゲート回路75の出力をハイレベルに維持し、ローレベルを出力しない。つまり、マスク回路74は、コンパレータ76の出力信号をマスクする。従って、マスク回路74は、チャタリングを抑制することができる。
【0120】
コンパレータ72の反転入力端子には、出力制御信号Sが入力される。先に説明した通り、出力制御信号Sは、0Vから1Vの範囲で正弦波状に変化する。
【0121】
コンパレータ72の非反転入力端子には、直流電源73の電圧が入力される。直流電源73は、第2閾値電圧を出力する。第2閾値電圧は、12mV(=5V/410)が例示されるが、本開示はこれに限定されない。なお、出力制御信号Sが12mVの場合には、制御回路8Cは、予め定められた電圧である5V(=12mV×410)を静電型トランスデューサ5に印加するように、電圧出力回路7を制御する。
【0122】
コンパレータ72は、出力制御信号Sが第2閾値電圧(例えば、12mV)以下の場合は、ハイレベルの信号をフリップフロップ71の反転リセット端子に出力する。コンパレータ72は、出力制御信号Sが第2閾値電圧よりも高い場合は、ローレベルの信号をフリップフロップ71の反転リセット端子に出力する。
【0123】
以上を総合すると、出力制御信号Sが第2閾値電圧(例えば、12mV)よりも高くなると、フリップフロップ71がリセットされるので、第1信号出力部70は、ローレベルの検出制御信号Sを出力する。これにより、電圧出力回路制御部30は、出力制御信号Sに応じた電圧を静電型トランスデューサ5に印加するように、電圧出力回路7を制御する。つまり、制御回路8Cは、振動、音又は圧力を出力させることを開始する。
【0124】
出力制御信号Sが第2閾値電圧(例えば、12mV)よりも高い間は、第1信号出力部70は、ローレベルの検出制御信号Sを出力し続ける。これにより、電圧出力回路制御部30は、出力制御信号Sに応じた電圧を静電型トランスデューサ5に印加するように、電圧出力回路7を制御し続ける。
【0125】
その後、出力制御信号Sが第2閾値電圧(例えば、12mV)以下になり、クランプ電圧S(電圧S)が第1閾値電圧(例えば、4.7V)まで低下すると、フリップフロップ71がセットされるので、第1信号出力部70は、ハイレベルの検出制御信号Sを出力する。これにより、電圧出力回路制御部30は、電圧出力回路7を停止させる。つまり、制御回路8Cは、振動、音又は圧力を検出させることを開始する。
【0126】
なお、マイクロコンピュータ3Cは、マイクロコンピュータ3(図1参照)と比較して、検出制御信号出力回路121を備えていない。
【0127】
制御回路8Cは、上記の構成により、静電型トランスデューサ5の電圧Sが5V以下の期間(正弦波状の電圧Sの谷底の期間)に、ハイレベルの検出制御信号Sを出力することができる。これにより、制御回路8Cは、静電型トランスデューサ5の電圧Sが5V以下の期間に、振動、音又は圧力を好適に検出することを可能にできる。
【0128】
また、制御回路8Cは、マイクロコンピュータ3Cが検出制御信号出力回路121を備えることを不要とすることができる。また、制御回路8Cは、マイクロコンピュータ3Cとの間の信号線を減らすことができる。
【0129】
なお、マイクロコンピュータ3Cは、振動、音又は圧力を発生させずに、振動、音又は圧力を検出する場合には、出力制御信号Sを第2閾値電圧(例えば、12mV)以下(例えば、0V)に維持すればよい。これにより、フリップフロップ71がセット状態に維持されるので、第1信号出力部70は、検出制御信号Sをハイレベルに維持するからである。
【0130】
なお、第4の実施の形態を第2の実施の形態と組み合わせてもよい。即ち、制御回路8Cは、電圧クランプ部50に代えて、電圧クランプ部50A(図4参照)を含んでもよい。
【0131】
また、第4の実施の形態を第3の実施の形態と組み合わせてもよい。即ち、制御回路8Cは、パルス信号出力部40に代えて、パルス信号出力部40B(図5参照)を含んでもよい。
【0132】
(第5の実施の形態)
図7は、第5の実施の形態の制御装置を用いたシステムの構成を示す図である。なお、第1から第4の実施の形態と同様の構成要素については、同一の符号を付して、説明を省略する。
【0133】
システム1Dは、制御装置2Dを含む。制御装置2Dは、制御回路8Dを含む。制御回路8Dは、制御回路8B(図5参照)と比較して、パルス信号出力部40Bに代えて、パルス信号出力部40Dを含む。
【0134】
パルス信号出力部40Dは、バッファ41及びワンショットパルス回路42に加えて、コンパレータ43と、直流電源44と、を更に含む。
【0135】
コンパレータ43の反転入力端子には、クランプ電圧Sが入力される。先に説明した通り、クランプ電圧Sは、0Vから5Vの範囲で変化する。
【0136】
コンパレータ43の非反転入力端子には、直流電源44の電圧が入力される。直流電源44は、第3閾値電圧Vを出力する。第3閾値電圧Vは、静電型トランスデューサ5に振動、音又は圧力が印加されている場合(静電型トランスデューサ5の時定数が長い場合)に、クランプ電圧Sの変化(下降)が略収束する電圧が例示されるが、本開示はこれに限定されない。一例として、第3閾値電圧Vは、1Vとすることができる。
【0137】
コンパレータ43は、クランプ電圧Sが第3閾値電圧V(例えば、1V)以下の場合は、ハイレベルの信号をワンショットパルス回路42に出力する。コンパレータ43は、クランプ電圧Sが第3閾値電圧Vよりも高い場合は、ローレベルの信号をワンショットパルス回路42に出力する。
【0138】
以上を総合すると、パルス信号出力部40Dは、クランプ電圧Sが第3閾値電圧V(例えば、1V)以下の場合に、予め定められた時間幅のパルス信号Sを、ダイオード9を介して、静電型トランスデューサ5に出力する。
【0139】
図8から図10は、第5の実施の形態の静電型トランスデューサの電圧波形を示す図である。
【0140】
図8を参照すると、タイミングt10からタイミングt11までは、静電型トランスデューサ5が、振動、音又は圧力を検出する期間である(後述する図9参照)。
【0141】
タイミングt11からタイミングt14までは、静電型トランスデューサ5が、振動、音又は圧力を出力する期間である。但し、タイミングt11からタイミングt14までにおいて、静電型トランスデューサ5の電圧Sが5V以下の期間(正弦波状の電圧Sの谷底の期間)は、静電型トランスデューサ5が、振動、音又は圧力を検出する期間である(後述する図10参照)。
【0142】
図9は、図8中のタイミングt10からタイミングt11までの期間の一部拡大図である。
【0143】
パルス信号出力部40Dが5Vのパルス信号Sを静電型トランスデューサ5に出力すると、静電型トランスデューサ5の電圧は、5Vになる。その後、静電型トランスデューサ5の電圧が第3閾値電圧Vに達すると、パルス信号出力部40Dは、再び、5Vのパルス信号Sを静電型トランスデューサ5に出力する。パルス信号出力部40Dは、上記動作を繰り返す。
【0144】
図10は、図8中のタイミングt11からタイミングt14までの期間の一部拡大図である。タイミングt11において、マイクロコンピュータ3D内の出力制御信号出力回路122は、12mVより高い出力制御信号Sを、制御回路8Dに出力する。第1信号出力部70は、ローレベルの検出制御信号Sを、電圧出力回路制御部30に出力する。電圧出力回路制御部30は、410Vまで正弦波状に変化する電圧を出力するように、電圧出力回路7を制御する。
【0145】
タイミングt12において、マイクロコンピュータ3D内の出力制御信号出力回路122は、12mV以下の出力制御信号Sを、制御回路8Dに出力する。静電型トランスデューサ5の電圧Sが5V(詳しくは、4.7V)まで低下すると、第1信号出力部70は、ハイレベルの検出制御信号Sを、電圧出力回路制御部30に出力する。電圧出力回路制御部30は、電圧出力回路7を停止させる。クランプ電圧Sが第3閾値電圧V(例えば、1V)以下まで下がると、パルス信号出力部40Dは、5Vのパルス信号Sを静電型トランスデューサ5に出力する。すると、静電型トランスデューサ5の電圧は、5Vになる。その後、再度、静電型トランスデューサ5の電圧Sが第3閾値電圧Vに達すると、パルス信号出力部40Dは、再び、5Vのパルス信号Sを静電型トランスデューサ5に出力する。パルス信号出力部40Dは、上記動作を繰り返す。
【0146】
タイミングt13において、マイクロコンピュータ3D内の出力制御信号出力回路122は、12mVより高い出力制御信号Sを、制御回路8Dに出力する。第1信号出力部70は、ローレベルの検出制御信号Sを、電圧出力回路制御部30に出力する。電圧出力回路制御部30は、410Vまで正弦波状に変化する電圧を出力するように、電圧出力回路7を制御する。
【0147】
なお、マイクロコンピュータ3Dは、マイクロコンピュータ3C(図6参照)と比較して、パルス信号発生回路123を備えていない。
【0148】
制御回路8Dは、上記の構成により、静電型トランスデューサ5の電圧S(クランプ電圧S)が5V以下の期間(正弦波状の電圧Sの谷底の期間)に、パルス信号Sを出力することができる。これにより、制御回路8Dは、マイクロコンピュータ3Dがパルス信号発生回路123を備えることを不要とすることができる。また、制御回路8Dは、マイクロコンピュータ3Dとの間の信号線を減らすことができる。
【0149】
なお、第5の実施の形態を第2の実施の形態と組み合わせてもよい。即ち、制御回路8Dは、電圧クランプ部50に代えて、電圧クランプ部50A(図4参照)を含んでもよい。
【0150】
(第6の実施の形態)
図11は、第6の実施の形態の制御装置を用いたシステムの構成を示す図である。なお、第1から第5の実施の形態と同様の構成要素については、同一の符号を付して、説明を省略する。
【0151】
システム1Eは、制御装置2Eを含む。制御装置2Eは、制御回路8Eを含む。制御回路8Eは、制御回路8(図1参照)と比較して、電圧出力回路制御部30及び電圧クランプ部50に加えて、信号出力部110を含む。また、制御回路8Eは、パルス信号出力部40を含んでいない。
【0152】
信号出力部110は、第1信号出力部70と、第2信号出力部80と、第3信号出力部90と、第4信号出力部100と、を含む。
【0153】
第2信号出力部80は、RS型のフリップフロップ81と、コンパレータ82と、直流電源83と、を含む。
【0154】
フリップフロップ81は、コンパレータ76の出力信号がローレベルの場合にセットされ、ハイレベルの信号を出力する。
【0155】
フリップフロップ81は、コンパレータ82の出力信号がローレベルの場合にリセットされ、ローレベルの信号を出力する。
【0156】
コンパレータ82の非反転入力端子には、クランプ電圧Sが入力される。先に説明した通り、クランプ電圧Sは、0Vから5Vの範囲で変化する。
【0157】
コンパレータ82の反転入力端子には、直流電源83の電圧が入力される。直流電源83は、第3閾値電圧Vを出力する。第3閾値電圧Vは、静電型トランスデューサ5に振動、音又は圧力が印加されている場合(静電型トランスデューサ5の時定数が長い場合)に、クランプ電圧Sの変化(下降)が略収束する電圧が例示されるが、本開示はこれに限定されない。一例として、第3閾値電圧Vは、1Vとすることができる。
【0158】
コンパレータ82は、クランプ電圧Sが第3閾値電圧V以上の場合は、ハイレベルの信号をフリップフロップ81の反転リセット端子に出力する。コンパレータ82は、クランプ電圧Sが第3閾値電圧Vより低い場合は、ローレベルの信号をフリップフロップ81の反転リセット端子に出力する。
【0159】
以上を総合すると、フリップフロップ81は、クランプ電圧Sが5V(詳しくは、4.7V)よりも高い場合に、セットされ、ハイレベルの信号を出力する。また、フリップフロップ81は、クランプ電圧Sが第3閾値電圧Vよりも低い場合に、リセットされ、ローレベルの信号を出力する。ここで、クランプ電圧Sは、0Vから5Vの範囲で、上下する。従って、第2信号出力部80は、クランプ電圧Sが5V(詳しくは、4.7V)よりも高くまで上昇したら、ハイレベルの信号を出力し、クランプ電圧Sが1Vよりも低くまで下降したら、ローレベルの信号を出力する。
【0160】
第3信号出力部90は、ANDゲート回路である。第3信号出力部90は、フリップフロップ71の出力信号がハイレベル且つフリップフロップ81の出力信号がハイレベルの場合に、ハイレベルの検出制御信号Sを出力する。第3信号出力部90は、それ以外の場合に、ローレベルの検出制御信号Sを出力する。
【0161】
第4信号出力部100は、インバータ(反転回路)101と、スイッチ102及び103と、を含む。スイッチ102及び103は、トランスファーゲートが例示されるが、本開示はこれに限定されない。
【0162】
インバータ101は、フリップフロップ71の出力信号を反転して、スイッチ102の制御入力端子に出力する。スイッチ103の制御入力端子には、フリップフロップ71の出力信号が入力される。
【0163】
第4信号出力部100は、フリップフロップ71の出力信号がローレベルの場合には、出力制御信号Sを、エラーアンプ32の非反転入力端子に出力する。第4信号出力部100は、フリップフロップ71の出力信号がハイレベルの場合には、直流電源73の第2閾値電圧(例えば、12mV)を、エラーアンプ32の非反転入力端子に出力する。
【0164】
以上を総合すると、出力制御信号Sが第2閾値電圧(例えば、12mV)よりも高くなると、フリップフロップ71がリセットされるので、第3信号出力部90は、ローレベルの検出制御信号Sを出力する。このとき、エラーアンプ32の非反転入力端子には、出力制御信号Sが入力される。従って、電圧出力回路制御部30は、出力制御信号Sに応じた電圧を静電型トランスデューサ5に印加するように、電圧出力回路7を制御する。つまり、制御回路8Eは、振動、音又は圧力を出力させることを開始する。そして、クランプ電圧Sが5V(詳しくは、4.7V)よりも高くまで上昇すると、フリップフロップ81がセットされる。
【0165】
出力制御信号Sが第2閾値電圧(例えば、12mV)よりも高い間は、第3信号出力部90は、ローレベルの検出制御信号Sを出力し続ける。これにより、電圧出力回路制御部30は、出力制御信号Sに応じた電圧を静電型トランスデューサ5に印加するように、電圧出力回路7を制御し続ける。
【0166】
その後、出力制御信号Sが第2閾値電圧(例えば、12mV)以下になり、クランプ電圧Sが5V(詳しくは、4.7V)以下まで低下すると、フリップフロップ71がセットされるので、第3信号出力部90は、ハイレベルの検出制御信号Sを出力する。従って、電圧出力回路制御部30は、電圧出力回路7を停止させる。つまり、制御回路8Eは、振動、音又は圧力を検出させることを開始する。
【0167】
更にその後、クランプ電圧Sが第3閾値電圧V(例えば、1V)よりも低くまで下降すると、フリップフロップ81がリセットされるので、第3信号出力部90は、ローレベルの検出制御信号Sを出力する。このとき、エラーアンプ32の非反転入力端子には、第2閾値電圧(例えば、12mV)が入力されている。従って、電圧出力回路制御部30は、5Vを静電型トランスデューサ5に印加するように、電圧出力回路7を制御する。つまり、制御回路8Eは、振動、音又は圧力を検出させるための5Vのパルス信号を静電型トランスデューサ5に印加するように、電圧出力回路7を制御する。
【0168】
そして、クランプ電圧Sが5V(詳しくは、4.7V)よりも高くまで上昇すると、フリップフロップ81がセットされるので、第3信号出力部90は、ハイレベルの検出制御信号Sを出力する。従って、電圧出力回路制御部30は、電圧出力回路7を停止させる。つまり、制御回路8Eは、振動、音又は圧力を検出させることを開始する。
【0169】
その後、クランプ電圧Sが第3閾値電圧V(例えば、1V)よりも低くまで下降すると、フリップフロップ81がリセットされるので、第3信号出力部90は、ローレベルの検出制御信号Sを出力する。このとき、エラーアンプ32の非反転入力端子には、第2閾値電圧(例えば、12mV)が入力されている。従って、電圧出力回路制御部30は、5Vを静電型トランスデューサ5に印加するように、電圧出力回路7を制御する。つまり、制御回路8Eは、振動、音又は圧力を検出させるための5Vのパルス信号を静電型トランスデューサ5に印加するように、電圧出力回路7を制御する。
【0170】
制御回路8Eは、上記の構成により、静電型トランスデューサ5の電圧S(クランプ電圧S)が5V以下の期間(正弦波状の電圧Sの谷底の期間)に、振動、音又は圧力を検出させるためのパルス信号を静電型トランスデューサ5に印加するように、電圧出力回路7を制御することができる。これにより、制御回路8Eは、パルス信号出力部40及びダイオード9を不要とすることができる。
【0171】
なお、マイクロコンピュータ3Dは、振動、音又は圧力を発生させずに、振動、音又は圧力を検出する場合には、出力制御信号Sを第2閾値電圧(例えば、12mV)以下(例えば、0V)に維持すればよい。これにより、クランプ電圧Sが第一閾値電圧まで下がり、フリップフロップ71がセットされる事で、出力制御信号Sが第2閾値電圧以下の間は、フリップフロップ71がハイレベルを維持するからである。
【0172】
なお、第6の実施の形態を第2の実施の形態と組み合わせてもよい。即ち、制御回路8Eは、電圧クランプ部50に代えて、電圧クランプ部50A(図4参照)を含んでもよい。
【0173】
本発明のいくつかの実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれると同様に、請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【0174】
1、1A、1B、1C、1D、1E システム
2、2A、2B、2C、2D、2E 制御装置
3、3A、3C、3D マイクロコンピュータ
4、44、51、73、77、83 直流電源
5 静電型トランスデューサ
6 コンデンサ
7 電圧出力回路
8、8A、8B、8C、8D、8E 制御回路
9 ダイオード
30 電圧出力回路制御部
31 スイッチング信号出力部
32 エラーアンプ
33、34、41 バッファ
40、40B、40D パルス信号出力部
42 ワンショットパルス回路
43、72、76、82 コンパレータ
50、50A 電圧クランプ部
52、62、63 トランジスタ
60 バイアス遮断部
61、101 インバータ
70 第1信号出力部
71、81 フリップフロップ
74 マスク回路
75 NANDゲート回路
80 第2信号出力部
90 第3信号出力部
100 第4信号出力部
102、103 スイッチ
110 信号出力部
121 検出制御信号出力回路
122 出力制御信号出力回路
123 パルス信号発生回路
124 電圧変化検出部
図1
図2
図3
図4
図5
図6
図7
図8
図9
図10
図11