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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2022-12-09
(45)【発行日】2022-12-19
(54)【発明の名称】モノリシック半導体装置およびハイブリッド半導体装置
(51)【国際特許分類】
H01L 21/8232 20060101AFI20221212BHJP
H01L 27/06 20060101ALI20221212BHJP
【ＦＩ】
H01L27/06 F
【請求項の数】
15
(21)【出願番号】P 2021511515
(86)(22)【出願日】2020-03-24
(86)【国際出願番号】 JP2020013168
(87)【国際公開番号】W WO2020203507
(87)【国際公開日】2020-10-08
【審査請求日】2021-09-01
(31)【優先権主張番号】62/827,622
(32)【優先日】2019-04-01
(33)【優先権主張国・地域又は機関】US
【国等の委託研究の成果に係る記載事項】（出願人による申告）平成３１年度、総務省、５Ｇの普及・展開のための基盤技術に関する研究開発の委託事業、産業技術力強化法第１７条の適用を受ける特許出願
(73)【特許権者】
【識別番号】520133916
【氏名又は名称】ヌヴォトンテクノロジージャパン株式会社
(74)【代理人】
【識別番号】100109210
【弁理士】
【氏名又は名称】新居 広守
(74)【代理人】
【識別番号】100137235
【弁理士】
【氏名又は名称】寺谷 英作
(74)【代理人】
【識別番号】100131417
【弁理士】
【氏名又は名称】道坂 伸一
(72)【発明者】
【氏名】本吉 要
(72)【発明者】
【氏名】上谷 昌稔
【審査官】田付 徳雄
(56)【参考文献】
【文献】特開２００９－５９９４５（ＪＰ，Ａ）
【文献】特開２００８－２１１０８９（ＪＰ，Ａ）
【文献】米国特許第７８５９０２０（ＵＳ，Ｂ２）
【文献】国際公開第２００８／０２３４８７（ＷＯ，Ａ１）
【文献】特開２０１３－１４０８３１（ＪＰ，Ａ）
【文献】特開平１－１３２１７１（ＪＰ，Ａ）
【文献】米国特許出願公開第２０１０／００６６４５１（ＵＳ，Ａ１）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０１Ｌ ２１／８２３２
(57)【特許請求の範囲】
【請求項1】
窒化物半導体層を有する基板と、前記基板上に形成され、ドハティ増幅回路のキャリアアンプを構成するＨＥＭＴ型の第１トランジスタと、
前記第１トランジスタのゲートにバイアス電圧を与える第１バイアス回路と、を有し、
前記第１バイアス回路は、
第１バイアス端子と、前記第１バイアス端子に印加される電圧より低い電圧が印加される第２バイアス端子との間に順に直列接続された、第１抵抗素子と、前記基板上に形成されたＨＥＭＴ型の第２トランジスタと、第２抵抗素子とを有し、
前記第１抵抗素子と前記第２トランジスタとの接続点が前記ゲートに接続されている
モノリシック半導体装置。
【請求項2】
前記第１トランジスタは、連続した活性領域内に形成された複数の単位トランジスタからなり、前記複数の単位トランジスタの各々は、前記活性領域内にソース領域、ゲート領域およびドレイン領域を有し、
前記複数の単位トランジスタのうちの隣接する前記単位トランジスタは、それぞれのソース領域を共通領域とする共通ソース領域、またはそれぞれのドレイン領域を共通領域とする共通ドレイン領域を有し、
前記複数の単位トランジスタの前記ソース領域、前記ゲート領域および前記ドレイン領域が並ぶ第１方向において、前記基板の外周辺に最近接して形成された前記ソース領域の長さは、前記共通ソース領域の長さの１／２の長さより短い
請求項１に記載のモノリシック半導体装置。
【請求項3】
前記第１トランジスタは、連続した活性領域内に形成された複数の単位トランジスタからなり、前記複数の単位トランジスタの各々は、前記活性領域内にソース領域、ゲート領域およびドレイン領域を有し、
前記複数の単位トランジスタのうちの隣接する前記単位トランジスタは、それぞれのソース領域を共通領域とする共通ソース領域、またはそれぞれのドレイン領域を共通領域とする共通ドレイン領域を有し、
前記複数の単位トランジスタの前記ソース領域、前記ゲート領域および前記ドレイン領域が並ぶ第１方向において、
前記基板の外周辺から当該外周辺に最近接して形成された前記ゲート領域までの長さは、前記共通ソース領域の長さの１／２の長さより長い
請求項１に記載のモノリシック半導体装置。
【請求項4】
前記第１トランジスタは、連続した活性領域内に形成された複数の単位トランジスタからなり、
前記複数の単位トランジスタの各々は、前記活性領域内にソース領域、第１ゲートフィンガーおよびドレイン領域を有し、
前記第２トランジスタが有する第２ゲートフィンガーの延伸方向は、前記第１ゲートフィンガーの延伸方向と同じである
請求項１に記載のモノリシック半導体装置。
【請求項5】
前記第１トランジスタは、連続した活性領域内に形成された複数の単位トランジスタからなり、
前記複数の単位トランジスタの各々は、前記活性領域内にソース領域、ゲート領域およびドレイン領域を有し、
前記複数の単位トランジスタのうちの隣接する前記単位トランジスタは、それぞれのソース領域を共通領域とする共通ソース領域、またはそれぞれのドレイン領域を共通領域とする共通ドレイン領域を有し、
前記複数の単位トランジスタの前記ソース領域、前記ゲート領域および前記ドレイン領域が並ぶ第１方向において、前記共通ソース領域の長さは、２００μｍ以上、かつ３４０μｍ以下であり、
前記基板の平面視における前記第１方向と直交する方向において、前記ゲート領域の長さは２６０μｍ以下である
請求項１に記載のモノリシック半導体装置。
【請求項6】
前記基板上に形成され、前記ドハティ増幅回路のピークアンプを構成し、前記第１トランジスタより導通電流能力の大きい、ＨＥＭＴ型の第３トランジスタを有する請求項１に記載のモノリシック半導体装置。
【請求項7】
さらに、前記基板上に形成され、前記第３トランジスタのゲートにバイアス電圧を与える第２バイアス回路を有し、
前記第２バイアス回路はＨＥＭＴ型のトランジスタを含まない
請求項６に記載のモノリシック半導体装置。
【請求項8】
前記第１トランジスタは第１活性領域を有し、前記第３トランジスタは、前記第１活性領域より面積が小さい第２活性領域を有する
請求項６に記載のモノリシック半導体装置。
【請求項9】
前記第１トランジスタと前記第３トランジスタとが並ぶ方向において、前記第１トランジスタと前記第３トランジスタとの間、または前記基板の外周辺と前記第１トランジスタとの間に前記第１バイアス回路がある
請求項６に記載のモノリシック半導体装置。
【請求項10】
前記第１トランジスタおよび前記第３トランジスタは、連続した活性領域内に形成され、それぞれ複数の第１単位トランジスタおよび複数の第２単位トランジスタからなり、
前記複数の第１単位トランジスタは、前記活性領域内に第１ソース領域、第１ゲート領域および第１ドレイン領域を有し、
前記複数の第２単位トランジスタは、前記活性領域内に第２ソース領域、第２ゲート領域および第２ドレイン領域を有し、
前記複数の第１単位トランジスタと前記複数の第２単位トランジスタとは、前記第１ソース領域と前記第２ソース領域とを共通ソース領域として、隣接して形成されている
請求項６に記載のモノリシック半導体装置。
【請求項11】
サブマウント基板と、前記サブマウント基板に実装され、請求項６に記載のモノリシック半導体装置である第１モノリシック半導体装置と、
前記サブマウント基板に実装され、前記第１モノリシック半導体装置に高周波信号を増幅出力する増幅回路を有する第２モノリシック半導体装置と、を有する
ハイブリッド半導体装置。
【請求項12】
前記第１モノリシック半導体装置と前記第２モノリシック半導体装置とは、前記サブマウント基板の平面視において、それぞれにおける高周波信号の伝送方向が互いに平行とならないように前記サブマウント基板上に配置されている請求項１１に記載のハイブリッド半導体装置。
【請求項13】
さらに、前記サブマウント基板上に実装され、前記第１バイアス回路の一部の素子を含む第３モノリシック半導体装置を有する請求項１１に記載のハイブリッド半導体装置。
【請求項14】
請求項１に記載のモノリシック半導体装置のうち、前記第１抵抗素子と前記第２抵抗素子との少なくとも一方を除く構成要素が形成された第１モノリシック半導体装置と、前記第１抵抗素子と前記第２抵抗素子との少なくとも一方が形成された第２モノリシック半導体装置とを、有する
ハイブリッド半導体装置。
【請求項15】
平面視で矩形形状のサブマウント基板と、前記サブマウント基板に実装された請求項１に記載のモノリシック半導体装置と、を有し、
前記サブマウント基板は、前記サブマウント基板の外周辺に、高周波信号入力基板端子と、前記第１バイアス回路の活性状態を制御するイネーブル制御入力基板端子と、を有し、
前記サブマウント基板の４つの外周辺のうち、前記高周波信号入力基板端子が配置された外周辺を除いた外周辺の、角部基板端子位置を除く基板端子位置に、前記イネーブル制御入力基板端子が配置されている
ハイブリッド半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、モノリシック半導体装置およびハイブリッド半導体装置に関する。
【背景技術】
【0002】
窒化ガリウム（ＧａＮ）等の窒化物半導体を用いた高電子移動度トランジスタ（High Electron Mobility Transistor：ＨＥＭＴ）は、ガリウム砒素系半導体を用いたＨＥＭＴに対して１０倍以上の電力密度を有する。そのために、窒化物半導体を用いたＨＥＭＴをハイパワーデバイスとして用いた増幅回路が提案されている（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【0003】
【文献】特開２０１５－２３０９８号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
しかしながら、特許文献１の技術では、増幅回路を構成するトランジスタのしきい値電圧についての製造ばらつき（つまり、個体差）が考慮されていないために、製造した増幅回路ごとに、無信号時に出力段のトランジスタを流れるドレイン電流（つまり、アイドル電流）が異なる。アイドル電流により、電力利得、歪、効率等が変化し、それらはトレードオフの関係にある為、所望の性能を得るためにはアイドル電流を一定範囲にする必要がある。増幅回路のアイドル電流は、トランジスタのゲート電圧で調整するが、トランジスタの個体ばらつきのために、一定のゲート電圧でアイドル電流を許容範囲内にすることが困難であり、個々にゲート電圧を調整する必要がある。
【0005】
そこで、本開示は、個々にゲート電圧を調整する工数を削減できるトランジスタを含むモノリシック半導体装置およびハイブリッド半導体装置を提供することを目的とする。
【課題を解決するための手段】
【0006】
上記目的を達成するために、本開示の一形態に係るモノリシック半導体装置は、基板と、前記基板上に形成された第１窒化物半導体層と、前記第１窒化物半導体層の上に形成され、前記第１窒化物半導体層と比べてバンドギャップが大きい第２窒化物半導体層と、前記基板上に形成され、前記第１窒化物半導体層および前記第２窒化物半導体層からなるＨＥＭＴ型の電力増幅用の第１トランジスタと、前記基板上に形成され、前記第１トランジスタに入力される高周波信号の伝搬経路外に配置されたＨＥＭＴ型の第２トランジスタを含み、前記第１トランジスタのゲートにバイアス電圧を与える第１バイアス回路とを有する。
【0007】
また、上記目的を達成するために、本開示の一形態に係るハイブリッド半導体装置は、上記第１モノリシック半導体装置と、前記第１モノリシック半導体装置とは異なり、抵抗素子を有する第２モノリシック半導体装置とを有し、前記第１バイアス回路の一部として前記抵抗素子が使用されている。
【発明の効果】
【0008】
本開示に係るモノリシック半導体装置およびハイブリッド半導体装置により、個々にゲート電圧を調整する工数が削減される。
【図面の簡単な説明】
【0009】
【発明を実施するための形態】
【0010】
以下、実施の形態に係る窒化物半導体装置について、図面を参照しながら具体的に説明する。なお、以下で説明する実施の形態は、いずれも本開示の一具体例を示すものである。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置位置および接続形態などは、一例であり、本開示を限定する主旨ではない。また、各図は、必ずしも厳密に図示したものではない。各図において、実質的に同一の構成については同一の符号を付し、重複する説明は省略又は簡略化する場合がある。「基板上」等の「ある物体上」との表現には、その物体に接している場合と、その物体に接していない場合との両方のケースが含まれる。
【0011】
（実施の形態１）
まず、実施の形態１に係るモノリシック半導体装置について説明する。
まず、実施の形態１に係るモノリシック半導体装置について説明する。
【0012】
図１は、実施の形態１に係るモノリシック半導体装置１０を説明する図である。より詳しくは、図１の（ａ）は、モノリシック半導体装置１０の回路図である。図１の（ｂ）は、図１の（ａ）における第１トランジスタ１２および第２トランジスタ２１の断面構造を示す図である。図１の（ｃ）は、第２トランジスタ２１のしきい値電圧（つまり、しきい値電圧のばらつき）を横軸とし、無信号時の第２トランジスタ２１のドレイン電流（破線）（つまり、アイドル電流）を左縦軸とし、第２トランジスタ２１のドレイン電圧（実線）を右縦軸とする、第２トランジスタ２１のしきい値電圧依存性を示す特性図である。図１の（ｄ）は、第１トランジスタ１２のしきい値電圧（つまり、しきい値電圧のばらつき）を横軸とし、無信号時の第１トランジスタ１２のドレイン電流（実線）（つまり、アイドル電流）を縦軸とする、第１トランジスタ１２のしきい値電圧依存性を示す特性図である。なお、図１の（ｄ）には、参考として、第１バイアス回路２０を接続せずに第１トランジスタ１２のゲートバイアスを固定した場合に得られるしきい値電圧依存性（破線）も合わせて図示されている。
【0013】
モノリシック半導体装置１０は、１チップの半導体装置であり、半導体の基板１１と、基板１１上に形成されたＨＥＭＴ型の電力増幅用の第１トランジスタ１２と、基板１１上に形成されたＨＥＭＴ型の第２トランジスタ２１を含み、第１トランジスタ１２のゲートにバイアス電圧を与える第１バイアス回路２０とを有する。
【0014】
第１バイアス回路２０は、直列に接続された第１抵抗２２、第２トランジスタ２１および第２抵抗２３で構成される。第１抵抗２２と第２トランジスタ２１のドレインとの接続点は、第１バイアス回路２０のバイアス電圧出力ノードに相当し、第１トランジスタ１２のゲートに接続されている。第２トランジスタ２１は、第１トランジスタ１２に入力される高周波信号の伝搬経路外に配置されている。第２抵抗２３は、一端が第２トランジスタ２１のソースに接続され、他端が第２トランジスタ２１のゲートに接続されている。なお、高周波信号の伝搬経路とは、ゲート端子１３に入力された高周波信号の大部分が伝搬されていく経路である。
【0015】
さらに、モノリシック半導体装置１０には、第１トランジスタ１２のゲートに接続されるゲート端子１３、第１トランジスタ１２のドレインに接続されるドレイン端子１４、第１抵抗２２の一端に接続される第１バイアス端子１５、および、第２抵抗２３の他端に接続される第２バイアス端子１６が設けられている。なお、第１トランジスタ１２のソースは接地されている。また、第１バイアス端子１５には、第２バイアス端子１６よりも高い電圧が印加される。第１バイアス端子１５および第２バイアス端子１６の一方は接地されてもよい。
【0016】
図１の（ｂ）に示されるように、Ｓｉ等で構成される基板１１上には、ＧａＮ等で構成される第１窒化物半導体層１０２が形成され、第１窒化物半導体層１０２の上には、第１窒化物半導体層１０２と比べてバンドギャップが大きいＡｌＧａＮ等で構成される第２窒化物半導体層１０３が形成され、第２窒化物半導体層１０３の上には、ＳｉＮ等で構成される絶縁層１０６で離隔されたドレイン電極１１０、ゲート電極１１１およびソース電極１１２が形成されている。なお、第１窒化物半導体層１０２と第２窒化物半導体層１０３との界面には、２次元電子ガス層１０７が形成されている。また、基板１１上には、第１窒化物半導体層１０２および第２窒化物半導体層１０３を、他の回路要素から絶縁するための素子分離層１０４が形成されている。
【0017】
ゲート電極１１１は、第２窒化物半導体層１０３とショットキー接合しており、ドレイン電極１１０およびソース電極１１２は、熱処理等が施されることで、チャネルとして機能する２次元電子ガス層１０７とオーミック接続している。このように、第１トランジスタ１２および第２トランジスタ２１は、基板１１上に形成され、第１窒化物半導体層１０２および第２窒化物半導体層１０３からなるＨＥＭＴ型のトランジスタである。
【0018】
このように構成された本実施の形態に係るモノリシック半導体装置１０では、第１バイアス端子１５および第２バイアス端子１６のそれぞれに適切なバイアス電圧が印加された状態で、ゲート端子１３に高周波信号が入力されると、第１トランジスタ１２をハイパワーデバイスとする電力増幅が行われ、ドレイン端子１４から、電力増幅後の出力信号が出力される。
【0019】
一般的に、トランジスタのドレイン電流は、しきい値電圧とゲートバイアスの差で変化し、ゲートバイアスを固定した場合、製造ばらつきによるしきい値電圧の変化でドレイン電流は大きく変化する、例えば、しきい値電圧が高くなるとドレイン電流は減少する。
【0020】
いま、第１トランジスタ１２のしきい値電圧が高いほうにばらついたとする。本実施の形態では、同じ基板１１上に第１トランジスタ１２と同じ構造で形成された第２トランジスタ２１もしきい値電圧が高いほうにばらつく。第２トランジスタ２１と第２抵抗２３とで定電流源回路が構成されるので、第２トランジスタ２１のしきい値電圧が高くなると第２トランジスタ２１のドレイン電流（つまり、アイドル電流）は減少し（図１の（ｃ））、第２トランジスタ２１のドレイン電流と第１抵抗２２とで発生する電圧降下量が低下する。その結果、第１トランジスタ１２のゲート電圧が上昇するため、第１トランジスタ１２のしきい値電圧の上昇と共に第１トランジスタ１２のゲートバイアスが上昇する。これにより、ゲートバイアスを固定した場合に比べ、第１トランジスタ１２のドレイン電流（つまり、アイドル電流）の低下が抑制される（図１の（ｄ））。よって、本実施の形態により、しきい値電圧のばらつきに応じて第１トランジスタ１２のゲート電圧を変化させる第１バイアス回路２０により、定電圧源でもアイドル電流を許容範囲内にすることが可能になり、個々にゲート電圧を調整する工数が削減される。
【0021】
（実施の形態２）
次に、実施の形態２に係るハイブリッド半導体装置について説明する。
次に、実施の形態２に係るハイブリッド半導体装置について説明する。
【0022】
図２は、実施の形態２に係るハイブリッド半導体装置３０の回路図である。ハイブリッド半導体装置３０は、基本的には、実施の形態１に係るモノリシック半導体装置１０と同じ回路構成を備えるが、２つの基板１１および１１ａに分けて形成されている（つまり、２チップの半導体装置で構成される）点で実施の形態１と異なる。
【0023】
つまり、ハイブリッド半導体装置３０は、２つの基板１１および１１ａを備えるとともに、回路要素として、第１トランジスタ１２、第２トランジスタ２１、第１抵抗２２、第２抵抗２３、ゲート端子１３、ドレイン端子１４、第１バイアス端子１５、および、第２バイアス端子１６を備える。これらの回路要素のうち、第１トランジスタ１２、第２トランジスタ２１、ゲート端子１３およびドレイン端子１４は、基板１１上に形成され、第１抵抗２２、第２抵抗２３、第１バイアス端子１５、および、第２バイアス端子１６は、基板１１ａ上に形成されている。
【0024】
基板１１を用いて形成されたモノリシック半導体装置を第１モノリシック半導体装置１０ａと呼び、基板１１ａを用いて形成されたモノリシック半導体装置を第２モノリシック半導体装置１０ｂと呼ぶことができる。ハイブリッド半導体装置３０は、第１モノリシック半導体装置１０ａおよび第２モノリシック半導体装置１０ｂで構成される。なお、第１モノリシック半導体装置１０ａと第２モノリシック半導体装置１０ｂとは、ワイヤー、または、図示されないサブマウント基板上に形成された配線パターンを介して接続される。
【0025】
このように構成された本実施の形態に係るハイブリッド半導体装置３０によれば、実施の形態１の効果に加えて、２つの基板１１および１１ａに分散されて回路が形成されることによる次の効果が奏される。つまり、第１トランジスタ１２のような信号増幅用トランジスタは、動作電流により発熱し、他の回路素子を加熱する場合がある。本実施の形態に係るハイブリッド半導体装置３０では、第１抵抗２２および第２抵抗２３は、第１トランジスタ１２とは異なる基板１１ａ上に形成されるので、第１トランジスタ１２の発熱による影響を受ける程度が低減され、ハイブリッド半導体装置３０の安定した動作が確保される。
【0026】
（実施の形態３）
次に、実施の形態３として、実施の形態２における第２モノリシック半導体装置１０ｂの第１抵抗２２および第２抵抗２３の具体的な構造を説明する。
次に、実施の形態３として、実施の形態２における第２モノリシック半導体装置１０ｂの第１抵抗２２および第２抵抗２３の具体的な構造を説明する。
【0027】
図３は、実施の形態３に係る第１抵抗２２および第２抵抗２３を説明する図である。より詳しくは、図３の（ａ）は、第１抵抗２２および第２抵抗２３の平面レイアウトを示す。図３の（ｂ）は、このような第１抵抗２２および第２抵抗２３を備える実施の形態２に係る第１トランジスタ１２のドレイン電流を示す。図３の（ｂ）において、横軸は、第１抵抗２２の抵抗値を第２抵抗２３の抵抗値で除した値（抵抗比）を示し、縦軸は、第１トランジスタ１２のドレイン電流を示す。なお、図３の（ｂ）では、本実施の形態における値の範囲に加えて、参考としての通常の場合（本実施の形態における平面レイアウトの特徴を有しない場合）における値の範囲も図示されている。
【0028】
図３の（ａ）に示されるように、第１抵抗２２および第２抵抗２３は、第２モノリシック半導体装置１０ｂの平面視において、これら２つの第１抵抗２２および第２抵抗２３の間に他の素子を挟まず隣接し、それぞれの抵抗素子を流れる電流の方向が同一となるように配置されている。
【0029】
第１抵抗２２および第２抵抗２３の抵抗値の比が変化すると第１トランジスタ１２のゲート電圧が変化し、第１トランジスタ１２のドレイン電流が変化するが、本実施の形態では、図３の（ａ）に示されるように、第１抵抗２２および第２抵抗２３は、同一構造、同一幅（電流が流れる方向に直交する方向の長さが同一）、同一電流方向となるように形成されているので、第１抵抗２２および第２抵抗２３の抵抗比に対する製造ばらつきの影響が低減される。その結果、図３の（ｂ）に示されるように、このような同一性を有する第１抵抗２２および第２抵抗２３を備える実施の形態２に係る第１トランジスタ１２のドレイン電流のばらつきは、このような同一性を有しない第１抵抗および第２抵抗で構成されるケース（通常のケース）に比べ、低減される。
【0030】
（実施の形態４）
次に、実施の形態４に係るモノリシック半導体装置について説明する。
次に、実施の形態４に係るモノリシック半導体装置について説明する。
【0031】
図４は、実施の形態４に係るモノリシック半導体装置１０ｃを説明する図である。より詳しくは、図４の（ａ）は、モノリシック半導体装置１０ｃの回路図を示す。図４の（ｂ）は、第２バイアス端子１６にノイズが印加された場合の第１トランジスタ１２のゲート端子おけるノイズ電力（縦軸）についての、第２抵抗２３の抵抗値（横軸）による依存性を示す。なお、図４の（ｂ）には、参考として、第２抵抗２３が存在しない（短絡されている）通常の場合のノイズ電力（破線）も合わせて図示されている。
【0032】
図４の（ａ）に示されるように、モノリシック半導体装置１０ｃは、基板１１と、基板１１上に形成されたＨＥＭＴ型の電力増幅用の第１トランジスタ１２と、第１トランジスタ１２のゲートにバイアス電圧を与える第２バイアス回路２０ａとを有する。第２バイアス回路２０ａは、少なくとも２つの抵抗素子として、直列に接続された第１抵抗２２および第２抵抗２３を含む。バイアス電圧は、第１抵抗２２および第２抵抗２３によって生成される分圧電圧である。なお、第１トランジスタ１２が第１窒化物半導体層１０２および第２窒化物半導体層１０３からなるトランジスタであることは、実施の形態１と同様である。
【0033】
信号増幅用トランジスタである第１トランジスタ１２のゲートバイアスは外部より印加されるため、ノイズが重畳される場合があるが、本実施の形態では、第１トランジスタ１２のゲート端子は第２抵抗２３を介して基板１１外に接続されるため、外来からのノイズは第２抵抗２３によって減衰して第１トランジスタ１２のゲート端子に入力される。その結果、図４の（ｂ）に示されるように、第２抵抗２３が存在しない（短絡されている）場合に比べ、外来からのノイズによる影響が低減される。
【0034】
（実施の形態５）
次に、実施の形態５として、実施の形態４に係るモノリシック半導体装置１０ｃの第１抵抗２２および第２抵抗２３の具体的な構造を説明する。
次に、実施の形態５として、実施の形態４に係るモノリシック半導体装置１０ｃの第１抵抗２２および第２抵抗２３の具体的な構造を説明する。
【0035】
図５は、実施の形態５に係る第１抵抗２２および第２抵抗２３の構造図である。より詳しくは、図５の（ａ）は、第１抵抗２２および第２抵抗２３の平面レイアウトを示し、図５の（ｂ）は、図５の（ａ）におけるＶＶ線での断面構造を示す。
【0036】
基板１１上に、ＧａＮ等で構成される第１窒化物半導体層１０２が形成され、第１窒化物半導体層１０２の上には、第１窒化物半導体層１０２と比べてバンドギャップが大きいＡｌＧａＮ等で構成される第２窒化物半導体層１０３が形成され、第２窒化物半導体層１０３の上には、絶縁層１０６で離隔された第１電極１１３および第２電極１１４が形成されている。なお、第１窒化物半導体層１０２と第２窒化物半導体層１０３との界面付近には、２次元電子ガス層１０７が形成されている。また、基板１１上には、第１窒化物半導体層１０２および第２窒化物半導体層１０３を、他の回路要素から絶縁するための素子分離層１０４が形成されている。第１電極１１３および第２電極１１４は、熱処理等が施されることで、電気抵抗要素として機能する２次元電子ガス層１０７とオーミック接続しており、電気抵抗要素の両接続端子として構成されている。
【0037】
このように構成された本実施の形態に係る第１抵抗２２および第２抵抗２３は、２次元電子ガス層が電気抵抗要素として機能するので、高温時に抵抗値が上昇する特性を持つ。よって、本実施の形態に係る第１抵抗２２および第２抵抗２３を、実施の形態４に係るモノリシック半導体装置１０ｃにおける第２バイアス回路２０ａの抵抗素子（第１抵抗２２および第２抵抗２３）として用いることにより、工程を追加することなく、抵抗を集積化する事が可能になり、高温時に第２バイアス回路２０ａに流れる電流が低減される。
【0038】
なお、本実施の形態では、２つの第１抵抗２２および第２抵抗２３がいずれもが２次元電子ガス層を電気抵抗要素とする抵抗素子であったが、いずれか一方だけが２次元電子ガス層を電気抵抗要素とする抵抗素子であり、他の抵抗素子がチップ抵抗等の通常の抵抗素子であってもよい。
【0039】
（実施の形態６）
次に、実施の形態６として、実施の形態４におけるモノリシック半導体装置１０ｃの第１抵抗２２および第２抵抗２３の具体的な構造を説明する。
次に、実施の形態６として、実施の形態４におけるモノリシック半導体装置１０ｃの第１抵抗２２および第２抵抗２３の具体的な構造を説明する。
【0040】
図６は、実施の形態６に係る第１抵抗２２および第２抵抗２３を説明する図である。より詳しくは、図６の（ａ）は、第１抵抗２２および第２抵抗２３の平面レイアウトを示し、図６の（ｂ）は、このような第１抵抗２２および第２抵抗２３を備える実施の形態４に係る第１トランジスタ１２のドレイン電流を示す。図６の（ｂ）において、横軸は、第１抵抗２２の抵抗値を第２抵抗２３の抵抗値で除した値（抵抗比）を示し、縦軸は、第１トランジスタ１２のドレイン電流を示す。なお、図６の（ｂ）では、本実施の形態における値の範囲に加えて、参考としての通常の場合（本実施の形態における平面レイアウトの特徴を有しない場合）における範囲も図示されている。
【0041】
図６の（ａ）に示されるように、第１抵抗２２および第２抵抗２３は、モノリシック半導体装置１０ｃの平面視において、これら２つの第１抵抗２２および第２抵抗２３の間に他の素子を挟まず隣接し、それぞれの抵抗素子に流れる電流方向が同一となるように配置されている。
【0042】
第１抵抗２２および第２抵抗２３の抵抗値の比が変化すると第１トランジスタ１２のゲート電圧が変化し、第１トランジスタ１２のドレイン電流が変化するが、本実施の形態では、図６の（ａ）に示されるように、第１抵抗２２および第２抵抗２３は、同一構造、同一幅、同一電流方向となるように形成されているので、第１抵抗２２および第２抵抗２３の抵抗比に対する製造ばらつきの影響が低減される。その結果、図６の（ｂ）に示されるように、このような同一性を有する第１抵抗２２および第２抵抗２３を備える実施の形態４に係る第１トランジスタ１２のドレイン電流のばらつきは、このような同一性を有しない第１抵抗および第２抵抗で構成されるケース（通常のケース）に比べ、低減される。
【0043】
（実施の形態７）
次に、実施の形態７に係るモノリシック半導体装置について説明する。
次に、実施の形態７に係るモノリシック半導体装置について説明する。
【0044】
図７は、実施の形態７に係るモノリシック半導体装置１０ｄを説明する図である。より詳しくは、図７の（ａ）は、モノリシック半導体装置１０ｄの回路図である。図７の（ｂ）は、第２トランジスタ２１のしきい値電圧（つまり、しきい値電圧のばらつき）を横軸とし、無信号時の第２トランジスタ２１のドレイン電流（破線）（つまり、アイドル電流）を左縦軸とし、第２トランジスタ２１のドレイン電圧（実線）を右縦軸とする、第２トランジスタ２１のしきい値電圧依存性を示す特性図である。図７の（ｃ）は、第１トランジスタ１２のしきい値電圧（つまり、しきい値電圧のばらつき）を横軸とし、無信号時の第１トランジスタ１２のドレイン電流（実線）（つまり、アイドル電流）を縦軸とする、第１トランジスタ１２のしきい値電圧依存性を示す特性図である。
【0045】
本実施の形態に係るモノリシック半導体装置１０ｄは、基本的には、実施の形態１に係るモノリシック半導体装置１０と同じ回路構成を備える。第１バイアス回路２０を構成する第１抵抗２２および第２抵抗２３が、実施の形態５で説明した２次元電子ガス層を電気抵抗要素とする抵抗素子であり、実施の形態６で説明したように、同一構造、同一幅、同一電流方向となるように形成されている点で、そのような抵抗素子に限定されない実施の形態１と異なる。
【0046】
本実施の形態に係るモノリシック半導体装置１０ｄにおいても、第１トランジスタ１２のしきい値電圧が高いほうにばらついた場合に、同じ基板１１上に第１トランジスタ１２と同じ構造で形成された第２トランジスタ２１のしきい値電圧も高いほうにばらつく。第２トランジスタ２１と第２抵抗２３とで定電流源回路が構成されるので、実施の形態１と同様に、第２トランジスタ２１のしきい値電圧が高くなると第２トランジスタ２１のドレイン電流は減少し（図７の（ｂ））、第２トランジスタ２１のドレイン電流と第１抵抗２２とで発生する電圧降下量が低下する。その結果、第１トランジスタ１２のゲート電圧が上昇するため、第１トランジスタ１２のしきい値電圧の上昇と共に第１トランジスタ１２のゲートバイアスが上昇する。これにより、ゲートバイアスを固定した場合に比べ、第１トランジスタ１２のドレイン電流（つまり、アイドル電流）の低下が抑制される（図７の（ｃ））。よって、本実施の形態により、しきい値電圧のばらつきに応じて第１トランジスタ１２のゲート電圧を変化させる第１バイアス回路２０により、定電圧源でもアイドル電流を許容範囲内にすることが可能になり、個々にゲート電圧を調整する工数が削減される。
【0047】
また、第１バイアス回路２０を構成する第１抵抗２２および第２抵抗２３は、２次元電子ガス層が電気抵抗要素として機能する抵抗素子であり、高温時に抵抗値が上昇する特性を持つので、高温時に第１バイアス回路２０に流れる電流が低減される。
【0048】
さらに、第１抵抗２２および第２抵抗２３は、同一構造、同一電流方向等の同一性を有するので、第１トランジスタ１２のドレイン電流のばらつきは、このような同一性を有しないケースに比べ、低減される。
【0049】
（実施の形態８）
次に、実施の形態８に係るモノリシック半導体装置について説明する。
次に、実施の形態８に係るモノリシック半導体装置について説明する。
【0050】
図８は、実施の形態８に係るモノリシック半導体装置１０ｅを説明する図である。より詳しくは、図８の（ａ）は、モノリシック半導体装置１０ｅの回路図であり、図８の（ｂ）～（ｄ）は、それぞれ、モノリシック半導体装置１０ｅの第１～第３平面レイアウト例を示す。
【0051】
図８の（ａ）に示されるように、モノリシック半導体装置１０ｅは、実施の形態１に係るモノリシック半導体装置１０の構成に加えて、基板１１上に形成された、第１窒化物半導体層１０２および第２窒化物半導体層１０３からなるＨＥＭＴ型の電力増幅用の第３トランジスタ４０と、第３トランジスタ４０のゲートにバイアス電圧を与える第３バイアス回路２０ｂとを有する。
【0052】
第３バイアス回路２０ｂは、直列に接続された第３抵抗２４および第４抵抗２５で構成される。第３抵抗２４と第４抵抗２５との接続点は、第３バイアス回路２０ｂのバイアス電圧出力ノードに相当し、第３トランジスタ４０のゲートに接続されている。なお、第３バイアス回路２０ｂは、ＨＥＭＴ型のトランジスタを含まない。
【0053】
また、モノリシック半導体装置１０ｅには、実施の形態１における端子に加えて、第３トランジスタ４０のゲートに接続されるゲート端子４１、第３トランジスタ４０のドレインに接続されるドレイン端子４２、第３抵抗２４の一端に接続される第３バイアス端子４３、および、第４抵抗２５の一端に接続される第４バイアス端子４４が設けられている。第３バイアス端子４３には、第４バイアス端子４４よりも高い電圧が印加される。第３バイアス端子４３および第４バイアス端子４４の一方は接地されてもよい。
【0054】
なお、モノリシック半導体装置１０ｅは、第１トランジスタ１２をキャリアアンプ、第３トランジスタ４０をピークアンプとしたドハティ増幅回路を構成している。ドハティ増幅回路は、キャリアアンプと呼ばれる常時動作するＢ級またはＡＢ級アンプ、および、ピークアンプと呼ばれるピーク電力時のみ動作するＣ級アンプの出力が直接結合された構成を備え、出力レベルが比較的低い領域でも良好な効率を有する高周波アンプである。
【0055】
図８の（ｂ）に示される第１平面レイアウト例では、第１トランジスタ１２（キャリアアンプ）と第３トランジスタ４０（ピークアンプ）との間での熱および信号の干渉を避けるため、両者の最も近接するゲートの間隔は、基板１１の厚みの２倍以上（例えば、基板１１の厚みが１００μｍの場合、２００μｍ以上）に設定されている。また、第１トランジスタ１２（キャリアアンプ）の放熱を考慮し、第１トランジスタ１２（キャリアアンプ）のゲートと基板１１の端との最短距離は、基板１１の厚み以上（例えば、基板１１の厚みが１００μｍの場合、１００μｍ以上）に設定されている。なお、本実施の形態では、第１トランジスタ１２（キャリアアンプ）および第３トランジスタ４０（ピークアンプ）は、櫛型（つまり、マルチフィンガータイプの）トランジスタである。
【0056】
第１トランジスタ１２（キャリアアンプ）用の第１バイアス回路２０は、平面レイアウトにおいて、第１トランジスタ１２（キャリアアンプ）の直下に配置され、第１バイアス回路２０を構成する第２トランジスタ２１は、第１トランジスタ１２（キャリアアンプ）のフィンガーが並ぶ方向において第１トランジスタ１２（キャリアアンプ）の中央付近に配置されている。
【0057】
このようなレイアウトにより、第１トランジスタ１２（キャリアアンプ）と第１バイアス回路２０を構成する第２トランジスタ２１とを近接配置し、これらのフィンガーが並ぶ方向での位置を同一にすることで、両者の特性差が低減される。
【0058】
図８の（ｃ）に示される第２平面レイアウト例では、第１トランジスタ１２（キャリアアンプ）の放熱を考慮し、第１トランジスタ１２（キャリアアンプ）のゲートと基板１１の端との最短距離は、基板１１の厚み以上（例えば、基板１１の厚みが１００μｍの場合、１００μｍ以上）に設定されている。また、第１トランジスタ１２（キャリアアンプ）用の第１バイアス回路２０は、第１トランジスタ１２（キャリアアンプ）と第３トランジスタ４０（ピークアンプ）との間に配置され、かつ、第１バイアス回路２０を構成する第２トランジスタ２１は、第１トランジスタ１２（キャリアアンプ）のフィンガーが並ぶ方向を拡張した範囲に配置されている。
【0059】
なお、第１トランジスタ１２（キャリアアンプ）と第２トランジスタ２１とのゲート間隔は、５０μｍ以下に近接していてもよい。また、第３トランジスタ４０（ピークアンプ）用のバイアス抵抗（第３抵抗２４および第４抵抗２５）を第２トランジスタ２１と５０μｍ以下で近接して配置してもよい。
【0060】
第１トランジスタ１２（キャリアアンプ）と第３トランジスタ４０（ピークアンプ）との間のスペースに、２つのバイアス回路（第１バイアス回路２０および第３バイアス回路２０ｂ）を配置することで、第１トランジスタ１２（キャリアアンプ）と第３トランジスタ４０（ピークアンプ）とが最も近接するゲートの間隔は、基板１１の厚みの２倍以上確保され、第１トランジスタ１２（キャリアアンプ）と第３トランジスタ４０（ピークアンプ）との間での熱および信号の干渉が抑制される。
【0061】
このようなレイアウトにより、第１トランジスタ１２（キャリアアンプ）と第３トランジスタ４０（ピークアンプ）との間のスペースをバイアス回路に使用できるため、高い面積効率が実現される。また、第１トランジスタ１２（キャリアアンプ）と第１バイアス回路２０を構成する第２トランジスタ２１とを近接配置し、フィンガーが並ぶ方向に直交する方向での位置を同一にすることで、両者の特性差が低減される。
【0062】
図８の（ｄ）に示される第３平面レイアウト例では、第１トランジスタ１２（キャリアアンプ）と第３トランジスタ４０（ピークアンプ）との間での熱および信号の干渉を抑制するため、両者の最も近接するゲートの間隔は、基板１１の厚みの２倍以上（例えば、基板１１の厚みが１００μｍの場合、２００μｍ以上）に設定されている。また、第１トランジスタ１２（キャリアアンプ）用の第１バイアス回路２０は第１トランジスタ１２（キャリアアンプ）と基板１１の端との間に配置され、かつ、第１バイアス回路２０を構成する第２トランジスタ２１は第１トランジスタ１２（キャリアアンプ）のフィンガーが並ぶ方向を拡張した範囲に配置されている。
【0063】
なお、第１トランジスタ１２（キャリアアンプ）と第２トランジスタ２１とのゲート間隔は５０μｍ以下に近接していてもよい。
【0064】
このようなレイアウトにより、第１トランジスタ１２（キャリアアンプ）と基板１１の端との間のスペースを第１バイアス回路２０に使用できるため、高い面積効率が実現される。また、第１トランジスタ１２（キャリアアンプ）と第１バイアス回路２０を構成する第２トランジスタ２１とを近接配置し、フィンガーが並ぶ方向に直交する方向での位置を同一にすることで、両者の特性差が低減される。
【0065】
一般的に、ドハティ増幅回路では、常時動作するキャリアアンプに比べ、ピーク電力時のみ動作するピークアンプは、低電力領域ではドレイン電流が流れないようなゲート電圧が印加されるため、キャリアアンプと比較してゲートバイアスのばらつきよる特性変動が少ない。本実施の形態に係るモノリシック半導体装置１０ｅでは、ゲートバイアスの変動による影響が大きいキャリアアンプを構成する第１トランジスタ１２用のバイアス回路として、第２トランジスタ２１を含む第１バイアス回路２０が集積されており、これにより、キャリアアンプのばらつき補償効果とピークアンプのチップサイズ抑制の両方が実現される。
【0066】
なお、第１トランジスタ１２と第３トランジスタ４０の最も近接するゲートの間隔を基板１１の厚みの２倍以上に設定するなど、数値条件の記載は、発明者らの経験によるものであり、これに限定されるものではない。
【0067】
（実施の形態９）
次に、実施の形態９として、実施の形態１～８におけるバイアス回路に付加し得るイネーブル制御回路について説明する。
次に、実施の形態９として、実施の形態１～８におけるバイアス回路に付加し得るイネーブル制御回路について説明する。
【0068】
図９は、実施の形態９に係るイネーブル制御回路４５を説明する図である。より詳しくは、図９の（ａ）は、イネーブル制御回路４５の回路図である。ここでは、実施の形態４に係るモノリシック半導体装置１０ｃにイネーブル制御回路４５が付加されたモノリシック半導体装置１０ｆの回路例が示されている。図９の（ｂ）および（ｃ）は、図９の（ａ）におけるイネーブル制御端子４６の電圧による依存性を示す。つまり、図９の（ｂ）は、イネーブル制御端子４６の電圧（横軸）と、第１バイアス端子１５の電圧（縦軸、一点鎖線）および第１トランジスタ１２のゲート電圧（縦軸、実線）との関係を示す。なお、図９の（ｂ）には、第１トランジスタ１２しきい値電圧（破線）も合わせて図示されている。図９の（ｃ）は、イネーブル制御端子４６の電圧（横軸）と、第１トランジスタ１２のドレイン電流（縦軸）との関係を示す。
【0069】
図９の（ａ）に示されるように、モノリシック半導体装置１０ｆの基板１１上に、第１トランジスタ１２のゲートに与えるバイアス電圧の活性状態を制御するイネーブル制御回路４５が形成されている。また、基板１１には、イネーブル制御回路４５の入力端子であるイネーブル制御端子４６、および、イネーブル制御回路４５の出力端子であって第１バイアス端子１５と接続されたイネーブル出力端子４７が設けられている。なお、第２バイアス端子１６には、第１トランジスタ１２のしきい値電圧より低い電圧が印加されている。
【0070】
イネーブル制御回路４５は、イネーブル制御端子４６に印加される０Ｖ以上の電圧の変化（Ｈｉｇｈ電圧／Ｌｏｗ電圧）に応じて、第１トランジスタ１２のしきい値電圧より低い電圧と高い電圧とを選択的にイネーブル出力端子４７から出力するスイッチ素子等で構成される回路である。
【0071】
いま、イネーブル制御回路４５のイネーブル制御端子４６にＬｏｗ電圧が入力されると、イネーブル出力端子４７から第１トランジスタ１２のしきい値電圧より低い電圧が出力され、その電圧が第１バイアス端子１５に印加される（図９の（ｂ））。その結果、第１トランジスタ１２は、ゲート電圧が第１トランジスタ１２のしきい値電圧より低くなり、ドレイン電流が流れないｏｆｆ状態になる（図９の（ｃ））。
【0072】
一方、イネーブル制御回路４５のイネーブル制御端子４６にＨｉｇｈ電圧が入力されると、イネーブル出力端子４７から第１トランジスタ１２のしきい値電圧より高い電圧が出力され、その電圧が第１バイアス端子１５に印加される（図９の（ｂ））。第１バイアス端子１５に印加された電圧は、第２バイアス回路２０ａの第１抵抗２２および第２抵抗２３で分圧される。ここで、第１抵抗２２および第２抵抗２３は、分圧電圧が第１トランジスタ１２のしきい値電圧より高くなるように設定されている。その結果、第１トランジスタ１２は、ゲート電圧が第１トランジスタ１２のしきい値電圧より高くなり、ドレイン電流が流れるｏｎ状態になる（図９の（ｃ））。
【0073】
このように構成された本実施の形態に係るイネーブル制御回路４５は、イネーブル制御端子４６に印加される０Ｖ以上の電圧に応じて、第１トランジスタ１２をｏｆｆ状態とｏｎ状態とに切り替えることができる。よって、固定的に第１バイアス端子１５に電源電圧を印加する場合に比べ、増幅動作を行わない時、容易にドレイン電流を低減する事が可能になり消費電力が低減される。
【0074】
なお、本実施の形態では、実施の形態４に係るモノリシック半導体装置１０ｃにイネーブル制御回路４５が付加された回路例が説明されたが、イネーブル制御回路４５は、実施の形態１～８のいずれの半導体装置に付加されてもよい。
【0075】
なお、イネーブル制御回路４５は、モノリシック半導体装置１０ｃとは別の半導体基板上やサブマウント基板上に形成され、モノリシック半導体装置１０ｃと配線やワイヤーなどで接続されてもよい。
【0076】
（実施の形態１０）
次に、実施の形態１０に係るハイブリッド半導体装置について説明する。
次に、実施の形態１０に係るハイブリッド半導体装置について説明する。
【0077】
図１０は、実施の形態１０に係るハイブリッド半導体装置３０ａの平面レイアウト図である。ハイブリッド半導体装置３０ａは、平面視で矩形形状を有するサブマウント基板３２と、サブマウント基板３２に実装された実施の形態９に係るモノリシック半導体装置１０ｆとを有する。
【0078】
サブマウント基板３２は、樹脂やセラミック等の基板であり、その外周辺に複数の基板端子３３が形成されている。基板端子３３には、高周波信号入力基板端子３３ａと、イネーブル制御入力基板端子３３ｂとが含まれる。高周波信号入力基板端子３３ａは、サブマウント基板３２の４つの外周辺のうちの第１外周辺に配置され、サブマウント基板３２上の配線３４ａ、および、ワイヤー３５ａを経て、モノリシック半導体装置１０ｆのゲート端子１３に接続されている。イネーブル制御入力基板端子３３ｂは、サブマウント基板３２の４つの外周辺のうち、高周波信号入力基板端子３３ａが配置された外周辺を除いた第２外周辺の、角部基板端子位置を除く基板端子位置に配置され、サブマウント基板３２上の配線３４ｂ、および、ワイヤー３５ｂを経て、モノリシック半導体装置１０ｆのイネーブル制御端子４６に接続されている。
【0079】
このような本実施の形態に係るハイブリッド半導体装置３０ａのレイアウトにより、高周波信号入力基板端子３３ａに入力された信号とイネーブル制御入力基板端子３３ｂに入力された信号との干渉が低減され、高周波信号入力基板端子３３ａに入力された入力信号がイネーブル制御端子４６へ漏れることによる誤動作、または、イネーブル制御端子４６に入力された雑音が高周波信号入力基板端子３３ａへ入力されることによる入力信号の劣化が抑制される。
【0080】
（実施の形態１１）
次に、実施の形態１１として、上記実施の形態１～１０に係る半導体装置のうち、少なくとも２つのトランジスタを含むバイアス回路を有する半導体装置に適用し得る回路であって、バイアス端子から混入し得るノイズを抑制し、バイアス回路へのＲＦ漏れ低減効果を有する回路について説明する。
次に、実施の形態１１として、上記実施の形態１～１０に係る半導体装置のうち、少なくとも２つのトランジスタを含むバイアス回路を有する半導体装置に適用し得る回路であって、バイアス端子から混入し得るノイズを抑制し、バイアス回路へのＲＦ漏れ低減効果を有する回路について説明する。
【0081】
図１１は、実施の形態１１に係るノイズ抑制回路の回路図である。ここでは、実施の形態１に係る第１バイアス回路２０に、ノイズ抑制回路としての第５抵抗２６を付加した回路例が示されている。第５抵抗２６は、第１バイアス回路２０のバイアス電圧出力ノード（つまり、第１抵抗２２と第２トランジスタ２１のドレイン端子との接続点）と第１トランジスタ１２のゲートとの間に接続された抵抗素子である。
【0082】
第２バイアス端子１６にノイズが重畳された場合、そのノイズは、第２トランジスタ２１のゲート－ドレイン間の容量を介して第１トランジスタ１２のゲート端子１３に印加され、第１トランジスタ１２によって増幅されて出力される。本実施の形態によれば、第１バイアス回路２０のバイアス電圧出力ノードと第１トランジスタ１２のゲートとの間に第５抵抗２６が接続されているので、第２バイアス端子１６から混入したノイズは、第５抵抗２６によって減衰され、その結果、第１トランジスタ１２のゲート端子１３に入力されるノイズ量が低減される。
【0083】
（実施の形態１２）
次に、実施の形態１２として、上記実施の形態１～１０係る半導体装置のうち、少なくとも２つのトランジスタを含むバイアス回路を有する半導体装置に適用し得る回路であって、バイアス端子から混入し得るノイズを抑制する別の回路について説明する。
次に、実施の形態１２として、上記実施の形態１～１０係る半導体装置のうち、少なくとも２つのトランジスタを含むバイアス回路を有する半導体装置に適用し得る回路であって、バイアス端子から混入し得るノイズを抑制する別の回路について説明する。
【0084】
図１２は、実施の形態１２に係るノイズ抑制回路の回路図である。ここでは、実施の形態１に係る第１バイアス回路２０に、ノイズ抑制回路としての第６抵抗２７を付加した回路例が示されている。第６抵抗２７は、第１バイアス回路２０に電源電圧を供給する第２バイアス端子１６と第２トランジスタ２１のゲートとの間に接続された抵抗素子である。
【0085】
第２バイアス端子１６にノイズが重畳された場合、そのノイズは、第２トランジスタ２１のゲート－ドレイン間の容量を介して第１トランジスタ１２のゲート端子１３に印加され、第１トランジスタ１２によって増幅されて出力される。本実施の形態によれば、第２バイアス端子１６と第２トランジスタ２１のゲートとの間に第６抵抗２７が接続されているので、第２バイアス端子１６から混入したノイズは、第６抵抗２７によって減衰され、その結果、第１トランジスタ１２のゲート端子１３に入力されるノイズ量が低減される。
【0086】
（実施の形態１３）
次に、実施の形態１３に係るモノリシック半導体装置について説明する。
次に、実施の形態１３に係るモノリシック半導体装置について説明する。
【0087】
図１３は、実施の形態１３に係るモノリシック半導体装置１０ｇを説明する図である。より詳しくは、図１３の（ａ）は、モノリシック半導体装置１０ｇの平面レイアウト図であり、図１３の（ｂ）は、ドハティ増幅器に用いたモノリシック半導体装置１０ｇの回路図である。モノリシック半導体装置１０ｇは、基板１１と、基板１１上に形成されたＨＥＭＴ型の電力増幅用の第１トランジスタ５０と、基板１１上に形成され、第１トランジスタ５０より導通電流能力の大きい、ＨＥＭＴ型の電力増幅用の第２トランジスタ６０とを有する。モノリシック半導体装置１０ｇは、第１トランジスタ５０をキャリアアンプ、第２トランジスタ６０をピークアンプとしたドハティ増幅回路に用いられている。
【0088】
なお、第１トランジスタ５０および第２トランジスタ６０の断面構造は、図１の（ｂ）に示される構造と同じである。つまり、基板１１上には、ＧａＮ等で構成される第１窒化物半導体層１０２が形成され、第１窒化物半導体層１０２の上には、第１窒化物半導体層１０２と比べてバンドギャップが大きいＡｌＧａＮ等で構成される第２窒化物半導体層１０３が形成され、第２窒化物半導体層１０３の上には、ＳｉＮ等で構成される絶縁層１０６で離隔されたドレイン電極１１０、ゲート電極１１１およびソース電極１１２が形成され、第１窒化物半導体層１０２と第２窒化物半導体層１０３との界面には、２次元電子ガス層１０７が形成されている。第１トランジスタ５０および第２トランジスタ６０は、基板１１上に形成され、第１窒化物半導体層１０２および第２窒化物半導体層１０３からなるＨＥＭＴ型のトランジスタである。
【0089】
図１３の（ａ）に示されるように、第１トランジスタ５０は、連続した第１活性領域５１内に形成された４個の並列接続された単位トランジスタで構成され、４本のゲート電極５２と、２本のドレイン電極５３と、３本のソース電極５４とを有する。第２トランジスタ６０は、連続した第２活性領域６１内に形成された６個の並列接続された単位トランジスタで構成され、６本のゲート電極６２と、３本のドレイン電極６３と、４本のソース電極６４とを有する。
【0090】
ここで、第１トランジスタ５０のゲート電極１本あたりのゲート電極幅を第１単位ゲート電極幅（ここでは、２００μｍ）、第２トランジスタ６０のゲート電極１本あたりのゲート電極幅を第２単位ゲート電極幅（ここでは、２００μｍ）、第１トランジスタ５０のゲート電極数を第１ゲート電極数（ここでは、４）、第２トランジスタ６０のゲート電極数を第２ゲート電極数（ここでは、６）とし、第２単位ゲート電極幅と第２ゲート電極数とを乗じて得られる値（１２００）が第１単位ゲート電極幅と第１ゲート電極数とを乗じて得られる値（８００）より大きくなるように、モノリシック半導体装置１０ｇが構成されている。このような構成により、第２トランジスタ６０の導通電流能力は、第１トランジスタ５０の導通電流能力より大きくなる。
【0091】
ドハティ増幅回路における変調信号のピーク電力と平均電力との比であるＰＡＰＲは、ドハティ増幅回路のキャリアアンプの導通電流能力とピークアンプの導通電流能力とが等しい場合、ＰＡＰＲ＝６ｄＢで最も高い効率が得られることが知られている。
【0092】
本実施の形態に係るモノリシック半導体装置１０ｇによれば、ピークアンプである第２トランジスタ６０の導通電流能力は、キャリアアンプである第１トランジスタ５０の導通電流能力より大きいので、ＰＡＰＲが６ｄＢより大きな信号増幅で、より高い効率をもつドハティ増幅回路が実現される。
【0093】
第１トランジスタ５０（キャリアアンプ）は、第２トランジスタ６０（ピークアンプ）より高いゲート電圧が与えられて動作する。通常、第１トランジスタ５０（キャリアアンプ）および第２トランジスタ６０（ピークアンプ）それぞれにゲート電圧の調整が必要である。ところが、本実施の形態では、両者を同一の基板１１上に構成しているので、両者のしきい値電圧はほぼ等しく、図１３の（ｂ）に示されるように、例えば、レベルシフト回路５８を介して両者のゲート端子を接続することで、一回のゲート電圧調整で、第１トランジスタ５０（キャリアアンプ）および第２トランジスタ６０（ピークアンプ）両方のゲート電圧を決定することが可能になり、ゲート電圧調整の工数を半分にすることができる。
【0094】
（実施の形態１４）
次に、実施の形態１４として、実施の形態１３において、第２トランジスタの導通電流能力が第１トランジスタの１．５倍以上１．７倍以下であるモノリシック半導体装置を説明する。
次に、実施の形態１４として、実施の形態１３において、第２トランジスタの導通電流能力が第１トランジスタの１．５倍以上１．７倍以下であるモノリシック半導体装置を説明する。
【0095】
図１４は、実施の形態１４に係るモノリシック半導体装置１０ｈを説明する図である。より詳しくは、図１４の（ａ）は、モノリシック半導体装置１０ｈの平面レイアウト図である。図１４の（ｂ）は、モノリシック半導体装置１０ｈのピークアンプ（第２トランジスタ６０ａ）のサイズとキャリアアンプ（第１トランジスタ５０ａ）のサイズとの比（ＰＡサイズ／ＣＡサイズ、横軸）と、熱抵抗（実線、左縦軸）および効率（破線、右縦軸）との関係を示す図である。図１４の（ｃ）は、モノリシック半導体装置１０ｈの熱抵抗（横軸）と効率（縦軸）との関係を示す図である。ここで、ピークアンプおよびキャリアアンプのサイズとは、それぞれ単位ゲート電極幅とゲート電極数とを乗じて得られる値のことである。
【0096】
本実施の形態に係るモノリシック半導体装置１０ｈは、実施の形態１３と同様に、第１トランジスタ５０ａをキャリアアンプ、第２トランジスタ６０ａをピークアンプとしたドハティ増幅回路に用いられている。
【0097】
図１４の（ａ）に示されるように、第１トランジスタ５０ａは、連続した第１活性領域５１ａ内に形成された４個の並列接続された単位トランジスタで構成され、４本のゲート電極５２ａと、２本のドレイン電極５３ａと、３本のソース電極５４ａとを有する。第２トランジスタ６０ａは、連続した第２活性領域６１ａ内に形成された６個の並列接続された単位トランジスタで構成され、６本のゲート電極６２ａと、３本のドレイン電極６３ａと、４本のソース電極６４ａとを有する。
【0098】
ここで、第１トランジスタ５０ａのゲート電極１本あたりのゲート電極幅である第１単位ゲート電極幅は２００μｍであり、第２トランジスタ６０ａのゲート電極１本あたりのゲート電極幅である第２単位ゲート電極幅は、２１５μｍである。よって、本実施の形態では、第２単位ゲート電極幅（２１５μｍ）と第２ゲート電極数（６）とを乗じて得られる値（１２９０）が第１単位ゲート電極幅（２００μｍ）と第１ゲート電極数（４）とを乗じて得られる値（８００）の１．５倍以上１．７倍以下となるように、モノリシック半導体装置１０ｈが構成されている。このような構成により、第２トランジスタ６０ａの導通電流能力は、第１トランジスタ５０の１．５倍以上１．７倍以下となる。
【0099】
一般的に、高周波増幅回路は飽和電力に近い電力で動作すると高い効率が得られるため、ドハティ増幅回路において常時動作するキャリアアンプ（第１トランジスタ５０ａ）のサイズを小さくすると、キャリアアンプは飽和電力に近い電力で動作し高い効率が得られる（図１４の（ｂ）の破線）。しかしながら、キャリアアンプのサイズを小さくすることによって熱抵抗が悪化する（図１４の（ｂ）の実線）。ドハティ増幅回路では、一般的に、図１４の（ｂ）に示されるように、一定値以上の効率と一定値以下の熱抵抗が求められる。
【0100】
本実施の形態では、ＰＡサイズ／ＣＡサイズが１．５以上１．７以下（約１．６）であるので、要求値以上の効率と要求値以下の熱抵抗が実現される（図１４の（ｃ））。
【0101】
（実施の形態１５）
次に、実施の形態１５として、実施の形態１３において、基板の平面視で、第１トランジスタが形成されている第１活性領域の面積が、第２トランジスタが形成されている第２活性領域の面積より大きいモノリシック半導体装置を説明する。
次に、実施の形態１５として、実施の形態１３において、基板の平面視で、第１トランジスタが形成されている第１活性領域の面積が、第２トランジスタが形成されている第２活性領域の面積より大きいモノリシック半導体装置を説明する。
【0102】
図１５は、実施の形態１５に係るモノリシック半導体装置１０ｉの平面レイアウト図である。本実施の形態に係るモノリシック半導体装置１０ｉは、実施の形態１３と同様に、第１トランジスタ５０ｂをキャリアアンプ、第２トランジスタ６０ｂをピークアンプとしたドハティ増幅回路に用いられている。
【0103】
図１５に示されるように、第１トランジスタ５０ｂは、連続した第１活性領域５１ｂ内に形成された４個の並列接続された単位トランジスタで構成され、４本のゲート電極５２ｂと、２本のドレイン電極５３ｂと、３本のソース電極５４ｂとを有する。第２トランジスタ６０ｂは、連続した第２活性領域６１ｂ内に形成された６個の並列接続された単位トランジスタで構成され、６本のゲート電極６２ｂと、３本のドレイン電極６３ｂと、４本のソース電極６４ｂとを有する。
【0104】
ここで、第１トランジスタ５０ｂのゲート電極１本あたりのゲート電極幅である第１単位ゲート電極幅は２００μｍであり、第２トランジスタ６０ｂのゲート電極１本あたりのゲート電極幅である第２単位ゲート電極幅は、２００μｍである。また、第１活性領域５１ｂの長さは、６００μｍであり、第２活性領域６１ｂの長さは、５００μｍである。よって、本実施の形態では、基板１１の平面視において、第１活性領域５１ｂの面積（１２００００μｍ２）は、第２活性領域６１ｂの面積（１０００００μｍ２）より大きい。
【0105】
ドハティ増幅回路において、常時動作するキャリアアンプ（第１トランジスタ５０ｂ）は、信号のピーク電力時のみ動作するピークアンプ（第２トランジスタ６０ｂ）に比べ、発熱量が大きい。本実施の形態に係るモノリシック半導体装置１０ｉでは、第１トランジスタ５０ｂが形成されている第１活性領域５１ｂの面積が、第２トランジスタ６０ｂが形成されている第２活性領域６１ｂの面積より大きいので、より大きな熱を発生するキャリアアンプ（第１トランジスタ５０ｂ）の発熱源が分散配置され、キャリアアンプ（第１トランジスタ５０ｂ）をより低温で動作させることが可能になる。
【0106】
（実施の形態１６）
次に、実施の形態１６として、実施の形態１３において、基板の平面視で、第１活性領域の面積を第１トランジスタの導通電流能力で除した値が、第２活性領域の面積を第２トランジスタの導通電流能力で除した値より大きいモノリシック半導体装置を説明する。
次に、実施の形態１６として、実施の形態１３において、基板の平面視で、第１活性領域の面積を第１トランジスタの導通電流能力で除した値が、第２活性領域の面積を第２トランジスタの導通電流能力で除した値より大きいモノリシック半導体装置を説明する。
【0107】
図１６は、実施の形態１６に係るモノリシック半導体装置１０ｊの平面レイアウト図である。本実施の形態に係るモノリシック半導体装置１０ｊは、実施の形態１３と同様に、第１トランジスタ５０ｃをキャリアアンプ、第２トランジスタ６０ｃをピークアンプとしたドハティ増幅回路に用いられている。
【0108】
図１６に示されるように、第１トランジスタ５０ｃは、連続した第１活性領域５１ｃ内に形成された４個の並列接続された単位トランジスタで構成され、４本のゲート電極５２ｃと、２本のドレイン電極５３ｃと、３本のソース電極５４ｃとを有する。第２トランジスタ６０ｃは、連続した第２活性領域６１ｃ内に形成された６個の並列接続された単位トランジスタで構成され、６本のゲート電極６２ｃと、３本のドレイン電極６３ｃと、４本のソース電極６４ｃとを有する。
【0109】
ここで、第１トランジスタ５０ｃのゲート電極１本あたりのゲート電極幅である第１単位ゲート電極幅は２００μｍであり、第２トランジスタ６０ｃのゲート電極１本あたりのゲート電極幅である第２単位ゲート電極幅は、２００μｍである。また、第１活性領域５１ｃの長さは、４００μｍであり、第２活性領域６１ｃの長さは、５００μｍである。よって、本実施の形態では、基板１１の平面視において、第１活性領域５１ｃの面積は、８００００μｍ２であり、第２活性領域６１ｃの面積は、１０００００μｍ２である。
【0110】
また、トランジスタの導通電流能力は、単位ゲート電極幅とゲート電極数とを乗じて得られる値に比例するので、第１トランジスタ５０ｃの導通電流能力と、第２トランジスタ６０ｃの導通電流能力との比は、２：３となる。
【0111】
よって、本実施の形態では、基板１１の平面視において、第１活性領域５１ｃの面積（８００００μｍ２）を第１トランジスタ５０ｃの導通電流能力（２）で除した値（４００００）は、第２活性領域６１ｃの面積（１０００００μｍ２）を第２トランジスタ６０ｃの導通電流能力（３）で除した値（約３３３３３）より大きい。
【0112】
このような特徴により、より大きな熱を発生するキャリアアンプ（第１トランジスタ５０ｃ）の発熱源が分散配置され、キャリアアンプ（第１トランジスタ５０ｃ）をより低温で動作させることが可能になる。
【0113】
（実施の形態１７）
次に、実施の形態１７として、実施の形態１３において、第１トランジスタを構成するソース領域に特徴を有するモノリシック半導体装置を説明する。
次に、実施の形態１７として、実施の形態１３において、第１トランジスタを構成するソース領域に特徴を有するモノリシック半導体装置を説明する。
【0114】
図１７は、実施の形態１７に係るモノリシック半導体装置１０ｋの平面レイアウト図である。なお、本図では、特徴的な第１トランジスタ５０ｄの平面レイアウトだけが図示され、第２トランジスタの図示は省略されている。より詳しくは、図１７の（ａ）は、第１トランジスタ５０ｄだけの平面レイアウトを示し、図１７の（ｂ）は、ソース配線を含む第１トランジスタ５０ｄの平面レイアウトを示す。
【0115】
図１７の（ａ）に示されるように、第１トランジスタ５０ｄは、連続した第１活性領域５１ｄ内に形成された４個の並列接続された単位トランジスタで構成され、第１活性領域５１ｄ内のゲート領域に形成された４本のゲート電極５２ｄと、第１活性領域５１ｄ内のドレイン領域に形成された２本のドレイン電極５３ｄと、第１活性領域５１ｄ内のソース領域に形成された３本のソース電極５４ｄとを有する。
【0116】
３本のソース電極５４ｄのうち、中央のソース電極５４ｄは、隣接する２つの単位トランジスタに共通のソース領域である共通ソース領域５５に形成されている。共通ソース領域５５の長さは、５０μｍである。基板１１の外周辺に最近接して形成されたソース領域を含む他のソース領域の長さは、２０μｍである。また、２本のドレイン電極５３ｄは、隣接する２つの単位トランジスタに共通のドレイン領域である共通ドレイン領域５６に形成されている。
【0117】
このように構成された本実施の形態に係るモノリシック半導体装置１０ｋでは、第１トランジスタ５０ｄを構成する複数の単位トランジスタのソース領域、ゲート領域およびドレイン領域が並ぶ第１方向において、ソース領域の長さ（２０μｍ）および共通ソース領域５５の長さの１／２の長さ（２５μｍ）は一定ではない（つまり、異なる）。
【0118】
また、第１トランジスタ５０ｄを構成する複数の単位トランジスタのソース領域、ゲート領域およびドレイン領域が並ぶ第１方向において、基板１１の外周辺に最近接して形成されたソース領域の長さ（２０μｍ）は、共通ソース領域５５の長さの１／２の長さ（２５μｍ）より短い。
【0119】
このような平面レイアウトの特徴により、端部のソース領域を小さくすることで、空いたスペースを放熱に使用でき、かつ、例えばボンディングパッド等を配置することが可能となり、良好な放熱とチップサイズの増大の抑制が両立できる。
【0120】
また、図１７の（ｂ）の平面レイアウトに示されるように、ソース電極５４ｄは接地のため、ビアホール５４ｄ２により、基板１１の裏面と接続されたソース配線５４ｄ１に接続されている。なお、本実施の形態では、ビアホール５４ｄ２は、ソースインダクタンスを低減するために２列に配置されているが、両端のビアホールについては直近のソース領域の電流が半分になるため、１列にしてもかまわない。このようなレイアウトにより、両端の１列のビアホール５４ｄ２の直下部分に、例えばボンディングパッド等の素子を配置することが可能になり、高い面積効率が実現される。
【0121】
（実施の形態１８）
次に、実施の形態１８として、実施の形態１３において、第１トランジスタを構成するゲート領域の位置に特徴を有するモノリシック半導体装置を説明する。
次に、実施の形態１８として、実施の形態１３において、第１トランジスタを構成するゲート領域の位置に特徴を有するモノリシック半導体装置を説明する。
【0122】
図１８は、実施の形態１８に係るモノリシック半導体装置１０ｌの平面レイアウト図である。なお、本図では、特徴的な第１トランジスタ５０ｅの平面レイアウトだけが図示され、第２トランジスタの図示は省略されている。
【0123】
図１８に示されるように、第１トランジスタ５０ｅは、連続した第１活性領域５１ｅ内に形成された４個の並列接続された単位トランジスタで構成され、第１活性領域５１ｅ内のゲート領域に形成された４本のゲート電極５２ｅと、第１活性領域５１ｅ内のドレイン領域に形成された２本のドレイン電極５３ｅと、第１活性領域５１ｅ内のソース領域に形成された３本のソース電極５４ｅとを有する。
【0124】
３本のソース電極５４ｅのうち、中央のソース電極５４ｅは、隣接する２つの単位トランジスタに共通のソース領域である共通ソース領域５５ａに形成されている。共通ソース領域５５ａの長さは、５０μｍである。基板１１の外周辺に最近接して形成されたソース領域を含む他のソース領域の長さは、２０μｍである。また、２本のドレイン電極５３ｅは、隣接する２つの単位トランジスタに共通のドレイン領域である共通ドレイン領域５６ａに形成されている。
【0125】
ここで、第１トランジスタ５０ｅを構成する複数の単位トランジスタのソース領域、ゲート領域およびドレイン領域が並ぶ第１方向において、基板１１の外周辺から当該外周辺に最近接して形成されたゲート領域までの長さは、７０μｍであり、共通ソース領域５５ａの長さの１／２の長さ（２５μｍ）より長い。
【0126】
このような平面レイアウトの特徴により、端部のソース領域を小さくすることで、空いたスペースを放熱に使用でき、かつ、例えばボンディングパッド等を配置することが可能となり、良好な放熱チップサイズの増大の抑制が両立できる。
【0127】
（実施の形態１９）
次に、実施の形態１９として、実施の形態１３において、第１トランジスタを構成する共通ソース領域および共通ドレイン領域に特徴を有するモノリシック半導体装置を説明する。
次に、実施の形態１９として、実施の形態１３において、第１トランジスタを構成する共通ソース領域および共通ドレイン領域に特徴を有するモノリシック半導体装置を説明する。
【0128】
図１９は、実施の形態１９に係るモノリシック半導体装置１０ｍの平面レイアウト図である。なお、本図では、特徴的な第１トランジスタ５０ｆの平面レイアウトだけが図示され、第２トランジスタの図示は省略されている。
【0129】
図１９に示されるように、第１トランジスタ５０ｆは、連続した第１活性領域５１ｆ内に形成された４個の並列接続された単位トランジスタで構成され、第１活性領域５１ｆ内のゲート領域に形成された４本のゲート電極５２ｆと、第１活性領域５１ｆ内のドレイン領域に形成された２本のドレイン電極５３ｆと、第１活性領域５１ｆ内のソース領域に形成された３本のソース電極５４ｆとを有する。
【0130】
３本のソース電極５４ｆのうち、中央のソース電極５４ｆは、隣接する２つの単位トランジスタに共通のソース領域である共通ソース領域５５ｂに形成されている。共通ソース領域５５ｂの長さは、１００μｍである。また、２本のドレイン電極５３ｆは、隣接する２つの単位トランジスタに共通のドレイン領域である共通ドレイン領域５６ｂに形成されている。共通ドレイン領域５６ｂの長さは、２０μｍである。このように、第１トランジスタ５０ｆを構成する複数の単位トランジスタのソース領域、ゲート領域およびドレイン領域が並ぶ第１方向において、共通ソース領域５５ｂの長さ（１００μｍ）は、共通ドレイン領域５６ｂの長さ（２０μｍ）より長い。
【0131】
一般的に、トランジスタのソースおよび基板の裏面が接地されている場合、ドレイン領域と基板の裏面とで形成される容量は、トランジスタのドレイン－ソース間の容量と等価になり、その結果、ドレイン－ソース間の容量の増加が増幅回路の効率の低下を招く。
【0132】
本実施の形態に係るモノリシック半導体装置１０ｍでは、共通ソース領域５５ｂの長さが共通ドレイン領域５６ｂの長さより長いので、ドレイン－ソース間容量を増加させることなく発熱領域を広くして熱抵抗を低減することができる。
【0133】
（実施の形態２０）
次に、実施の形態２０に係るハイブリッド半導体装置について説明する。
次に、実施の形態２０に係るハイブリッド半導体装置について説明する。
【0134】
図２０は、実施の形態２０に係るハイブリッド半導体装置３０ｂの平面レイアウト図である。ハイブリッド半導体装置３０ｂは、サブマウント基板３２ａと、サブマウント基板３２ａに実装された、実施の形態１３に係るドハティ増幅回路を構成するモノリシック半導体装置１０ｇである第１モノリシック半導体装置７０、第１モノリシック半導体装置７０用の入力整合回路領域７１、第２モノリシック半導体装置７２、第２モノリシック半導体装置７２用の出力整合回路領域７３、および、出力整合回路領域７３からの出力信号を第１トランジスタ５０用の信号と第２トランジスタ６０用の信号とに分配して入力整合回路領域７１へ出力するカプラー７４を有する。第２モノリシック半導体装置７２は、高周波信号を増幅して、第１モノリシック半導体装置７０に出力する増幅回路を有する。
【0135】
このように構成された本実施の形態に係るハイブリッド半導体装置３０ｂでは、ドハティ増幅回路と、その前段の増幅回路とが異なるモノリシック半導体装置で構成されるので、両者の間に第２モノリシック半導体装置７２の出力整合回路とカプラー７４と第１モノリシック半導体装置７０の入力整合回路と配置することができ、小さな面積で多段のドハティ増幅回路が実現される。
【0136】
（実施の形態２１）
次に、実施の形態２１に係るハイブリッド半導体装置について説明する。
次に、実施の形態２１に係るハイブリッド半導体装置について説明する。
【0137】
図２１は、実施の形態２１に係るハイブリッド半導体装置３０ｃの平面レイアウト図である。ハイブリッド半導体装置３０ｃは、実施の形態２０に係るハイブリッド半導体装置３０ｂに、第３モノリシック半導体装置７５が追加された構成を備える。第３モノリシック半導体装置７５は、第１モノリシック半導体装置７０が有する第１トランジスタ５０のゲート、および、第２モノリシック半導体装置７２が有するトランジスタのゲートにバイアス電圧を与える第１バイアス回路を有する。第１バイアス回路は、例えば、実施の形態１または実施の形態４におけるバイアス回路である。
【0138】
このように構成された本実施の形態に係るハイブリッド半導体装置３０ｃでは、ハイブリッド半導体装置３０ｃ内にバイアス回路を有することにより、ハイブリッド半導体装置３０ｃ外のバイアス回路が不要になり、小さな面積で増幅回路が実現される。
【0139】
（実施の形態２２）
次に、実施の形態２２に係るハイブリッド半導体装置について説明する。
次に、実施の形態２２に係るハイブリッド半導体装置について説明する。
【0140】
図２２は、実施の形態２２に係るハイブリッド半導体装置３０ｄの平面レイアウト図である。ハイブリッド半導体装置３０ｄは、基本的に、実施の形態２０に係るハイブリッド半導体装置３０ｂと同じ構成を備える。ただし、本実施の形態では、ハイブリッド半導体装置３０ｄを構成する第２モノリシック半導体装置７２ａは、複数の増幅回路がカスケードに接続された多段増幅器で構成される。
【0141】
このように構成された本実施の形態に係るハイブリッド半導体装置３０ｄは、多段増幅器で構成された第２モノリシック半導体装置７２ａを有するので、高い利得を有し、ハイブリッド半導体装置３０ｄの入力信号の強度を下げることを可能にし、効率の高い増幅が可能になる。
【0142】
（実施の形態２３）
次に、実施の形態２３に係るハイブリッド半導体装置について説明する。
次に、実施の形態２３に係るハイブリッド半導体装置について説明する。
【0143】
図２３は、実施の形態２３に係るハイブリッド半導体装置３０ｅの平面レイアウト図である。ハイブリッド半導体装置３０ｅは、基本的に、実施の形態２０に係るハイブリッド半導体装置３０ｂと同じ構成を備える。ただし、本実施の形態では、ハイブリッド半導体装置３０ｅを構成する第２モノリシック半導体装置７２ｂは、１段増幅器で構成される。
【0144】
このように構成された本実施の形態に係るハイブリッド半導体装置３０ｅは、１段増幅器で構成された第２モノリシック半導体装置７２ｂを有するので、第２モノリシック半導体装置７２ｂの面積を小さくすることができ、小さな面積で高い利得の増幅回路が実現される。
【0145】
（実施の形態２４）
次に、実施の形態２４に係るハイブリッド半導体装置について説明する。
次に、実施の形態２４に係るハイブリッド半導体装置について説明する。
【0146】
図２４は、実施の形態２４に係るハイブリッド半導体装置３０ｆの平面レイアウト図である。ハイブリッド半導体装置３０ｆは、基本的に、実施の形態２３に係るハイブリッド半導体装置３０ｅと同じ構成を備える。ただし、本実施の形態では、ハイブリッド半導体装置３０ｆを構成する第１モノリシック半導体装置７０と第２モノリシック半導体装置７２ｂとは、平面視において、それぞれにおける高周波信号の伝送方向が互いに平行とならないように（ここでは、直交するように）、サブマウント基板３２ａ上に配置されている。
【0147】
また、本実施の形態では、カプラー７４ａは、サブマウント基板３２ａ上の配線パターンにより構成されている。つまり、カプラー７４ａは、配線パターンによって、第２モノリシック半導体装置７２ｂが有する増幅回路と第１モノリシック半導体装置７０が有する第１トランジスタ５０および第２トランジスタ６０との間に配置され、第２モノリシック半導体装置７２ｂが有する増幅回路からの高周波出力信号を第１トランジスタ５０および第２トランジスタ６０のそれぞれのゲートに分配送信する。
【0148】
このように構成された本実施の形態に係るハイブリッド半導体装置３０ｆでは、第１モノリシック半導体装置７０と第２モノリシック半導体装置７２ｂとは、それぞれにおける高周波信号の伝送方向が互いに平行とならないので、第１モノリシック半導体装置７０と第２モノリシック半導体装置７２ｂとの間に第２モノリシック半導体装置７２ｂ用の出力整合回路領域７３を配置することなく外すことができ、小さな面積でドハティ増幅回路が実現される。
【0149】
また、カプラー７４ａは、サブマウント基板３２ａ上の配線パターンにより構成されるので、カプラー７４ａのための特殊な部品が不要になり、低コストでドハティ増幅回路が実現される。
【0150】
（実施の形態２５）
次に、実施の形態２５に係るハイブリッド半導体装置について説明する。
次に、実施の形態２５に係るハイブリッド半導体装置について説明する。
【0151】
図２５は、実施の形態２５に係るハイブリッド半導体装置３０ｇの平面レイアウト図である。ハイブリッド半導体装置３０ｇは、基本的に、実施の形態２３に係るハイブリッド半導体装置３０ｅと同じ構成を備える。ただし、本実施の形態では、ハイブリッド半導体装置３０ｇを構成する第１モノリシック半導体装置７０ａは、第１トランジスタ５０および第２トランジスタ６０に加えて、第１トランジスタ５０のプリアンプである第１前段増幅器１５０、および、第２トランジスタ６０のプリアンプである第２前段増幅器１６０を有する。
【0152】
第１モノリシック半導体装置７０ａは、実施の形態２３と同様に、ドハティ増幅回路として機能する。ただし、第１前段増幅器１５０と第１トランジスタ５０とを合わせた多段増幅器がドハティ増幅回路のキャリアアンプとして機能し、第２前段増幅器１６０と第２トランジスタ６０とを合わせた多段増幅器がドハティ増幅回路のピークアンプとして機能する。
【0153】
このように構成された本実施の形態に係るハイブリッド半導体装置３０ｇでは、第１モノリシック半導体装置７０ａが多段増幅器で構成されるので、第２モノリシック半導体装置７２ｂの出力電力を小さくし、動作電流を少なくすることができ、高い効率の増幅回路が実現される。
【0154】
（実施の形態２６）
次に、実施の形態２６に係るハイブリッド半導体装置について説明する。
次に、実施の形態２６に係るハイブリッド半導体装置について説明する。
【0155】
図２６は、実施の形態２６に係るハイブリッド半導体装置３０ｈの平面レイアウト図である。ハイブリッド半導体装置３０ｈは、基本的には、実施の形態２５に係るハイブリッド半導体装置３０ｇと同じ回路構成を備える。ただし、本実施の形態に係るハイブリッド半導体装置３０ｈでは、実施の形態２５における第１トランジスタ５０および第２トランジスタ６０は、第１モノリシック半導体装置７０に配置され、第１前段増幅器１５０および第２前段増幅器１６０は、第４モノリシック半導体装置７６に配置されている。つまり、第１前段増幅器１５０および第２前段増幅器１６０は、サブマウント基板３２ａ上の第１モノリシック半導体装置７０を除く位置に配置されている。
【0156】
このように構成された本実施の形態に係るハイブリッド半導体装置３０ｈでは、前段増幅器と後段増幅器とが異なるモノリシック半導体装置（それぞれ、第４モノリシック半導体装置７６および第１モノリシック半導体装置７０）に配置されるので、第４モノリシック半導体装置７６と第１モノリシック半導体装置７０の熱干渉を少なくすることができ、高い放熱効果が実現される。
【0157】
（実施の形態２７）
次に、実施の形態２７に係るハイブリッド半導体装置について説明する。
次に、実施の形態２７に係るハイブリッド半導体装置について説明する。
【0158】
図２７は、実施の形態２７に係るハイブリッド半導体装置３０ｉの平面レイアウト図である。ハイブリッド半導体装置３０ｉは、サブマウント基板３２ｂと、サブマウント基板３２ｂ上に配置され、ドハティ増幅回路を構成するキャリアアンプ８０およびピークアンプ８１と、サブマウント基板３２ｂ上に配置され、キャリアアンプ８０にバイアス電圧を与えるバイアス回路８２と、入力された高周波信号をキャリアアンプ８０およびピークアンプ８１のそれぞれに分配送信するカプラー８３とを有する。
【0159】
より詳しくは、キャリアアンプ８０は、例えば、実施の形態８における第１トランジスタ１２である。ピークアンプ８１は、例えば、実施の形態８における第３トランジスタ４０である。バイアス回路８２は、例えば、実施の形態８における第１バイアス回路２０である。カプラー８３は、例えば、実施の形態２４におけるカプラー７４ａである。
【0160】
このように構成された本実施の形態に係るハイブリッド半導体装置３０ｉでは、ハイブリッド半導体装置３０ｉ内にバイアス回路８２が設けられているので、ハイブリッド半導体装置３０ｉ外のバイアス回路が不要になり、小さな面積でドハティ増幅回路が実現される。
【0161】
なお、バイアス回路８２は、キャリアアンプ８０だけでなく、キャリアアンプ８０とピークアンプ８１の両方にバイアス電圧を与えてもよい。
【0162】
（実施の形態２８）
次に、実施の形態２８に係るハイブリッド半導体装置について説明する。
次に、実施の形態２８に係るハイブリッド半導体装置について説明する。
【0163】
図２８は、実施の形態２８に係るハイブリッド半導体装置３０ｊの平面レイアウト図である。ハイブリッド半導体装置３０ｊは、基本的には、実施の形態２７に係るハイブリッド半導体装置３０ｉと同じ回路構成を備える。ただし、キャリアアンプ８０およびピークアンプ８１は、同一の第５モノリシック半導体装置７７に配置されている。キャリアアンプ８０およびピークアンプ８１は、１段増幅器で構成される。
【0164】
このように構成された本実施の形態に係るハイブリッド半導体装置３０ｊでは、キャリアアンプ８０とピークアンプ８１とが同一のモノリシック半導体装置上に配置されるので、両者のアンプを構成するトランジスタの特性の差を小さくすることができ、安定したドハティ増幅回路が実現される。
【0165】
また、本実施の形態に係るハイブリッド半導体装置３０ｊでは、ドハティ増幅回路が１段増幅器で構成されるので、第５モノリシック半導体装置７７の面積を小さくすることができ、小さな面積でドハティ増幅回路が実現される。
【0166】
（実施の形態２９）
次に、実施の形態２９に係るハイブリッド半導体装置について説明する。
次に、実施の形態２９に係るハイブリッド半導体装置について説明する。
【0167】
図２９は、実施の形態２９に係るハイブリッド半導体装置３０ｋの平面レイアウト図である。ハイブリッド半導体装置３０ｋは、基本的には、実施の形態２７に係るハイブリッド半導体装置３０ｉと同じ回路構成を備える。ただし、キャリアアンプ８０ａおよびピークアンプ８１ａは、同一の第６モノリシック半導体装置７８に配置されている。さらに、キャリアアンプ８０ａおよびピークアンプ８１ａは、多段増幅器で構成される。第６モノリシック半導体装置７８は、例えば、実施の形態２５における第１モノリシック半導体装置７０ａである。
【0168】
このように構成された本実施の形態に係るハイブリッド半導体装置３０ｋでは、ドハティ増幅回路が多段増幅器で構成されるので、高利得のドハティ増幅回路が実現され、その結果、ハイブリッド半導体装置３０ｋの入力信号の強度を下げることができ、効率の良い増幅が実現される。
【0169】
（実施の形態３０）
次に、実施の形態３０に係るモノリシック半導体装置について説明する。
次に、実施の形態３０に係るモノリシック半導体装置について説明する。
【0170】
図３０は、実施の形態３０に係るモノリシック半導体装置１０ｎの平面レイアウト図である。モノリシック半導体装置１０ｎは、基板１１と、基板１１上に形成されたＨＥＭＴ型の第１トランジスタ５０ｇおよび第２トランジスタ６０ｇと、を有する。モノリシック半導体装置１０ｎは、第１トランジスタ５０ｇをキャリアアンプ、第２トランジスタ６０ｇをピークアンプとしたドハティ増幅回路に用いられている。
【0171】
図３０に示されるように、第１トランジスタ５０ｇおよび第２トランジスタ６０ｇは、連続した活性領域５７内に形成された、それぞれ複数の第１単位トランジスタ５０ｇ１および複数の第２単位トランジスタ６０ｇ１からなる。複数の第１単位トランジスタ５０ｇ１および複数の第２単位トランジスタ６０ｇ１は、第１単位トランジスタと第２単位トランジスタとが交互に並ぶように、配置されている。
【0172】
なお、複数の第１単位トランジスタ５０ｇ１および複数の第２単位トランジスタ６０ｇ１の断面構造は、図１の（ｂ）に示される構造と同じである。つまり、基板１１上には、ＧａＮ等で構成される第１窒化物半導体層１０２が形成され、第１窒化物半導体層１０２の上には、第１窒化物半導体層１０２と比べてバンドギャップが大きいＡｌＧａＮ等で構成される第２窒化物半導体層１０３が形成され、第２窒化物半導体層１０３の上には、ＳｉＮ等で構成される絶縁層１０６で離隔されたドレイン電極１１０、ゲート電極１１１およびソース電極１１２が形成され、第１窒化物半導体層１０２と第２窒化物半導体層１０３との界面には、２次元電子ガス層１０７が形成されている。複数の第１単位トランジスタ５０ｇ１および複数の第２単位トランジスタ６０ｇ１は、基板１１上に形成され、第１窒化物半導体層１０２および第２窒化物半導体層１０３からなるＨＥＭＴ型のトランジスタである。
【0173】
このように構成された本実施の形態に係るモノリシック半導体装置１０ｎでは、発熱の大きなキャリアアンプに用いられる第１単位トランジスタ５０ｇ１の発熱領域を広くし、２つの第１単位トランジスタ５０ｇ１間に、発熱の小さいピークアンプに用いられる第２単位トランジスタ６０ｇ１を配置することで、基板１１の面積を増大させることなく熱抵抗を低減することができる。
【0174】
（実施の形態３１）
次に、実施の形態３１に係るモノリシック半導体装置について説明する。
次に、実施の形態３１に係るモノリシック半導体装置について説明する。
【0175】
図３１は、実施の形態３１に係るモノリシック半導体装置１０ｏの平面レイアウト図である。モノリシック半導体装置１０ｏは、基本的には、実施の形態３０に係るモノリシック半導体装置１０ｎと同じ回路構成を備える。ただし、本実施の形態に係るモノリシック半導体装置１０ｏでは、複数の第１単位トランジスタ５０ｇ１と複数の第２単位トランジスタ６０ｇ１とは、それぞれのソース領域を共通ソース領域として、隣接して形成されている点で、実施の形態３０と異なる。
【0176】
より詳しくは、複数の第１単位トランジスタ５０ｇ１のそれぞれは、活性領域５７内に、ゲート電極５２が形成された第１ゲート領域、ドレイン電極５３が形成された第１ドレイン領域、および、ソース電極５４ａおよび５４ｂが形成された第１ソース領域を有する。また、複数の第２単位トランジスタ６０ｇ１のそれぞれは、活性領域５７内に、ゲート電極６２が形成された第２ゲート領域、ドレイン電極６３が形成された第２ドレイン領域、および、ソース電極６４ａおよび６４ｂが形成された第２ソース領域を有する。複数の第１単位トランジスタ５０ｇ１と複数の第２単位トランジスタ６０ｇ１とは、ソース電極５４ｂが形成された第１ソース領域とソース電極６４ａが形成された第２ソース領域とを共通ソース領域として、隣接して形成されている。
【0177】
このように構成された本実施の形態に係るモノリシック半導体装置１０ｏでは、発熱の大きなキャリアアンプに用いられる第１単位トランジスタ５０ｇ１の発熱領域を広くし、２つの第１単位トランジスタ５０ｇ１間に、発熱の小さいピークアンプに用いられる第２単位トランジスタ６０ｇ１を配置することで、基板１１の面積を増大させることなく熱抵抗を低減することができる。
【0178】
（実施の形態３２）
次に、実施の形態３２に係るモノリシック半導体装置について説明する。
次に、実施の形態３２に係るモノリシック半導体装置について説明する。
【0179】
図３２は、実施の形態３２に係るモノリシック半導体装置１０ｐを説明する図である。より詳しくは、図３２の（ａ）は、モノリシック半導体装置１０ｐの平面レイアウトを示し、図３２の（ｂ）は、共通ソース領域の長さ（横軸）に対する熱抵抗（実線、左縦軸）およびトランジスタ面積（実線、右縦軸）との関係を示す。
【0180】
モノリシック半導体装置１０ｐは、基板１１と、基板１１上に形成されたＨＥＭＴ型の電力増幅用のトランジスタ９０を有する。トランジスタ９０は、連続した活性領域９１内に形成された複数の単位トランジスタ９０ａ～９０ｄからなる。複数の単位トランジスタ９０ａ～９０ｄの各々は、活性領域９１内にソース電極９４が形成されたソース領域、ゲート電極９２が形成されたゲート領域およびドレイン電極９３が形成されたドレイン領域を有する。複数の単位トランジスタ９０ａ～９０ｄのうちの隣接する単位トランジスタは、それぞれのソース領域を共通領域とする共通ソース領域９５、またはそれぞれのドレイン領域を共通領域とする共通ドレイン領域９６を有する。複数の単位トランジスタ９０ａ～９０ｄのソース領域、ゲート領域およびドレイン領域が並ぶ方向において、共通ソース領域９５の長さは、２００μｍ以上、３４０μｍ以下である。
【0181】
なお、複数の単位トランジスタ９０ａ～９０ｄの断面構造は、図１の（ｂ）に示される構造と同じである。つまり、基板１１上には、ＧａＮ等で構成される第１窒化物半導体層１０２が形成され、第１窒化物半導体層１０２の上には、第１窒化物半導体層１０２と比べてバンドギャップが大きいＡｌＧａＮ等で構成される第２窒化物半導体層１０３が形成され、第２窒化物半導体層１０３の上には、ＳｉＮ等で構成される絶縁層１０６で離隔されたドレイン電極１１０、ゲート電極１１１およびソース電極１１２が形成され、第１窒化物半導体層１０２と第２窒化物半導体層１０３との界面には、２次元電子ガス層１０７が形成されている。複数の単位トランジスタ９０ａ～９０ｄは、基板１１上に形成され、第１窒化物半導体層１０２および第２窒化物半導体層１０３からなるＨＥＭＴ型のトランジスタである。
【0182】
図３２の（ｂ）の「トランジスタ面積」に示されるように、共通ソース領域の長さが大きくなると、ほぼ直線的に、トランジスタの面積が大きくなる。また、図３２の（ｂ）の「熱抵抗」に示されるように、共通ソース領域の長さが大きくなると、増幅器における主要な発熱源であるゲート領域の間隔が大きくなることから、熱抵抗は低減していくが、２００μｍを超えたあたりで、その低減の程度が小さくなる。
【0183】
よって、本実施の形態に係るモノリシック半導体装置１０ｐでは、共通ソース領域９５の長さが２００μｍ以上３４０μｍ以下であるので、トランジスタ面積を無駄に大きくしてしまうことなく、低い熱抵抗が確保される。
【0184】
（実施の形態３３）
次に、実施の形態３３に係るモノリシック半導体装置について説明する。
次に、実施の形態３３に係るモノリシック半導体装置について説明する。
【0185】
図３３は、実施の形態３３に係るモノリシック半導体装置１０ｑを説明する図である。より詳しくは、図３３の（ａ）は、モノリシック半導体装置１０ｑの平面レイアウトを示し、図３３の（ｂ）は、ゲート領域の幅（横軸）に対するゲート領域の両端での信号の位相差（実線）およびドレイン領域の両端での信号の位相差（破線）を示し、図３３の（ｃ）は、ドレイン領域の両端での信号の位相差とトランジスタの利得との関係を示す。
【0186】
モノリシック半導体装置１０ｑは、基本的に、実施の形態３２と同じ構成を備える。ただし、複数の単位トランジスタ９０ａ～９０ｄのソース領域、ゲート領域およびドレイン領域が並ぶ方向と直交する方向におけるゲート領域の長さ、つまり、ゲート領域の幅（図中の（Ａ）－（Ｂ）間の長さ）は、２６０μｍ以下である。
【0187】
高周波増幅用トランジスタにおいて、一般的に、信号はゲートの一端に入力され、出力はドレインの、入力された反対の端から出力される。信号はゲート領域内、ドレイン領域内で位相が回転するがゲート領域内の位相回転量がドレイン領域内の位相回転量より多いため、トランジスタの入力端で増幅された信号とトランジスタの出力端で増幅された信号の位相がずれ、ソース領域、ゲート領域およびドレイン領域が並ぶ方向と直交する方向のゲート領域およびドレイン領域の幅が大きくなると位相ずれが増加し（図３３の（ｂ））、利得が低下する（図３３の（ｃ））。
【0188】
本実施の形態に係るモノリシック半導体装置１０ｑでは、ゲート領域の幅が２６０μｍ以下であり、３ＧＨｚ以上の周波数の信号において出力の位相差が１５度以下に抑えられ（図３３の（ｂ））、利得の低下が抑制される（図３３の（ｃ））。
【0189】
以上、本開示のモノリシック半導体装置およびハイブリッド半導体装置について、実施の形態１～３３に基づいて説明したが、本開示は、これらの実施の形態１～３３に限定されるものではない。本開示の主旨を逸脱しない限り、当業者が思いつく各種変形を各実施の形態１～３３に施したものや、各実施の形態における一部の構成要素を組み合わせて構築される別の形態も、本開示の範囲内に含まれる。
【産業上の利用可能性】
【0190】
本開示に係るモノリシック半導体装置およびハイブリッド半導体装置は、個々にゲート電圧を調整する工数を削減できるトランジスタを含むモノリシック半導体装置およびハイブリッド半導体装置として、例えば、ドハティ増幅回路として、利用できる。
【符号の説明】
【0191】
１０、１０ｃ～１０ｑ モノリシック半導体装置
１０ａ、７０、７０ａ 第１モノリシック半導体装置
１０ｂ、７２、７２ａ、７２ｂ 第２モノリシック半導体装置
１１、１１ａ 基板
１２、５０、５０ａ～５０ｇ 第１トランジスタ
１３、４１ ゲート端子
１４、４２ ドレイン端子
１５ 第１バイアス端子
１６ 第２バイアス端子
２０ 第１バイアス回路
２０ａ 第２バイアス回路
２０ｂ 第３バイアス回路
２１、６０、６０ａ～６０ｃ、６０ｇ 第２トランジスタ
２２ 第１抵抗
２３ 第２抵抗
２４ 第３抵抗
２５ 第４抵抗
２６ 第５抵抗
２７ 第６抵抗
３０、３０ａ～３０ｋ ハイブリッド半導体装置
３２、３２ａ、３２ｂ サブマウント基板
３３ 基板端子
３３ａ 高周波信号入力基板端子
３３ｂ イネーブル制御入力基板端子
３４ａ、３４ｂ サブマウント基板上の配線
３５ａ、３５ｂ ワイヤー
４０ 第３トランジスタ
４３ 第３バイアス端子
４４ 第４バイアス端子
４５ イネーブル制御回路
４６ イネーブル制御端子
４７ イネーブル出力端子
５０ｇ１ 第１単位トランジスタ
５１、５１ａ～５１ｆ 第１活性領域
５２、５２ａ～５２ｆ、６２、６２ａ～６２ｃ、９２ ゲート電極
５３、５３ａ～５３ｆ、６３、６３ａ～６３ｃ、９３ ドレイン電極
５４、５４ａ～５４ｆ、６４、６４ａ～６４ｃ、９４ ソース電極
５４ｄ１ ソース配線
５４ｄ２ ビアホール
５５、５５ａ、５５ｂ、９５ 共通ソース領域
５６、５６ａ、５６ｂ、９６ 共通ドレイン領域
５７、９１ 活性領域
５８ レベルシフト回路
６０ｇ１ 第２単位トランジスタ
６１、６１ａ～６１ｃ 第２活性領域
７１ 入力整合回路領域
７３ 出力整合回路領域
７４、７４ａ、８３ カプラー
７５ 第３モノリシック半導体装置
７６ 第４モノリシック半導体装置
７７ 第５モノリシック半導体装置
７８ 第６モノリシック半導体装置
８０、８０ａ キャリアアンプ
８１、８１ａ ピークアンプ
８２ バイアス回路
９０ トランジスタ
９０ａ～９０ｄ 単位トランジスタ
１０２ 第１窒化物半導体層
１０３ 第２窒化物半導体層
１０４ 素子分離層
１０６ 絶縁層
１１０ ドレイン電極
１１１ ゲート電極
１１２ ソース電極
１１３ 第１電極
１１４ 第２電極
１５０ 第１前段増幅器
１６０ 第２前段増幅器
１０ａ、７０、７０ａ 第１モノリシック半導体装置
１０ｂ、７２、７２ａ、７２ｂ 第２モノリシック半導体装置
１１、１１ａ 基板
１２、５０、５０ａ～５０ｇ 第１トランジスタ
１３、４１ ゲート端子
１４、４２ ドレイン端子
１５ 第１バイアス端子
１６ 第２バイアス端子
２０ 第１バイアス回路
２０ａ 第２バイアス回路
２０ｂ 第３バイアス回路
２１、６０、６０ａ～６０ｃ、６０ｇ 第２トランジスタ
２２ 第１抵抗
２３ 第２抵抗
２４ 第３抵抗
２５ 第４抵抗
２６ 第５抵抗
２７ 第６抵抗
３０、３０ａ～３０ｋ ハイブリッド半導体装置
３２、３２ａ、３２ｂ サブマウント基板
３３ 基板端子
３３ａ 高周波信号入力基板端子
３３ｂ イネーブル制御入力基板端子
３４ａ、３４ｂ サブマウント基板上の配線
３５ａ、３５ｂ ワイヤー
４０ 第３トランジスタ
４３ 第３バイアス端子
４４ 第４バイアス端子
４５ イネーブル制御回路
４６ イネーブル制御端子
４７ イネーブル出力端子
５０ｇ１ 第１単位トランジスタ
５１、５１ａ～５１ｆ 第１活性領域
５２、５２ａ～５２ｆ、６２、６２ａ～６２ｃ、９２ ゲート電極
５３、５３ａ～５３ｆ、６３、６３ａ～６３ｃ、９３ ドレイン電極
５４、５４ａ～５４ｆ、６４、６４ａ～６４ｃ、９４ ソース電極
５４ｄ１ ソース配線
５４ｄ２ ビアホール
５５、５５ａ、５５ｂ、９５ 共通ソース領域
５６、５６ａ、５６ｂ、９６ 共通ドレイン領域
５７、９１ 活性領域
５８ レベルシフト回路
６０ｇ１ 第２単位トランジスタ
６１、６１ａ～６１ｃ 第２活性領域
７１ 入力整合回路領域
７３ 出力整合回路領域
７４、７４ａ、８３ カプラー
７５ 第３モノリシック半導体装置
７６ 第４モノリシック半導体装置
７７ 第５モノリシック半導体装置
７８ 第６モノリシック半導体装置
８０、８０ａ キャリアアンプ
８１、８１ａ ピークアンプ
８２ バイアス回路
９０ トランジスタ
９０ａ～９０ｄ 単位トランジスタ
１０２ 第１窒化物半導体層
１０３ 第２窒化物半導体層
１０４ 素子分離層
１０６ 絶縁層
１１０ ドレイン電極
１１１ ゲート電極
１１２ ソース電極
１１３ 第１電極
１１４ 第２電極
１５０ 第１前段増幅器
１６０ 第２前段増幅器
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】