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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2022-12-12
(45)【発行日】2022-12-20
(54)【発明の名称】半導体装置及びその製造方法
(51)【国際特許分類】
H01L 21/329 20060101AFI20221213BHJP
H01L 29/861 20060101ALI20221213BHJP
H01L 29/87 20060101ALI20221213BHJP
H01L 27/06 20060101ALI20221213BHJP
H01L 27/088 20060101ALI20221213BHJP
H01L 21/822 20060101ALI20221213BHJP
H01L 27/04 20060101ALI20221213BHJP
H01L 21/76 20060101ALI20221213BHJP
H01L 29/78 20060101ALI20221213BHJP
【ＦＩ】
H01L29/90 Z
H01L27/06 311B
H01L27/088 331E
H01L27/088 331A
H01L27/04 H
H01L21/76 L
H01L29/78 657A
【請求項の数】
3
(21)【出願番号】P 2018135264
(22)【出願日】2018-07-18
(65)【公開番号】P2020013903
(43)【公開日】2020-01-23
【審査請求日】2021-02-19
(73)【特許権者】
【識別番号】000003551
【氏名又は名称】株式会社東海理化電機製作所
(74)【代理人】
【識別番号】100079049
【弁理士】
【氏名又は名称】中島 淳
(74)【代理人】
【識別番号】100084995
【弁理士】
【氏名又は名称】加藤 和詳
(74)【代理人】
【識別番号】100099025
【弁理士】
【氏名又は名称】福田 浩志
(72)【発明者】
【氏名】片岡 良一
【審査官】杉山 芳弘
(56)【参考文献】
【文献】特開２００８－１５３４０３（ＪＰ，Ａ）
【文献】特開平０４－２４５４６９（ＪＰ，Ａ）
【文献】特開２００９－０４９２９６（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０１Ｌ ２９／７８
Ｈ０１Ｌ ２９／８６１
Ｈ０１Ｌ ２９／８７
Ｈ０１Ｌ ２７／０４
Ｈ０１Ｌ ２７／０６
Ｈ０１Ｌ ２７／０８８
Ｈ０１Ｌ ２１／３２９
Ｈ０１Ｌ ２１／７６
Ｈ０１Ｌ ２１／８２２
(57)【特許請求の範囲】
【請求項1】
支持基板上に絶縁層を介在して活性層が形成された基板の前記活性層に配設され、アノード領域とカソード領域とのｐｎ接合ダイオードを含んで構成される保護素子と、前記ｐｎ接合ダイオードの周囲を取り囲み前記活性層に配設され、前記ｐｎ接合ダイオードをその周囲に配設される素子から電気的に分離する素子分離領域と、
前記アノード領域の主面部に配設され、前記アノード領域と同一導電型に設定され、かつ、前記アノード領域よりも不純物密度が高く設定されたコンタクト領域と、
前記カソード領域と前記コンタクト領域との間において、前記アノード領域の主面から前記コンタクト領域の深さよりも深く、かつ、前記アノード領域よりも浅い領域まで配設され、前記アノード領域とは反対導電型の半導体領域を含んで構成される遮蔽領域と、
を備え、
前記遮蔽領域は、
前記カソード領域の不純物密度と同一不純物密度に設定され、かつ、前記カソード領域の前記アノード領域とのｐｎ接合深さと同一のｐｎ接合深さに設定されている
半導体装置。
【請求項2】
支持基板上に絶縁層を介在して活性層が形成された基板の前記活性層に配設され、アノード領域とカソード領域とのｐｎ接合ダイオードを含んで構成される保護素子と、前記ｐｎ接合ダイオードの周囲を取り囲み前記活性層に配設され、前記ｐｎ接合ダイオードをその周囲に配設される素子から電気的に分離する素子分離領域と、
前記アノード領域の主面部に配設され、前記アノード領域と同一導電型に設定され、かつ、前記アノード領域よりも不純物密度が高く設定されたコンタクト領域と、
前記カソード領域と前記コンタクト領域との間において、前記アノード領域の主面から前記コンタクト領域の深さよりも深く、かつ、前記アノード領域よりも浅い領域まで配設され、前記アノード領域とは反対導電型の半導体領域を含んで構成される遮蔽領域と、
を備え、
前記素子分離領域は、
前記活性層の表面から少なくとも前記絶縁層へ至るトレンチと、
当該トレンチの側壁に配設された絶縁体と、
前記トレンチの側壁に前記絶縁体を介して配設された導電体と、を備え、
前記遮蔽領域は、
前記カソード領域と前記コンタクト領域との間に沿って延設し、かつ、延設方向の両端を前記素子分離領域に接して配設されている
半導体装置。
【請求項3】
支持基板上に絶縁層を介在して活性層が形成された基板の前記活性層に配設され、アノード領域とカソード領域とのｐｎ接合ダイオードを含んで構成される保護素子と、前記ｐｎ接合ダイオードの周囲を取り囲み前記活性層に配設され、前記ｐｎ接合ダイオードをその周囲に配設される素子から電気的に分離する素子分離領域と、
前記アノード領域の主面部に配設され、前記アノード領域と同一導電型に設定され、かつ、前記アノード領域よりも不純物密度が高く設定されたコンタクト領域と、
前記カソード領域と前記コンタクト領域との間において、前記アノード領域の主面から前記コンタクト領域の深さよりも深く、かつ、前記アノード領域よりも浅い領域まで配設され、前記アノード領域とは反対導電型の半導体領域を含んで構成される遮蔽領域と、
を備え、
前記遮蔽領域は、前記カソード領域の周囲を取り囲んで配設されている
半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置及びその製造方法に関し、特に保護素子を備えた半導体装置及びその製造方法に適用して有効な技術に関する。
【背景技術】
【0002】
特許文献１には、SOI（Silicon On Insulator）基板を採用した半導体装置が開示されている。SOI基板は、シリコン基板と、シリコン基板上の埋込み酸化膜と、埋込み酸化膜上のｐ型活性層とを積層して形成されている。ｐ型活性層にはMOSFET（Metal Oxide Semiconductor Field Effect Transistor）が形成されている。
ここで、一般的に、SOI基板のシリコン基板は電位が印加されていないフローティング状態とされているか、又はシリコン基板にはグランド電位が印加されている。
ここで、一般的に、SOI基板のシリコン基板は電位が印加されていないフローティング状態とされているか、又はシリコン基板にはグランド電位が印加されている。
【0003】
ところで、SOI基板のｐ型活性層に保護素子として高耐圧構造のｐｎ接合ダイオードを形成する場合には、ｐ型活性層の不純物密度を低く設定し、ｐｎ接合部の接合耐圧を高める必要がある。例えば、アノード領域に負のサージ電圧が印加されたと仮定する。アノード領域の不純物密度が低く設定されると、ｐｎ接合部からアノード領域側へ空乏層を広げることができ、ｐｎ接合ダイオードの接合耐圧を向上させることができる。
しかしながら、ｐ型活性層の不純物密度が変化すると、同一のSOI基板に搭載されているｐｎ接合ダイオード以外の他の素子、具体的にはMOSFETの閾値電圧（Vth）等が変化し、素子の特性に変動が発生してしまう。
しかしながら、ｐ型活性層の不純物密度が変化すると、同一のSOI基板に搭載されているｐｎ接合ダイオード以外の他の素子、具体的にはMOSFETの閾値電圧（Vth）等が変化し、素子の特性に変動が発生してしまう。
【先行技術文献】
【特許文献】
【0004】
【文献】特許第４３５４８７６号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
本発明は、上記事実を考慮し、他の素子の特性に影響を及ぼすことがなく、保護素子の耐圧を向上させることができる半導体装置及びその製造方法を提供する。
【課題を解決するための手段】
【0006】
本発明の第１実施態様に係る半導体装置は、支持基板上に絶縁層を介在して活性層が形成された基板の活性層に配設され、アノード領域とカソード領域とのｐｎ接合ダイオードを含んで構成される保護素子と、ｐｎ接合ダイオードの周囲を取り囲み活性層に配設され、ｐｎ接合ダイオードをその周囲に配設される素子から電気的に分離する素子分離領域と、アノード領域の主面部に配設され、アノード領域と同一導電型に設定され、かつ、アノード領域よりも不純物密度が高く設定されたコンタクト領域と、カソード領域とコンタクト領域との間において、アノード領域の主面からコンタクト領域の深さよりも深く、かつ、アノード領域よりも浅い領域まで配設され、アノード領域とは反対導電型の半導体領域を含んで構成される遮蔽領域と、を備えている。
【0007】
第１実施態様に係る半導体装置は、基板に保護素子及び素子分離領域を備える。基板は、支持基板と、この支持基板上の絶縁層と、絶縁層上の活性層とを有する。保護素子は、活性層に配設され、アノード領域とカソード領域とのｐｎ接合ダイオードを含んで構成される。素子分離領域は、ｐｎ接合ダイオードの周囲を取り囲んで活性層に配設される。この素子分離領域は、ｐｎ接合ダイオードをその周囲に配設される素子から電気的に分離する。
さらに、アノード領域の主面部にはコンタクト領域が配設される。コンタクト領域は、アノード領域と同一導電型に設定され、かつ、アノード領域よりも不純物密度が高く設定される。
さらに、アノード領域の主面部にはコンタクト領域が配設される。コンタクト領域は、アノード領域と同一導電型に設定され、かつ、アノード領域よりも不純物密度が高く設定される。
【0008】
ここで、半導体装置は、更に遮蔽領域を備える。遮蔽領域は、カソード領域とコンタクト領域との間において、アノード領域の主面からコンタクト領域の深さよりも深く、かつ、アノード領域よりも浅い領域まで配設される。この遮蔽領域は、アノード領域とは反対導電型の半導体領域を含んで構成される。仮に、アノード領域に負のサージ電圧が印加されると、カソード領域とアノード領域とのｐｎ接合部から遮蔽領域に沿い、更に遮蔽領域を迂回して、アノード領域側へ空乏層を広げることができるので、ｐｎ接合ダイオードの接合耐圧を向上させることができる。
このため、活性層の不純物密度を低く設定することがないので、ｐｎ接合ダイオード以外の素子の特性に影響を与えることがなく、ｐｎ接合ダイオードの接合耐圧を向上させることができる。
このため、活性層の不純物密度を低く設定することがないので、ｐｎ接合ダイオード以外の素子の特性に影響を与えることがなく、ｐｎ接合ダイオードの接合耐圧を向上させることができる。
【0009】
本発明の第２実施態様に係る半導体装置では、第１実施態様に係る半導体装置において、遮蔽領域は、カソード領域の不純物密度と同一不純物密度に設定され、かつ、カソード領域のアノード領域とのｐｎ接合深さと同一のｐｎ接合深さに設定されている。
【0010】
第２実施態様に係る半導体装置によれば、遮蔽領域が、カソード領域の不純物密度と同一不純物密度に設定され、かつ、カソード領域のｐｎ接合深さと同一のｐｎ接合深さに設定される。
このため、カソード領域と同様な構造により遮蔽領域を簡易に構成することができ、ｐｎ接合ダイオードの接合耐圧を簡易に向上させることができる。
このため、カソード領域と同様な構造により遮蔽領域を簡易に構成することができ、ｐｎ接合ダイオードの接合耐圧を簡易に向上させることができる。
【0011】
本発明の第３実施態様に係る半導体装置では、第１実施態様又は第２実施態様に係る半導体装置において、素子分離領域は、活性層の表面から少なくとも絶縁層へ至るトレンチと、トレンチの側壁に配設された絶縁体と、トレンチの側壁に絶縁体を介して配設された導電体と、を備え、遮蔽領域は、カソード領域とコンタクト領域との間に沿って延設し、かつ、延設方向の両端を素子分離領域に接して配設されている。
【0012】
第３実施態様に係る半導体装置によれば、素子分離領域がトレンチ、絶縁体及び導電体を備える。トレンチは活性層の表面から少なくとも絶縁層へ至り、絶縁体はトレンチ側壁に配設される。導電体はトレンチの側壁に絶縁体を介して配設される。
一方、遮蔽領域は、カソード領域とコンタクト領域との間に沿って延設し、かつ、延設方向の両端を素子分離領域に接して配設される。
このため、遮蔽領域が素子分離領域に接する箇所においても、ｐｎ接合部からアノード領域側への空乏層を広げることができ、ｐｎ接合ダイオードの接合耐圧をより一層向上させることができる。
一方、遮蔽領域は、カソード領域とコンタクト領域との間に沿って延設し、かつ、延設方向の両端を素子分離領域に接して配設される。
このため、遮蔽領域が素子分離領域に接する箇所においても、ｐｎ接合部からアノード領域側への空乏層を広げることができ、ｐｎ接合ダイオードの接合耐圧をより一層向上させることができる。
【0013】
本発明の第４実施態様に係る半導体装置では、第１実施態様又は第２実施態様に係る半導体装置において、遮蔽領域は、カソード領域の周囲を取り囲んで配設されている。
【0014】
第４実施態様に係る半導体装置によれば、遮蔽領域がカソード領域の周囲を取り囲んで配設されるので、カソード領域とアノード領域とのｐｎ接合部からアノード領域側へ、カソード領域の周囲全域にわたって空乏層を広げることができる。このため、ｐｎ接合ダイオードの接合耐圧をより一層向上させることができる。
【0015】
本発明の第５実施態様に係る半導体装置の製造方法は、支持基板上に絶縁層を介在して活性層が形成された基板の活性層において、保護素子を構成するｐｎ接合ダイオードの形成領域を取り囲んで素子分離領域を形成し、素子分離領域により周囲が取り囲まれた活性層にアノード領域を形成する工程と、アノード領域の主面部に、ｐｎ接合ダイオードのアノード領域とは逆導電型のカソード領域を形成し、ｐｎ接合ダイオードを形成する工程と、アノード領域のカソード領域とは異なる主面部に、アノード領域と同一導電型に設定され、かつ、アノード領域よりも不純物密度が高く設定されたコンタクト領域を形成する工程と、を備え、カソード領域を形成する工程と同一工程によって、カソード領域とコンタクト領域との間に、アノード領域の主面からコンタクト領域の深さよりも深く、かつ、アノード領域よりも浅い領域まで配設され、アノード領域とは反対導電型の半導体領域を含んで構成される遮蔽領域と、を形成する工程と、を備えている。
【0016】
第５実施態様に係る半導体装置の製造方法では、最初に、基板に素子分離領域が形成され、保護素子を構成するｐｎ接合ダイオードのアノード領域が形成される。基板は、支持基板と、この支持基板上の絶縁層と、絶縁層上の活性層とを有する。素子分離領域は、ｐｎ接合ダイオードの形成領域を取り囲んで活性層に形成される。アノード領域は、素子分離領域により周囲が取り囲まれた活性層に形成される。
次に、カソード領域がアノード領域の主面部に形成され、アノード領域及びカソード領域を有するｐｎ接合ダイオードが形成される。カソード領域はアノード領域とは逆導電型に設定される。
アノード領域のカソード領域とは異なる主面部にコンタクト領域が形成される。コンタクト領域はアノード領域と同一導電型に設定され、かつ、コンタクト領域の不純物密度はアノード領域の不純物密度よりも高く設定される。
次に、カソード領域がアノード領域の主面部に形成され、アノード領域及びカソード領域を有するｐｎ接合ダイオードが形成される。カソード領域はアノード領域とは逆導電型に設定される。
アノード領域のカソード領域とは異なる主面部にコンタクト領域が形成される。コンタクト領域はアノード領域と同一導電型に設定され、かつ、コンタクト領域の不純物密度はアノード領域の不純物密度よりも高く設定される。
【0017】
ここで、カソード領域を形成する工程と同一工程によって、遮蔽領域が形成される。遮蔽領域は、カソード領域とコンタクト領域との間に、アノード領域の主面からコンタクト領域の深さよりも深く、かつ、アノード領域よりも浅い領域まで配設される。遮蔽領域は、アノード領域とは反対導電型の半導体領域を含んで構成される。
このため、遮蔽領域がカソード領域を形成する工程を利用して形成されるので、遮蔽領域を形成する工程に相当する分、製造工程数を削減することができる。しかも、ｐｎ接合ダイオードの接合耐圧を向上させることができる。
このため、遮蔽領域がカソード領域を形成する工程を利用して形成されるので、遮蔽領域を形成する工程に相当する分、製造工程数を削減することができる。しかも、ｐｎ接合ダイオードの接合耐圧を向上させることができる。
【発明の効果】
【0018】
本発明によれば、他の素子の特性に影響を及ぼすことがなく、保護素子の耐圧を向上させることができる半導体装置及びその製造方法を提供することができる。
【図面の簡単な説明】
【0019】
【図4】半導体装置の製造方法を説明する第２工程断面図である。
【発明を実施するための形態】
【0020】
【0021】
（半導体装置１の基板断面構造）
図１及び図２に示されるように、本実施の形態に係る半導体装置１は基板（半導体ペレット又は半導体チップ）２を主体に構成されている。基板２の主面部には保護素子としてのｐｎ接合ダイオードＤ（以下、単に「ダイオードＤ」という。）が配設され、ダイオードＤは順方向接続において外部端子ＢＰに電気的に接続されている。
図１及び図２に示されるように、本実施の形態に係る半導体装置１は基板（半導体ペレット又は半導体チップ）２を主体に構成されている。基板２の主面部には保護素子としてのｐｎ接合ダイオードＤ（以下、単に「ダイオードＤ」という。）が配設され、ダイオードＤは順方向接続において外部端子ＢＰに電気的に接続されている。
【0022】
基板２にはSOI基板が使用されている。すなわち、基板２は、導電性を有する支持基板２０と、支持基板２０上に形成された絶縁層２１と、絶縁層２１上に形成された活性層２２とを順次積層した構造とされている。
【0023】
支持基板２０は、ここでは、シリコン単結晶基板により形成され、低不純物密度のｐ型に設定されている。なお、支持基板２０は、中不純物密度又は高不純物密度のｐ型に設定されてもよく、又はｎ型に設定されてもよい。
絶縁層２１は、埋込み酸化膜（BOX：Buried Oxide）として形成され、具体的にはシリコン酸化膜により形成されている。絶縁層２１は、例えば、イオン注入法を用いて、支持基板２０の内部に酸素を注入し、支持基板２０内部のシリコンを部分的に酸化させることにより形成されている。
活性層２２は、ここでは支持基板２０と同様にシリコン単結晶層により形成され、低不純物密度のｐ型に設定されている。活性層２２は、支持基板２０の表面層の一部を用いて形成され、絶縁層２１が形成されることによってこの絶縁層２１を境として支持基板２０と区画（電気的に分離）されている。活性層２２には、ダイオードＤが配設されると共に、ダイオードＤ以外であって回路を構築する半導体素子が配設されている。
特に限定されるものではないが、ここでは、半導体素子として、絶縁ゲート型電界効果トランジスタＴｒ（IGFET：Insulated Gate Field Effect Transistor。以下、単に「トランジスタＴｒ」という。）が配設されている。ここで、IGFETとは、MOSFET、MISFET（Metal Insulator Semiconductor Field Effect Transistor）のいずれも含む意味において使用されている。
絶縁層２１は、埋込み酸化膜（BOX：Buried Oxide）として形成され、具体的にはシリコン酸化膜により形成されている。絶縁層２１は、例えば、イオン注入法を用いて、支持基板２０の内部に酸素を注入し、支持基板２０内部のシリコンを部分的に酸化させることにより形成されている。
活性層２２は、ここでは支持基板２０と同様にシリコン単結晶層により形成され、低不純物密度のｐ型に設定されている。活性層２２は、支持基板２０の表面層の一部を用いて形成され、絶縁層２１が形成されることによってこの絶縁層２１を境として支持基板２０と区画（電気的に分離）されている。活性層２２には、ダイオードＤが配設されると共に、ダイオードＤ以外であって回路を構築する半導体素子が配設されている。
特に限定されるものではないが、ここでは、半導体素子として、絶縁ゲート型電界効果トランジスタＴｒ（IGFET：Insulated Gate Field Effect Transistor。以下、単に「トランジスタＴｒ」という。）が配設されている。ここで、IGFETとは、MOSFET、MISFET（Metal Insulator Semiconductor Field Effect Transistor）のいずれも含む意味において使用されている。
【0024】
（素子分離領域３の構造）
図１及び図２に示されるように、ダイオードＤの周囲を取り囲む領域であって、活性層２２には素子分離領域３が配設されている。また、図１に示されるように、トランジスタＴｒの周囲を取り囲む領域であって、活性層２２には素子分離領域３が配設されている。素子分離領域３は、ダイオードＤと、その周囲に配設されたダイオードＤ以外の半導体素子、ここではトランジスタＴｒとの間等、素子間を電気的に分離する構成とされている。 本実施の形態において、素子分離領域３は、トレンチ３０と、絶縁体３１と、導電体３２とを含んで構成され、所謂、トレンチアイソレーション構造として構成されている。
図１及び図２に示されるように、ダイオードＤの周囲を取り囲む領域であって、活性層２２には素子分離領域３が配設されている。また、図１に示されるように、トランジスタＴｒの周囲を取り囲む領域であって、活性層２２には素子分離領域３が配設されている。素子分離領域３は、ダイオードＤと、その周囲に配設されたダイオードＤ以外の半導体素子、ここではトランジスタＴｒとの間等、素子間を電気的に分離する構成とされている。 本実施の形態において、素子分離領域３は、トレンチ３０と、絶縁体３１と、導電体３２とを含んで構成され、所謂、トレンチアイソレーション構造として構成されている。
【0025】
トレンチ３０は、ダイオードＤの周囲を取り囲み、活性層２２の表面から絶縁層２１の少なくとも表面に至る構成とされている。トレンチ３０では、溝深さ寸法に対して、溝開口幅寸法が小さく（アスペクト比が大きく）設定されている。すなわち、トレンチ３０を有する素子分離領域３が採用されると、活性層２２の表面上での素子分離領域３の占有面積が小さくなるので、半導体装置１の集積度を向上させることができる。トレンチ３０は、半導体装置１の製造プロセスにおいて、例えばリアクティブイオンエッチング（RIE）等の異方性エッチングを用いて形成されている。
数値は一例であるが、図１に示されるトレンチ３０の溝幅は、例えば３μｍに設定されている。また、基板２の活性層２２の厚さ（アノード領域の厚さ）はトレンチ３０の深さと同一寸法とされ、トレンチ３０の深さは例えば１５μｍに設定されている。
数値は一例であるが、図１に示されるトレンチ３０の溝幅は、例えば３μｍに設定されている。また、基板２の活性層２２の厚さ（アノード領域の厚さ）はトレンチ３０の深さと同一寸法とされ、トレンチ３０の深さは例えば１５μｍに設定されている。
【0026】
絶縁体３１は、トレンチ３０の側壁に配設されている。この絶縁体３１は例えばシリコン酸化膜により形成され、このシリコン酸化膜は例えば化学的気相析出（CVD）法を用いて形成されている。
【0027】
導電体３２は、トレンチ３０内部に絶縁体３１を介して埋設されている。導電体３２として、例えばシリコン多結晶膜が使用されている。接地電位に印加されるなどの必要に応じて、シリコン多結晶膜に不純物が導入されて、シリコン多結晶膜が低抵抗値に調整されている。半導体装置１の製造プロセスにおいて、シリコン多結晶膜は、例えばCVD法を用いて、トレンチ３０内部を埋設しつつ、活性層２２上が平坦になるまで堆積される。そして、トレンチ３０内部が完全に埋設されつつ、活性層２２上のシリコン多結晶膜が除去される。このシリコン多結晶の除去には、エッチング法又はケミカルメカニカルポリシング（CMP）法を使用することができる。
【0028】
（ダイオードＤの構造）
図１及び図２に示されるように、ダイオードＤは、アノード領域としてのｐ型活性層２２と、カソード領域としてのｎ型半導体領域４とのｐｎ接合部に構成されている。
アノード領域としての活性層２２は、底面を絶縁層２１により囲まれ（図１参照）、側面の周囲全体を素子分離領域３により囲まれている（図１及び図２参照）。特に平面形状が限定されるものではないが、ここでは、図２に示されるように、活性層２２の平面形状は、左右に細長い矩形状に形成されている。詳しく説明すると、活性層２２は、カソード領域としてのｎ型半導体領域４及び後述するコンタクト領域（ｐ型半導体領域５）が左右方向に配置されるので、左右方向を長手方向とする長方形状に形成されている。
ここで、図１に示されるように、アノード領域は活性層２２を使用しているので、アノード領域の表面からの深さは活性層２２からの表面の深さに相当する。
図１及び図２に示されるように、ダイオードＤは、アノード領域としてのｐ型活性層２２と、カソード領域としてのｎ型半導体領域４とのｐｎ接合部に構成されている。
アノード領域としての活性層２２は、底面を絶縁層２１により囲まれ（図１参照）、側面の周囲全体を素子分離領域３により囲まれている（図１及び図２参照）。特に平面形状が限定されるものではないが、ここでは、図２に示されるように、活性層２２の平面形状は、左右に細長い矩形状に形成されている。詳しく説明すると、活性層２２は、カソード領域としてのｎ型半導体領域４及び後述するコンタクト領域（ｐ型半導体領域５）が左右方向に配置されるので、左右方向を長手方向とする長方形状に形成されている。
ここで、図１に示されるように、アノード領域は活性層２２を使用しているので、アノード領域の表面からの深さは活性層２２からの表面の深さに相当する。
【0029】
ｎ型半導体領域４は、活性層２２の表面から内部へｎ型不純物をイオン注入法又は固相拡散法を用いて導入し、ｎ型不純物を活性化することにより形成されている。ｎ型半導体領域４の不純物密度は活性層２２の不純物密度よりも高く設定されている。さらに、ｎ型半導体領域４の活性層２２とのｐｎ接合深さｄ１は、活性層２２の深さよりも浅く設定されている。加えて、ｐｎ接合深さｄ１は、後述するコンタクト領域（ｐ型半導体領域５）の深さよりも深い構成とされている。
【0030】
アノード領域としての活性層２２の主面部には、活性層２２と同一導電型のコンタクト領域として使用されるｐ型半導体領域５が配設されている。ｐ型半導体領域５はｎ型半導体領域４の不純物密度よりも高い不純物密度に設定されている。また、ｐ型半導体領域５の活性層２２の表面からの深さは、ｎ型半導体領域４のｐｎ接合深さｄ１よりも浅く設定されている。言い換えると、ｎ型半導体領域４のｐｎ接合深さｄ１は、ｐ型半導体領域５の深さよりも深く、アノード領域の深さよりも浅い領域まで配設されている。
ｐ型半導体領域５が配設されることにより、アノード領域としての活性層２２とそれに電気的に接続される配線（図１及び図２に示される配線１２）との接触抵抗（接続抵抗）を小さくすることができる。
ｐ型半導体領域５が配設されることにより、アノード領域としての活性層２２とそれに電気的に接続される配線（図１及び図２に示される配線１２）との接触抵抗（接続抵抗）を小さくすることができる。
【0031】
図１に示されるように、ダイオードＤ上及び素子分離領域３上を含む基板２上の全面にパッシベーション膜１０が配設されている。パッシベーション膜１０は、例えばシリコン酸化膜若しくはシリコン窒化膜の単層、又はそれらを積層した複合膜により形成されている。
図１及び図２に示されるように、パッシベーション膜１０上には配線１２が配設されている。配線１２は、ここでは単層配線構造を示しているが、２層以上の配線構造であってもよい。配線１２には、例えば、銅（Cu）、シリコン（Si）が添加されたアルミニウム合金膜が使用されている。
図１及び図２中、左側に示される配線１２の一端部は、パッシベーション膜１０に膜厚方向に貫通して形成された接続孔１１を通してカソード領域としてのｎ型半導体領域４に電気的に接続されている。この配線１２の他端部は、活性層２２上をパッシベーション膜１０を介して延設し、素子分離領域３を跨いで、図示省略の内部回路に接続されている。
また、右側に示される配線１２の一端部は、接続孔１１を通してｐ型半導体領域５に電気的に接続され、ｐ型半導体領域５はアノード領域としてのｐ型活性層２２に電気的に接続されている。この配線１２の他端部は、活性層２２上をパッシベーション膜１０を介して延設し、素子分離領域３を跨いで、図示省略の外部端子ＢＰに接続されている。
図１及び図２に示されるように、パッシベーション膜１０上には配線１２が配設されている。配線１２は、ここでは単層配線構造を示しているが、２層以上の配線構造であってもよい。配線１２には、例えば、銅（Cu）、シリコン（Si）が添加されたアルミニウム合金膜が使用されている。
図１及び図２中、左側に示される配線１２の一端部は、パッシベーション膜１０に膜厚方向に貫通して形成された接続孔１１を通してカソード領域としてのｎ型半導体領域４に電気的に接続されている。この配線１２の他端部は、活性層２２上をパッシベーション膜１０を介して延設し、素子分離領域３を跨いで、図示省略の内部回路に接続されている。
また、右側に示される配線１２の一端部は、接続孔１１を通してｐ型半導体領域５に電気的に接続され、ｐ型半導体領域５はアノード領域としてのｐ型活性層２２に電気的に接続されている。この配線１２の他端部は、活性層２２上をパッシベーション膜１０を介して延設し、素子分離領域３を跨いで、図示省略の外部端子ＢＰに接続されている。
【0032】
（トランジスタＴｒの構造）
図１に示されるように、トランジスタＴｒは、素子分離領域３に周囲を囲まれた領域内において、活性層２２の主面部に配設されている。トランジスタＴｒは、チャネル形成領域として使用される活性層２２と、ソース領域及びドレイン領域としての一対の主電極を形成するｎ型半導体領域８と、ゲート絶縁膜６と、ゲート電極７とを含んで構成されている。
一対のｎ型半導体領域８は、活性層２２の主面部においてゲート幅方向へ離間して配設されている。ｎ型半導体領域８は、ｐ型半導体領域５とは反対導電型であるが、ｐ型半導体領域５と同程度の不純物密度に設定されている。活性層２２において一対のｎ型半導体領域８間はチャネル形成領域として使用されている。
ゲート絶縁膜６は活性層２２の主面上において一対のｎ型半導体領域８間に少なくとも形成されている。ゲート絶縁膜６として、シリコン酸化膜の単層膜、又はシリコン酸化膜とシリコン窒化膜とを積層した複合膜を使用することができる。
ゲート電極７はゲート絶縁膜６上に配設されている。ゲート電極７には、例えば、不純物が導入されて低抵抗値に調整されたシリコン多結晶膜の単層膜、又はシリコン多結晶膜上に高融点金属膜や高融点金属シリサイド膜を積層した複合膜を使用することができる。
このように構成されるトランジスタＴｒはｎチャネル導電型に設定されている。なお、本実施の形態では、活性層２２に図示省略のｐチャネル導電型トランジスタが配設されており、相補型トランジスタ（complementary transistor）が構築されている。また、ｐ型チャネル導電型トランジスタが配設されている活性層はｎ型に設定されている。
図１に示されるように、トランジスタＴｒは、素子分離領域３に周囲を囲まれた領域内において、活性層２２の主面部に配設されている。トランジスタＴｒは、チャネル形成領域として使用される活性層２２と、ソース領域及びドレイン領域としての一対の主電極を形成するｎ型半導体領域８と、ゲート絶縁膜６と、ゲート電極７とを含んで構成されている。
一対のｎ型半導体領域８は、活性層２２の主面部においてゲート幅方向へ離間して配設されている。ｎ型半導体領域８は、ｐ型半導体領域５とは反対導電型であるが、ｐ型半導体領域５と同程度の不純物密度に設定されている。活性層２２において一対のｎ型半導体領域８間はチャネル形成領域として使用されている。
ゲート絶縁膜６は活性層２２の主面上において一対のｎ型半導体領域８間に少なくとも形成されている。ゲート絶縁膜６として、シリコン酸化膜の単層膜、又はシリコン酸化膜とシリコン窒化膜とを積層した複合膜を使用することができる。
ゲート電極７はゲート絶縁膜６上に配設されている。ゲート電極７には、例えば、不純物が導入されて低抵抗値に調整されたシリコン多結晶膜の単層膜、又はシリコン多結晶膜上に高融点金属膜や高融点金属シリサイド膜を積層した複合膜を使用することができる。
このように構成されるトランジスタＴｒはｎチャネル導電型に設定されている。なお、本実施の形態では、活性層２２に図示省略のｐチャネル導電型トランジスタが配設されており、相補型トランジスタ（complementary transistor）が構築されている。また、ｐ型チャネル導電型トランジスタが配設されている活性層はｎ型に設定されている。
【0033】
（遮蔽領域３５の構造）
このように構成される半導体装置１では、図１及び図２に示されるように、アノード領域としてのｐ型活性層２２の主面部に遮蔽領域３５が配設されている。遮蔽領域３５は、アノード領域（ｐ型半導体領域５）とは反対導電型、すなわちカソード領域（ｎ型半導体領域４）と同一導電型のｎ型半導体領域を含んで構成されている。
このように構成される半導体装置１では、図１及び図２に示されるように、アノード領域としてのｐ型活性層２２の主面部に遮蔽領域３５が配設されている。遮蔽領域３５は、アノード領域（ｐ型半導体領域５）とは反対導電型、すなわちカソード領域（ｎ型半導体領域４）と同一導電型のｎ型半導体領域を含んで構成されている。
【0034】
詳しく説明すると、遮蔽領域３５は、カソード領域とコンタクト領域との間において、アノード領域の主面から深さ方向へ配設されている。ここで、図１に示されるように、遮蔽領域３５の活性層２２の表面からのｐｎ接合深さｄ２は、コンタクト領域の深さよりも深く、更にアノード領域の深さ並びに素子分離領域の深さよりも浅い。本実施の形態においては、遮蔽領域３５のｐｎ接合深さｄ２は、カソード領域としてのｎ型半導体領域４のｐｎ接合深さｄ１と同一の接合深さに設定されている。
例えば、アノード領域に負のサージ電圧が印加されたと仮定する。コンタクト領域の深さよりも遮蔽領域３５の深さｄ２が深く設定されることにより、カソード領域とアノード領域とのｐｎ接合部からコンタクト領域側への空乏層Ｉｐの横方向（活性層２２の主面と平行な方向）の広がりを阻止することができる。一方、アノード領域の深さよりも遮蔽領域３５の深さｄ２が浅く設定されることにより、遮蔽領域３５下の領域に空乏層Ｉｐの広がりを促進する領域を形成することができる。すなわち、ｐｎ接合部からアノード領域側へ、遮蔽領域３５に沿ってこの遮蔽領域３５を迂回して、空乏層Ｉｐを広げることができる。
例えば、アノード領域に負のサージ電圧が印加されたと仮定する。コンタクト領域の深さよりも遮蔽領域３５の深さｄ２が深く設定されることにより、カソード領域とアノード領域とのｐｎ接合部からコンタクト領域側への空乏層Ｉｐの横方向（活性層２２の主面と平行な方向）の広がりを阻止することができる。一方、アノード領域の深さよりも遮蔽領域３５の深さｄ２が浅く設定されることにより、遮蔽領域３５下の領域に空乏層Ｉｐの広がりを促進する領域を形成することができる。すなわち、ｐｎ接合部からアノード領域側へ、遮蔽領域３５に沿ってこの遮蔽領域３５を迂回して、空乏層Ｉｐを広げることができる。
【0035】
図２に示されるように、遮蔽領域３５は、上下方向を延設方向とし、この延設方向と交差する方向、ここでは直交する方向を幅方向としている。この遮蔽領域３５の幅は、特に符号を付さないが、図１及び図２に示されるように、素子分離領域３のトレンチ３０の溝幅よりも小さい設定とされている。例えば、遮蔽領域３５の幅は例えば１μｍに設定されている。
また、図２に示されるように、遮蔽領域３５は、カソード領域とコンタクト領域との間に沿って延設し、延設方向の両端（上端及び下端）を素子分離領域３に接して配設されている。
また、図２に示されるように、遮蔽領域３５は、カソード領域とコンタクト領域との間に沿って延設し、延設方向の両端（上端及び下端）を素子分離領域３に接して配設されている。
【0036】
（半導体装置１の製造方法）
本実施の形態に係る半導体装置１の製造方法、特に遮蔽領域３５の製造方法は以下の通りである。
まず、基板２が準備される（図３参照）。基板２にはSOI基板が使用され、基板２は支持基板２０上に絶縁層２１を介して活性層２２を有する。活性層２２は、ｐ型に設定され、低不純物密度に設定される。
本実施の形態に係る半導体装置１の製造方法、特に遮蔽領域３５の製造方法は以下の通りである。
まず、基板２が準備される（図３参照）。基板２にはSOI基板が使用され、基板２は支持基板２０上に絶縁層２１を介して活性層２２を有する。活性層２２は、ｐ型に設定され、低不純物密度に設定される。
【0037】
図３に示されるように、ダイオードＤの形成領域ＤＲ、トランジスタＴｒの形成領域ＴＲのそれぞれの周囲を取り囲んで活性層２２に素子分離領域３が形成される。
素子分離領域３は、まず最初にトレンチ３０を形成する。トレンチ３０は、フォトリソグラフィ技術を用いて図示省略のマスクを形成し、このマスクを用いて活性層２２にエッチングを行うことにより形成される。エッチングには、前述の通り、例えばRIE等の異方性エッチングが使用される。
引き続き、トレンチ３０の少なくとも側壁に絶縁体３１が形成される。そして、トレンチ３０内部に導電体３２が埋設され、これにより素子分離領域３が形成される。
素子分離領域３は、まず最初にトレンチ３０を形成する。トレンチ３０は、フォトリソグラフィ技術を用いて図示省略のマスクを形成し、このマスクを用いて活性層２２にエッチングを行うことにより形成される。エッチングには、前述の通り、例えばRIE等の異方性エッチングが使用される。
引き続き、トレンチ３０の少なくとも側壁に絶縁体３１が形成される。そして、トレンチ３０内部に導電体３２が埋設され、これにより素子分離領域３が形成される。
【0038】
素子分離領域３が形成されると、ダイオードＤの形成領域ＤＲにおいて、素子分離領域３により活性層２２の周囲が取り囲まれ、この周囲が取り囲まれた活性層２２がアノード領域として形成される。すなわち、本実施の形態に係る半導体装置１の製造方法では、アノード領域としての活性層２２を形成する工程の後に、素子分離領域３を形成する工程が組み込まれる。
また、形成領域ＤＲだけにアノード領域が形成されるとすれば、この製造方法では、素子分離領域３を形成する工程と同一工程において、アノード領域が形成される。
なお、活性層２２、素子分離領域３のそれぞれを形成した後、適正な不純物密度に設定されたｐ型不純物を活性層２２に注入することによって、素子分離領域３を形成する工程の後にアノード領域を形成することができる。
一方、前述の図１に示されるように、素子分離領域３が形成されると、トランジスタＴｒの形成領域ＴＲが形成される。
また、形成領域ＤＲだけにアノード領域が形成されるとすれば、この製造方法では、素子分離領域３を形成する工程と同一工程において、アノード領域が形成される。
なお、活性層２２、素子分離領域３のそれぞれを形成した後、適正な不純物密度に設定されたｐ型不純物を活性層２２に注入することによって、素子分離領域３を形成する工程の後にアノード領域を形成することができる。
一方、前述の図１に示されるように、素子分離領域３が形成されると、トランジスタＴｒの形成領域ＴＲが形成される。
【0039】
次に、図４に示されるように、形成領域ＤＲにおいて、活性層２２の主面部にｎ型不純物を導入し、カソード領域としてのｎ型半導体領域４が形成される。ｎ型半導体領域４は、図示省略のフォトリソグラフィ技術により形成されたマスクを用いて、イオン注入法又は固相拡散法によりｎ型不純物を導入し、ｎ型不純物を活性化することにより形成される。ｎ型半導体領域４が形成されると、ダイオードＤが実質的に完成する。
【0040】
ここで、同図４に示されるように、形成領域ＤＲにおいて、カソード領域とコンタクト領域との間において、カソード領域（ｎ型半導体領域４）を形成する工程と同一工程によって、ｎ型半導体領域を含んで構成される遮蔽領域３５が形成される。遮蔽領域３５は、カソード領域を形成するマスクと同一のマスクを用い、かつ、カソード領域を形成するｎ型不純物の導入と同一工程によってｎ型不純物を導入することにより形成される。
【0041】
次に、形成領域ＴＲにおいて、活性層２２の主面上にゲート絶縁膜６、ゲート電極７のそれぞれが順次形成される（図１参照）。そして、活性層２２の主面部に一対の主電極として使用されるｎ型半導体領域８が形成される（図１参照）。ｎ型半導体領域８は、ｎ型半導体領域４の形成工程と同様に、図示省略のマスクを用いてイオン注入法によりｎ型不純物を導入し、ｎ型不純物を活性化することにより形成される。ｎ型半導体領域８が形成されると、トランジスタＴｒが実質的に完成する。
【0042】
次に、形成領域ＤＲにおいて、活性層２２の（アノード領域の）主面部にコンタクト領域としてのｐ型半導体領域５が形成される（図１参照）。ｐ型半導体領域５は、ｎ型半導体領域４を形成する工程と同様に、図示省略のマスクを用いてｐ型不純物を導入し、ｐ型不純物を活性化することにより形成される。
【0043】
次に、ダイオードＤ上及びトランジスタＴｒ上であって活性層２２上及び素子分離領域３上にパッシベーション膜１０が形成され、引き続き、ｎ型半導体領域４上、ｐ型半導体領域５上及びｎ型半導体領域８上においてパッシベーション膜１０に接続孔１１が形成される（図１参照）。
次に、接続孔１１を通してｎ型半導体領域４、ｐ型半導体領域５、ｎ型半導体領域８のそれぞれに接続される複数の配線１２がパッシベーション膜１０上に形成される。
図示並びに説明は省略するが、この後、上層配線や最終パッシベーション膜等が形成される。
これら一連の製造工程が終了すると、本実施の形態に係る、ダイオードＤを含んで構成される保護素子を有する半導体装置１が完成する。
次に、接続孔１１を通してｎ型半導体領域４、ｐ型半導体領域５、ｎ型半導体領域８のそれぞれに接続される複数の配線１２がパッシベーション膜１０上に形成される。
図示並びに説明は省略するが、この後、上層配線や最終パッシベーション膜等が形成される。
これら一連の製造工程が終了すると、本実施の形態に係る、ダイオードＤを含んで構成される保護素子を有する半導体装置１が完成する。
【0044】
（本実施の形態の作用及び効果）
本実施の形態に係る半導体装置１は、図１及び図２に示されるように、基板２に保護素子及び素子分離領域３を備える。基板２は、支持基板２０と、この支持基板２０上の絶縁層２１と、絶縁層２１上の活性層２２とを有する。保護素子は、活性層２２に配設され、アノード領域（ｐ型活性層２２）とカソード領域（ｎ型半導体領域４）とのダイオードＤを含んで構成される。素子分離領域３は、ダイオードＤの周囲を取り囲んで活性層２２に配設される。この素子分離領域３は、ダイオードＤをその周囲に配設される素子から電気的に分離する。
さらに、アノード領域の主面部にはコンタクト領域（ｐ型半導体領域５）が配設される。コンタクト領域は、アノード領域と同一導電型に設定され、かつ、アノード領域よりも不純物密度が高く設定される。
本実施の形態に係る半導体装置１は、図１及び図２に示されるように、基板２に保護素子及び素子分離領域３を備える。基板２は、支持基板２０と、この支持基板２０上の絶縁層２１と、絶縁層２１上の活性層２２とを有する。保護素子は、活性層２２に配設され、アノード領域（ｐ型活性層２２）とカソード領域（ｎ型半導体領域４）とのダイオードＤを含んで構成される。素子分離領域３は、ダイオードＤの周囲を取り囲んで活性層２２に配設される。この素子分離領域３は、ダイオードＤをその周囲に配設される素子から電気的に分離する。
さらに、アノード領域の主面部にはコンタクト領域（ｐ型半導体領域５）が配設される。コンタクト領域は、アノード領域と同一導電型に設定され、かつ、アノード領域よりも不純物密度が高く設定される。
【0045】
ここで、半導体装置１は、更に遮蔽領域３５を備える。遮蔽領域３５は、カソード領域とコンタクト領域との間において、アノード領域の主面からコンタクト領域の深さよりも深く、かつ、アノード領域よりも浅い領域までｐｎ接合深さｄ２により配設される。遮蔽領域３５は、アノード領域とは反対導電型の半導体領域を含んで構成される。
【0046】
例えば、アノード領域に負のサージ電圧が印加されると仮定する。図１に示されるように、まず、サージ電圧が印加されると、カソード領域（ｎ型半導体領域４）とアノード領域（ｐ型活性層２２）とのｐｎ接合部からカソード領域側へ空乏層Ｉｎが広がる。一方、ｐｎ接合部からアノード領域側へ空乏層Ｉｐが広がる。
ここで、基板２の支持基板２０、素子分離領域３の導電体３２のそれぞれには、例えば接地電位（０Ｖ）が印加される。すると、基板２の支持基板２０、絶縁層２１及び活性層２２はフィールドプレート構造を構築し、更に素子分離領域３の導電体３２、絶縁体３１及び活性層２２は同様にフィールドプレート構造を構築する。このため、空乏層Ｉｐの広がりを向上させることができる。
そして、遮蔽領域３５が配設されるので、カソード領域とアノード領域とのｐｎ接合部から遮蔽領域３５に沿い、更に遮蔽領域３５を迂回して、アノード領域側へ空乏層Ｉｐを広げることができる。これにより、ダイオードＤの接合耐圧を向上させることができる。
このため、活性層２２の不純物密度を低く設定することがないので、ダイオードＤ以外の素子、具体的には図１に示されるトランジスタＴｒの特性に影響を与えることがなく、ダイオードＤの接合耐圧を向上させることができる。トランジスタＴｒの特性としては、閾値電圧の変動、寄生容量の変動等である。
ここで、基板２の支持基板２０、素子分離領域３の導電体３２のそれぞれには、例えば接地電位（０Ｖ）が印加される。すると、基板２の支持基板２０、絶縁層２１及び活性層２２はフィールドプレート構造を構築し、更に素子分離領域３の導電体３２、絶縁体３１及び活性層２２は同様にフィールドプレート構造を構築する。このため、空乏層Ｉｐの広がりを向上させることができる。
そして、遮蔽領域３５が配設されるので、カソード領域とアノード領域とのｐｎ接合部から遮蔽領域３５に沿い、更に遮蔽領域３５を迂回して、アノード領域側へ空乏層Ｉｐを広げることができる。これにより、ダイオードＤの接合耐圧を向上させることができる。
このため、活性層２２の不純物密度を低く設定することがないので、ダイオードＤ以外の素子、具体的には図１に示されるトランジスタＴｒの特性に影響を与えることがなく、ダイオードＤの接合耐圧を向上させることができる。トランジスタＴｒの特性としては、閾値電圧の変動、寄生容量の変動等である。
【0047】
また、本実施の形態に係る半導体装置１では、図１に示されるように、遮蔽領域３５が、カソード領域の不純物密度と同一不純物密度に設定され、かつ、カソード領域のｐｎ接合深さｄ１と同一のｐｎ接合深さｄ２に設定される。
このため、カソード領域と同様な構造により遮蔽領域３５を簡易に構成することができ、ダイオードＤの接合耐圧を簡易に向上させることができる。
このため、カソード領域と同様な構造により遮蔽領域３５を簡易に構成することができ、ダイオードＤの接合耐圧を簡易に向上させることができる。
【0048】
さらに、本実施の形態に係る半導体装置１では、図１及び図２に示されるように、素子分離領域３がトレンチ３０、絶縁体３１及び導電体３２を備える。トレンチ３０は活性層２２の表面から少なくとも絶縁層２１へ至り、絶縁体３１はトレンチ３０側壁に配設される。導電体３２はトレンチ３０の側壁に絶縁体３１を介して配設される。
一方、遮蔽領域３５は、カソード領域（ｎ型半導体領域４）とコンタクト領域（ｐ型半導体領域５）との間に沿って延設し、かつ、延設方向の両端を素子分離領域３に接して配設される。
このため、遮蔽領域３５が素子分離領域３に接する箇所においても、ｐｎ接合部からアノード領域側への空乏層Ｉｐを広げることができ、ダイオードＤの接合耐圧をより一層向上させることができる。
一方、遮蔽領域３５は、カソード領域（ｎ型半導体領域４）とコンタクト領域（ｐ型半導体領域５）との間に沿って延設し、かつ、延設方向の両端を素子分離領域３に接して配設される。
このため、遮蔽領域３５が素子分離領域３に接する箇所においても、ｐｎ接合部からアノード領域側への空乏層Ｉｐを広げることができ、ダイオードＤの接合耐圧をより一層向上させることができる。
【0049】
また、本実施の形態に係る半導体装置１の製造方法では、最初に、基板２に素子分離領域３が形成され、保護素子を構成するダイオードＤのアノード領域（ｐ型活性層２２）が形成される（図１及び図３参照）。基板２は、支持基板２０と、この支持基板２０上の絶縁層２１と、絶縁層２１上の活性層２２とを有する。素子分離領域３は、ダイオードＤの形成領域ＤＲを取り囲んで活性層２２に形成される。アノード領域は、素子分離領域３により周囲が取り囲まれた活性層２２に形成される。
次に、カソード領域（ｎ型半導体領域４）がアノード領域の主面部に形成され、アノード領域及びカソード領域を有するダイオードＤが形成される。カソード領域はアノード領域とは逆導電型に設定される。
アノード領域のカソード領域とは異なる主面部にコンタクト領域（ｐ型半導体領域５）が形成される。コンタクト領域はアノード領域と同一導電型に設定され、かつ、コンタクト領域の不純物密度はアノード領域の不純物密度よりも高く設定される。
次に、カソード領域（ｎ型半導体領域４）がアノード領域の主面部に形成され、アノード領域及びカソード領域を有するダイオードＤが形成される。カソード領域はアノード領域とは逆導電型に設定される。
アノード領域のカソード領域とは異なる主面部にコンタクト領域（ｐ型半導体領域５）が形成される。コンタクト領域はアノード領域と同一導電型に設定され、かつ、コンタクト領域の不純物密度はアノード領域の不純物密度よりも高く設定される。
【0050】
ここで、カソード領域を形成する工程と同一工程によって、遮蔽領域３５が形成される。詳しく説明すると、図４に示されるように、カソード領域のｎ型半導体領域４を形成する工程と同一工程により、遮蔽領域３５のｎ型半導体領域が形成される。遮蔽領域３５は、カソード領域とコンタクト領域との間に、アノード領域の主面からコンタクト領域の深さよりも深く、かつ、アノード領域よりも浅い領域までｐｎ接合深さｄ２により配設される。
このため、遮蔽領域３５がカソード領域を形成する工程を利用して形成されるので、遮蔽領域３５を形成する工程に相当する分、製造工程数を削減することができる。しかも、ダイオードＤの接合耐圧を向上させることができる。
このため、遮蔽領域３５がカソード領域を形成する工程を利用して形成されるので、遮蔽領域３５を形成する工程に相当する分、製造工程数を削減することができる。しかも、ダイオードＤの接合耐圧を向上させることができる。
【0051】
従って、本実施の形態に係る半導体装置１及びその製造方法によれば、他の素子に影響を及ぼすことがなく、保護素子の耐圧を向上させることができる。
【0052】
［第２実施の形態］
図５を用いて、本発明の第２実施の形態に係る半導体装置１及びその製造方法を説明する。なお、本実施の形態において、第１実施の形態に係る半導体装置１及びその製造方法における構成要素と同一の構成要素、又は実質的に同一の構成要素には同一符号を付し、重複するので、その説明は省略する。
図５を用いて、本発明の第２実施の形態に係る半導体装置１及びその製造方法を説明する。なお、本実施の形態において、第１実施の形態に係る半導体装置１及びその製造方法における構成要素と同一の構成要素、又は実質的に同一の構成要素には同一符号を付し、重複するので、その説明は省略する。
【0053】
本実施の形態に係る半導体装置１では、遮蔽領域３５の配設レイアウトが、第１実施の形態に係る半導体装置１と異なる。すなわち、図５に示されるように、遮蔽領域３５は、カソード領域（ｎ型半導体領域４）とコンタクト領域（ｐ型半導体領域５）との間に配設され、更にカソード領域の周囲のすべてを取り囲んで配設されている。
特に平面形状が限定されるものではないが、平面視において、カソード領域は矩形状に形成され、遮蔽領域３５は延設方向に終端が無い矩形リング形状に形成されている。
特に平面形状が限定されるものではないが、平面視において、カソード領域は矩形状に形成され、遮蔽領域３５は延設方向に終端が無い矩形リング形状に形成されている。
【0054】
図示並びに説明は省略するが、第１実施の形態に係る半導体装置１の製造方法と同様に、本実施の形態に係る半導体装置１の製造方法では、遮蔽領域３５はカソード領域を形成する工程と同一工程により形成される。
【0055】
このように構成される半導体装置１では、前述の第１実施の形態に係る半導体装置１により得られる作用効果と同様の作用効果を得ることができる。
また、本実施の形態に係る半導体装置１では、遮蔽領域３５がカソード領域の周囲を取り囲んで配設されるので、カソード領域とアノード領域とのｐｎ接合部からアノード領域側へカソード領域の周囲全域にわたって空乏層Ｉｐ（図１参照）を広げることができる。このため、ダイオードＤの接合耐圧をより一層向上させることができる。
さらに、半導体装置１の製造方法では、遮蔽領域３５がカソード領域を形成する工程を利用して形成されるので、製造工程を削減することができる。
また、本実施の形態に係る半導体装置１では、遮蔽領域３５がカソード領域の周囲を取り囲んで配設されるので、カソード領域とアノード領域とのｐｎ接合部からアノード領域側へカソード領域の周囲全域にわたって空乏層Ｉｐ（図１参照）を広げることができる。このため、ダイオードＤの接合耐圧をより一層向上させることができる。
さらに、半導体装置１の製造方法では、遮蔽領域３５がカソード領域を形成する工程を利用して形成されるので、製造工程を削減することができる。
【0056】
［上記実施の形態の補足説明］
本発明は、上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において、例えば下記の通り変形可能である。
例えば、上記実施の形態では、ダイオードに１つの遮蔽領域が配設された例について説明したが、本発明では、ダイオードのカソード領域とコンタクト領域との間に、幅方向に平行に複数の遮蔽領域が配設されてもよい。
また、上記実施の形態では、遮蔽領域は、ｎ型半導体領域を主体に形成されているが、浅いトレンチを形成してこのトレンチの側壁及び底面に沿ってｎ型半導体領域を形成してもよい。この場合、遮蔽領域は、浅いトレンチと、ｎ型半導体領域とを含んで構成されている。さらに、浅いトレンチ内部に絶縁体が埋設されてもよい。この場合、遮蔽領域は、浅いトレンチと、ｎ型半導体領域と、絶縁体とを含んで構成されている。
また、ｎ型半導体領域の主面を選択的に酸化してシリコン酸化膜（フィールド絶縁膜）を形成し、このｎ型半導体領域とシリコン酸化膜とを含んで遮蔽領域が構成されてもよい。
さらに、本発明では、ダイオード以外の半導体素子として、バイポーラトランジスタ、抵抗素子、容量素子等が含まれる。
また、本発明は、半導体装置の基板において、支持基板はシリコン単結晶基板に限定されるものではなく、例えば金属基板や化合物半導体基板を使用してもよい。
さらに、本発明は、保護素子として、ｐｎ接合ダイオードを含む、IGFET、バイポーラトランジスタ、拡散抵抗のいずれかであってもよい。具体的には、IGFETの一方の主電極と活性層とのｐｎ接合部にダイオードが形成されている。バイポーラトランジスタでは、エミッタ領域又はコレクタ領域とベース領域（活性層）とのｐｎ接合部にダイオードが形成されている。拡散抵抗では、拡散抵抗と活性層とのｐｎ接合部にダイオードが形成されている。
また、本発明は、２以上の素子、例えばダイオードとIGFETとを組み合わせて、又は拡散抵抗とIGFETとを組み合わせて保護素子を構築してもよい。
本発明は、上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において、例えば下記の通り変形可能である。
例えば、上記実施の形態では、ダイオードに１つの遮蔽領域が配設された例について説明したが、本発明では、ダイオードのカソード領域とコンタクト領域との間に、幅方向に平行に複数の遮蔽領域が配設されてもよい。
また、上記実施の形態では、遮蔽領域は、ｎ型半導体領域を主体に形成されているが、浅いトレンチを形成してこのトレンチの側壁及び底面に沿ってｎ型半導体領域を形成してもよい。この場合、遮蔽領域は、浅いトレンチと、ｎ型半導体領域とを含んで構成されている。さらに、浅いトレンチ内部に絶縁体が埋設されてもよい。この場合、遮蔽領域は、浅いトレンチと、ｎ型半導体領域と、絶縁体とを含んで構成されている。
また、ｎ型半導体領域の主面を選択的に酸化してシリコン酸化膜（フィールド絶縁膜）を形成し、このｎ型半導体領域とシリコン酸化膜とを含んで遮蔽領域が構成されてもよい。
さらに、本発明では、ダイオード以外の半導体素子として、バイポーラトランジスタ、抵抗素子、容量素子等が含まれる。
また、本発明は、半導体装置の基板において、支持基板はシリコン単結晶基板に限定されるものではなく、例えば金属基板や化合物半導体基板を使用してもよい。
さらに、本発明は、保護素子として、ｐｎ接合ダイオードを含む、IGFET、バイポーラトランジスタ、拡散抵抗のいずれかであってもよい。具体的には、IGFETの一方の主電極と活性層とのｐｎ接合部にダイオードが形成されている。バイポーラトランジスタでは、エミッタ領域又はコレクタ領域とベース領域（活性層）とのｐｎ接合部にダイオードが形成されている。拡散抵抗では、拡散抵抗と活性層とのｐｎ接合部にダイオードが形成されている。
また、本発明は、２以上の素子、例えばダイオードとIGFETとを組み合わせて、又は拡散抵抗とIGFETとを組み合わせて保護素子を構築してもよい。
【符号の説明】
【0057】
１…半導体装置、２…基板、２０…支持基板、２１…絶縁層、２２…活性層（アノード領域）、３…素子分離領域、３０…トレンチ、３１…絶縁体、３２…導電体、４…ｎ型半導体領域（カソード領域）、５…ｐ型半導体領域（コンタクト領域）、３５…遮蔽領域、Ｄ…ダイオード（ｐｎ接合ダイオード）、Ｔｒ…トランジスタ。
【図1】
【図2】
【図3】
【図4】
【図5】
