(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2022-12-12
(45)【発行日】2022-12-20
(54)【発明の名称】半導体装置及びモジュール
(51)【国際特許分類】
H03K 17/687 20060101AFI20221213BHJP
H03K 17/10 20060101ALI20221213BHJP
H01L 21/822 20060101ALI20221213BHJP
H01L 27/04 20060101ALI20221213BHJP
H01L 21/8234 20060101ALI20221213BHJP
H01L 27/06 20060101ALI20221213BHJP
H01L 27/088 20060101ALI20221213BHJP
H01L 29/41 20060101ALI20221213BHJP
H01L 29/786 20060101ALI20221213BHJP
【ＦＩ】
H03K17/687 G
H03K17/10
H01L27/04 C
H01L27/04 E
H01L27/06 102A
H01L27/088 331E
H01L29/44 Y
H01L29/78 613Z
【請求項の数】
8
(21)【出願番号】P 2019507407
(86)(22)【出願日】2018-01-31
(86)【国際出願番号】 JP2018003252
(87)【国際公開番号】W WO2018173497
(87)【国際公開日】2018-09-27
【審査請求日】2021-01-21
(31)【優先権主張番号】P 2017055787
(32)【優先日】2017-03-22
(33)【優先権主張国・地域又は機関】JP
(73)【特許権者】
【識別番号】316005926
【氏名又は名称】ソニーセミコンダクタソリューションズ株式会社
(74)【代理人】
【識別番号】110002147
【氏名又は名称】弁理士法人酒井国際特許事務所
(72)【発明者】
【氏名】野口 賢治
(72)【発明者】
【氏名】鯉森 俊行
(72)【発明者】
【氏名】永野 弘明
(72)【発明者】
【氏名】上村 正哉
(72)【発明者】
【氏名】中山 恵
【審査官】工藤 一光
(56)【参考文献】
【文献】米国特許出願公開第２０１４／０３１２９５８（ＵＳ，Ａ１）
【文献】特開２０１１－２４９４６６（ＪＰ，Ａ）
【文献】特開２０１６－１７１４９８（ＪＰ，Ａ）
【文献】国際公開第２０１８／１３９４９５（ＷＯ，Ａ１）
【文献】特開２００８－２６３５２３（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０３Ｋ１７／６８７－１７／６９５
Ｈ０３Ｋ１７／１０
Ｈ０４Ｂ１／４０
Ｈ０１Ｌ２１／８２２－２１／８２４９
Ｈ０１Ｌ２７／０６－２７／０９８
Ｈ０１Ｌ２９／４０－２９／５１
Ｈ０１Ｌ２９／７８６
(57)【特許請求の範囲】
【請求項1】
半導体基板と、当該半導体基板上に積層された積層構造とを持つ半導体装置であって、
高周波信号が供給される第１の端子と、
前記高周波信号が出力される第２の端子と、
前記第１の端子と前記第２の端子との間に、電気的に直列に接続された複数のスイッチ素子と、
隣り合う２つの前記スイッチ素子の間の各ノードと前記第１の端子との間にそれぞれ設けられた複数のキャパシタと、
を備え、
前記各キャパシタの容量は、当該キャパシタに接続される前記スイッチ素子の、前記第１の端子を起点とした順番に従って、順次小さくなっており、
前記複数のスイッチ素子は、前記半導体基板内の拡散領域に、所定の方向に沿って並ぶように設けられ、
前記第１の端子および前記第２の端子は、前記積層構造の上方から見た際に、前記複数のスイッチ素子を挟み込むような位置に配置され、
前記各キャパシタは、前記各スイッチ素子の一方の端部の直上に設けられ、前記半導体基板上に設けられた第１の絶縁膜を貫通するビアを介して、前記各スイッチ素子の一方の端部と電気的接続する電極と、前記電極の上に第２の絶縁膜を介して設けられた各金属膜とにより形成され、
前記積層構造の積層方向に沿って、前記各電極と前記各金属膜とは互いに対向し、
前記各金属膜は、前記半導体基板上に積層された積層構造において同一の階層に位置し、互いに連結して、一体の金属膜を形成している、
半導体装置。
【請求項2】
前記各キャパシタの容量は、当該キャパシタに接続される前記スイッチ素子の、前記第１の端子を起点とした順番に従って、順次指数関数的に小さくなっている、請求項１に記載の半導体装置。
【請求項3】
前記金属膜の前記各電極と重なる面積は、当該電極に対応する前記スイッチ素子の、前記第１の端子を起点とした順番に従って、順次小さくなっている、請求項１に記載の半導体装置。
【請求項4】
前記一体の金属膜は直角三角形の形状を持つ、請求項１又は３に記載の半導体装置。
【請求項5】
前記直角三角形の斜辺の部分が折れ線となっている、請求項４に記載の半導体装置。
【請求項6】
前記直角三角形の斜辺の部分が指数関数で表現される曲線となっている、請求項４に記載の半導体装置。
【請求項7】
前記スイッチ素子は電界効果トランジスタである、請求項１～６のいずれか１項に記載の半導体装置。
【請求項8】
半導体装置と、高周波部品、信号処理装置、及び演算装置のうちの少なくとも１つと、
を備えるモジュールであって、
前記半導体装置は、
半導体基板と、当該半導体基板上に積層された積層構造とを持ち、
高周波信号が供給される第１の端子と、
前記高周波信号が出力される第２の端子と、
前記第１の端子と前記第２の端子との間に、電気的に直列に接続された複数のスイッチ素子と、
隣り合う２つの前記スイッチ素子の間の各ノードと前記第１の端子との間にそれぞれ設けられた複数のキャパシタと、
を有し、
前記各キャパシタの容量は、当該キャパシタに接続される前記スイッチ素子の、前記第１の端子を起点とした順番に従って、順次小さくなっており、
前記複数のスイッチ素子は、前記半導体基板内の拡散領域に、所定の方向に沿って並ぶように設けられ、
前記第１の端子および前記第２の端子は、前記積層構造の上方から見た際に、前記複数のスイッチ素子を挟み込むような位置に配置され、
前記各キャパシタは、前記各スイッチ素子の一方の端部の直上に設けられ、前記半導体基板上に設けられた第１の絶縁膜を貫通するビアを介して、前記各スイッチ素子の一方の端部と電気的接続する電極と、前記電極の上に第２の絶縁膜を介して設けられた各金属膜とにより形成され、
前記積層構造の積層方向に沿って、前記各電極と前記各金属膜とは互いに対向し、
前記各金属膜は、前記半導体基板上に積層された積層構造において同一の階層に位置し、互いに連結して、一体の金属膜を形成している、
モジュール。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、半導体装置及びモジュールに関する。
【背景技術】
【0002】
携帯電話等の移動体通信システムで用いられる携帯端末のフロントエンドには、高周波信号を切換えるための高周波スイッチが設けられている。このような高周波スイッチのスイッチ素子としては、ＧａＡｓ等の化合物系の電界効果トランジスタ（ＦＥＴ）が用いられてきた。さらに、最近では、上記スイッチ素子として、シリコン系のデバイスからなる周辺回路（例えば、周波数変換回路等）と混載が可能なＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板を用いたシリコン系のＦＥＴも用いられるようになってきている。
【0003】
高周波スイッチにおいては、上述のような化合物系又はシリコン系の複数のＦＥＴをスイッチ素子として用い、これら複数のＦＥＴを電気的に直列接続した多段構成を採用することにより、所望の耐圧を確保している。このような多段構成を採用した高周波スイッチの一例としては、下記特許文献１に開示されている半導体装置を挙げることができる。
【先行技術文献】
【特許文献】
【0004】
【文献】特開平１１－１３６１１１号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
しかしながら、複数のＦＥＴを直列に接続した多段構成を採用した場合、耐圧は向上するものの、高周波スイッチのチップ面積が拡大し、製造コストの増加を抑えることが難しくなる。また、上記多段構成を採用した場合であっても、特定のＦＥＴに局所的に高い電圧が印加され、高い電圧が印加されたＦＥＴが破壊されやすくなることから、多段構成による耐圧の向上にも限界があった。
【0006】
そこで、本開示では、チップ面積を抑えつつ、耐圧を向上させることが可能な、新規、且つ、改良された半導体装置及びモジュールを提案する。
【課題を解決するための手段】
【0007】
本開示によれば、高周波信号が供給される第１の端子と、前記高周波信号が出力される第２の端子と、前記第１の端子と前記第２の端子との間に、電気的に直列に接続された第１、第２及び第３のスイッチ素子と、前記第１のスイッチ素子と前記第２のスイッチ素子との間の第１のノードと、前記第１の端子との間に設けられた第１のキャパシタと、前記第２のスイッチ素子と前記第３のスイッチ素子との間の第２のノードと、前記第１の端子との間に設けられた第２のキャパシタと、を備え、前記第１のキャパシタの容量は、前記第２のキャパシタの容量に比べて大きい、半導体装置が提供される。
【0008】
また、本開示によれば、高周波信号が供給される第１の端子と、前記高周波信号が出力される第２の端子と、前記第１の端子と前記第２の端子との間に、電気的に直列に接続された複数のスイッチ素子と、隣り合う２つの前記スイッチ素子の間の各ノードと前記第１の端子との間にそれぞれ設けられた複数のキャパシタと、を備え、前記各キャパシタの容量は、当該キャパシタに接続される前記スイッチ素子の、前記第１の端子を起点とした順番に従って、順次小さくなっている、半導体装置が提供される。
【0009】
さらに、本開示によれば、高周波信号が供給される第１の端子と、前記高周波信号が出力される第２の端子と、前記第１の端子と前記第２の端子との間に、電気的に直列に接続された第１、第２及び第３のスイッチ素子と、前記第１のスイッチ素子と前記第２のスイッチ素子との間の第１のノードと、前記第１の端子との間に設けられた第１のキャパシタと、前記第２のスイッチ素子と前記第３のスイッチ素子との間の第２のノードと、前記第１の端子との間に設けられた第２のキャパシタと、を有し、前記第１のキャパシタの容量は、前記第２のキャパシタの容量に比べて大きい、半導体装置と、高周波部品、信号処理装置、及び演算装置のうちの少なくとも１つと、を備える高周波モジュールが提供される。
【発明の効果】
【0010】
以上説明したように本開示によれば、チップ面積を抑えつつ、耐圧を向上させることができる半導体装置及びモジュールを提供することができる。
【0011】
なお、上記の効果は必ずしも限定的なものではなく、上記の効果とともに、または上記の効果に代えて、本明細書に示されたいずれかの効果、または本明細書から把握され得る他の効果が奏されてもよい。
【図面の簡単な説明】
【0012】
【図1】本開示の実施形態に係る半導体装置１０の回路図である。
【図2】同実施形態に係る半導体装置１０の平面図である。
【図3】本開示の実施形態の変形例に係る半導体装置１０ａの平面図である。
【図4】同実施形態に係る半導体装置１０の断面図である。
【図5】実施例１に係る半導体装置１０の各段のＦＥＴ１００に印加される電圧の値を示したグラフである。
【図6】実施例２に係る半導体装置１０ａの各段のＦＥＴ１００に印加される電圧の値を示したグラフである。
【図7】比較例に係る半導体装置９０の回路図である。
【図8】比較例に係る半導体装置９０の各段のＦＥＴ９００に印加される電圧の値を示したグラフである。
【図9】比較例に係る半導体装置９０の等価回路図である。
【発明を実施するための形態】
【0013】
以下に添付図面を参照しながら、本開示の好適な実施の形態について詳細に説明する。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複説明を省略する。
【0014】
また、本明細書および図面において、実質的に同一または類似の機能構成を有する複数の構成要素を、同一の符号の後に異なる数字を付して区別する場合がある。ただし、実質的に同一または類似の機能構成を有する複数の構成要素の各々を特に区別する必要がない場合、同一符号のみを付する。また、異なる実施形態の類似する構成要素については、同一の符号の後に異なるアルファベットを付して区別する場合がある。ただし、類似する構成要素の各々を特に区別する必要がない場合、同一符号のみを付する。
【0015】
また、以下の説明で参照される図面は、本開示の一実施形態の説明とその理解を促すための図面であり、わかりやすくするために、図中に示される形状や寸法、比などは実際と異なる場合がある。さらに、図中に示される半導体装置等は、以下の説明と公知の技術を参酌して適宜、設計変更することができる。また、以下の説明においては、半導体装置等の積層構造の上下方向は、トランジスタ等の素子が設けられた基板上の面を上とした場合の相対方向に対応し、例えば当該半導体装置が半導体パッケージに内蔵された際の半導体装置の積層構造の上下方向とは異なる場合がある。
【0016】
以下の説明においては、回路素子等の値に対する数学的な表現（例えば、線形関数的、指数関数的）や半導体装置における積層膜の形状の表現は、数学的に定義される数値と同一の値や幾何学的に定義される形状だけを意味するものではなく、半導体装置の製造工程において工業的に許容される程度の違い等がある場合やその形状に類似する形状をも含む。
【0017】
また、以下の説明においては、「ゲート」とは、電界効果トランジスタ（ＦＥＴ）のゲート電極を表す。「ドレイン」とは、ＦＥＴのドレイン電極またはドレイン領域を表し、「ソース」とは、ＦＥＴのソース電極またはソース領域を表す。
【0018】
さらに、以下の説明においては、半導体装置の回路構成において、特段の断りがない限りは、「接続」とは、複数の要素の間を電気的に接続することを意味する。加えて、以下の説明における「接続」には、複数の要素を直接的に、且つ、電気的に接続する場合だけでなく、他の要素を介して間接的に、且つ、電気的に接続する場合も含む。
【0019】
なお、説明は以下の順序で行うものとする。
１．本開示に係る実施形態を創作するにあたっての背景
２．本開示に係る実施形態
２．１．回路構成
２．２．平面構造
２．３．断面構造
２．４．実施例
３．まとめ
４．補足
１．本開示に係る実施形態を創作するにあたっての背景
２．本開示に係る実施形態
２．１．回路構成
２．２．平面構造
２．３．断面構造
２．４．実施例
３．まとめ
４．補足
【0020】
＜＜１．本開示に係る実施形態を創作するにあたっての背景＞＞
以下に説明する本開示に係る実施形態は、携帯電話等の端末装置において用いられる高周波スイッチに関するものであり、詳細には、３ＧＨｚ以下の周波数を持つ高周波信号の送受信する通信端末に用いられる高周波スイッチに関する。しかしながら、本開示に係る実施形態は、このようなデバイスに適用されることに限定されるものではなく、他のデバイスに適用されてもよい。まずは、本開示に係る実施形態を説明する前に、本発明者らが本実施形態を創作するにあたっての背景を説明する。
以下に説明する本開示に係る実施形態は、携帯電話等の端末装置において用いられる高周波スイッチに関するものであり、詳細には、３ＧＨｚ以下の周波数を持つ高周波信号の送受信する通信端末に用いられる高周波スイッチに関する。しかしながら、本開示に係る実施形態は、このようなデバイスに適用されることに限定されるものではなく、他のデバイスに適用されてもよい。まずは、本開示に係る実施形態を説明する前に、本発明者らが本実施形態を創作するにあたっての背景を説明する。
【0021】
先に説明したように、上述の通信端末においては、高周波信号を切り替える高周波スイッチが設けられている。このような高周波スイッチにおいては、スイッチ素子として電界効果トランジスタ（ＦＥＴ）が用いられ、所望の耐圧を確保するために、複数のＦＥＴを電気的に直列に接続した多段構成が採用されている。以下に、これまで本発明者らが検討してきた半導体装置９０（以下、当該半導体装置９０を比較例に係る半導体装置９０と呼ぶ）の回路構成を、図７を参照して説明する。図７は、比較例に係る半導体装置９０の回路図である。
【0022】
図７に示すように、高周波信号が供給される第１の端子（例えば、入力端子）９０２から、高周波信号を出力する第２の端子（例えば、出力端子や接地端子）９０４までの間に、複数のＦＥＴ９００が電気的に直列に接続された多段構成が設けられている。詳細には、図７に示すように、互いに隣り合う２つのＦＥＴ９００のソースとドレインとが互いに接続することにより、複数のＦＥＴ９００が直列に接続されている。さらに、各ＦＥＴ９００のゲートは、互いに電気的に接続され第３の端子（例えば、制御端子）９０６に接続されている。なお、図７においては、図示を省略しているものの、１０個のＦＥＴ９００が接続されているものとする。言い換えると、比較例に係る半導体装置９０は、１０段のＦＥＴ９００による多段構成を持っているものとする。
【0023】
また、図７の回路図は、高周波スイッチとしての比較例に係る半導体装置９０の回路構成の一例を模式的に示したものであり、当該半導体装置９０が図７の回路構成を持つことに限定されるものではない。例えば、半導体装置９０においては、各ＦＥＴ９００のゲートと第３の端子９０６との間に抵抗素子（図示省略）が設けられていてもよく、図７に図示しない他の素子がいずれかの箇所に設けられていてもよい。
【0024】
比較例に係る半導体装置９０においては、図７に示すような多段構成を採用することにより、半導体装置９０の耐圧を向上させていた。言い換えると、比較例に係る半導体装置９０においては、ＦＥＴ９００を多段に重ねていき、これらＦＥＴ９００の耐圧を合成することにより、半導体装置９０の耐圧を向上させている。このように半導体装置９０の耐圧を向上させることにより、第１の端子９０２に印加される電圧が高くなっても、半導体装置９０に設けられたＦＥＴ９００を破壊されにくくすることができる。
【0025】
しかしながら、多段構成を採用した場合、上述のように耐圧は向上するものの、半導体装置９０のチップ面積が拡大し、製造コストの増加を抑えることが難しくなる。さらに、本発明者らの検討によれば、多段構成を採用した場合であっても、半導体装置９０内の特定のＦＥＴ９００に局所的に高い電圧が印加され、当該ＦＥＴ９００が破壊されやすい状態にあることから、多段構成による耐圧の向上にも限界があることがわかった。言い換えると、比較例に係る半導体装置９０においては、半導体装置９０の耐圧は、単純に複数のＦＥＴ９００の耐圧の加算値とならないため、ＦＥＴ９００の段数を単純に増加させても、半導体装置９０の耐圧を線形関数的に増加させる（増加量が一定）ことができなかった。
【0026】
以下に、本発明者らによって検討された多段構成による耐圧向上の限界について、図８を参照して説明する。図８は、比較例に係る半導体装置９０の各段のＦＥＴ９００に印加される電圧の値を示したグラフであり、本発明者らによって回路シミュレータを用いて得られた結果をグラフ化したものである。詳細には、図８の横軸がＦＥＴ９００の段数を示し、縦軸が印加される電圧を示す。なお、ＦＥＴ９００の段数は、第１の端子９０２側から第２の端子９０４側に向かって順次数が増えていくように各ＦＥＴ９００に対して割り当てられている。
【0027】
図８に示すように、比較例に係る半導体装置９０の各段のＦＥＴ９００に印加される電圧は不均一となっている。詳細には、１段目から４段目のＦＥＴ９００においては、段数の増加に応じて電圧が低下している。言い換えると、高周波信号が供給される第１の端子９０２に近いＦＥＴ９００ほど高い電圧が印加されている（図８においては左側にいくほど、第１の端子９０２に近くなる）。一方、第１の端子９０２から遠いＦＥＴ９００ほど低い電圧が印加されている（図８においては右側にいくほど、第１の端子９０２から遠くなる）。そして、６段目から１０段目のＦＥＴ９００においては、ほぼ一定の電圧が印加されている。従って、第１の端子９０２に近いＦＥＴ９００（例えば、１段目から３段目のＦＥＴ９００）は、高い電圧が局所的に印加されていることから、破壊されやすい状態にあることがわかる。
【0028】
各段のＦＥＴ９００に印加される電圧が均一でなく、すなわち、局所的に高い電圧が印加されたＦＥＴ９００が存在することから、当該ＦＥＴ９００の状態により制約を受け、半導体装置９０の耐圧は単純に複数のＦＥＴ９００の耐圧の加算値とならない。従って、比較例に係る半導体装置９０においては、ＦＥＴ９００の段数を単純に増加させても、半導体装置９０の耐圧を線形関数的に増加させることができず、多段構成にすることにより耐圧を効果的に向上させることに限界があることがわかった。
【0029】
図８に示すように、半導体装置９０における各段のＦＥＴ９００に印加される電圧が均一でない理由としては、各ＦＥＴ９００の寄生容量によるものと考えられる。以下に、各ＦＥＴ９００の寄生容量について、図９を参照して説明する。図９は、比較例に係る半導体装置９０の等価回路図である。詳細には、図９の等価回路図においては、各ＦＥＴ９００は、キャパシタ記号で示されている。さらに、図９の等価回路においては、各ＦＥＴ９００の有する寄生容量は、寄生容量９１０として図示されている。
【0030】
図９に示されているように、各段のＦＥＴ９００は、接地された基板との間に寄生容量９１０を有している。さらに、各寄生容量９１０の大きさは、各ＦＥＴ９００の構造、大きさ、基板上の配置等により定まることから、複数の寄生容量９１０の大きさが同一でないことが多い。すなわち、複数の寄生容量９１０の大きさは不均一である。このような不均一な寄生容量９１０に起因して、各段のＦＥＴ９００は、互いに同一の構造及び大きさを持っていても、入力される高周波信号からは不均一な特性を持つＦＥＴ９００として見える。従って、ＦＥＴ９００の特性が不均一であることから、各段のＦＥＴ９００に印加される電圧が不均一になったものと推定される。
【0031】
そこで、上述の推定に基づいて、各ＦＥＴ９００のデバイス構造や配置等を工夫して、寄生容量９１０を均一にすることにより、各段のＦＥＴ９００に印加される電圧を均一にすることが考えられる。各段のＦＥＴ９００に印加される電圧を均一にすることができれば、局所的に高い電圧が印加されたＦＥＴ９００が存在しないことから、半導体装置９０の耐圧は、局所的に高い電圧が印加されたＦＥＴ９００から制約を受けないこととなる。その結果、ＦＥＴ９００の段数を増加させることで、半導体装置９０の耐圧を線形関数的に増加させることができるようになり、すなわち、多段構成にすることにより、耐圧を効果的に向上させることができるようになる。
【0032】
しかしながら、上述のようなデバイス設計等により寄生容量９１０を所望の値に制御することは難しい。さらに、ＦＥＴ９００の構造及び配置が制約を受けることから、デバイス設計の自由度を狭くすることとなることから、上述のようなデバイス設計による方法は好ましい解決策とは言えない。
【0033】
このような状況において、本発明者らは、チップ面積を抑えつつ、耐圧を向上させることができる半導体装置を得ようと、鋭意検討を進めてきた。そして、本発明者らは、以下に説明する本開示の一実施形態を創作するに至った。詳細には、本開示の実施形態によれば、チップ面積を抑えつつ、耐圧を向上させることができる半導体装置を提供することができる。以下に、本発明者らが創作した本開示の一実施形態の詳細を説明する。
【0034】
【0035】
図１に示すように、本実施形態に係る半導体装置１０においては、高周波信号が供給される第１の端子（例えば、入力端子）１０２から、高周波信号を出力する第２の端子（例えば、出力端子や接地端子）１０４までの間に、複数の電界効果トランジスタ（ＦＥＴ）（スイッチ素子）１００が電気的に直列に接続された多段構成が設けられている。すなわち、本実施形態においても、上述の比較例に係る半導体装置９０と同様に、多段構成が設けられている。より具体的には、図１に示すように、本実施形態においては、第１の端子１０２側から第２の端子１０４側に向かって、１段目のＦＥＴ（第１のスイッチ素子）１００ａ、２段目のＦＥＴ（第２のスイッチ素子）１００ｂ、３段目のＦＥＴ（第３のスイッチ素子）１００ｃというように、１０個のＦＥＴ１００ａ～ｊ（一部、図示を省略）が設けられている。また、上述の比較例と同様に、本実施形態においては、互いに隣り合う２つのＦＥＴ１００のソースとドレインとが互いに接続することにより、複数のＦＥＴ１００ａ～ｊが直列に接続されている。さらに、各ＦＥＴ１００ａ～ｊのゲートは、互いに電気的に接続され、且つ、第３の端子（例えば、制御端子）１０６に接続されている。
【0036】
なお、本実施形態においては、半導体装置１０は、図１に示されるように１０個のＦＥＴ１００ａ～ｊを有することに限定されるものではなく、２個以上のＦＥＴ１００を有していれば特に限定されるものではない。
【0037】
さらに、本実施形態に係る半導体装置１０においては、図７に示される比較例に係る半導体装置９０と異なり、互いに隣り合う２つのＦＥＴ１００の間に位置する各ノードと、第１の端子１０２との間に、複数のキャパシタ１０８がそれぞれ設けられている。なお、上記キャパシタ１０８は、互いに隣り合う２つのＦＥＴ１００の間に位置する全てのノードと第１の端子１０２との間に設けられていてもよく、もしくは、一部のノードと第１の端子１０２との間のみに設けられていてもよい。さらに、各キャパシタ１０８の容量は、各段のＦＥＴ１００ａ～ｊに印加される電圧が均一になるように選択される。なお、図１においては、一部図示が省略されているものの、９個のキャパシタ１０８が設けられているものとする。
【0038】
本実施形態においては、各段のＦＥＴ１００ａ～ｊが、寄生容量９１０に起因して入力される高周波信号からは不均一な特性を持つように見える場合であっても、上記キャパシタ１０８を設けることにより、上記高周波信号から均一な特性を持つように見えるようにする。従って、本実施形態によれば、各段のＦＥＴ１００ａ～ｊの特性が均一になることから、各段のＦＥＴ１００に印加される電圧を均一化することができる。その結果、局所的に高い電圧が印加されたＦＥＴ１００が存在しないことから、半導体装置１０の耐圧は、局所的に高い電圧が印加されたＦＥＴ１００により制約を受けないこととなり、設けた段数に応じて耐圧を効果的に向上させることができるようになる。さらに、本実施形態によれば、多くのＦＥＴ１００を用いなくても、所望の耐圧を得ることが可能になることから、半導体装置１０のチップ面積の拡大を避けることができ、製造コストの増加を抑えることができる。
【0039】
詳細には、本実施形態においては、各キャパシタ１０８の容量は、当該キャパシタ１０８が接続されるＦＥＴ１００ａ～ｊの段数（言い換えると、第１の端子１０２を起点とした順番）が増加するに応じて、順次小さくなっていることが好ましい。より具体的には、図１を参照して説明すると、ＦＥＴ１００ａとＦＥＴ１００ｂとの間のノード（第１のノード）と第１の端子１０２との間に設けられたキャパシタ（第１のキャパシタ）１０８ａの容量は、ＦＥＴ１００ｂとＦＥＴ１００ｃとの間のノード（第２のノード）と第１の端子１０２との間に設けられたキャパシタ（第２のキャパシタ）１０８ｂの容量に比べて大きくなっている。さらに、キャパシタ１０８ｂの容量は、ＦＥＴ１００ｃとＦＥＴ１００ｄとの間のノードと第１の端子１０２との間に設けられたキャパシタ１０８ｃの容量に比べて大きくなっている。
【0040】
上述した図８に示されるように、各段のＦＥＴ１００に印加される電圧は、ＦＥＴ１００ａ～ｊの段数が増加するに応じて順次低下している。そこで、各段のＦＥＴ１００に接続されるキャパシタ１０８の容量を、上記電圧の推移に対応するように、ＦＥＴ１００ａ～ｊの段数が増加するに応じて順次小さくする。このように、各キャパシタ１０８の容量を、当該キャパシタ１０８が接続されるＦＥＴ１００ａ～ｊの段数が増加するに応じて、順次小さくすることにより、各段のＦＥＴ１００に印加される電圧を均一化することができる。
【0041】
また、本実施形態においては、各キャパシタ１０８の容量を、当該キャパシタ１０８が接続されるＦＥＴ１００ａ～ｊの段数が増加するに応じて順次線形関数的に小さくするようにしてもよいが、キャパシタ１０８の容量を順次指数関数的に小さくすることがより好ましい。上述した図８に示されるように、各段のＦＥＴ１００に印加される電圧が、ＦＥＴ１００ａ～ｊの段数が増加するに応じて順次指数関数的に低下していることから、各段のＦＥＴ１００に接続されるキャパシタ１０８の容量を、電圧の推移により対応させるために上述のように順次小さくする。すなわち、各キャパシタ１０８の容量を、当該キャパシタ１０８が接続されるＦＥＴ１００ａ～ｊの段数が増加するに応じて、順次指数関数的に小さくすることにより、各段のＦＥＴ１００に印加される電圧をより均一化することができる。
【0042】
なお、本実施形態に係る半導体装置１０は、図１に示される回路構成を１つの単位とした複数の単位により構成されていてもよい。また、本実施形態に係る半導体装置１０には、図１に図示されない要素等が含まれていてもよい。
【0043】
＜２．２．平面構造＞
次に、図１に示す回路構成を持つ半導体装置１０の平面構造を、図２を参照して説明する。図２は、本実施形態に係る半導体装置１０の平面図であり、詳細には、半導体装置１０の一部を示した平面図である。
次に、図１に示す回路構成を持つ半導体装置１０の平面構造を、図２を参照して説明する。図２は、本実施形態に係る半導体装置１０の平面図であり、詳細には、半導体装置１０の一部を示した平面図である。
【0044】
図２に示すように、本実施形態に係る半導体装置１０は、半導体基板２００上に設けられた複数のＦＥＴ１００を有する。半導体基板２００は、例えば、シリコン基板、ＳｉＧｅ基板、シリコン基板の中にＳｉＯ２などの絶縁膜（ＢＯＸ（Ｂｕｒｉｅｄ Ｏｘｉｄｅ）層と呼ばれる）を挟み込んだＳＯＩ基板、化合物半導体基板等であり、特に限定されるものではない。なお、ＦＥＴ１００の寄生容量９１０を低減し、当該ＦＥＴ１００の高周波特性を向上させるために、半導体基板２００は、高抵抗な基板であることが好ましい。また、以下においては、半導体装置１０の半導体基板２００としてＳＯＩ基板を用いるものとして説明する。
【0045】
図２に示すように、半導体基板２００上には、活性領域２０２が設けられている。当該活性領域２０２には、図２中の上下方向に沿って並ぶように１０個のＦＥＴ１００ａ～ｊが設けられている。詳細には、活性領域２０２上には、各ＦＥＴ１００ａ～ｊの電極として、図２の左右方向にそれぞれ延伸する複数のソース／ドレイン電極３００ａ～ｋが、図２の上下方向に沿って所定間隔分だけ離隔して設けられている。さらに、互いに隣り合うＦＥＴ１００ａ～ｊは、１つのソース／ドレイン電極３００を共有することにより、電気的に直列に接続されている。
【0046】
また図２においては、活性領域２０２の上側に、高周波信号が供給される第１の端子１０２に対応する電極パッド３１０が設けられている。１段目のＦＥＴ１００ａのソース／ドレイン電極３００ａは、半導体基板２００上に設けられた配線層３２０を介して、上記電極パッド３１０に電気的に接続されている。
【0047】
さらに、図２においては、活性領域２０２の下側に、高周波信号が出力される第２の端子１０４に対応する電極パッド３１２が設けられている。１０段目のＦＥＴ１００ｊのソース／ドレイン電極３００ｋは、半導体基板２００上に設けられた配線層３２０を介して、上記電極パッド３１２に電気的に接続されている。
【0048】
そして、本実施形態に係る半導体装置１０においては、各ＦＥＴ１００ａ～ｊのソース／ドレイン電極３００ａ～ｋの上方に、絶縁膜（図示省略）を介して金属膜３０６が設けられている。当該金属膜３０６は、その下方に位置する各ソース／ドレイン電極３００ａ～ｋと絶縁膜を介して重ねられて設けられることにより、平行平板型のキャパシタを形成する。すなわち、金属膜３０６と、各ソース／ドレイン電極３００ａ～ｋとは、互いに絶縁膜を介して重なることにより、図１の各キャパシタ１０８を形成する。より具体的には、１段目のＦＥＴ１００ａと２段目のＦＥＴ１００ｂとが共有するソース／ドレイン電極３００ｂと、当該ソース／ドレイン電極３００ｂと重なる金属膜３０６の部分とにより、図１のキャパシタ１０８ａが形成される。また、２段目のＦＥＴ１００ｂと３段目のＦＥＴ１００ｃとが共有するソース／ドレイン電極３００ｃと、当該ソース／ドレイン電極３００ｃと重なる金属膜３０６の部分とにより、図１のキャパシタ１０８ｂが形成される。さらに、金属膜３０６は、図中上端部分において配線層３２０と電気的に接続されており、従って、金属膜３０６は第１の端子１０２に対応する電極パッド３１０に電気的に接続している。
【0049】
本実施形態においては、先に説明したように、金属膜３０６を用いて複数のキャパシタ１０８を設けることにより、各段のＦＥＴ１００に印加される電圧を均一化することができる。さらに、本実施形態によれば、金属膜３０６を各ソース／ドレイン電極３００の上方に設けることにより複数のキャパシタ１０８を形成することができることから、キャパシタ１０８を設けることに起因して、ＦＥＴ１００の構造及び配置の変更を行う必要がない。すなわち、本実施形態においては、既存の半導体装置の回路構成及びレイアウト構成をそのまま利用することもできることから、半導体装置の回路構成及びレイアウト構成の大幅な変更を避けることができる。加えて、本実施形態によれば、ＦＥＴ１００等のデバイス設計の自由度をこれまでと同様に維持することができる。
【0050】
詳細には、本実施形態においては、金属膜３０６は、当該金属膜３０６の下方に位置するＦＥＴ１００ａ～ｊの段数が増加するに応じて、各ＦＥＴ１００のソース／ドレイン電極３００ａ～ｋと重なる面積が順次小さくなるような形状を持つことが好ましい。従って、図２に示される金属膜３０６は、図中上から下に向かって狭くなるような形状を持っている。より具体的には、図２に示されるように、１段目のＦＥＴ１００ａと２段目のＦＥＴ１００ｂとが共有するソース／ドレイン電極３００ｂと重なる金属膜３０６の部分（第１の金属膜）の面積は、２段目のＦＥＴ１００ｂと３段目のＦＥＴ１００ｃとが共有するソース／ドレイン電極３００ｃと重なる金属膜３０６の部分（第２の金属膜）の面積に比べて大きくなっている。さらに、２段目のＦＥＴ１００ｂと３段目のＦＥＴ１００ｃとが共有するソース／ドレイン電極３００ｃと重なる金属膜３０６の部分の面積は、３段目のＦＥＴ１００ｃと４段目のＦＥＴ１００ｄとが共有するソース／ドレイン電極３００ｄと重なる金属膜３０６の部分の面積に比べて大きくなっている。金属膜３０６をこのような形状にすることにより、接続されるＦＥＴ１００ａ～ｊの段数が増加するに応じて、順次容量が小さくなる複数のキャパシタ１０８を形成することができる。
【0051】
例えば、金属膜３０６は、図２に示されるように、直角二等辺三角形状の形状を持っていてもよい。当該直角二等辺三角形は、１段目のＦＥＴ１００ａのソース／ドレイン電極３００ａの右端と重なるような直角３３０を持ち、当該直角３３０を挟み込む一方の辺３４０ａは、１段目のＦＥＴ１００ａのソース／ドレイン電極３００ａに沿って延び、他方の辺３４０ｂは、複数のＦＥＴ１００ａ～ｊのソース／ドレイン電極３００ａ～ｋの右端に沿って図中の上下方向に延びている。すなわち、図２の金属膜３０６は、当該金属膜３０６の下方に位置するＦＥＴ１００ａ～ｊの段数が増加するに応じて、各ＦＥＴ１００のソース／ドレイン電極３００と重なる面積が線形関数的に小さくなるような形状を持っている。金属膜３０６をこのような形状にすることにより、接続されるＦＥＴ１００ａ～ｊの段数が増加するに応じて、順次容量が線形関数的に小さくなる複数のキャパシタ１０８を形成することができる。なお、図２においては、上記直角二等辺三角形の金属膜３０６は、１段目のＦＥＴ１００ａのソース／ドレイン電極３００ａから、７段目のＦＥＴ１００ｇと８段目のＦＥＴ１００ｈとが共有するソース／ドレイン電極３００ｈまでのソース／ドレイン電極３００ａ～ｈと重なっている。しかしながら、本実施形態に係る金属膜３０６は、図２に示すような大きさに限定されるものではなく、例えば、１段目のＦＥＴ１００ａのソース／ドレイン電極３００ａから、９段目のＦＥＴ１００ｉと１０段目のＦＥＴ１００ｊとが共有するソース／ドレイン電極３００ｊまでのソース／ドレイン電極３００ａ～ｊと重なっていてもよい。
【0052】
さらに、金属膜３０６の変形例を、図３を参照して説明する。図３は、本実施形態の変形例に係る半導体装置１０ａの平面図である。図３に示される金属膜３０６ａは、図２の金属膜３０６と類似する直角二等辺三角形の形状を持っているが、当該二等辺三角形の斜辺部分が折れ線３０８に置き換わっている形状を持つ。詳細には、当該折れ線３０８は、指数関数的な曲線に沿うような形状を持っており、金属膜３０６ａをこのような形状にすることにより、接続されるＦＥＴ１００ａ～ｊの段数が増加するに応じて、順次容量が指数関数的に小さくなる複数のキャパシタ１０８を形成することができる。
【0053】
なお、図３の折れ線３０８は、２つの直線が組み合わされた折れ線となっているが、当該折れ線３０８は、指数関数的な曲線であったり、当該曲線により近似した形状を持つ折れ線であったりすることが好ましい。このようにすることで、図３の金属膜３０６ａは、当該金属膜３０６ａの下方に位置するＦＥＴ１００ａ～ｊの段数が増加するに応じて、各ＦＥＴ１００のソース／ドレイン電極３００と重なる面積が指数関数的に小さくなるような形状を持つことができる。その結果、接続されるＦＥＴ１００ａ～ｊの段数が増加するに応じて、順次容量が指数関数的に小さくなる複数のキャパシタ１０８を形成することができることから、各段のＦＥＴ１００に印加される電圧をより均一化することができる。しかしながら、半導体装置１０の製造工程に適用されるレイアウト設計ルールや、加工精度により、加工可能な金属膜３０６ａの形状には制約が存在するため、当該制約の中で、製造コストや製造時間をも考慮しつつ、金属膜３０６ａを、できるだけ指数関数的な曲線に近い折れ線３０８を持つ形状にすることが好ましい。
【0054】
なお、金属膜３０６は、図２及び図３に示すように、一体の金属膜として形成されることに限定されるものではなく、ＦＥＴ１００ａ～ｊのソース／ドレイン電極３００に対応するように、互いに離隔した複数の金属膜３０６から形成されていてもよい。より具体的には、例えば、複数の金属膜３０６は、半導体基板２００上に積層された積層構造において同一の階層に位置し、上記ソース／ドレイン電極３００ａ～ｋが延伸する方向に沿って延伸する帯状の形状をそれぞれ持っていてもよい。さらに、複数の金属膜３０６の長手方向の長さは、各金属膜３０６の下方に位置するＦＥＴ１００ａ～ｊの段数が増加するに応じて、順次短くすることが好ましい。言い換えると、複数の金属膜３０６は、各ＦＥＴ１００ａ～ｊのソース／ドレイン電極３００ａ～ｋに沿って延び、且つ、それぞれの下方に位置するＦＥＴ１００ａ～ｊの段数が増加するに応じて順次短くなるヒストグラムのような形状を持っていてもよい。この場合、各金属膜３０６は、配線層（図示省略）やコンタクトビア（図示省略）等により、第１の端子１０２に対応する電極パッド３１０に電気的に接続される。このような複数の金属膜３０６は、半導体基板２００上に積層された積層構造において同一の階層に位置することから、同一の工程で形成することが可能であり、半導体装置１０の製造コストの増加を抑えることができる。また、このような帯状の複数の金属膜３０６を互いに連結させて階段状の一体の金属膜としてもよい。
【0055】
以上のように、本実施形態に係る金属膜３０６の形状及び大きさは、図２及び図３に示されるものに限定されるものではなく、各段のＦＥＴ１００に印加される電圧を均一化することができるキャパシタ１０８を形成することができれば、他の形状であってもよい。
【0056】
また、図２及び図３の金属膜３０６、３０６ａは、半導体基板２００上の積層構造の最表面に設けられた金属膜から形成されてもよい。最表面に形成された当該金属膜は、例えば、半導体装置１０を内蔵するパッケージの外部に設けられた端子（例えば、半田バンプ等）と半導体装置１０の電極パッド３１０等を電気的に接続する再配線層（ＲＤＬ）から形成されてもよい。また、金属膜３０６は、半導体基板２００上の積層構造の最表面に形成された金属膜により形成されることに限定されるものではなく、当該積層構造の途中の階層に位置する金属膜によって形成されてもよい。特に、ＦＥＴ１００を微細化し、それに伴い各ＦＥＴ１００の有する寄生容量９１０が変化した場合には、各段のＦＥＴ１００に印加される電圧を均一化するために設けられるキャパシタ１０８の容量を、寄生容量の変化に応じて変えることが求められることがある。各金属膜３０６がその下方に位置する各ソース／ドレイン電極３００とともに形成する各キャパシタ１０８の容量は、各金属膜３０６と各ソース／ドレイン電極３００とが重なる面積と、金属膜３０６と各ソース／ドレイン電極３００とに挟まれた絶縁膜（図示省略）の誘電率と、金属膜３０６と各ソース／ドレイン電極３００との間の距離により決定される。従って、キャパシタ１０８の容量を変化させるために、各ソース／ドレイン電極３００に近い階層に金属膜３０６を設けることもあり、この場合、例えば、上記積層構造の途中の階層に位置する金属膜を用いることとなる。
【0057】
また、上記金属膜３０６を、互いに離隔した複数の金属膜３０６とした場合には、これら複数の金属膜３０６は、半導体基板２００上に積層された積層構造において同一の階層に位置していなくてもよい。この場合、各金属膜３０６が各ソース／ドレイン電極３００と重なる面積は、金属膜３０６と対応するソース／ドレイン電極３００との間の距離を加味した上で、決定される。
【0058】
なお、本実施形態に係る半導体装置１０は、図２及び図３の平面図に示される平面構造を１つの単位とした複数の単位により構成されていてもよい。また、本実施形態に係る半導体装置１０は、図２及び図３の平面図に示される平面構造に限定されるものではなく、他の要素等を含んでいてもよい。
【0059】
＜２．３．断面構造＞
次に、図２の半導体装置１０の断面構造を、図４を参照して説明する。図４は、本実施形態に係る半導体装置１０の断面図であって、図２のＡ－Ａ´線に沿って半導体装置１０を切断した場合の断面に対応する。
次に、図２の半導体装置１０の断面構造を、図４を参照して説明する。図４は、本実施形態に係る半導体装置１０の断面図であって、図２のＡ－Ａ´線に沿って半導体装置１０を切断した場合の断面に対応する。
【0060】
本実施形態に係る半導体装置１０は、図４に示すように、半導体基板２００の一方の面上に設けられた複数のＦＥＴ１００を有する。なお、ここでは、各ＦＥＴ１００は、ｎ型ＦＥＴであるものとする。しかしながら、本実施形態においては、各ＦＥＴ１００は、ｎ型ＦＥＴであることに限定されるものではなく、ｐ型ＦＥＴであってもよい。
【0061】
半導体基板２００は、先に説明したように、例えば、シリコン基板、ＳｉＧｅ基板、ＳＯＩ基板、化合物半導体基板等であり、特に限定されるものではない。なお、以下の説明においては、半導体基板２００は、ＳＯＩ基板であるものとして説明する。従って、図４に示される半導体基板２００においては、シリコンからなる支持基板２１６上にＳｉＯ２等の絶縁膜からなるＢＯＸ層２１８が設けられている。
【0062】
さらに、ＢＯＸ層２１８の表層部には、シリコンからなる活性領域２０２が設けられている。活性領域２０２は、各ＦＥＴ１００のソース／ドレイン領域及びチャネル領域として機能する。より具体的には、活性領域２０２には、それぞれ所定の間隔で離隔するｎ型の不純物（例えば、リン（Ｐ）、ヒ素（Ａｓ）等）が導入されたｎ型活性領域２０４が設けられており、ｎ型活性領域２０４に挟まれた領域には、ｐ型の不純物（例えば、ホウ素（Ｂ）等）が導入されたｐ型活性領域２０６が設けられている。なお、上記ｎ型活性領域２０４が、各ＦＥＴ１００のソース／ドレイン領域に対応し、上記ｐ型活性領域２０６が各ＦＥＴ１００のチャネル領域に対応する。
【0063】
上記ｐ型活性領域２０６上には、シリコン酸化膜等から形成された絶縁膜２０８を介してゲート電極３０４が設けられている。ゲート電極３０４は、例えば、不純物等を含むポリシリコン膜等から形成される。なお、ゲート電極３０４は、このようなポリシリコン膜に限定されるものではなく、チタン（Ｔｉ）、プラチナ（Ｐｔ）、金（Ａｕ）等の金属膜や、ＴｉＮ等の金属窒化膜、シリコンと他の金属との化合物であるシリサイド膜を含んでいてもよい。
【0064】
さらに、半導体基板２００の表面及びゲート電極３０４を覆うように、シリコン酸化膜等から形成された絶縁膜２１０が設けられている。また、上記ｎ型活性領域２０４の上には、当該絶縁膜２１０を貫くコンタクトビア２１２が設けられている。コンタクトビア２１２内には、タングステン（Ｗ）等の金属膜が埋め込まれている。
【0065】
そして、絶縁膜２１０上には、コンタクトビア２１２と電気的に接続したソース／ドレイン電極３００が設けられている。ソース／ドレイン電極３００は、例えば、銅（Ｃｕ）等の金属膜から形成される。
【0066】
さらに、絶縁膜２１０及びソース／ドレイン電極３００を覆うように、シリコン酸化膜や、ポリイミド等の樹脂等から形成された絶縁膜２１４が設けられている。さらに、ソース／ドレイン電極３００の上方であって、絶縁膜２１４上には、金属膜３０６が設けられている。当該金属膜３０６は、Ｃｕ、Ａｕ、ニッケル（Ｎｉ）、アルミニウム（Ａｌ）等の金属膜を例えばめっきすることにより形成される。金属膜３０６は、先に説明したように、ソース／ドレイン電極３００と重なるように設けられることで、平行平板型のキャパシタ１０８を形成する。また、金属膜３０６の端部は、例えば、コンタクトビア２１２により配線層３２０に接続され、コンタクトビア２１２及び配線層３２０を介して、第１の端子１０２に対応する電極パッド３１０に電気的に接続する。
【0067】
なお、本実施形態に係る半導体装置１０は、図４に示されるような断面構造を持つことに限定されるものではなく、図示しない他の層が設けられていたりしてもよい。また、上述においては、本実施形態に係る半導体装置１０は、ＳＯＩ基板上に設けられたＦＥＴ１００を有するものして説明したが、これに限定されるものではなく、例えばＧａＡｓ等の化合物系のＦＥＴを有していてもよい。さらに、上述した半導体装置１０の各層の材料は例示であり、上記各層に対しては、半導体装置１０で用いられる既存の材料を用いることが可能である。また、各層の形状及び厚さ等についても、半導体装置１０に要求される特性に応じて適宜選択されることが好ましい。
【0068】
また、本実施形態に係る半導体装置１０は、一般的な半導体装置及び半導体パッケージの製造に用いられる、方法、装置、及び条件を用いることで製造することが可能である。例えば、本実施形態に係る半導体装置１０は、スパッタ法、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｏｎ）法、フォトリソグラフィ法、エッチング法、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈ）法、及び金属メッキなどを適宜用いることで製造することが可能である。すなわち、本実施形態に係る半導体装置１０は、既存の半導体装置の製造工程を用いて、容易に、且つ、安価に製造することが可能である。
【0069】
＜２．４．実施例＞
以上、本開示の一実施形態の詳細について説明した。次に、具体的な実施例を示しながら、本開示の一実施形態についてより具体的に説明する。なお、以下に示す実施例は、本開示の一実施形態のあくまでも一例であって、本開示の一実施形態が下記の実施例に限定されるものではない。
以上、本開示の一実施形態の詳細について説明した。次に、具体的な実施例を示しながら、本開示の一実施形態についてより具体的に説明する。なお、以下に示す実施例は、本開示の一実施形態のあくまでも一例であって、本開示の一実施形態が下記の実施例に限定されるものではない。
【0070】
本開示の実施形態に対応する実施例１及び実施例２の半導体装置１０、１０ａ、及び、比較例の半導体装置９０における、各段のＦＥＴ１００に印加される電圧値を検討した。以下に、実施例１、２及び比較例の半導体装置１０、１０ａ、９０を説明する。
【0071】
（実施例１）
実施例１は、図２に示すような半導体装置１０である。詳細には、実施例１に係る半導体装置１０は、１０個のＦＥＴ１００による多段構成を持ち、これらＦＥＴ１００のソース／ドレイン電極３００の上方に位置する、図２に示すような直角二等辺三角形状の金属膜３０６を持つ。さらに、当該金属膜３０６は、１段目のＦＥＴ１００ａのソース／ドレイン電極３００ａから、７段目のＦＥＴ１００ｇと８段目のＦＥＴ１００ｈとが共有するソース／ドレイン電極３００ｈまでのソース／ドレイン電極３００ａ～ｈと重なっている。
実施例１は、図２に示すような半導体装置１０である。詳細には、実施例１に係る半導体装置１０は、１０個のＦＥＴ１００による多段構成を持ち、これらＦＥＴ１００のソース／ドレイン電極３００の上方に位置する、図２に示すような直角二等辺三角形状の金属膜３０６を持つ。さらに、当該金属膜３０６は、１段目のＦＥＴ１００ａのソース／ドレイン電極３００ａから、７段目のＦＥＴ１００ｇと８段目のＦＥＴ１００ｈとが共有するソース／ドレイン電極３００ｈまでのソース／ドレイン電極３００ａ～ｈと重なっている。
【0072】
（実施例２）
実施例２は、図３に示すような半導体装置１０ａである。詳細には、実施例２は、実施例１の金属膜３０６と異なる形状を持つ金属膜３０６ａであること以外は、実施例１と同様である。すなわち、実施例２に係る半導体装置１０ａの金属膜３０６ａは、実施例１の金属膜３０６と類似する直角二等辺三角形の形状を持っているが、当該直角二等辺三角形の斜辺部分が折れ線３０８に置き換わっている形状を持つ。当該折れ線３０８は、２つの直線が組み合わされた折れ線であり、指数関数的な曲線に沿うような形状を持つ。より具体的には、折れ線３０８の２つの上記直線は、当該直角３３０を挟み込む辺３４０ａ、３４０ｂの長さの３割にあたる長さの分だけ、上記直角二等辺三角形の直角３３０の頂点から、図３中のＸ方向及びＹ方向に平行移動した座標において交わっている。
実施例２は、図３に示すような半導体装置１０ａである。詳細には、実施例２は、実施例１の金属膜３０６と異なる形状を持つ金属膜３０６ａであること以外は、実施例１と同様である。すなわち、実施例２に係る半導体装置１０ａの金属膜３０６ａは、実施例１の金属膜３０６と類似する直角二等辺三角形の形状を持っているが、当該直角二等辺三角形の斜辺部分が折れ線３０８に置き換わっている形状を持つ。当該折れ線３０８は、２つの直線が組み合わされた折れ線であり、指数関数的な曲線に沿うような形状を持つ。より具体的には、折れ線３０８の２つの上記直線は、当該直角３３０を挟み込む辺３４０ａ、３４０ｂの長さの３割にあたる長さの分だけ、上記直角二等辺三角形の直角３３０の頂点から、図３中のＸ方向及びＹ方向に平行移動した座標において交わっている。
【0073】
（比較例）
比較例に係る半導体装置９０は、実施例１の金属膜３０６が設けられていないこと以外は、実施例１と同様である。
比較例に係る半導体装置９０は、実施例１の金属膜３０６が設けられていないこと以外は、実施例１と同様である。
【0074】
回路シミュレータを用いて、上述の実施例１、実施例２及び比較例に係る半導体装置１０、１０ａ、９０における、各段のＦＥＴ１００、９００に印加される電圧の値を検討した。当該検討結果を、図５、図６及び図８を参照して説明する。図５は、実施例１に係る半導体装置１０の各段のＦＥＴ１００に印加される電圧値を示したグラフであり、図６は、実施例２に係る半導体装置１０ａの各段のＦＥＴ１００に印加される電圧値を示したグラフである。また、図８は、比較例に係る半導体装置９０の各段のＦＥＴ９００に印加される電圧値を示したグラフである。詳細には、図５、図６及び図８の横軸がＦＥＴ１００（９００）の段数を示し、縦軸が印加される電圧を示す。なお、ＦＥＴ１００（９００）の段数は、第１の端子１０２（９０２）側から第２の端子１０４（９０４）側に向かって順次数が増えていくように各ＦＥＴ１００（９００）に対して割り当てられている。また、図５、図６及び図８の縦軸、横軸においては、互いに比較ができるように、目盛を同一間隔に設定している。
【0075】
図５に示すように、実施例１においては、電圧はＦＥＴ１００の段数に応じて変化しているものの、最も高い電圧が印加されている１段目のＦＥＴ１００と、最も低い電圧が印加されている４段目のＦＥＴ１００との電圧差は、図８の比較例における電圧差に比べて小さくなっている。また、図６に示すように、実施例２においても、実施例１と同様に、電圧はＦＥＴ１００の段数に応じて変化しているものの、最も高い電圧が印加されている１０段目のＦＥＴ１００と、最も低い電圧が印加されている４段目のＦＥＴ１００との電圧差は、図８の比較例における電圧差に比べて小さくなっている。すなわち、実施例１及び２においては、比較例に比べて、各段のＦＥＴ１００に印加される電圧が均一化したと言える。従って、金属膜３０６、３０６ａを設けることにより、言い換えると、キャパシタ１０８を設けることにより、各段のＦＥＴ１００に印加される電圧値を均一化することができることがわかった。
【0076】
＜＜３．まとめ＞＞
以上のように、本開示の実施形態に係る半導体装置１０においては、互いに隣り合う２つのＦＥＴ１００の間に位置する各ノードと、第１の端子１０２との間に、複数のキャパシタ１０８をそれぞれ設け、各キャパシタ１０８の容量を好適な値に設定することにより、各段のＦＥＴ１００に印加される電圧を均一化することができる。従って、本実施形態によれば、局所的に高い電圧が印加されるＦＥＴ１００が存在しないことから、半導体装置１０の耐圧は、局所的に高い電圧が印加されたＦＥＴ１００から制約を受けないこととなり、ＦＥＴ１００の段数に応じて耐圧を効果的に向上させることができる。さらに、本実施形態によれば、多くのＦＥＴ１００を用いなくても、所望の耐圧を得ることが可能になることから、半導体装置１０のチップ面積の拡大を避けることができ、製造コストの増加を抑えることができる。
以上のように、本開示の実施形態に係る半導体装置１０においては、互いに隣り合う２つのＦＥＴ１００の間に位置する各ノードと、第１の端子１０２との間に、複数のキャパシタ１０８をそれぞれ設け、各キャパシタ１０８の容量を好適な値に設定することにより、各段のＦＥＴ１００に印加される電圧を均一化することができる。従って、本実施形態によれば、局所的に高い電圧が印加されるＦＥＴ１００が存在しないことから、半導体装置１０の耐圧は、局所的に高い電圧が印加されたＦＥＴ１００から制約を受けないこととなり、ＦＥＴ１００の段数に応じて耐圧を効果的に向上させることができる。さらに、本実施形態によれば、多くのＦＥＴ１００を用いなくても、所望の耐圧を得ることが可能になることから、半導体装置１０のチップ面積の拡大を避けることができ、製造コストの増加を抑えることができる。
【0077】
また、本実施形態においては、各キャパシタ１０８の容量は、当該キャパシタ１０８が接続されるＦＥＴ１００の段数が増加するに応じて、順次小さくなっていることが好ましい。このようにすることで、各段のＦＥＴ１００に印加される電圧をより均一化することができる。さらに、本実施形態においては、各段のＦＥＴ１００に接続されるキャパシタ１０８の容量を、ＦＥＴ１００の段数が増加するに応じて、上記電圧の推移に対応するように順次小さくすることがより好ましい。
【0078】
本実施形態においては、金属膜３０６を各ＦＥＴ１００ソース／ドレイン電極３００の上方に設けることにより上記複数のキャパシタ１０８を形成することができることから、キャパシタ１０８を設けることに起因して、ＦＥＴ１００の構造及び配置の変更を行う必要がない。すなわち、本実施形態においては、既存の半導体装置の回路構成及びレイアウト構成をそのまま利用することもできることから、半導体装置の回路構成及びレイアウト構成の大幅な変更を避けることができる。加えて、本実施形態によれば、ＦＥＴ１００等のデバイス設計の自由度をこれまでと同様に維持することができる。
【0079】
また、本実施形態に係る半導体装置１０は、一般的な半導体装置及び半導体パッケージの製造に用いられる、方法、装置、及び条件を用いることで製造することが可能である。すなわち、本実施形態に係る半導体装置１０は、既存の半導体装置の製造工程を用いて、容易に、且つ、安価に製造することが可能である。
【0080】
また、本実施形態においては、上記金属膜３０６の、各各ＦＥＴ１００ソース／ドレイン電極３００と重なる面積を好適に設定することにより、キャパシタ１０８の容量値を好適にすることができる。
【0081】
さらに、本実施形態によれば、半導体装置１０の高周波信号の通過損失を低下させることができる。上記通過損失は、半導体装置１０に設けられる各ＦＥＴ１００のオン抵抗（ＦＥＴ１００がオン状態にある際の抵抗）の合成値及びオフ容量（ＦＥＴ１００がオフ状態にある際の容量）の合成値と相関を持つ。本実施形態においては、ＦＥＴ１００の段数を大幅に増加させなくてもよいことから、半導体装置１０の複数のＦＥＴ１００のオン抵抗及びオフ抵抗の合成値の増加を抑えることができ、その結果、半導体装置１０の高周波信号の通過損失を低下させることができる。また、本実施形態によれば、キャパシタ１０８を設けることにより、各段のＦＥＴ１００に印加される電圧が均一化し、且つ、安定化することから、高周波信号の歪特性を改善することができる。
【0082】
なお、本開示の実施形態に係る半導体装置１０は、先に説明したように、携帯電話機、ＰＨＳ（Ｐｅｒｓｏｎａｌ Ｈａｎｄｙｐｈｏｎｅ Ｓｙｓｔｅｍ）電話機、スマートフォン、通信機能を備えたＰＤＡ（Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａｌ Ａｓｓｉｓｔａｎｔ）装置、タブレット型及びノート型のパーソナルコンピュータ装置等の端末装置に適用することができる。好ましくは、本実施形態に係る半導体装置１０は、３ＧＨｚ以下の周波数を用いた無線通信を行う端末装置に適用することができる。
【0083】
また、本実施形態に係る半導体装置１０は、分波器（デュプレクサ）、フィルタ、増幅器、周波数変換器等の高周波部品、ベースバンド回路等の信号処理装置、及び、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）等の演算装置等とともに、同一の基板に搭載されてもよい。もしくは、半導体装置１０は、上述の高周波部品、信号処理装置、及び演算装置等とともに、同一のモジュールに内蔵されていてもよい。
【0084】
＜＜４．補足＞＞
以上、添付図面を参照しながら本開示の好適な実施形態について詳細に説明したが、本開示の技術的範囲はかかる例に限定されない。本開示の技術分野における通常の知識を有する者であれば、特許請求の範囲に記載された技術的思想の範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、これらについても、当然に本開示の技術的範囲に属するものと了解される。
以上、添付図面を参照しながら本開示の好適な実施形態について詳細に説明したが、本開示の技術的範囲はかかる例に限定されない。本開示の技術分野における通常の知識を有する者であれば、特許請求の範囲に記載された技術的思想の範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、これらについても、当然に本開示の技術的範囲に属するものと了解される。
【0085】
また、本明細書に記載された効果は、あくまで説明的または例示的なものであって限定的ではない。つまり、本開示に係る技術は、上記の効果とともに、または上記の効果に代えて、本明細書の記載から当業者には明らかな他の効果を奏しうる。
【0086】
なお、以下のような構成も本開示の技術的範囲に属する。
（１）
高周波信号が供給される第１の端子と、
前記高周波信号が出力される第２の端子と、
前記第１の端子と前記第２の端子との間に、電気的に直列に接続された第１、第２及び第３のスイッチ素子と、
前記第１のスイッチ素子と前記第２のスイッチ素子との間の第１のノードと、前記第１の端子との間に設けられた第１のキャパシタと、
前記第２のスイッチ素子と前記第３のスイッチ素子との間の第２のノードと、前記第１の端子との間に設けられた第２のキャパシタと、
を備え、
前記第１のキャパシタの容量は、前記第２のキャパシタの容量に比べて大きい、
半導体装置。
（２）
前記第１のキャパシタは、半導体基板上に設けられた前記第１のスイッチ素子の一方の電極と、前記第１のスイッチ素子の前記一方の電極の上方に絶縁膜を介して設けられた第１の金属膜とにより形成され、
前記第２のキャパシタは、前記半導体基板上に設けられた前記第２のスイッチ素子の一方の電極と、前記第２のスイッチ素子の前記一方の電極の上方に前記絶縁膜を介して設けられた第２の金属膜とにより形成される、
上記（１）に記載の半導体装置。
（３）
前記半導体基板の上方から見た場合、前記第１の金属膜の面積は、前記第２の金属膜の面積に比べて大きい、上記（２）に記載の半導体装置。
（４）
前記第１及び第２の金属膜は、前記半導体基板上に積層された積層構造において同一の階層に位置する、上記（２）又は（３）に記載の半導体装置。
（５）
前記第１及び第２の金属膜は互いに連結して、１つの金属膜を形成している、上記（４）に記載の半導体装置。
（６）
前記第１及び第２の金属膜は、前記半導体基板上に積層された積層構造において異なる階層に位置する、上記（２）に記載の半導体装置。
（７）
前記第１、第２及び第３のスイッチ素子は電界効果トランジスタである、上記（１）～（６）のいずれか１項に記載の半導体装置。
（８）
高周波信号が供給される第１の端子と、
前記高周波信号が出力される第２の端子と、
前記第１の端子と前記第２の端子との間に、電気的に直列に接続された複数のスイッチ素子と、
隣り合う２つの前記スイッチ素子の間の各ノードと前記第１の端子との間にそれぞれ設けられた複数のキャパシタと、
を備え、
前記各キャパシタの容量は、当該キャパシタに接続される前記スイッチ素子の、前記第１の端子を起点とした順番に従って、順次小さくなっている、
半導体装置。
（９）
前記各キャパシタの容量は、当該キャパシタに接続される前記スイッチ素子の、前記第１の端子を起点とした順番に従って、順次指数関数的に小さくなっている、上記（８）に記載の半導体装置。
（１０）
前記各キャパシタは、半導体基板上に設けられた前記各スイッチ素子の一方の電極と、前記各スイッチ素子の前記一方の電極の上方に絶縁膜を介して設けられた各金属膜とにより形成される、上記（８）又は（９）に記載の半導体装置。
（１１）
前記金属膜の前記各電極と重なる面積は、当該電極に対応する前記スイッチ素子の、前記第１の端子を起点とした順番に従って、順次小さくなっている、上記（１０）に記載の半導体装置。
（１２）
前記各金属膜は、前記半導体基板上に積層された積層構造において同一の階層に位置する、上記（１０）又は（１１）に記載の半導体装置。
（１３）
前記各金属膜は互いに連結して、一体の金属膜を形成している、上記（１２）に記載の半導体装置。
（１４）
前記一体の金属膜は直角三角形状の形状を持つ、上記（１３）に記載の半導体装置。
（１５）
前記直角三角形は、斜辺の部分が折れ線となっている、上記（１４）に記載の半導体装置。
（１６）
前記各金属膜は、前記半導体基板上に積層された積層構造において異なる階層に位置する、上記（１０）に記載の半導体装置。
（１７）
高周波信号が供給される第１の端子と、
前記高周波信号が出力される第２の端子と、
前記第１の端子と前記第２の端子との間に、電気的に直列に接続された第１、第２及び第３のスイッチ素子と、
前記第１のスイッチ素子と前記第２のスイッチ素子との間の第１のノードと、前記第１の端子との間に設けられた第１のキャパシタと、
前記第２のスイッチ素子と前記第３のスイッチ素子との間の第２のノードと、前記第１の端子との間に設けられた第２のキャパシタと、
を有し、
前記第１のキャパシタの容量は、前記第２のキャパシタの容量に比べて大きい、
半導体装置と、
高周波部品、信号処理装置、及び演算装置のうちの少なくとも１つと、
を備える高周波モジュール。
（１）
高周波信号が供給される第１の端子と、
前記高周波信号が出力される第２の端子と、
前記第１の端子と前記第２の端子との間に、電気的に直列に接続された第１、第２及び第３のスイッチ素子と、
前記第１のスイッチ素子と前記第２のスイッチ素子との間の第１のノードと、前記第１の端子との間に設けられた第１のキャパシタと、
前記第２のスイッチ素子と前記第３のスイッチ素子との間の第２のノードと、前記第１の端子との間に設けられた第２のキャパシタと、
を備え、
前記第１のキャパシタの容量は、前記第２のキャパシタの容量に比べて大きい、
半導体装置。
（２）
前記第１のキャパシタは、半導体基板上に設けられた前記第１のスイッチ素子の一方の電極と、前記第１のスイッチ素子の前記一方の電極の上方に絶縁膜を介して設けられた第１の金属膜とにより形成され、
前記第２のキャパシタは、前記半導体基板上に設けられた前記第２のスイッチ素子の一方の電極と、前記第２のスイッチ素子の前記一方の電極の上方に前記絶縁膜を介して設けられた第２の金属膜とにより形成される、
上記（１）に記載の半導体装置。
（３）
前記半導体基板の上方から見た場合、前記第１の金属膜の面積は、前記第２の金属膜の面積に比べて大きい、上記（２）に記載の半導体装置。
（４）
前記第１及び第２の金属膜は、前記半導体基板上に積層された積層構造において同一の階層に位置する、上記（２）又は（３）に記載の半導体装置。
（５）
前記第１及び第２の金属膜は互いに連結して、１つの金属膜を形成している、上記（４）に記載の半導体装置。
（６）
前記第１及び第２の金属膜は、前記半導体基板上に積層された積層構造において異なる階層に位置する、上記（２）に記載の半導体装置。
（７）
前記第１、第２及び第３のスイッチ素子は電界効果トランジスタである、上記（１）～（６）のいずれか１項に記載の半導体装置。
（８）
高周波信号が供給される第１の端子と、
前記高周波信号が出力される第２の端子と、
前記第１の端子と前記第２の端子との間に、電気的に直列に接続された複数のスイッチ素子と、
隣り合う２つの前記スイッチ素子の間の各ノードと前記第１の端子との間にそれぞれ設けられた複数のキャパシタと、
を備え、
前記各キャパシタの容量は、当該キャパシタに接続される前記スイッチ素子の、前記第１の端子を起点とした順番に従って、順次小さくなっている、
半導体装置。
（９）
前記各キャパシタの容量は、当該キャパシタに接続される前記スイッチ素子の、前記第１の端子を起点とした順番に従って、順次指数関数的に小さくなっている、上記（８）に記載の半導体装置。
（１０）
前記各キャパシタは、半導体基板上に設けられた前記各スイッチ素子の一方の電極と、前記各スイッチ素子の前記一方の電極の上方に絶縁膜を介して設けられた各金属膜とにより形成される、上記（８）又は（９）に記載の半導体装置。
（１１）
前記金属膜の前記各電極と重なる面積は、当該電極に対応する前記スイッチ素子の、前記第１の端子を起点とした順番に従って、順次小さくなっている、上記（１０）に記載の半導体装置。
（１２）
前記各金属膜は、前記半導体基板上に積層された積層構造において同一の階層に位置する、上記（１０）又は（１１）に記載の半導体装置。
（１３）
前記各金属膜は互いに連結して、一体の金属膜を形成している、上記（１２）に記載の半導体装置。
（１４）
前記一体の金属膜は直角三角形状の形状を持つ、上記（１３）に記載の半導体装置。
（１５）
前記直角三角形は、斜辺の部分が折れ線となっている、上記（１４）に記載の半導体装置。
（１６）
前記各金属膜は、前記半導体基板上に積層された積層構造において異なる階層に位置する、上記（１０）に記載の半導体装置。
（１７）
高周波信号が供給される第１の端子と、
前記高周波信号が出力される第２の端子と、
前記第１の端子と前記第２の端子との間に、電気的に直列に接続された第１、第２及び第３のスイッチ素子と、
前記第１のスイッチ素子と前記第２のスイッチ素子との間の第１のノードと、前記第１の端子との間に設けられた第１のキャパシタと、
前記第２のスイッチ素子と前記第３のスイッチ素子との間の第２のノードと、前記第１の端子との間に設けられた第２のキャパシタと、
を有し、
前記第１のキャパシタの容量は、前記第２のキャパシタの容量に比べて大きい、
半導体装置と、
高周波部品、信号処理装置、及び演算装置のうちの少なくとも１つと、
を備える高周波モジュール。
【符号の説明】
【0087】
１０、１０ａ、９０ 半導体装置
１００、１００ａ～ｊ、９００ ＦＥＴ
１０２、９０２ 第１の端子
１０４、９０４ 第２の端子
１０６、９０６ 第３の端子
１０８、１０８ａ～ｃ キャパシタ
２００ 半導体基板
２０２ 活性領域
２０４ ｎ型活性領域
２０６ ｐ型活性領域
２０８、２１０、２１４ 絶縁膜
２１２ コンタクトビア
２１６ 支持基板
２１８ ＢＯＸ層
３００、３００ａ～ｋ ソース／ドレイン電極
３０４ ゲート電極
３０６、３０６ａ 金属膜
３０８ 折れ線
３１０、３１２ 電極パッド
３２０ 配線層
３３０ 直角
３４０ａ、３４０ｂ 辺
９１０ 寄生容量
１００、１００ａ～ｊ、９００ ＦＥＴ
１０２、９０２ 第１の端子
１０４、９０４ 第２の端子
１０６、９０６ 第３の端子
１０８、１０８ａ～ｃ キャパシタ
２００ 半導体基板
２０２ 活性領域
２０４ ｎ型活性領域
２０６ ｐ型活性領域
２０８、２１０、２１４ 絶縁膜
２１２ コンタクトビア
２１６ 支持基板
２１８ ＢＯＸ層
３００、３００ａ～ｋ ソース／ドレイン電極
３０４ ゲート電極
３０６、３０６ａ 金属膜
３０８ 折れ線
３１０、３１２ 電極パッド
３２０ 配線層
３３０ 直角
３４０ａ、３４０ｂ 辺
９１０ 寄生容量
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】