(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2022-12-13
(45)【発行日】2022-12-21
(54)【発明の名称】回路基板及びそれを用いた半導体パッケージ
(51)【国際特許分類】
H05K 1/03 20060101AFI20221214BHJP
B32B 5/10 20060101ALI20221214BHJP
H01L 23/14 20060101ALI20221214BHJP
H01L 23/29 20060101ALN20221214BHJP
H01L 23/31 20060101ALN20221214BHJP
【ＦＩ】
H05K1/03 610T
B32B5/10
H01L23/14 R
H01L23/30 R
【請求項の数】
11
(21)【出願番号】P 2018099048
(22)【出願日】2018-05-23
(65)【公開番号】P2019036710
(43)【公開日】2019-03-07
【審査請求日】2021-03-29
(31)【優先権主張番号】10-2017-0103228
(32)【優先日】2017-08-14
(33)【優先権主張国・地域又は機関】KR
(73)【特許権者】
【識別番号】390019839
【氏名又は名称】三星電子株式会社
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．
【住所又は居所原語表記】１２９，Ｓａｍｓｕｎｇ－ｒｏ，Ｙｅｏｎｇｔｏｎｇ－ｇｕ，Ｓｕｗｏｎ－ｓｉ，Ｇｙｅｏｎｇｇｉ－ｄｏ，Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ
(74)【代理人】
【識別番号】100107766
【弁理士】
【氏名又は名称】伊東 忠重
(74)【代理人】
【識別番号】100070150
【弁理士】
【氏名又は名称】伊東 忠彦
(74)【代理人】
【識別番号】100091214
【弁理士】
【氏名又は名称】大貫 進介
(72)【発明者】
【氏名】梁 承 烈
【審査官】齊藤 健一
(56)【参考文献】
【文献】特開平３－９７２９７（ＪＰ，Ａ）
【文献】特開２００１－３２９４４９（ＪＰ，Ａ）
【文献】特開昭５７－３１１８９（ＪＰ，Ａ）
【文献】特開平７－２７３４１４（ＪＰ，Ａ）
【文献】特開平８－２９４９９７（ＪＰ，Ａ）
【文献】特開２０００－２０８５５７（ＪＰ，Ａ）
【文献】特開２００４－２６９９７（ＪＰ，Ａ）
【文献】特開２００５－１２６８６２（ＪＰ，Ａ）
【文献】特開２００７－３１８０３２（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｂ３２Ｂ ５／００―５／３２
Ｈ０１Ｌ ２３／１２―２３／１４
Ｈ０１Ｌ ２３／２８―２３／３１
Ｈ０５Ｋ １／００―３／４６
(57)【特許請求の範囲】
【請求項1】
少なくとも一つの半導体チップと、前記少なくとも一つの半導体チップが実装される第１領域と前記第１領域以外の領域である第２領域を有する第１面と、前記第１面とは反対側の第２面と、を有するパッケージ基板と、
前記パッケージ基板の第１面を覆って前記少なくとも一つの半導体チップを封止するモールディング部と、を含み、
前記パッケージ基板は、
第１方向に配列された複数の第１繊維と、前記第１方向とほぼ垂直に交差する第２方向に配列された複数の第２繊維で製織された繊維層を含む少なくとも一つのプリプレグと、
前記少なくとも一つのプリプレグの両面のうち、少なくとも一面に配置された回路層と、
を含み、前記複数の第１繊維は緯糸を含み、前記複数の第２繊維は経糸を含み、
前記少なくとも一つのプリプレグの前記第１方向の熱膨張係数は、前記第２方向の熱膨張係数より大きく、
前記少なくとも一つの半導体チップの熱膨張係数は、前記パッケージ基板の熱膨張係数より小さく、
前記第１領域は、一方向に長い形状を有し、前記一方向は、前記第１方向に配置される、半導体パッケージ。
【請求項2】
前記少なくとも一つの半導体チップは、前記第１方向に離隔した複数の半導体チップを含み、前記第１領域は、前記第１方向に離隔した複数の領域を含む、請求項１に記載の半導体パッケージ。
【請求項3】
前記複数の領域の各々は、互いに実質的に同一の面積を有する、請求項２に記載の半導体パッケージ。
【請求項4】
前記複数の領域は、前記第２方向に互いに並列配置される、請求項２又は３に記載の半導体パッケージ。
【請求項5】
前記少なくとも一つのプリプレグは、前記複数の第１及び第２繊維の間に樹脂が塗布されて硬化した織物シートを含み、前記回路層は、前記織物シートと熱圧着される、請求項１乃至４のいずれか一項に記載の半導体パッケージ。
【請求項6】
前記少なくとも一つのプリプレグは、複数のプリプレグを含み、前記複数のプリプレグは、互いに対応する領域が実質的に同一の熱膨張係数を有する、請求項１乃至５のいずれか一項に記載の半導体パッケージ。
【請求項7】
前記少なくとも一つのプリプレグは、複数のプリプレグを含み、前記複数のプリプレグは、前記パッケージ基板の厚さ方向に積層される、請求項１乃至６のいずれか一項に記載の半導体パッケージ。
【請求項8】
前記モールディング部は、エポキシモールディングコンパウンド（ＥＭＣ）を含む、請求項１乃至７のいずれか一項に記載の半導体パッケージ。
【請求項9】
前記複数の第１繊維のそれぞれの幅は、前記複数の第２繊維のそれぞれの幅より大きく、前記複数の第１繊維のそれぞれ及び前記複数の第２繊維のそれぞれは、複数のフィラメントを含み、前記複数の第２繊維のそれぞれの前記複数のフィラメントの個数は、前記複数の第１繊維のそれぞれの個数より多いか又は少なく、
前記複数の第１繊維は、第１距離だけ互いに離隔し、前記複数の第２繊維は、第２距離だけ互いに離隔し、前記第１距離は前記第２距離より小さい、請求項１乃至８のいずれか一項に記載の半導体パッケージ。
【請求項10】
少なくとも一つの半導体チップと、前記少なくとも一つの半導体チップが実装される領域を有するパッケージ基板と、を含み、
前記パッケージ基板は、緯糸を含む複数の第１繊維と、経糸を含む複数の第２繊維で製織された繊維層を含む少なくとも一つのプリプレグを含み、
前記第１繊維の長さ方向の熱膨張係数は、前記第２繊維の長さ方向の熱膨張係数より大きく、
前記少なくとも一つの半導体チップの熱膨張係数は、前記パッケージ基板の熱膨張係数より小さく、
前記少なくとも一つの半導体チップが実装される領域は、一方向に長い形状を有し、前記一方向は、前記複数の第１繊維の長さ方向と同一の方向に配置される、半導体パッケージ。
【請求項11】
前記少なくとも一つの半導体チップは、複数の半導体チップを含み、前記少なくとも一つの半導体チップが実装される前記領域は、複数の分割された領域を含み、前記複数の分割された領域は、前記複数の第２繊維の長さ方向に互いに並列配置される、請求項１０に記載の半導体パッケージ。【発明の詳細な説明】
【技術分野】
【0001】
本願発明の技術的思想は、回路基板及びそれを用いた半導体パッケージに関するものである。
【背景技術】
【0002】
一般的に、半導体パッケージは、印刷回路基板（ｐｒｉｎｔｅｄ ｃｉｒｃｕｉｔ ｂｏａｒｄ、ＰＣＢ）上に実装された半導体チップを封止材で覆い、これを個々のパッケージ単位で切断して得ることができる。この際、印刷回路基板、半導体チップ及び封止材の間の熱膨張係数の差により、工程時に加わる熱が半導体パッケージに反り（ｗａｒｐａｇｅ）を発生させることがある。最近では印刷回路基板の厚さ及び封止材の厚さが減少するにつれて、印刷回路基板に発生する反りの程度が大きく増加している。
【発明の概要】
【発明が解決しようとする課題】
【0003】
本発明が解決しようとする課題の一つは、反りが減少した回路基板及び半導体パッケージを提供することである。
【課題を解決するための手段】
【0004】
本発明の一実施形態は、第１方向に配列された複数の第１繊維と、上記第１方向とほぼ垂直に交差する第２方向に配列された複数の第２繊維で製織された繊維層を含む少なくとも一つのプリプレグ（ｐｒｅｐｒｅｇ）と、上記少なくとも一つのプリプレグの両面のうち、少なくとも一面に配置された回路層と、を含み、上記少なくとも一つのプリプレグは、上記第１方向への長さが上記第２方向への長さより大きく、上記複数の第１繊維は緯糸（ｆｉｌｌｉｎｇ ｙａｒｎ）からなるか、又は緯糸を含み、上記複数の第２繊維は経糸（ｗａｒｐ ｙａｒｎ）からなるか、又は経糸を含む回路基板を提供する。
【0005】
本発明の一実施形態は、第１方向に配列された複数の第１繊維と、上記第１方向とほぼ垂直に交差する第２方向に配列された複数の第２繊維で製織された第１繊維層を含む少なくとも一つの第１プリプレグと、上記少なくとも一つの第１プリプレグの両面のうち、少なくとも一面に積層され、上記第１方向に配列された複数の第３繊維と、上記第２方向に配列された複数の第４の繊維で製織された第２繊維層を含む少なくとも一つの第２プリプレグと、上記少なくとも一つの第１及び第２プリプレグの両面のうち、少なくとも一面に配置された回路層と、を含み、上記少なくとも一つの第１及び第２プリプレグは、上記第１方向への長さが上記第２方向への長さより大きく、上記複数の第１繊維は緯糸からなるか、又は緯糸を含み、上記複数の第２繊維は経糸からなるか、又は経糸を含み、上記複数の第３繊維は経糸からなるか、又は経糸を含み、上記複数の第４の繊維は緯糸からなるか、又は緯糸を含む回路基板を提供する。
【0006】
本発明の一実施形態は、少なくとも一つの半導体チップと、上記少なくとも一つの半導体チップが実装される第１領域と、上記第１領域以外の領域である第２領域とを有する第１面と、上記第１面に対向する第２面とを有するパッケージ基板と、上記パッケージ基板の第１面を覆って上記少なくとも一つの半導体チップを封止するモールディング部と、を含み、上記パッケージ基板は、第１方向に配列された複数の第１繊維と、上記第１方向とほぼ垂直に交差する第２方向に配列された複数の第２繊維で製織された繊維層を含む少なくとも一つのプリプレグと、上記少なくとも一つのプリプレグの両面のうち、少なくとも一面に配置された回路層と、を含み、上記複数の第１繊維は緯糸からなるか、又は緯糸を含み、上記複数の第２繊維は経糸からなるか、又は経糸を含み、上記第１領域は、一方向に長い形状を有し、上記一方向は、上記第１方向に配置された半導体パッケージを提供する。
【0007】
本発明の一実施形態は、少なくとも一つの半導体チップと、上記少なくとも一つの半導体チップが実装される領域を有するパッケージ基板と、を含み、上記パッケージ基板は、緯糸からなるか、又は緯糸を含む複数の第１繊維と、経糸からなるか、又は経糸を含む複数の第２繊維で製織された繊維層を含む少なくとも一つのプリプレグを含み、上記少なくとも一つの半導体チップが実装される領域は、一方向に長い形状を有し、上記一方向は、上記複数の第１繊維の長さ方向と同一の方向に配置される半導体パッケージを提供する。
【発明の効果】
【0008】
本発明の技術的思想による回路基板及びそれを用いた半導体パッケージは、製造過程において発生する反りを減少させることができる。
【0009】
但し、本発明の多様で有益な利点と効果は、上述した内容に限定されず、本発明の具体的な実施形態を説明する過程で、より容易に理解することができる。
【図面の簡単な説明】
【0010】
【図1】本発明の一実施形態による半導体パッケージの概略斜視図である。
【図5】本発明の一実施形態によるプリプレグの製織方向を示した図である。
【図6A】基板において半導体チップが実装された領域を示した図である。
【図6B】基板において半導体チップが実装された領域を示した図である。
【図7A】本発明の一実施形態によるプリプレグの積層方向を示した図である。
【図8A】比較例と本発明の一実施形態による半導体パッケージの平面図である。
【図8B】比較例と本発明の一実施形態による半導体パッケージの平面図である。
【図9A】比較例と本発明の一実施形態による半導体パッケージの反りの形態を示した図である。
【図9B】比較例と本発明の一実施形態による半導体パッケージの反りの形態を示した図である。
【図10A】比較例と本発明の一実施形態による半導体パッケージの反りの方向を示した側断面図である。
【図10B】比較例と本発明の一実施形態による半導体パッケージの反りの方向を示した側断面図である。
【図11】比較例と本発明の一実施形態による半導体パッケージの反りの程度を比較したグラフである。
【図12】比較例と本発明の一実施形態による半導体パッケージの反りの大きさを比較したグラフである。
【発明を実施するための形態】
【0011】
以下、添付された図面を参照して、本発明の多様な実施形態を詳細に説明する。
【0012】
図１は本発明の一実施形態による半導体パッケージの概略斜視図であり、図２は図１のＩ方向から見た半導体パッケージの平面図である。図３は図２のＩＩ－ＩＩ’線に沿って切開して見た側断面図であり、図４は図３の‘Ａ’領域を拡大した図である。図５は本発明の一実施形態によるプリプレグの製織方向を示した図である。
【0013】
図１を参照すると、本発明の一実施形態による半導体パッケージ１０は、パッケージ基板１００と、パッケージ基板１００に実装される半導体チップ積層体（スタック）２００、３００と、半導体チップ積層体２００、３００を覆うモールディング部６００と、を含むことができる。半導体パッケージ１０は、下面に外部接続端子７００をさらに含むことができる。一実施形態では、半導体チップ積層体２００、３００がワイヤ５０１～５０４（図２参照）によりパッケージ基板１００に接続された場合を例に挙げて説明したが、これに限定されるものではなく、フリップチップ実装などのように、ワイヤを使用せずに直接パッケージ基板１００に接続されることもできる。また、外部接続端子７００は、半田ボール（ｓｏｌｄｅｒ ｂａｌｌ）、半田パッド（ｓｏｌｄｅｒ ｐａｄ）、半田ランド（ｓｏｌｄｅｒ ｌａｎｄ）、金属バンプ（ｍｅｔａｌ ｂｕｍｐ）、又はピラー（ｐｉｌｌａｒ）のいずれか一つを含むことができる。本実施形態では、外部接続端子７００が半田ボールであることができる。
【0014】
図２～図４を参照すると、パッケージ基板１００は、回路層１３０と、該回路層１３０と積層構造を形成するプリプレグ１１０、１２０を含む。パッケージ基板１００は、少なくとも一面に、外面を保護するための絶縁性樹脂層１４０が配置されることができる。また、パッケージ基板１００は、半導体チップ積層体２００、３００にワイヤ５０１～５０４をボンディングするための接続パッド１３１ａをさらに含むこともできる。
【0015】
図３を参照すると、パッケージ基板１００は、半導体チップ積層体２００、３００が実装される第１面Ｓ１と、それとは反対側の第２面Ｓ２を有することができる。図６Ａを参照すると、パッケージ基板１００は、半導体チップ積層体２００、３００が実装される第１領域ＣＡ１、ＣＡ２及びその他の領域ＰＡ１を第１面Ｓ１に有することができる。パッケージ基板１００は、リジッド印刷回路基板（ｒｉｇｉｄ ｐｒｉｎｔｅｄ ｃｉｒｃｕｉｔ ｂｏａｒｄ）、フレキシブル印刷回路基板（ｆｌｅｘｉｂｌｅｐｒｉｎｔｅｄ ｃｉｒｃｕｉｔ ｂｏａｒｄ）又はリジッド－フレキシブル印刷回路基板（ｒｉｇｉｄ－ｆｌｅｘｉｂｌｅ ｐｒｉｎｔｅｄ ｃｉｒｃｕｉｔ ｂｏａｒｄ）であることができる。パッケージ基板１００は、単層印刷回路基板（ｓｉｎｇｌｅ－ｌａｙｅｒ ｐｒｉｎｔｅｄ ｃｉｒｃｕｉｔ ｂｏａｒｄ）及び多層印刷回路基板（ｍｕｌｔｉ－ｌａｙｅｒ ｐｒｉｎｔｅｄ ｃｉｒｃｕｉｔ ｂｏａｒｄ）からなることができる。
【0016】
回路層１３０は、銅箔のような導電性物質からなることができ、プリプレグ１１０、１２０上に配置される外部回路層１３１、１３３と、プリプレグ１１０、１２０の間に配置される内部回路層１３２を含むことができる。
【0017】
プリプレグ１１０、１２０は、ガラス繊維糸（ｇｌａｓｓ ｙａｒｎ）で製織されたガラス織物（ｇｌａｓｓ ｆａｂｒｉｃ）のような織物シート（ｆａｂｒｉｃ ｓｈｅｅｔ）状の繊維層にエポキシ樹脂などを含浸した後、熱圧着することにより形成することができる。但し、これに限定されるものではなく、実施形態によっては、炭素繊維糸で製織された織物シート状の繊維層が適用されることもできる。上記プリプレグは、複数のプリプレグを含むことができ、複数のプリプレグは、パッケージ基板１００の厚さ方向に積層されることができる。本発明の一実施形態では、上記プリプレグが第１及び第２プリプレグ１１０、１２０で構成された場合を例に挙げて説明した。但し、これに限定されるものではなく、上記プリプレグは単層からなることができ、３層以上からなることもできる。また、プリプレグ１１０、１２０は、パッケージ基板１００の熱膨張係数を調整するために、エポキシ樹脂にアルミナ、シリカなどのフィラー（ｆｉｌｌｅｒ）を含むことができる。
【0018】
図５は第１プリプレグ１１０に含まれたガラス織物の製織形態を示した図である。ガラス織物は、第１方向Ｄ１に配列された複数の第１繊維１１１と、第２方向Ｄ２に配列された複数の第２繊維１１２を製織して形成されることができる。第１及び第２繊維１１１、１１２は、上述したガラス繊維糸であって、それぞれ、ガラス長繊維（ｌｏｎｇ－ｇｌａｓｓ ｆｉｂｅｒ）であるフィラメント１１１ａ、１１２ａの束からなる。図５に示されたように、第１及び第２繊維１１１、１１２は、それぞれ一つずつ上下に交差することができる。例えば、第１繊維１１１のうち一つは、第２繊維１１２のうち一つの上と、第２繊維１１２のうち隣接する一つの下を交差することができる。同様に、第２繊維１１２のうち一つは、第１繊維１１１のうち一つの上と、第１繊維１１１のうち隣接する一つの下を交差することができる。但し、これに限定されるものではなく、複数の第１及び第２繊維１１１、１１２の単位で交差することもできる。
【0019】
第１繊維１１１は緯糸からなるか、又は緯糸を含むことができ、第２繊維１１２は経糸からなるか、又は経糸を含むことができ、ガラス織物の第１方向Ｄ１には緯糸が配列され、第２方向Ｄ２には経糸が配列されることができる。以下では、緯糸が配列された方向を緯糸方向ＴＤと定義し、経糸が配列された方向を経糸方向ＭＤと定義する。
【0020】
第１及び第２繊維１１１、１１２は、マトリックス状に配置された複数の交差領域ＩＡを有するように製織されることができる。経糸である第２繊維１１２は、製織過程において緯糸である第１繊維１１１に比べて高い引張力により引っ張られて製織されるため、第２繊維１１２の幅Ｗ２は、第１繊維１１１の幅Ｗ１に比べて狭い。また、経糸は緯糸に比べて相対的に高い引張力により引っ張られているため、熱が加わっても緯糸に比べて増加する幅が小さい。かかる理由により、緯糸の熱膨張係数（ｃｏｅｆｆｉｃｉｅｎｔ ｏｆ ｔｈｅｒｍａｌ ｅｘｐａｎｓｉｏｎ、ＣＴＥ）は、経糸の熱膨張係数に比べて大きくなる。したがって、緯糸と経糸により製織されたガラス織物を含むプリプレグに高温の熱が加わる場合、緯糸が配置された方向の増加幅が、経糸が配置された方向の増加幅に比べて大きくなる。
【0021】
かかるパッケージ基板１００の緯糸方向ＴＤと経糸方向ＭＤの熱膨張係数の差により、半導体パッケージ１０に発生する反り（ｗａｒｐａｇｅ）にも影響を与えるようになる。一般的に、半導体パッケージは、モールディングした後に硬化する工程、半田ボールを付着した後に冷却する工程、又は半導体チップを実装した後に冷却する工程と同様に、加熱した後に冷却する工程を経るようになる。このような工程を経る過程において、半導体パッケージには熱膨張係数の不均一によって反りが発生する。また、半導体パッケージに実装される半導体チップも、製造工程中に反りが発生した状態で半導体パッケージに実装されるが、半導体パッケージの反りと、実装された半導体チップの反りが互いに異なる方向に発生した場合には、半導体パッケージの耐久性が低下する問題がある。したがって、反りが発生しても、半導体パッケージの反りと半導体チップの反りを同一の方向に発生させることが、半導体パッケージの耐久性を向上させる上で有利である。一実施形態の場合、半導体パッケージにおけるパッケージ基板１００の緯糸方向ＴＤと経糸方向ＭＤの配列方向を調節することにより、半導体パッケージの反りを緩和させることができ、さらに反りが発生しても、半導体パッケージの反りと半導体チップの反りを同一の方向に発生させることができる。以下では、半導体パッケージに反りを発生させる工程のうち、モールディング部を形成する工程を中心に説明する。その他の工程で発生する反りを緩和させることも、モールディング部の形成工程で発生する反りを緩和させることと類似する構成により行われるため、説明の重複を避けるために省略する。
【0022】
交差領域ＩＡにおいて、第１繊維１１１の幅Ｗ１は第２繊維１１２の幅Ｗ２に比べて１.１倍以上大きくなるように配置されることができる。実施形態によっては、第１及び第２繊維１１１、１１２の幅Ｗ１、Ｗ２がほぼ同一（０.９＜Ｗ１／Ｗ２＜１.１）となるように配置することにより、複数の交差領域ＩＡが正四角形又は実質的に正四角形の形状を有することができる。かかる配置は、第１及び第２繊維１１１、１１２をなす複数のフィラメントの個数を調節することにより構成することもできる。例えば、第２繊維１１２をなすフィラメントの個数を、第１繊維１１１をなすフィラメントの個数より多くすることにより、第１繊維１１１の幅Ｗ１を第２繊維１１２の幅Ｗ２とほぼ同一となるように配置することができる。このように、第１繊維１１１の幅Ｗ１を第２繊維１１２の幅Ｗ２とほぼ同一となるように配置すると、緯糸方向ＴＤと経糸方向ＭＤの熱膨張係数の差を緩和させることができるという効果がある。
【0023】
上記複数の第１繊維１１１は、それぞれ第１距離Ｗ３だけ互いに離隔して平行に延在され、上記複数の第２繊維１１２は、それぞれ第２距離Ｗ４だけ互いに離隔して平行に延在されるように配置されることができる。この際、第１距離Ｗ３は、第２距離Ｗ４より小さくなるように、第１及び第２繊維１１１、１１２を配置することもできる。
【0024】
プリプレグが複数からなる場合、各プリプレグの緯糸方向ＴＤと経糸方向ＭＤは、互いに同一であるか、又は異なるように配列されることができる。図７Ａ及び図７Ｂは、プリプレグが第１及び第２プリプレグ１１０、１２０又は１２０ａを含む場合を例示したものである。ここで、図７Ａは第１及び第２プリプレグ１１０、１２０の緯糸方向ＴＤと経糸方向ＭＤが互いに同一となるように配置された例であって、互いに対応する領域が実質的に同一の熱膨張係数を有するように配置されることができる。図７Ｂは第１及び第２プリプレグ１１０、１２０ａの緯糸方向ＴＤと経糸方向ＭＤが互いに異なるように配置された例であって、第１及び第２プリプレグ１１０、１２０の間の熱膨張係数の差を互いに補償することにより、パッケージ基板１００における熱膨張係数の不均一を緩和させることができる。
【0025】
図２及び図３を参照すると、パッケージ基板１００に実装された第１及び第２半導体チップ積層体２００、３００は、それぞれ複数のチップ２１０、２２０、３１０、３２０を積層した構成を有することができる。第１及び第２半導体チップ積層体２００、３００は、パッケージ基板１００にダイ接着フィルム（ｄｉｅ ａｄｈｅｓｉｖｅ ｆｉｌｍ、ＤＡＦ）４０１によって接着されることができる。また、第１及び第２半導体チップ積層体２００、３００に含まれた複数のチップ２１０、２２０、３１０、３２０の間も、ダイ接着フィルム４０２によって接着されることができる。
【0026】
上記複数のチップ２１０、２２０、３１０、３２０は、それぞれメモリチップ（ｍｅｍｏｒｙ ｃｈｉｐ）又はアプリケーションプロセッサ（ａｐｐｌｉｃａｔｉｏｎ ｐｒｏｃｅｓｓｏｒ）を含むことができる。本発明の一実施形態の場合、第１又は第２半導体チップ積層体２００又は３００は、アプリケーションプロセッサ上にメモリチップが積層された構成を含むことができる。上記複数のチップ２１０、２２０、３１０、３２０は、ワイヤ５０１～５０４を用いてパッケージ基板１００の接続パッド１３１ａと電気的に接続されることができる。ワイヤ５０１～５０４は、銅（Ｃｕ）、金（Ａｕ）、又はアルミニウム（Ａｌ）を含むことができる。
【0027】
図６Ａを参照すると、パッケージ基板１００は、半導体チップ積層体２００、３００が実装される第１領域ＣＡ１、ＣＡ２及びその他の領域である第２領域ＰＡ１を有することができる。半導体チップ積層体２００、３００が実装される第１領域ＣＡ１、ＣＡ２は、実装される半導体チップ積層体２００、３００の個数に応じて、分割された複数の領域ＣＡ１、ＣＡ２を含むことができる。この際、分割された複数の領域ＣＡ１、ＣＡ２は、実質的に互いに同一の面積を有するように配置されることができる。また、第２方向Ｄ２に互いに並列配置されるように、第２方向Ｄ２に分割されることができる。本発明の一実施形態は、第１領域ＣＡ１、ＣＡ２が二つに分割された領域を含む場合を示したものである。
【0028】
第１領域ＣＡ１、ＣＡ２は、全体領域（ＣＡ１＋ＣＡ２）の長さ方向（ＷＢ１＋ＷＢ２）が、パッケージ基板の緯糸方向ＴＤと同一となるように配置されることができる。全体領域（ＣＡ１＋ＣＡ２）の長さ方向（ＷＢ１＋ＷＢ２）は、パッケージ基板１００の緯糸方向ＴＤに延在されることができる。ここで、全体領域（ＣＡ１＋ＣＡ２）の長さ方向とは、それぞれの半導体チップが実装された領域ＣＡ１、ＣＡ２のそれぞれの長さ方向ではなく、第１領域ＣＡ１、ＣＡ２を合わせた領域（ＣＡ１＋ＣＡ２）の長さ方向を意味するものである。図６Ａの場合、半導体チップ積層体２００、３００が実装された第１領域ＣＡ１、ＣＡ２の一方向ＷＤは、他方向ＷＢ１、ＷＢ２の合計に比べて短いため、他方向ＷＢ１＋ＷＢ２が、半導体チップ積層体２００、３００が実装された第１領域ＣＡ１、ＣＡ２の長さ方向に該当し、第１領域ＣＡ１、ＣＡ２の一方向ＷＤは、幅方向に該当する。
【0029】
パッケージ基板１００のうち、半導体チップ積層体２００、３００が実装された領域ＣＡ１、ＣＡ２は、実装された半導体チップ積層体２００、３００により、その他の領域ＰＡ１に比べて熱膨張係数が相対的に低くなる。したがって、パッケージ基板１００の両方向Ｄ１、Ｄ２のうち半導体チップ積層体２００、３００が実装された領域の割合が高い部分が、その他の部分に比べて熱膨張係数が相対的に低くなる。
【0030】
したがって、半導体チップ積層体２００、３００が実装された領域の割合が高い方向にパッケージ基板１００の緯糸方向ＴＤを配列し、実装された領域の割合が低い方向にパッケージ基板１００の経糸方向ＭＤを配列すると、半導体チップが実装された領域ＣＡ１、ＣＡ２がその他の領域ＰＡ１に比べて熱膨張係数が小さいことから発生する半導体パッケージ１０内の熱膨張係数の不均一を減少させることができる。さらに、半導体パッケージ１０内の熱膨張係数の不均一により発生する半導体パッケージ１０の反りも減少させることができる。図６Ｂは本発明の一実施形態の変形例であって、一つの半導体チップ積層体２００ａがパッケージ基板１００ａに実装された例を示したものである。半導体チップ積層体２００ａが実装された領域ＣＡ３の長さ方向ＷＣＬにパッケージ基板１００ａの緯糸方向ＴＤが配列され、半導体チップ積層体２００ａが実装された領域ＣＡ３の幅方向ＷＣＳにパッケージ基板１００ａの経糸方向ＭＤが配列されるように配置することにより、半導体パッケージにおける熱膨張係数の不均一を減少させて、半導体パッケージの反りを減少させることができる。
【0031】
図１を参照すると、モールディング部６００は、パッケージ基板１００上に第１及び第２半導体チップ積層体２００、３００の上面及び側面を覆うように形成されることができる。モールディング部６００は、ワイヤ５０１～５０４を覆うように形成されることができる。本発明の一実施形態の場合、モールディング部６００は、エポキシモールディングコンパウンド（ｅｐｏｘｙ ｍｏｌｄｉｎｇ ｃｏｍｐｏｕｎｄ、ＥＭＣ）を含む物質からなることができる。
【0032】
モールディング部６００を形成した後に硬化する過程において、モールディング部６００の熱膨張係数とパッケージ基板１００の熱膨張係数との差により、半導体パッケージ１０に反りが発生し得る。一般的に、硬化するために冷却する過程において、モールディング部６００が収縮する大きさよりパッケージ基板１００が収縮する大きさが大きいため、半導体パッケージ１０の周辺領域が下部方向に曲がる現象が発生する。本発明の一実施形態では、モールディング部６００の熱膨張係数とパッケージ基板１００の熱膨張係数との差を緩和させることにより、半導体パッケージ１０の反りを減少させることができる。また、反りが発生しても半導体チップが曲がる方向と同一の方向に反りが発生して、半導体パッケージの耐久性を向上させることができる。これについては後述する。
【0033】
上述のような構造の半導体パッケージ１０は、パッケージ基板１００の緯糸方向ＴＤに、半導体チップ積層体２００、３００が実装された全体領域の長さ方向が配置される。パッケージ基板１００のうち半導体チップ積層体２００、３００が実装された領域は、その他の部分に比べて熱膨張係数が小さい。したがって、熱膨張係数が相対的に大きい緯糸方向ＴＤに、半導体チップ積層体２００、３００が実装された全体領域の長さ方向を配置すると、半導体パッケージ１０の各領域における熱膨張係数のバランスが増加するため、半導体パッケージ１０で発生する反りの大きさが減少することができる。以下では、本発明の比較例と対比して一実施形態による半導体パッケージの効果について説明する。
【0034】
【0035】
図８Ａ及び図８Ｂは、本発明の比較例と一実施形態による半導体パッケージの平面図であり、図９Ａ及び図９Ｂは本発明の比較例と一実施形態による半導体パッケージの反りの形態を示した図である。図１０Ａ及び図１０Ｂは、本発明の比較例と一実施形態による半導体パッケージの反りの方向を示した側断面図である。図１１は本発明の比較例と一実施形態による半導体パッケージの反りの程度を比較したグラフであり、図１２は本発明の比較例と一実施形態による半導体パッケージの反りの大きさを比較したグラフである。
【0036】
本発明の比較例は、一実施形態におけるパッケージ基板１００の緯糸方向ＴＤと経糸方向ＭＤを互いに変えたパッケージ基板１００ＲＥＦを採用した点で差異がある。
【0037】
したがって、図８Ｂのように、本発明の一実施形態による半導体パッケージは、半導体チップ積層体２００、３００が実装された領域が相対的に少ない方向、即ち、熱膨張係数が大きい方向ＣＴＥａにパッケージ基板１００の経糸方向ＭＤが配置され、緯糸方向ＴＤに熱膨張係数が相対的に小さい方向ＣＴＥｂが配置された。これに対し、図８Ａのように、本発明の比較例は、半導体チップ積層体２００、３００が実装された領域が相対的に少ない方向、即ち、熱膨張係数が相対的に大きい方向ＣＴＥａにパッケージ基板１００の緯糸方向ＴＤが配置された点で差異がある。
【0038】
図９Ａを参照すると、本発明の比較例の半導体パッケージは、熱膨張係数が大きい方向ＣＴＥａにパッケージ基板１００ＲＥＦの緯糸方向ＴＤが配置されることにより、半導体パッケージにおいて熱膨張係数が大きい方向と、パッケージ基板において熱膨張係数が大きい部分が同一となる。したがって、図１０Ａのように、モールディング部６００を冷却する過程において、モールディング部６００が収縮する力Ｆ２よりパッケージ基板１００ＲＥＦが収縮する力Ｆ１が優勢であるため、全体的に半導体パッケージ１０ａの下部方向に反りＷＤ２が発生したことが分かる。これは、半導体チップ積層体２００に発生した反りＷＤ１の方向と反対方向になって、半導体パッケージの耐久性を弱める要因として作用する。図面符号ＣＬは、反りが発生していない半導体パッケージを示した基準線である。
【0039】
一方、図９Ｂを参照すると、一実施形態の半導体パッケージは、熱膨張係数が大きい方向ＣＴＥａにパッケージ基板１００の経糸方向ＭＤが配置されることにより、半導体パッケージにおいて熱膨張係数が大きい方向と、パッケージ基板において熱膨張係数が大きい部分がずれる。したがって、図１０Ｂのように、パッケージ基板１００が収縮する力Ｆ１よりモールディング部６００が収縮する力Ｆ２が優勢であるため、全体的に半導体パッケージ１０の上部方向に反りＷＤ３が発生したことが分かる。これは、半導体チップ積層体２００の反りＷＤ１と同一の方向となるため、比較例に比べて半導体パッケージの耐久性を向上させることができる。
【0040】
図１１は本発明の比較例ＲＥＦと一実施形態Ｇ１に加わる温度と、その際の反りの平均値μｍを製造工程の順に配列したものである。比較例ＲＥＦの場合、２４０℃から２６０℃に上昇する段階で反りが急激に発生することが分かり、室温（３０℃）に冷却されるまで反りの程度が持続的に維持されることが分かる。これに対し、同一の段階において実施形態Ｇ１の反りは緩和したことが分かる。下記表１は、図１１の本発明の一実施形態Ｇ１と比較例ＲＥＦの各温度による反りの平均値を調べたものであり、一実施形態Ｇ１の場合、比較例ＲＥＦに比べて反りが緩和したことが分かる。
【0041】
【表1】
【0042】
【表2】
【0043】
まず、図１３を参照すると、半導体パッケージのパッケージ基板を製造するための回路基板Ｐを設ける。回路基板Ｐは、少なくとも一つのプリプレグと回路層が積層された構造を有する。プリプレグは、ガラス繊維糸で製織されたガラス織物のような織物シート状の繊維層にエポキシ樹脂などを含浸した後、熱圧着して製造する。
【0044】
具体的に、図１３に示されたように、回路基板Ｐは長さ方向ＰＬに長い板材の形状を有する。上述したパッケージ基板のように、回路基板Ｐは、少なくとも一つのプリプレグを含み、プリプレグは、回路基板Ｐの長さ方向ＰＬに配列された複数の第１繊維１１１と、これとほぼ垂直に交差する幅方向ＰＳに配列された複数の第２繊維１１２を製織した繊維層を含む。上記複数の第１繊維１１１は、それぞれ緯糸からなるか、又は緯糸を含むことができ、複数の第２繊維１１２は、それぞれ経糸からなるか、又は経糸を含むことができる。したがって、回路基板Ｐは、長さ方向ＰＬが緯糸方向ＴＤに配列されることができ、幅方向ＰＳは、経糸方向ＭＤに配列されることができる。
【0045】
上述したパッケージ基板と同様に、複数の第１繊維１１１と複数の第２繊維１１２は、マトリックス状に配置された複数の交差領域ＩＡを有するように製織される。上記複数の第１繊維１１１は緯糸からなり、上記複数の第２繊維１１２は経糸からなるため、複数の第１繊維１１１の幅Ｗ１は、複数の第２繊維１１２の幅Ｗ２に比べて大きい。したがって、複数の交差領域ＩＡは、それぞれ長さ方向ＰＬの大きさが第２繊維１１２の幅Ｗ２に該当し、幅方向ＰＳの大きさが第１繊維１１１の幅Ｗ１に該当するため、長さ方向ＰＬの大きさが幅方向ＰＳの大きさより小さくなるように配置される。
【0046】
また、上述したパッケージ基板のように、上記プリプレグの両面のうち少なくとも一面には回路層が配置される。
【0047】
次に、図１４に示されたように、回路基板Ｐの個々の半導体チップ実装領域Ｐ２にそれぞれ半導体チップ積層体２００、３００を実装するとともに、半導体チップ積層体２００、３００を実装した領域を合わせた全体領域の長さ方向ＣＴＥｂが回路基板Ｐの緯糸方向ＴＤに配置されるように実装する。上述したように、半導体チップ積層体２００、３００を実装した領域は、その他の部分に比べて熱膨張係数が小さいため、半導体チップ積層体２００、３００を実装した領域を合わせた領域の長さ方向を緯糸方向ＴＤに配置すると、回路基板Ｐにおいて熱膨張係数が大きい緯糸方向ＴＤの増加幅を減少させることができる。
【0048】
半導体パッケージの製造工程のうち、モールディングした後に硬化する工程や半田ボールを付着した後に冷却する工程、及び半導体チップを実装した後に冷却する工程と同様に、加熱した後に冷却する工程において、回路基板は高温の状態に露出して回路基板に熱膨張が発生する。熱膨張係数が大きい方向は、そうでない方向に比べて増加する幅が大きいため、熱膨張係数が大きい方向により多くの反りが発生する。一実施形態では、熱膨張係数が大きい緯糸方向ＴＤに、熱膨張係数が小さい半導体チップ実装体の実装領域をより多く配置することにより、熱膨張係数が大きい方向と熱膨張係数が小さい方向との差を減少させることができる。また、半導体パッケージに反りが発生しても、半導体パッケージが半導体チップと同様に上部方向に曲がる形状となるようにすることで、半導体チップ積層体に発生する反りの不均一を減少させることができる。
【0049】
次に、半導体チップ積層体２００、３００が実装された面を覆うようにモールディング部を塗布し、個々の半導体チップ実装領域Ｐ２単位でダイシングすると、図１の半導体パッケージが製造される。
【0050】
以上、本発明の実施形態について詳細に説明したが、本発明の技術的範囲はこれに限定されず、特許請求の範囲に記載された本発明の技術的思想から外れない範囲内で多様な修正及び変形が可能であるということは、当技術分野の通常の知識を有する者には明らかである。
【符号の説明】
【0051】
１０ 半導体パッケージ
１００ 基板
１１０ 第１プリプレグ
１１１、１２１ 第１繊維
１１１ａ フィラメント
１１２、１２２ 第２繊維
１１２ａ フィラメント
１１３、１２３ 樹脂層
１２０ 第２プリプレグ
１３０ 回路層
１４０ 絶縁層
２００ 第１半導体チップ積層体
３００ 第２半導体チップ積層体
４０１、４０２ ダイ接着フィルム
６００ モールディング部
７００ 外部接続端子
ＭＤ 経糸方向
ＴＤ 緯糸方向
１００ 基板
１１０ 第１プリプレグ
１１１、１２１ 第１繊維
１１１ａ フィラメント
１１２、１２２ 第２繊維
１１２ａ フィラメント
１１３、１２３ 樹脂層
１２０ 第２プリプレグ
１３０ 回路層
１４０ 絶縁層
２００ 第１半導体チップ積層体
３００ 第２半導体チップ積層体
４０１、４０２ ダイ接着フィルム
６００ モールディング部
７００ 外部接続端子
ＭＤ 経糸方向
ＴＤ 緯糸方向
【図1】
【図2】
【図3】
【図4】
【図5】
【図6A】
【図6B】
【図7A】
【図7B】
【図8A】
【図8B】
【図9A】
【図9B】
【図10A】
【図10B】
【図11】
【図12】
【図13】
【図14】