特許 7195048 信号処理回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2022-12-15

(45)【発行日】2022-12-23

(54)【発明の名称】信号処理回路

(51)【国際特許分類】

   G06F 1/12 20060101AFI20221216BHJP

【ＦＩ】

G06F1/12

【請求項の数】 1

(21)【出願番号】P 2017238657

(22)【出願日】2017-12-13

(65)【公開番号】P2019106044

(43)【公開日】2019-06-27

【審査請求日】2020-09-08

【審判番号】

【審判請求日】2022-05-11

(73)【特許権者】

【識別番号】000232483

【氏名又は名称】日本電波工業株式会社

(74)【代理人】

【識別番号】100166006

【弁理士】

【氏名又は名称】泉 通博

(72)【発明者】

【氏名】依田 友也

【合議体】

【審判長】中野 裕二

【審判官】富澤 哲生

【審判官】野崎 大進

(56)【参考文献】

【文献】特開２０１７－１５２８６１（ＪＰ，Ａ）

【文献】特開２００８－３０１４１０（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

G06F 1/04-1/14

G06F 3/05

H03L 1/02

(57)【特許請求の範囲】

【請求項1】

第１クロックを出力するクロック発生回路と、
複数の入力信号のそれぞれに対応して設けられ、前記クロック発生回路から出力された前記第１クロックと、分周回路から出力された前記第１クロックよりも周波数が低い第２クロックとに基づいて、前記入力信号をデジタル信号に変換する複数の変換器と、
前記複数の変換器のそれぞれに設けられ、前記第１クロックを分周することにより、前記第２クロックを出力する、周囲の温度が低下するほど入力信号に対する出力信号の位相変動量が増加する位相変動特性を有する複数の前記分周回路と、
前記クロック発生回路と複数の前記分周回路のそれぞれとの間であって、複数の前記分周回路それぞれの近傍に設けられ、前記分周回路の位相変動特性と逆の位相変動特性であって、周囲の温度が低下するほど入力信号に対する出力信号の位相変動量が減少する位相変動特性を有しており、前記第１クロックを増幅する複数の増幅器と、
を備える信号処理回路。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、信号処理回路に関する。

【背景技術】

【0002】

従来、第１クロックと、第１クロックよりも周波数が低い第２クロックを生成するクロック発生回路が知られている（例えば、特許文献１参照）。クロック発生回路は、生成した第１クロック及び第２クロックを、ＡＤ変換器等の所定の信号処理を行う信号処理装置に出力する。

【先行技術文献】

【特許文献】

【0003】

【文献】特開２００３－３７４８５号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

第２クロックは、例えば、クロック発生回路において第１クロックに基づいて生成される。クロック発生回路の周辺の温度が変化すると、クロック発生回路が備えている部品の特性が変化し、第１クロックの変化タイミングに対する第２クロックの変化タイミングが変動する。その結果、信号処理装置において求められている第１クロックと第２クロックとの同期条件を満たせない場合が生じてしまうという問題があった。

【0005】

そこで、本発明はこれらの点に鑑みてなされたものであり、温度変動にかかわらず第１クロックと第２クロックとの同期条件を満たすようにすることができる信号処理回路を提供することを目的とする。

【課題を解決するための手段】

【0006】

本発明の第１の態様に係る信号処理回路は、第１クロックを出力するクロック発生回路と、前記第１クロックを分周することにより、前記第１クロックよりも周波数が低い第２クロックを出力する分周回路と、前記クロック発生回路から出力された前記第１クロックと、前記分周回路から出力された前記第２クロックとに基づいて、入力信号をデジタル信号に変換する変換器と、前記クロック発生回路と前記分周回路との間に設けられ、前記分周回路における入力信号に対する出力信号の位相変動量と、前記分周回路の周囲の温度との関係である前記分周回路の位相変動特性と逆の位相変動特性を有する増幅器と、を備える。

【0007】

前記信号処理回路は、複数の入力信号のそれぞれに対応する複数の前記変換器をさらに備え、前記分周回路は、複数の前記変換器のそれぞれに前記第２クロックを出力してもよい。

【0008】

前記信号処理回路は、複数の入力信号のそれぞれに対応する複数の前記変換器と、複数の前記変換器のそれぞれに入力する前記第２クロックを生成する複数の前記分周回路と、前記クロック発生回路と、複数の前記分周回路のそれぞれとの間に設けられ、当該分周回路の前記位相変動特性と逆の位相変動特性を有する複数の前記増幅器と、を備えてもよい。

【発明の効果】

【0009】

本発明によれば、温度変動にかかわらず第１クロックと第２クロックとの同期条件を満たすようにすることができるという効果を奏する。

【図面の簡単な説明】

【0010】

【図1】第１実施形態に係る信号処理回路の構成を示す図である。

【図2】第１実施形態に係る分周回路の位相変動特性を示す図である。

【図3】第１実施形態に係る増幅器への入力信号に対する分周回路から出力される出力信号の位相変動量と、分周回路の周囲の温度との関係を示す図である。

【図4】第２実施形態に係る信号処理回路の構成を示す図である。

【図5】第３実施形態に係る信号処理回路の構成を示す図である。

【発明を実施するための形態】

【0011】

＜第１実施形態＞
［信号処理回路１の構成］
図１は、第１実施形態に係る信号処理回路１の構成を示す図である。信号処理回路１は、クロック発生回路１１と、分周回路１２と、増幅器１３と、外部機器１４と、ＡＤ変換器１５と、デジタル回路１６とを備える。

【0012】

クロック発生回路１１は、第１クロックDEV_CLKを生成する。第１クロックの周波数は、例えば２．４ＧＨｚである。クロック発生回路１１は、生成した第１クロックを増幅器１３とＡＤ変換器１５とに出力する。

【0013】

分周回路１２は、増幅器１３を介してクロック発生回路１１に接続されている。分周回路１２は、クロック発生回路１１から出力された第１クロックを所定の分周比で分周することにより、第１クロックよりも周波数が低い第２クロックSYSREF_CLKを生成する。第２クロックの周波数は、３０ＭＨｚである。分周回路１２は、生成した第２クロックをＡＤ変換器１５とデジタル回路１６とに出力する。

【0014】

電子回路においては、入力信号に対して出力信号が遅延する。本明細書において、入力信号に対する出力信号の遅延時間を位相変動量という。入力信号に対する出力信号の位相変動量は温度によって変化する。本明細書において、温度と位相変動量との関係を位相変動特性という。

【0015】

分周回路１２の位相変動特性は、分周回路１２における入力信号に対する出力信号の位相変動量と、分周回路１２の周囲の温度との関係である。図２は、第１実施形態に係る分周回路１２の位相変動特性を示す図である。図２において、横軸は温度を示し、縦軸は分周回路１２における入力信号に対する出力信号の位相変動量を示している。図２に示す例では、温度が１度増加するにしたがって、入力信号の位相に対する出力信号の位相が約１．７ｐｓｅｃ遅延している。

【0016】

増幅器１３は、クロック発生回路１１と分周回路１２との間に設けられている。増幅器１３は、分周回路１２の近傍に設けられている。増幅器１３は、クロック発生回路１１から出力され、分周回路１２に入力される第１クロックの信号レベルを増幅する。増幅器１３は、信号レベルが増幅された第１クロックを分周回路１２に出力する。

【0017】

増幅器１３は、分周回路１２の位相変動特性と逆の位相変動特性を有している。分周回路１２が、温度が上昇するにつれて位相変動量が増加する位相変動特性を有する場合、逆の位相変動特性は、温度が上昇するにつれて位相変動量が減少する位相変動特性である。分周回路１２が、温度が上昇するにつれて位相変動量が減少する位相変動特性を有する場合、逆の位相変動特性は、温度が上昇するにつれて位相変動量が増加する位相変動特性である。

【0018】

図３は、第１実施形態に係る増幅器１３への入力信号に対する分周回路１２から出力される出力信号の位相変動量と、分周回路１２の周囲の温度との関係を示す図である。分周回路１２の位相変動特性が、増幅器１３の位相変動特性により打ち消されることで、図３に示すように、増幅器１３への入力信号（第１クロック）に対する、分周回路１２から出力される出力信号（第２クロック）の位相変動量が、温度変動にかかわらずほぼ一定となっていることが確認できる。

【0019】

外部機器１４は、例えば、通信機器や計測機器であり、アナログ信号としてのＩＦ（Intermediate Frequency）信号を生成する。外部機器１４は、生成したＩＦ信号をＡＤ変換器１５に出力する。

【0020】

ＡＤ変換器１５は、アナログ信号をデジタル信号に変換する。具体的には、ＡＤ変換器１５は、クロック発生回路１１から出力された第１クロックと、分周回路１２から出力された第２クロックとに基づいて、外部機器１４から入力される入力信号としてのＩＦ信号をデジタル信号に変換する。ＡＤ変換器１５は、変換されたデジタル信号を、JESD204Bの規格に基づくタイミングでデジタル回路１６に出力する。

【0021】

デジタル回路１６は、例えばＦＰＧＡ（Field Programmable Gate Array）であり、ＡＤ変換器１５から入力されたデジタル信号と、分周回路１２から入力された第２クロックとに基づいて、各種の処理を実行する。

【0022】

［第１実施形態の効果］
以上のとおり、第１実施形態に係る信号処理回路１は、クロック発生回路１１と分周回路１２との間に設けられ、分周回路１２の位相変動特性と逆の位相変動特性を有する増幅器１３を備える。このようにすることで、分周回路１２の位相変動特性が増幅器１３の位相変動特性により打ち消され、増幅器１３に入力される第１クロックに対する、分周回路１２から出力される第２クロックの位相変動量が、温度変動にかかわらずほぼ一定となる。したがって、信号処理回路１は、ＡＤ変換器１５に入力される第１クロックと第２クロックとの位相変動量を、温度変動にかかわらずほぼ一定とし、温度変動にかかわらず第１クロックと第２クロックとの同期条件を満たすようにすることができる。

【0023】

なお、第１実施形態では、分周回路１２と、クロック発生回路１１との間に、増幅器１３が設けられる例について説明したが、これに限らず、他の位置に増幅器１３が設けられてもよい。例えば、２つの増幅器１３のそれぞれを、分周回路１２とＡＤ変換器１５との間、及び分周回路１２とデジタル回路１６との間に設けてもよい。また、分周回路１２の位相変動特性と同じ位相変動特性を有する増幅器を、クロック発生回路１１と分周回路１２との接続点と、ＡＤ変換器１５との間に設けてもよい。このようにすることで、分周回路１２と、クロック発生回路１１との間に、増幅器１３が設けられる場合と同様に、温度変動にかかわらず第１クロックと第２クロックとの同期条件を満たすようにすることができる。

【0024】

＜第２実施形態＞
［複数のＡＤ変換器１５に対して１組の分周回路１２と増幅器１３とを備える］
続いて、第２実施形態について説明する。第２実施形態では、信号処理回路１が、複数の外部機器１４から出力されるＩＦ信号をデジタル信号に変換するために、複数のＡＤ変換器１５と、１組の分周回路１２と増幅器１３とを備える点で第１実施形態と異なる。以下に、第２実施形態に係る信号処理回路１について説明する。

【0025】

なお、本実施形態では、外部機器１４が２つ設けられ、２つの外部機器１４に対応して２つのＡＤ変換器１５が設けられる例について説明するが、これに限らず、外部機器１４と、ＡＤ変換器１５とは、それぞれ３つ以上設けられていてもよい。また、第１実施形態と同様の構成については同一の符号を付し、詳細な説明を省略する。

【0026】

図４は、第２実施形態に係る信号処理回路１の構成を示す図である。図４に示されるように、第２実施形態に係る信号処理回路１は、複数の外部機器１４として、外部機器１４Ａと、外部機器１４Ｂとを備える。また、信号処理回路１は、複数の外部機器１４から入力される複数の入力信号のそれぞれに対応する複数のＡＤ変換器１５として、ＡＤ変換器１５Ａと、ＡＤ変換器１５Ｂとを備える。

【0027】

第２実施形態において、クロック発生回路１１は、生成した第１クロックを増幅器１３と、ＡＤ変換器１５Ａと、ＡＤ変換器１５Ｂとに出力する。
分周回路１２は、複数のＡＤ変換器１５（ＡＤ変換器１５Ａ及びＡＤ変換器１５Ｂ）のそれぞれと、デジタル回路１６とに第２クロックを出力する。

【0028】

増幅器１３は、クロック発生回路１１と分周回路１２との間に設けられている。増幅器１３は、分周回路１２の位相変動特性と逆の位相変動特性を有している。
外部機器１４Ａは、生成したＩＦ信号をＡＤ変換器１５Ａに出力し、外部機器１４Ｂは、生成したＩＦ信号をＡＤ変換器１５Ｂに出力する。

【0029】

ＡＤ変換器１５Ａは、クロック発生回路１１から出力された第１クロックと、分周回路１２から出力された第２クロックとに基づいて、外部機器１４Ａから入力されるＩＦ信号をデジタル信号に変換する。ＡＤ変換器１５Ａは、変換されたデジタル信号を、JESD204Bの規格に基づくタイミングでデジタル回路１６に出力する。

【0030】

ＡＤ変換器１５Ｂは、クロック発生回路１１から出力された第１クロックと、分周回路１２から出力された第２クロックとに基づいて、外部機器１４Ｂから入力されるＩＦ信号をデジタル信号に変換する。ＡＤ変換器１５Ｂは、変換されたデジタル信号を、JESD204Bの規格に基づくタイミングでデジタル回路１６に出力する。

【0031】

［第２実施形態の効果］
以上のとおり、第２実施形態に係る信号処理回路１は、第１実施形態と同様に、分周回路１２の位相変動特性と逆の位相変動特性を有する増幅器１３を備える。また、分周回路１２は、複数のＡＤ変換器１５のそれぞれに第２クロックを出力する。このようにすることで、第２実施形態に係る信号処理回路１は、複数のＡＤ変換器１５のそれぞれに入力される第１クロックと第２クロックとの位相変動量を、温度変動にかかわらずほぼ一定とし、複数のＡＤ変換器１５において第１クロックと第２クロックとの同期条件を満たすようにすることができる。

【0032】

＜第３実施形態＞
［複数のＡＤ変換器１５のそれぞれに対して分周回路１２と増幅器１３とを備える］
続いて、第３実施形態について説明する。第２実施形態のように、１つの分周回路１２から複数のＡＤ変換器１５に第２クロックを出力する場合、配線によっては、第２クロックにノイズが含まれ、その結果、ＡＤ変換器１５が正常に動作しないことがある。そこで、第３実施形態に係る信号処理回路１は、複数のＡＤ変換器１５のそれぞれに対して分周回路１２と増幅器１３とを備える。以下に、第３実施形態に係る信号処理回路１について説明する。なお、以下の説明では、第２実施形態と同様の構成については同一の符号を付し、詳細な説明を省略する。

【0033】

図５は、第３実施形態に係る信号処理回路１の構成を示す図である。図５に示されるように、信号処理回路１は、複数のＡＤ変換器１５のそれぞれに入力する第２クロックを生成する複数の分周回路１２として、分周回路１２Ａと分周回路１２Ｂとを備える。また、信号処理回路１は、クロック発生回路１１と、複数の分周回路１２のそれぞれとの間に設けられ、当該分周回路１２の位相変動特性と逆の位相変動特性を有する複数の増幅器１３として、増幅器１３Ａと増幅器１３Ｂとを備える。

【0034】

増幅器１３Ａは、クロック発生回路１１と、分周回路１２Ａとの間に設けられている。増幅器１３Ａは、分周回路１２Ａの位相変動特性と逆の位相変動特性を有している。
分周回路１２Ａは、増幅器１３Ａから出力された増幅後の第１クロックに基づいて第２クロックを生成する。分周回路１２Ａは、生成した第２クロックをＡＤ変換器１５Ａとデジタル回路１６とに出力する。

【0035】

増幅器１３Ｂは、クロック発生回路１１と、分周回路１２Ｂとの間に設けられている。増幅器１３Ｂは、分周回路１２Ｂの位相変動特性と逆の位相変動特性を有している。
分周回路１２Ｂは、増幅器１３Ｂから出力された増幅後の第１クロックに基づいて第２クロックを生成する。分周回路１２Ｂは、生成した第２クロックをＡＤ変換器１５Ｂに出力する。

【0036】

ＡＤ変換器１５Ａは、クロック発生回路１１から出力された第１クロックと、分周回路１２Ａから出力された第２クロックとに基づいて、外部機器１４Ａから入力されるＩＦ信号をデジタル信号に変換する。

【0037】

ＡＤ変換器１５Ｂは、クロック発生回路１１から出力された第１クロックと、分周回路１２Ｂから出力された第２クロックとに基づいて、外部機器１４Ｂから入力されるＩＦ信号をデジタル信号に変換する。

【0038】

［第３実施形態の効果］
以上のとおり、第３実施形態に係る信号処理回路１は、複数のＡＤ変換器１５のそれぞれに入力する第２クロックを生成する複数の分周回路１２と、クロック発生回路１１と複数の分周回路１２のそれぞれとの間に設けられ、当該分周回路１２の位相変動特性と逆の位相変動特性を有する複数の増幅器１３と、を備える。このようにすることで、信号処理回路１は、複数のＡＤ変換器１５のそれぞれに入力する第２クロックにノイズが含まれることを抑制しつつ、温度変動にかかわらず、複数のＡＤ変換器１５における第１クロックと第２クロックとの同期条件を満たすようにすることができる。

【0039】

以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されず、その要旨の範囲内で種々の変形及び変更が可能である。例えば、装置の分散・統合の具体的な実施の形態は、以上の実施の形態に限られず、その全部又は一部について、任意の単位で機能的又は物理的に分散・統合して構成することができる。また、複数の実施の形態の任意の組み合わせによって生じる新たな実施の形態も、本発明の実施の形態に含まれる。組み合わせによって生じる新たな実施の形態の効果は、もとの実施の形態の効果を合わせ持つ。

【符号の説明】

【0040】

１・・・信号処理回路、１１・・・クロック発生回路、１２・・・分周回路、１３・・・増幅器、１４・・・外部機器、１５・・・ＡＤ変換器、１６・・・デジタル回路

【図1】

【図2】

【図3】

【図4】

【図5】