(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2022-12-16
(45)【発行日】2022-12-26
(54)【発明の名称】半導体記憶装置
(51)【国際特許分類】
G11C 16/26 20060101AFI20221219BHJP
G11C 7/10 20060101ALI20221219BHJP
【FI】
G11C16/26 140
G11C7/10 400
(21)【出願番号】P 2018240031
(22)【出願日】2018-12-21
【審査請求日】2021-09-13
(73)【特許権者】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】100108855
【氏名又は名称】蔵田 昌俊
(74)【代理人】
【識別番号】100103034
【氏名又は名称】野河 信久
(74)【代理人】
【識別番号】100075672
【氏名又は名称】峰 隆司
(74)【代理人】
【識別番号】100153051
【氏名又は名称】河野 直樹
(74)【代理人】
【識別番号】100162570
【氏名又は名称】金子 早苗
(72)【発明者】
【氏名】白石 圭
(72)【発明者】
【氏名】小柳 勝
(72)【発明者】
【氏名】伊東 幹彦
(72)【発明者】
【氏名】高田 由美
(72)【発明者】
【氏名】平嶋 康伯
(72)【発明者】
【氏名】井上 諭
(72)【発明者】
【氏名】山本 健介
(72)【発明者】
【氏名】尾崎 正一
(72)【発明者】
【氏名】涌井 太一
(72)【発明者】
【氏名】渡邊 郁弥
【審査官】堀田 和義
(56)【参考文献】
【文献】特開2012-119849(JP,A)
【文献】特開2013-30827(JP,A)
【文献】特開2006-333466(JP,A)
(58)【調査した分野】(Int.Cl.,DB名)
G11C 16/26
G11C 7/10
(57)【特許請求の範囲】
【請求項1】
矩形波形を有する入力信号を反転差動増幅する第1アンプと、該第1アンプが出力した信号の位相を反転する第1インバータと、該第1インバータに前記反転された信号を再度反転して出力する第2インバータと、が直列接続される第1波形成形部と、
前記入力信号の位相を反転する第3インバータと、該第3インバータに前記反転された信号を反転差動増幅する第2アンプと、該第2アンプが出力した信号の位相を反転して出力する第4インバータ、とが直列接続される第2波形成形部と、
を備え、
前記第1波形成形部と前記第2波形成形部とが並列接続され、前記第1波形成形部により出力される第1出力信号と、前記第2波形成形部により出力される第2出力信号と、を平均化して、出力信号を生成する差動波形成形回路を有
し、
前記入力信号が入力する端子から前記第1波形成形部の前記第1アンプの入力端までの第1配線パターンと、前記入力信号が入力する端子から前記第2波形成形部の前記第3インバータの入力端までの第2配線パターンとを有し、
前記第1配線パターンの幅をW1、前記第1配線パターンの長さをL1とし、前記第2配線パターンの幅をW2、前記第2配線パターンの長さをL2としたとき、
W1>W2、L1<L2が成り立つ、半導体記憶装置。
【請求項2】
前記差動波形成形回路において、
前記第1波形成形部は、前記入力信号を反転差分増幅した後、位相を反転する前記第1出力信号を生成し、
前記第2波形成形部
は、前記入力信号の位相を反転した後、反転差分増幅する前記第2出力信号を生成し、
前記第1出力信号の前記増幅時に波形の立ち上がりの遅れにより生じた波形の傾斜に対して、前記第2出力信号の前記位相を反転された前記入力信号を増幅して波形の立ち下がりの遅れにより生じた波形の傾斜を平均化して、前記入力信号における立ち上がりと立ち下がりの波形を同一に波形成形する、請求項1に記載の半導体記憶装置。
【請求項3】
前記第1アンプ及び前記第2アンプは、同一の入出力特性を有し、
NMOSトランジスタがクロスカップル接続される第1クロスカップル負荷アンプとPMOSトランジスタがクロスカップル接続される第2クロスカップル負荷アンプと、を備え、
前記入力信号が前記第1クロスカップル負荷アンプと前記第2クロスカップル負荷アンプに入力される反転差動増幅回路を有する、請求項1に記載の半導体記憶装置。
【請求項4】
前記第1アンプと前記第1インバータの組と
、前記第2アンプと前記
第4インバータの組とがチップ上に同じサイズで形成され、同じ入出力特性を有し、
前記入力信号が入力する端子から前記第1波形成形部の前記第1アンプの入力端までの
前記第1配線パターンの第1時定数は、
前記入力信号が入力する端子から前記第2波形成形部の前記第3インバータの入力端までの
前記第2配線パターンの第2時定数と同一であり、
前記第2インバータから出力端までの配線パターンの第3時定数と、前記第4インバータから出力端までの配線パターンの第4時定数とが同一である、請求項3に記載の半導体記憶装置。
【請求項5】
前記第1波形成形部における前記第1アンプと前記第1インバータとの間の配線の長さは、前記第2波形成形部における前記第2アンプと前記第4インバータとの間の配線の長さと等しい、請求項1に記載の半導体記憶装置。
【請求項6】
前記第1波形成形部における前記第1インバータと前記第2インバータとの間の配線の長さは、前記第2波形成形部における前記第3インバータと前記第2アンプとの間の配線の長さと等しい、請求項1に記載の半導体記憶装置。
【請求項7】
前記第1波形成形部における前記第2インバータから出力端までの配線の長さは、前記第2波形成形部における前記第4インバータから出力端までの配線の長さと等しい、請求項1に記載の半導体記憶装置。
【請求項8】
矩形波形を有する入力信号を反転差動増幅する第1アンプと、該第1アンプが出力した信号の位相を反転する第1インバータと、該第1インバータに前記反転された信号を再度反転して出力する第2インバータと、が直列接続される第1波形成形部と、
前記入力信号の位相を反転する第3インバータと、該第3インバータに前記反転された信号を反転差動増幅する第2アンプと、該第2アンプが出力した信号の位相を反転して出力する第4インバータ、とが直列接続される第2波形成形部と、
を備え、
前記第1波形成形部と前記第2波形成形部とが並列接続され、前記第1波形成形部により出力される第1出力信号と、前記第2波形成形部により出力される第2出力信号と、を平均化して、出力信号を生成する差動波形成形回路を有し、
前記入力信号が入力する端子から前記第1アンプの入力端までの第1配線パターンの第1時定数は、前記入力信号が入力する端子から前記第3インバータの入力端までの第2配線パターンの第2時定数と同一であり、
前記第2インバータから出力端までの第3配線パターンの第3時定数は、前記第4インバータから出力端までの第4配線パターンの第4時定数と同一である、半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明の実施形態は、半導体記憶装置に関する。
【背景技術】
【0002】
半導体記憶装置として、NAND型フラッシュメモリが知られている。
【先行技術文献】
【特許文献】
【0003】
【発明の概要】
【発明が解決しようとする課題】
【0004】
信頼性を向上できる半導体記憶装置を提供できる。
【課題を解決するための手段】
【0005】
実施形態に係る半導体記憶装置は、矩形波形を有する入力信号を反転差動増幅する第1アンプと、該第1アンプが出力した信号の位相を反転する第1インバータと、該第1インバータに前記反転された信号を再度反転して出力する第2インバータと、が直列接続される第1波形成形部と、前記入力信号の位相を反転する第3インバータと、該第3インバータに前記反転された信号を反転差動増幅する第2アンプと、該第2アンプが出力した信号の位相を反転して出力する第4インバータ、とが直列接続される第2波形成形部と、を備え、前記第1波形成形部と前記第2波形成形部とが並列接続され、前記第1波形成形部により出力される第1出力信号と、前記第2波形成形部により出力される第2出力信号と、を平均化して、出力信号を生成する差動波形成形回路を有し、前記入力信号が入力する端子から前記第1波形成形部の前記第1アンプの入力端までの第1配線パターンと、前記入力信号が入力する端子から前記第2波形成形部の前記第3インバータの入力端までの第2配線パターンとを有し、前記第1配線パターンの幅をW1、前記第1配線パターンの長さをL1とし、前記第2配線パターンの幅をW2、前記第2配線パターンの長さをL2としたとき、W1>W2、L1<L2が成り立つ。
【図面の簡単な説明】
【0006】
【
図1A】
図1Aは、第1の実施形態に係る差動波形成形回路の概念的な構成例を示す図である。
【
図1B】
図1Bは、第1の実施形態に係る差動波形成形回路の概念的な構成例を示す図である。
【
図2】
図2は、NAND型フラッシュメモリの構成例を示す図である。
【
図3】
図3は、NAND型フラッシュメモリの出力回路の構成例を示す図である。
【
図4】
図4は、
図1に示す差動波形成形回路における波形成形について説明するための図である。
【
図6】
図6は、差動波形成形回路の第1アンプ及び第2アンプとしてクロスカップル負荷アンプの一例を組み込んだ構成例を示す図である。
【
図7A】
図7Aは、差動波形成形回路における入力信号と出力信号の波形の一例を示す図である。
【
図7B】
図7Bは、差動波形成形回路における入力信号と出力信号の波形の一例を示す図である。
【
図7C】
図7Cは、差動波形成形回路における入力信号と出力信号の波形の一例を示す図である。
【
図8】
図8は、差動増幅回路の一例を示す図である。
【
図9】
図9は、差動増幅回路の変形例を示す図である。
【
図10】
図10は、差動波形成形回路における構成条件について説明するための図である。
【
図11】
図11は、差動波形成形回路のレイアウトの一例を示す図である。
【
図12】
図12は、第2の実施形態に係る差動波形成形回路の概念的な構成例を示す図である。
【
図13】
図13は、
図12に示す差動波形成形回路で測定された出力信号VOUTの一例を示す図である。
【発明を実施するための形態】
【0007】
以下、図面を参照して実施形態について説明する。
以下の説明において、同一の機能及び構成を有する構成要素については、同じ参照符号を付して、その詳細な説明は省略する。
本実施形態の半導体記憶装置は、矩形波形を有する入力信号を反転差動増幅する第1アンプと、第1アンプの出力信号の位相を反転する第1インバータと、第1インバータにより反転信号を再度反転して第1出力信号を出力する第2インバータとで構成する第1波形成形部と、前記入力信号の位相を反転する第3インバータと、第3インバータによる反転信号を反転差動増幅する第2アンプと、第2アンプの出力信号の位相を反転して第2出力信号を出力する第4インバータ、とが直列接続して構成する第2波形成形部とを有する差動波形成形回路を備える。差動波形成形回路は、波形に増幅時の立ち上がりの遅れによる傾斜を有する第1出力信号と、波形に増幅時の立ち下がりの遅れによる傾斜を第2出力信号を平均化し、立ち上がりと立ち下がりの波形を同一に波形成形する。
【0008】
本実施形態の差動波形成形回路は、半導体記憶装置の1つであるNAND型フラッシュメモリの出力回路に含まれる出力データ増幅器(DOUTAMP)に設けられ、出力信号のH(High)レベル及びL(Low)レベルの周期時間差を低減して、高速化されたデータレートに対応し、高速動作時のデータパターン依存ジッタを低減する。
【0009】
まず、
図2を参照して、NAND型フラッシュメモリ100について説明する。
このNAND型フラッシュメモリ100は、入出力回路110、ZQ較正回路111、ロジック制御回路112、レディ/ビジー回路113、ステータスレジスタ114、アドレスレジスタ115、コマンドレジスタ116、Set_Feature回路117、シーケンサ118、電圧発生回路119、ロウデコーダ120、メモリセルアレイ121、センスアンプ122、データレジスタ123、カラムデコーダ124、入出力パッド群130、ZQパッド131、入力パッド群132、及びRBパッド133を備えている。
【0010】
NAND型フラッシュメモリ100は、バスによって接続されるコントローラ200からの命令に基づいて動作する。具体的には、NAND型フラッシュメモリ100は、コントローラ200と、例えば8ビットの信号DQ<0>~DQ<7>(但し、DQ<0>~DQ<7>に限定されるものではない)の送受信を行う。
【0011】
また、NAND型フラッシュメモリ100は、コントローラ200とクロック信号DQS及びBDQS(信号DQSの反転信号)の送受信を行う。信号DQS及び信号BDQSは、例えば、信号DQ<7:0>の送受信のタイミングを制御する。また、NAND型フラッシュメモリ100は、コントローラ200から、例えばチップイネーブル信号CEn、コマンドラッチイネーブル信号CLE、アドレスラッチイネーブル信号ALE、ライトイネーブル信号WEn、及びリードイネーブル信号REnを受信する。そして、NAND型フラッシュメモリ100は、コントローラ200に、レディ/ビジー信号R/Bnを送信する。
【0012】
チップイネーブル信号CEnは、NAND型フラッシュメモリ100をイネーブルにするための信号であり、例えばLow(“L”)レベルでアサートされる。コマンドラッチイネーブル信号CLEは、信号DQがコマンドであることを示す信号であり、例えばHigh(“H”)レベルでアサートされる。アドレスラッチイネーブル信号ALEは、信号DQがアドレスであることを示す信号であり、例えば“H”レベルでアサートされる。
【0013】
ライトイネーブル信号WEnは、受信した信号をNAND型フラッシュメモリ100内へ取り込むための信号であり、コントローラ200よりコマンド、アドレス、及びデータ等を受信する度に、例えば“L”レベルでアサートされる。よって、ライトイネーブル信号WEnがトグルされる度に、信号DQがNAND型フラッシュメモリ100に取り込まれる。
【0014】
リードイネーブル信号REnは、コントローラ200が、NAND型フラッシュメモリ100からデータを読み出すための信号である。リードイネーブル信号REnは、例えば“L”レベルでアサートされる。よって、NAND型フラッシュメモリ100は、トグルされるリードイネーブル信号REnに基づいて、コントローラ200に信号DQを出力する。レディ/ビジー信号R/Bnは、NAND型フラッシュメモリ100がビジー状態であるかレディ状態であるか(コントローラ200からコマンドを受信不可能な状態か可能な状態か)を示す信号であり、例えばNAND型フラッシュメモリ100がビジー状態の際に“L”レベルとされる。
【0015】
入出力回路110は、コントローラ200と信号DQ<7:0>、信号DQS、及び信号BDQSを送受信する。なお、入出力回路110は、ロジック制御回路112を介して、コントローラ200から信号DQS及びBDQSを受信してもよい。入出力回路110は、信号DQ<7:0>内のコマンドCMDをコマンドレジスタ116に送信する。入出力回路110は、アドレスADDをアドレスレジスタ115と送受信し、データをデータレジスタ123と送受信する。入出力回路110は、コントローラ200から受信した各種動作のパラメータ設定をSet_Feature回路117に送信し、Set_Feature回路117から出力インピーダンスの設定値(例えば、25Ω、35Ω、または50Ωのいずれかの設定値)に関するパラメータ情報(以下、「Ron設定値情報」と呼ぶ)を受信する。
【0016】
また、入出力回路110は、複数の信号に対応する複数の入力回路110a及び複数の出力回路110bを含む。例えば、1つの入力回路110a及び1つの出力回路110bの組は、入出力パッド群130内の1つのパッドに接続され、信号DQ<7:0>のいずれかのビット、信号DQS、または信号BDQSの送受信に用いられる。以下、信号DQ<k>(kは、0≦k<7の整数)に対応する入力回路110a及び出力回路110bを、入力回路110a<k>及び出力回路110b<k>と表記する。
【0017】
また、信号DQSに対応する入力回路110a及び出力回路110bを、入力回路110a_DQS及び出力回路110b_DQSと表記し、信号BDQSに対応する入力回路110a及び出力回路110bを、入力回路110a_BDQS及び出力回路110b_BDQSと表記する。出力回路110bの詳細については後述する。
【0018】
入出力パッド群130は、信号DQ<7:0>、信号DQS、及び信号BDQSに対応した出力パッド群130<7:0>、130_DQS、及び130_BDQSを含む。入出力パッド群130は、入出力回路110とNANDバスとを接続する。入出力パッド群130内の各パッドは、NAND型フラッシュメモリ100の外部から、ある出力インピーダンスを有する1つの出力端子として認識される。
【0019】
ZQ較正回路111は、ZQパッド131を介して、基準抵抗300に接続される。ZQ較正回路111は、シーケンサ118の指示により、基準抵抗300に基づいてNAND型フラッシュメモリ100の出力インピーダンスを較正するZQ較正動作を実行する機能を有する。例えば、ZQ較正回路111は、NAND型フラッシュメモリ100の動作環境温度の上限温度と下限温度における出力インピーダンスを測定して、後述するDOUTアンプの作動増幅回路内のトランジスタに関するプロセス情報を算出する。ZQ較正回路111の較正結果(以下、「ZQ情報」と呼ぶ)は、例えば出力回路110bに送信される。
【0020】
ZQパッド131は、一端が基準抵抗300に接続され、他端がZQ較正回路111に接続される。ZQパッド131は、NAND型フラッシュメモリ100の外部から、ある出力インピーダンスを有する1つの出力端子として認識される。
【0021】
ロジック制御回路112は、入力パッド群132を介して、コントローラ200から、信号CEn、CLE、ALE、WEn、及びREnを受信する。ロジック制御回路112は、受信した信号に応じて、入出力回路110及びシーケンサ118を制御する。
入力パッド群132は、信号CEn、CLE、ALE、WEn、REnに対応した複数のパッドを含み、ロジック制御回路112とNANDバスとを接続する。
【0022】
レディ/ビジー回路113は、RBパッド133に接続される。レディ/ビジー回路113は、シーケンサ118の動作状況に応じて、レディ/ビジー信号R/Bnをコントローラ200に送信する。なお、レディ/ビジー回路113は、出力回路110bを備えていてもよい。
【0023】
RBパッド133は、レディ/ビジー回路113とNANDバスとを接続する。
ステータスレジスタ114は、例えばデータの書き込み、読み出し、及び消去動作におけるステータス情報STSを一時的に保持し、コントローラ200に動作が正常に終了したか否かを通知する。
【0024】
アドレスレジスタ115は、入出力回路110を介してコントローラ200から受信したアドレスADDを一時的に保持する。そしてアドレスレジスタ115は、ロウアドレスRAをロウデコーダ120へ転送し、カラムアドレスCAをカラムデコーダ124に転送する。
コマンドレジスタ116は、入出力回路110を介してコントローラ200から受信したコマンドCMDを一時的に保存し、シーケンサ118に転送する。
【0025】
Set_Feature回路117は、コントローラ200から受信した各種動作のパラメータ設定を記憶し、各種動作におけるパラメータの設定を行う。例えば、シーケンサ118は、NAND型フラッシュメモリ100が起動した際(電源ONのとき)、Set_Feature回路117からパラメータを読み出す動作(以下、「POR(power on read)」と呼ぶ)を行う。なお、Set_Feature回路117は、シーケンサ118内に設けられてもよく、メモリセルアレイ121内に、パラメータ設定が保存されてもよい。
【0026】
シーケンサ118は、NAND型フラッシュメモリ100全体の動作を制御する。より具体的には、シーケンサ118は、コマンドレジスタ116が保持するコマンドCMDに応じて、例えば、入出力回路110、ZQ較正回路111、レディ/ビジー回路113、ステータスレジスタ114、Set_Feature回路117、電圧発生回路119、ロウデコーダ120、センスアンプ122、データレジスタ123、及びカラムデコーダ124等を制御し、書き込み動作、読み出し動作、及び消去動作等を実行する。
【0027】
電圧発生回路119は、シーケンサ118の制御に応じて、書き込み動作、読み出し動作、及び消去動作に必要な電圧を発生させ、この発生した電圧を例えばメモリセルアレイ121、ロウデコーダ120、及びセンスアンプ122等に供給する。ロウデコーダ120及びセンスアンプ122は、電圧発生回路119より供給された電圧をメモリセルアレイ121内のメモリセルトランジスタに印加する。
【0028】
メモリセルアレイ121は、ロウ及びカラムに対応付けられた複数の不揮発性のメモリセルトランジスタ(または「メモリセル」とも表記する)を含む。メモリセルアレイ121には、製品出荷前のテスト工程で測定されたトランジスタのオン抵抗Ronに基づく情報(以下、「Ron情報」と呼ぶ)が不揮発に保存される。Ron情報は、出力インピーダンスを設定値に合わせ込むための情報である。Ron情報に基づいて、出力回路110b内のプリドライバ及び出力バッファのトランジスタサイズが決定される。
【0029】
より具体的には、プリドライバ及び出力バッファでは、例えば、トランジスタサイズ(ゲート幅)の違いによりオン抵抗Ronが異なるトランジスタが複数個、並列に接続されている。そして、Ron情報に基づいて、1つまたは複数のトランジスタが選択されることにより、選択トランジスタによる合成のトランジスタサイズ(オン抵抗Ron)が最適化され、出力インピーダンスを設定値に合わせ込むことができる。例えば、DOUTアンプ144において反転差動増幅回路及びインバータのトランジスタサイズ(オン抵抗Ron)が異なるトランジスタにより構成されている場合、合成のトランジスタサイズ(オン抵抗Ron)は、トランジスタの個数による複数通りから選択可能である。この場合、Ron情報は、複数ビットのデジタル信号で示される。例えば、8個のトランジスタが並列に接続されている場合、合成のトランジスタサイズ(オン抵抗Ron)は、256(=28)通りから選択可能である。なお、オン抵抗Ronの調整に用いられるトランジスタの個数は、任意である。例えば、Ron情報は、テスト工程で、pチャネルMOSFET(以下、「PMOSトランジスタ」と表記する)のオン抵抗Ronp及びnチャネルMOSFET(以下、「NMOSトランジスタ」と表記する)のオン抵抗Ronnを測定した結果から算出される。
【0030】
ロウデコーダ120は、ロウアドレスRAをデコードする。ロウデコーダ120は、デコード結果に基づき、選択されたメモリセルトランジスタに必要な電圧を印加する。
センスアンプ122は、読み出し動作のときには、メモリセルアレイ121から読み出されたデータをセンスする。そして、センスアンプ122は、読み出しデータRDをデータレジスタ123に送信する。また、センスアンプ122は、書き込み動作のときには、書き込みデータWDをメモリセルアレイ121に送信する。
【0031】
データレジスタ123は、複数のラッチ回路を備える。ラッチ回路は、書き込みデータWD及び読み出しデータRDを保持する。例えば、書き込み動作において、データレジスタ123は、入出力回路110から受信した書き込みデータWDを一時的に保持し、センスアンプ122に送信する。また例えば、読み出し動作において、データレジスタ123は、センスアンプ122から受信した読み出しデータRDを一時的に保持し、入出力回路110に送信する。
【0032】
カラムデコーダ124は、例えば、書き込み動作、読み出し動作、及び消去動作の際、カラムアドレスCAをデコードし、デコード結果に応じてデータレジスタ123内のラッチ回路を選択する。
【0033】
次に、
図3を参照して、出力回路110bの構成について説明する。なお、
図3に示す例では、信号DQ<0>の入出力パッド130<0>に対応した出力回路110b<0>について説明するが、他の出力回路110b<k>、110b_DQS、及び110b_BDQSも同じ構成である。更に、この例では、Ron情報がメモリセルアレイ121に格納されている場合について説明するが、例えば、NAND型フラッシュメモリ100内に設けられたe-FuseがRon情報に基づいて切断されることにより、Ron情報を保持していてもよい。更に、
図3に示す例では、ZQ情報が反映される場合について説明するが、ZQ較正回路111及びZQ情報は省略されてもよい。
【0034】
図3に示すように、出力回路110b<0>は、Ron_DACレジスタ141、Ron変換ロジック回路142、出力制御回路143、DOUTアンプ144、プリドライバ146、及び出力バッファ149を含む。
【0035】
Ron_DACレジスタ141は、メモリセルアレイ121に保存されているRon情報を一時的に格納するためのレジスタである。シーケンサ118は、NAND型フラッシュメモリ100の電源ON後、POR動作の1つとして、Ron情報をRon_DACレジスタ141に格納する。より具体的には、Ron_DACレジスタ141には、Ron情報として、後述するPMOS出力バッファ150のトランジスタ(以下、「出力トランジスタ」と呼ぶ)のトランジスタサイズに関する8ビットの信号RONPOorg<7:0>と、後述するNMOS出力バッファ151の出力トランジスタのトランジスタサイズに関する8ビットの信号RONNOorg<7:0>とが格納される。Ron_DACレジスタ141に格納された信号RONPOorg<7:0>は、Ron変換ロジック回路142に送信される。また、Ron_DACレジスタ141に格納された信号RONNOorg<7:0>は、Ron変換ロジック回路142に送信される。
【0036】
Ron変換ロジック回路142は、Set_Feature回路117から受信したRon設定値情報及びZQ較正回路111から受信したPMOSトランジスタに関するZQ情報に基づいて、Ron_DACレジスタ141から受信した信号RONPOorg<7:0>を変換して信号RONPO_OCD<7:0>を生成し、生成した信号RONPO_OCD<7:0>をDOUTアンプ144及びP型プリドライバ群147に送信する。
同様に、Ron変換ロジック回路142は、Set_Feature回路117から受信したRon設定値情報及びZQ較正回路111から受信したNMOSトランジスタに関するZQ情報に基づいて、Ron_DACレジスタ141から受信した信号RONNOorg<7:0>を変換して信号RONNO_OCD<7:0>を生成し、生成した信号RONNO_OCD<7:0>をDOUTアンプ144及びN型プリドライバ群148に送信する。
【0037】
出力制御回路143は、NAND型フラッシュメモリ100内の他の回路(例えば、データレジスタ123等)から受信した出力信号をDOUTアンプ144に送信する。
プリドライバ146は、出力信号に基づく電圧を出力バッファ149に送信する。プリドライバ146は、P型プリドライバ群147及びN型プリドライバ群148を含む。
【0038】
P型プリドライバ群147は、出力信号の反転信号をPMOS出力バッファ群150に出力する。P型プリドライバ群147は、信号RONPO_OCD<7:0>の各ビットに対応する8個のP型プリドライバ147<0>~147<7>を含む。P型プリドライバ147<0>~147<7>は同じ構成をしている。以下、信号RONPO_OCD<m>(mは、0≦m<7の整数)に対応するP型プリドライバを、P型プリドライバ147<m>と表記する。P型プリドライバ147<m>は、Ron_DACレジスタ141から、Ron設定値情報及びZQ情報を含まない信号RONNOorg<7:0>を受信し、これに基づいて、P型プリドライバ147<m>内のNMOSトランジスタのトランジスタサイズを変更できる。P型プリドライバ147<m>の構成については後述する。
【0039】
N型プリドライバ群148は、出力信号の反転信号をNMOS出力バッファ群151に出力する。N型プリドライバ群148は、信号RONNO_OCD<7:0>の各ビットに対応する8個のN型プリドライバ148<0>~148<7>を含む。N型プリドライバ148<0>~148<7>は同じ構成をしている。以下、信号RONNO_OCD<m>(mは、0≦m<7の整数)に対応するN型プリドライバ148を、N型プリドライバ148<m>と表記する。N型プリドライバ148<m>は、Ron_DACレジスタ141から、Ron設定値情報及びZQ情報を含まない信号RONPOorg<7:0>を受信し、これに基づいて、N型プリドライバ148<m>内のPMOSトランジスタのトランジスタサイズを変更できる。
【0040】
出力バッファ149は、出力信号を、適正な電圧レベルに変換し、パッド30<0>を介して、コントローラ200に出力する。出力バッファ149は、PMOS出力バッファ群150及びNMOS出力バッファ群151を含む。
【0041】
PMOS出力バッファ群150は、P型プリドライバ群147の出力信号が “L”レベルの場合、“H”レベルの電源電圧VCCQをパッド30<0>に印加する。PMOS出力バッファ群150は、8個のP型プリドライバ147<0>~147<7>にそれぞれ接続された8個のPMOS出力バッファ150<0>~150<7>を含む。以下、P型プリドライバ147<m>に対応するPMOS出力バッファを、PMOS出力バッファ150<m>と表記する。
【0042】
PMOS出力バッファ150<0>~150<7>は、PMOSトランジスタ61<0>~61<7>をそれぞれ含む。以下、PMOS出力バッファ150<m>に対応するPMOSトランジスタを、PMOSトランジスタ61<m>とする。トランジスタ61<m>のゲートは、対応するP型プリドライバ147<m>に接続され、ソースには電圧VCCQが印加され、ドレインはパッド30<0>に接続される。
【0043】
8個のトランジスタ61<0>~61<7>は、トランジスタサイズ(オン抵抗Ronp)がそれぞれ異なる。例えば、トランジスタ61<0>~61<7>のオン抵抗Ronpは、(61<0>)<(61<1>)<…<(61<7>)の関係にある。そして、トランジスタ61<0>~61<7>を組み合わせることにより、PMOS出力バッファ群150におけるPMOSトランジスタ61のトランジスタサイズ(合成のオン抵抗Ronp)は28=256通りの組み合わせとなる。すなわち、信号RONPO_OCD<7:0>に基づいて、PMOSトランジスタの出力インピーダンスを256通りから選択できる。
【0044】
NMOS出力バッファ群151は、N型プリドライバ群148の出力信号が “H”レベルの場合、“L”レベルの電圧(接地電圧VSS)をパッド30<0>に印加する。NMOS出力バッファ群151は、8個のN型プリドライバ148<0>~148<7>にそれぞれ接続された8個のNMOS出力バッファ151<0>~151<7>を含む。以下、N型プリドライバ148<m>に対応するNMOS出力バッファを、NMOS出力バッファ151<m>とする。
【0045】
NMOS出力バッファ151<0>~151<7>は、NOSトランジスタ62<0>~62<7>をそれぞれ含む。以下、NMOS出力バッファ151<m>に対応するNMOSトランジスタを、NMOSトランジスタ62<m>と表記する。トランジスタ62<m>のゲートは、対応するN型プリドライバ148<m>に接続され、ソースは接地され(電圧VSSが印加され)、ドレインはパッド30<0>に接続される。
【0046】
8個のNMOSトランジスタ62<0>~62<7>は、トランジスタサイズ(オン抵抗Ronn)がそれぞれ異なる。例えば、NMOSトランジスタ62<0>~62<7>のオン抵抗Ronnは、(62<0>)<(62<1>)<…<(62<7>)の関係にある。そして、NMOSトランジスタ62<0>~62<7>を組み合わせることにより、NMOS出力バッファ群151におけるNMOSトランジスタ62のトランジスタサイズ(合成のオン抵抗Ronn)は28=256通りの組み合わせとなる。即ち、信号RONNO_OCD<7:0>に基づいて、NMOSトランジスタ62の出力インピーダンスを256通りから選択できる。
【0047】
図1A、
図1B、
図4及び
図5A,
図5Bを参照して、第1の実施形態に係るDOUTアンプに用いられる差動波形成形回路の構成例について説明する。
本実施形態の差動波形成形回路1は、並列接続された2つのクロスカップル負荷アンプと、各クロスカップル負荷アンプに接続する複数の位相反転回路(インバータ)とを用いて入力信号が適正な交差(クロスポイント)を成すように波形を形成する。例えば、
図7Aは、入力信号にH-L差が無い信号であるが、
図7B,7Cに示すように、入力信号にH7レベル-L7レベルとのH-L差(周期の時間差)が生じていたとしても、出力信号は、共に、H-L差を補正されており、高速動作時のデータパターン依存ジッタを低減する。
【0048】
差動波形成形回路1は、並列配置される、第1電流経路を構成する第1波形成形部P1と、第2電流経路を構成する第2波形成形部P2とを有している。これらの第1電流経路と第2電流経路は、1つの入力端から分岐して、並列に配置され、1つの出力端に結合している。具体的には、
図1Aに示すように、第1波形成形部P1は、入力端から第1アンプ2、第1インバータ3及び第2インバータ4の順に直列接続されて、信号V3(第1出力信号)を出力する。同様に、第2波形成形部P2は、入力端から第3インバータ5、第2アンプ6及び第4インバータ7の順に直列接続されて、信号V6(第2出力信号)を出力する。また、
図1Bに示すように、第2インバータ4と第4インバータ7のそれぞれの出力側が出力端に接続する。また、第1アンプ2と第2アンプ6とは、同一の特性(例えば、入出力特性、温度特性等)を有している。また、少なくとも第2インバータ4と、第4インバータ7は、同一入出力特性及び同一規格(パラメータ等)を有している。第1アンプ2及び第2アンプ6は、例えば、反転差動増幅回路が用いられる。尚、本実施形態で利用する差動波形成形回路1は、
図1Bに示す回路構成であり、
図1Aに示す回路構成は、
図4に示す波形形成を理解しやすいように、記載するものである。
【0049】
次に、
図4を参照して、差動波形成形回路1における各構成部位の出力信号による波形成形について説明する。
まず、入力信号を一定の周期を有する矩形波、例えば、パルス波形の入力信号VINとする。入力信号VINは、第1波形成形部P1側に入力すると、第1アンプ2により反転差動増幅されて信号V1が出力される。第1アンプ2は、後述するように、PMOSトランジスタとNMOSトランジスタで構成されているため、出力インピーダンスに差が生じている。そのため、第1アンプ2は、信号V1を増幅出力する際に、信号の立ち上がりが遅れる、即ち、パルス波形の波形が崩れる傾向を有している。このような立ち上がりの傾斜がH-L差を生じさせる1つの要因となっている。
【0050】
さらに、信号V1は、第1インバータ3に入力されて位相が反転し、信号V2として出力される。さらに、第2インバータ4に入力されて位相が反転し、信号V3(第1出力信号)として出力される。
【0051】
次に、入力信号VINは、第1波形成形部P1側と同時に、第2波形成形部P2側にもに入力する。まず、入力信号VINは、第3インバータ5に入力されて位相が反転された信号V4が出力される。次に、信号V4は、第2アンプ6により反転差動増幅されて信号V5が出力される。さらに、第4インバータ7に入力されて位相が反転された信号V6(第2出力信号)が出力される。
【0052】
それぞれに出力された信号V3と信号V6は、信号V3がLレベルの期間が長く、信号V6は、Hレベルの期間が長いという逆の特性となる。これらの2つの信号を短絡した
図1Bの出力端に出力される出力信号VOUTは、中和されてLレベル期間とHレベル期間とが等しくなり、平均化される。この平均化により、H-Lの差が解消されて、信号の波形の立ち上がりと立ち下がりのエッジに傾斜を持つ出力信号VOUTが出力される。
【0053】
以上のようなDOUTアンプの構成によれば、入力信号VINを第1電流経路と第2電流経路とで2つに分岐する。第1電流経路は、入力信号VINを反転差動増幅した後、位相を反転して第1出力信号を生成し、第2電流経路は、入力信号VINの位相を反転した後、反転差動増幅して第2出力信号を反転してた第2出力信号を生成する。これらの入力信号の反転差動増幅と位相反転の順番を違えた波形成形により、入力信号の波形の立ち上がりと立ち下がりで波形が対称となる傾斜を持つように成形され、且つ出力側で短絡されているため、H-Lの差が消滅する。
【0054】
本実施形態によれば、半導体記憶装置の1つであるNAND型フラッシュメモリの出力回路に含まれるDOUTAMPに設けられた差動波形成形回路の出力信号のHレベル及びLレベルの周期時間差を低減して、高速化されたデータレートに対応し、高速動作時のデータパターン依存ジッタを低減することができる。
【0055】
図5A及び
図5Bは、横軸にコーナー条件(トランジスタの閾値、電源電圧、温度を振った条件)、縦軸にH-L差(Hレベル出力期間とLレベル出力期間の差)を取っている。
図5Aは
図1A内に示す信号V3のH-L差を示し、
図5Bは
図1B内に示す出力信号VOUTのH-L差を示している。
図5Aにおいて、コーナーC5~C8ではHレベルの出力期間が極端に長く、コーナーC9~C12では、Lレベルの出力期間が極端に長い。一方、
図5Bにおいて、逆特性を持った信号V3と信号V6を短絡していることで、コーナーC5~C8とコーナーC9~C12の差が軽減されており、トランジスタの閾値・電源電圧・温度の影響を受けにくいロバストな特性となっている。
【0056】
図6は、差動波形成形回路1の第1アンプ2及び第2アンプ6に、クロスカップル負荷アンプの一例を組み込んだ構成を示している。
第1アンプ2及び第2アンプ6は、共に、反転差動増幅回路として、第1クロスカップル負荷アンプ(以下、第1クロスアンプと称する)11と第2クロスカップル負荷アンプ(以下、第2クロスアンプと称する)12を備えている。前述したように、第1アンプ2及び第2アンプ6は、同じ入出力特性を有しており、それぞれが同一規格のトランジスタによって構成されている。
【0057】
第1クロスアンプ11は、入力端Ainと基準電圧VREFを差動入力信号として、PMOSトランジスタ23、24に入力され、クロスカップル接続されるNMOSトランジスタ21,22を負荷として接続される。PMOSトランジスタ23、24と基準電位(電源電位)間には、定電流源のPMOSトランジスタが接続される。この定電流源は、出力のタイミングを制御するための信号を印加してもよい。
【0058】
また、第2クロスアンプ12は、入力端Binと基準電圧VREFを差動入力信号としてNMOSトランジスタ33、34に入力され、クロスカップル接続されるPMOSトランジスタ31,32を負荷として接続される。NMOSトランジスタ33、34と基準電位(設置電位)の間には、出力のタイミングを制御するための信号を印加してもよい。
【0059】
第1アンプ2は、入力端AinがPMOSトランジスタ23とNMOSトランジスタ33のそれぞれのゲートに、基準電圧VREFがPMOSトランジスタ24とNMOSトランジスタ34のそれぞれのゲートに接続され、入力信号VINが各ゲートに同時に入力される。また、出力端Aoutは、前述した第1インバータ3,4を介して、出力端子に接続される。同様に、第2アンプ6は、入力端BinがPMOSトランジスタ23とNMOSトランジスタ33のそれぞれのゲートに、基準電圧VREFがPMOSトランジスタ24とNMOSトランジスタ34のそれぞれのゲート接続され、入力信号VINが第3インバータ5を介して、各ゲートに同時に入力される。また、出力端Boutは、前述した第4インバータ7を介して、出力端子に接続される。
【0060】
図8は、差動増幅回路の一例を示している。
差動増幅回路81は、カレントミラーの構成のように、PMOSトランジスタ82とNMOSトランジスタ83による第1電流経路と、PMOSトランジスタ84とNMOSトランジスタ85による第2電流経路が並列するように対向配置される。PMOSトランジスタ82とNMOSトランジスタ83の各ゲートには、入力信号VINが入力される。また、PMOSトランジスタ84とNMOSトランジスタ85の各ゲートには、入力信号が反転された反転入力信号/VINが入力される。
【0061】
さらに、PMOSトランジスタ82、84は、共に電流経路の一端がPMOSトランジスタ86の電流経路の一端に接続され、他端が電源VCCQが供給される電源端子に接続されている。また、NMOSトランジスタ83、85は、共に電流経路の一端がPMOSトランジスタ87の電流経路の一端に接続され、他端が接地電位(GND端子)に接続されている。PMOSトランジスタ86,87は、共にゲートがPMOSトランジスタ82とNMOSトランジスタ83のドレイン・ソース間に出力端に接続され、出力信号によって駆動する。また、PMOSトランジスタ84とNMOSトランジスタ85のドレインソース間に差動増幅回路81の出力端が設けられ、出力信号VOUTが出力される。
【0062】
この差動増幅回路8は、入力信号VIN(/VIN)がPMOSトランジスタ82(84)とNMOSトランジスタ83(85)に同時に入力するため、H-L差が発生しがたく、さらに高速動作時おけるデータパターン依存ジッタの影響が受け難くなる。
【0063】
図9に示す差動増幅回路91は、前述した差動増幅回路81の変形例である。
差動増幅回路91は、前述した差動増幅回路81に対して、NMOSトランジスタ83の電流経路の他端の接続先が異なり、直接、接地電位(GND端子)に接続している。これ以外の構成は、差動増幅回路81の回路構成と同等である。
【0064】
この差動増幅回路91は、入力信号VIN(/VIN)がPMOSトランジスタ82(84)とNMOSトランジスタ83(85)に同時に入力するため、H-L差が発生しがたく、さらに高速動作時おけるデータパターン依存ジッタの影響が受け難くなる。また、NMOSトランジスタ83が直接、接地電位に接続するため、動作が安定する。
【0065】
次に、
図10及び
図11を参照して、本実施形態の差動波形成形回路1における構成条件及びレイアウトについて説明する。
【0066】
図12においては、前述した
図1に示した差動波形成形回路1のブロック構成のレイアウトを示している。前述した第1波形成形部P1として、入力端VINから第1アンプ2、第1インバータ3及び第2インバータ4の順に直列的に配置される。同様に、第2波形成形部P2は、入力端VINから第3インバータ5、第2アンプ6及び第4インバータ7の順に直列接的に配置されている。さらに、第2インバータ4と第4インバータ7のそれぞれの出力側が一点で繋げる配線が配置される。
【0067】
図10に示すように、差動波形成形回路1は、並列接続された2つの反転差動増幅回路(第1アンプ2及び第2アンプ6)と、各反転差動増幅回路に接続する複数の位相反転回路(インバータ)とを用いて入力信号が適正な交差を成すように波形を形成する。この入力信号が適正な交差を成すように波形を形成するためには、構成条件が規定される。
【0068】
1)第1アンプ2と第1インバータ3の組と、第2アンプ6と第4インバータ7の組において、同じ入出力特性を持たせるために、半導体チップ上に形成する回路素子のレイアウトが同じである。
【0069】
2)配線パターンの幅は、配線パターン71aを幅W1とし、配線パターン71bを幅W2とする。以下の例では、配線パターン71a,71bは、幅W1=W2とし、且つ、同じ配線断面積(幅W×厚さT)とする。この時、分岐点D1から第1アンプ2の入力端までの配線パターンの距離L1(抵抗値R1)とする。また分岐点D1から第3インバータ5まで配線パターンの距離L2(抵抗値R2)とする。また、分岐点D1から第1アンプ2の入力端までの配線パターン71aの容量をC1とし、分岐点D1から第3インバータ5の入力端までの配線パターン71bの容量をC2とする。配線パターン71aの第1時定数(R1×C1)と配線パターン71の第2時(R2×C2)の関係は、同じ時定数R1×C1=R2×C2であることが必須である。尚、実際に、チップに配線パターンを形成する場合には、回路内では同じ断面積の配線パターンを形成する場合が多く、断面積を考慮しなくとも距離L1,L2のみで抵抗値の比を規定できる。
【0070】
しかしながら、設計や仕様に基づく配線の引き回しや回路素子との位置関係によっては、容量C1は、配線71aにより生じる寄生容量とアンプの入力容量の両方が含まれ、容量C2においても、配線71bにより生じる寄生容量とアンプの入力容量の両方が含まれる場合がある。従って、必ずしも配線パターン71a,71bは、幅W1=W2とは限らず、例えば
図12に示すように、配線パターン71aは、幅W1を太くした場合は、距離L1も長くして、時定数が一定になるように保つ必要がある。
図12に示す例では、第1アンプ2の方が第3インバータ5よりも入力トランジスタのサイズが大きいため、容量C1>容量C2となる。このため、配線パターンの幅を幅W1>幅W2とし、配線パターンの距離は、距離L1<距離L2とする。
【0071】
3)第2インバータ4と第4インバータ7とが、同じサイズで有り、同じパラメータによる同一規格で形成され、同じ入出力特性を有している。
4)第2インバータ4から出力端までの配線パターンの第3時定数と、第4インバータ7から出力端までの配線パターンの第4時定数とが同じ時定数(R×C)である。尚、配線パターンが同じ配線断面積(幅W×厚さT)であれば、配線パターンの距離が同じである。
【0072】
次に、
図12及び
図13を参照して、第2の実施形態に係るDOUTアンプに用いられる差動波形成形回路の構成例について説明する。尚、本実施形態の構成部位で前述した第1の実施形態と同じ構成部位には同じ参照符号を付して、説明を省略する。
本実施形態の差動波形成形回路92は、前述した第1アンプ2と、第1インバータ3と、第2アンプ6とが直列接続されて構成される。第1アンプ2と第2アンプ6は、反転差動増幅回路であり、同一の入出力特性となっている。勿論、第1アンプ2と第2アンプ6は、前述したクロスカップル負荷アンプを用いることができる。この差動波形成形回路92は、前述した第1の実施形態における差動波形成形回路1を同じ機能を持たせて、簡易化された構成を有している。
【0073】
差動波形成形回路92による波形成形について説明する。
まず、
図13に示すように、入力信号VINは、第1アンプ2に入力すると反転差動増幅されて信号V1が出力される。この時、第1アンプ2は、信号V1を増幅出力する際に、信号の立ち上がりが遅れ、パルス波形の波形を崩している。
【0074】
さらに、信号V1は、第1インバータ3に入力されて位相が反転され、信号V2として出力される。この反転により、信号V2では、第1アンプ2の遅い立ち上がりにより信号の立ち上がりに生じた傾きが、反転したことで立ち下がりに遅れが生じた傾きとなる。次に、信号V2を第2アンプ6により反転差動増幅して出力信号VUOTが波形形成される。第2アンプ6による反転差動増幅によって、信号V2から信号の波形の立ち上がりと立ち下がりのエッジに同様な傾斜を持つ出力信号VOUTが出力される。
【0075】
以上のように、本実施形態の差動波形成形回路92によれば、2つの反転差動増幅回路からなる第1アンプ2,第2アンプ6と、1つの第1インバータ3により構成されているため、第1の実施形態に比べて、コンパクトで簡易な構成により波形成形を実現することができる。また、並列した電流経路を有していない構成であり、配線パターンに対する時定数の調整が不要であるため、レイアウトが容易である。本実施形態の差動波形成形回路92は、回路素子数が少ないため、消費電力や発熱量を抑制することができる。
【0076】
また、前述した第1の実施形態及び第2の実施形態の差動波形成形回路に対して、前述したZQ較正回路111及びRon変換ロジック回路142を用いて取得されたプロセス情報を用いてフィードバック制御を行い、成形される波形のデューティ比を調整することも可能である。
【0077】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【0078】
1…差動波形成形回路、2…第1アンプ(反転差動増幅回路)、3…第1インバータ、4…第2インバータ、5…第3インバータ、7…第4インバータ、11,12…クロスアンプ(クロスカップル負荷アンプ)、21,22,33,34…NMOSトランジスタ、23,24,25,31,32,35…PMOSトランジスタ、71,71a,71b…配線パターン、91…差動波形成形回路、100…NAND型フラッシュメモリ、101…差動増幅回路、110…入出力回路、110a…入力回路、110b…出力回路、111…ZQ較正回路、112…ロジック制御回路、113…レディ/ビジー回路、114…ステータスレジスタ、115…アドレスレジスタ、116…コマンドレジスタ、117…Feature回路、118…シーケンサ、119…電圧発生回路、120…ロウデコーダ、121…メモリセルアレイ、142…Ron変換ロジック回路、143…出力制御回路、144…DOUTアンプ。